TWI323487B - Plasma etching method - Google Patents

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TWI323487B
TWI323487B TW095104920A TW95104920A TWI323487B TW I323487 B TWI323487 B TW I323487B TW 095104920 A TW095104920 A TW 095104920A TW 95104920 A TW95104920 A TW 95104920A TW I323487 B TWI323487 B TW I323487B
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gate
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plasma
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Masahito Mori
Toshiaki Nishida
Naoshi Itabashi
Motohiko Yoshigai
Hideyuki Kazumi
Kazutami Tago
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Hitachi High Tech Corp
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Description

1323487 (1) 九、發明說明 【發明所屬之技術領域】 本發明關於電漿蝕刻方法，特別關於蝕刻含有遷移金 屬之電極材料等適用的電漿蝕刻方法。 【先前技術】
V 近年來、數位家電、個人電腦、行動電話等使用之 ULSI ( Ultra Large Scale Integrated Circuit)裝置被要求 高集積化、高速化。構成該UL SI裝置之基本元件習知者 有 MOS ( Metal Oxide Semiconductor)電晶體。圖 8 爲習 知MOS電晶體之斷面圖。如圖8所示，具備：，具備： 形成於 Si基板2 07表面之元件分離用的 STI( Sallow Trench Isolation) 208，閘極絕緣膜 205，圖案化之閘極 2〇2，側壁間隔物2 03，於閘極兩側藉由離子植入形成的 源極/汲極之低電阻層2 0 6。 閘極絕緣膜205使用Si02、SiON膜，閘極202使用 植入有離子的多晶矽（PolySi)，又，對閘極電極202、 源極/汲極206、延伸層2〇4、通道209等之各區域，藉 由變更植入之離子種、離子量、植入後之退火條件等‘，可 控制通道之移動度、閘極電極之工作函數、電阻》依此則 ’可抑制短通道效應之同時，可於同一 Si基板上製作 NMOS、PMOS。 既有此種構造之MOS之閘極尺寸210，爲CD ( Critical Dimension)之故，需要高精確度加工。形成閘極 -5- (2) 1323487 2 02之方法通常爲’形成電極材料之膜之後’塗敷阻劑、 曝光電路圖案之後，施予乾蝕刻。
V 乾蝕刻方法係使用，藉由電磁波等對反應性氣體施予 電漿化，利用電漿中離子與中性自由基產生之離子加速反 應的方法。乾蝕刻使用之裝置’因電漿產生機構之不同而 習知者有容量耦合型電漿（CCP : Capacitance Coupled Plasma )、感應親合型電漿（ICP: Inductive Coupled Plasma ) ' ECR ( Electron Cyclotron Resonance )電獎之 各蝕刻裝置。上述CCP、ICP使用之電極材料頻率分別爲 13.56 MHz、27 MHz、ECR 則使用 2.45 GHz 之微波或 45 0MHz 之 UHF 波等。 乾蝕刻裝置具備：反應性氣體之導入機構，電漿處理 壓力之控制機構，對形成有被蝕刻膜之S i晶圓之設置用 的下部電極機構，Si晶圓搬送機構，及控制彼等動作時 序的控制機構等。又，上述下部電極機構具備：Si晶圓 之固定用靜電吸著機構，S i晶圓之溫度控制機構即電漿 中之離子引入用的RF偏壓施加機構。 於具備上述機構之蝕刻裝置中，欲正確控制閘極之尺 寸（CD)而須調節反應性氣體種類、處理壓力、電漿產 生用電磁波之輸出、試料溫度、RF偏壓之輸出等之裝置 爹數（參數設定）。因此，不僅被蝕刻膜爲多層膜、即使 同一材料時’大多情況下處理其底層接面附近時均需適當 切換上述裝置參數之設定而進行多歩驟處理。 進行多步驟處理時’步驟間之處理切換之時序，係依 -6- (3) 1323487 據電费中之分子、自由基之發光強度、或者膜厚干涉光之 時間變化而進行。例如，單一膜蝕刻時，基本步驟爲對材 料之大半施予垂直加工的主蝕刻（M.E)及除去殘留膜的 過蝕刻（0.E)步驟被切換使用。
但疋’ ULSI裝置除要求上述商集積化及高速化以外 ’亦要求低消費電力化。實現該低消費電力化之手段，例 如圖8所示M0S電晶體時，閘極絕緣膜2〇5使用高介電 率材料（high-k材料：介電率大於Si02之材料，例如
Zr〇2 、 γ2〇3 、 La203 ' LaAlOx 、 LaSiOx 、 Al2〇3 、 Hf02 、
HfA10(N)、HfSiO(N))之事被檢討。 爲求上述高集積化及高速化而有取代空乏層抑制困難 的多晶矽閘極2 0 2，改爲使用金屬材料的閘極（金屬閘極 )之檢討》例如習知者有TaSiN / TiN / Hf〇2構造之 PMOS 與 TaSiN/Hf〇2 構造之 NMOS、W/TiN/SiON 構 造之CMOS之裝置等。另外，閘極絕緣膜，除習知之 Si02' SiON以外，習知有使用HfSiON之裝置。 金屬材料閘極電極之有力候補之T i N，係作爲阻劑/ TiN/AI/TiN/Si02構造、作爲A1配線之阻障層而被習 知使用。蝕刻TiN之方法係使用在Cl2氣體添加BC13或3 % CH4/ Ar氣體或氟碳氣體而產生之電漿。此情況下，於
Cl2/ BC13之C1系氣體添加CHF3等F系氣體時會增加 TiN之蝕刻速率乃習知者。 上述金屬配線工程使用之TiN被用於閘極時，須實現 垂直形狀之同時，充分保持與底層閘極絕緣膜間之選擇性 (4) 1323487 而施予蝕刻。對於此問題’專利文獻】揭示：蝕刻T i N / HF02之金屬閘極構造時’使用 Cl2、F系氣體（CF4、 CxHYFz)，施予TiN之主蝕刻後’藉由Cl2/HBr氣體對 底層接面附近施予過蝕刻（0 v e r e t c h i n g ) ( 2步驟蝕刻） 之技術。 專利文獻1 :特表2 004-5 1 98 3 8號公報
【發明內容】 (發明所欲解決之課題） 圖9爲圖8之金屬閘極構造之MOS電晶體製造時， 適用專利文獻1所示Cl2/ HBr氣體之2步驟蝕刻，對金 屬閘極（TiN層107 )部分施予蝕刻的結果說明圖。 又，TiN層107之蝕刻條件，主蝕刻步驟爲，Cl2 : HBr= 4 ： 1，處理壓力0.2Pa，UHF電源之輸出500W，RF 偏壓電源之輸出15W，電極溫度40 °C，過蝕刻步驟爲， RF偏壓10W，處理時間爲蝕刻相當於TiN層107之膜厚 之30%所要之處理時間》 於圖9所示NMOS部分101，在閘極電極部分302與 STI109上之配線部分303之兩方，於HfSiON膜108產生 貫穿，直至Si基板110爲止被底層消去。又，於PMOS 部分102，在圖案密度較大之閘極TiN304附近，在底層 HfSiON膜309之一部分存在銷孔（pin hole)狀之底層脫 落3 05。在圖案密度較小之STI上之配線部分306附近， 底層HfSiON膜309面之一部底層脫落而產生粗面307。 -8 - (5) 1323487 於STI段差111 ,於其角部殘存TiN3〇8，在相當於 3 0 %之過蝕刻顯現出蝕刻量不足。通常過餓刻處理時間係 以S TI段差1 1 1部之殘存量有無來衡量。例如’ S TI段差 1Π爲15 nm，TiN電極306之膜厚爲20 nm時’對TiN 膜厚需要75 %以上之過蝕刻時間°
如上述說明，如專利文獻1所示’於金屬閘極之TiN 蝕刻使用Cl2/HBr氣體時’對底層高介電率膜之選擇性 變低。因此，例如以3 0 %之過蝕刻時間處理時’於N Μ 0 S 部分及PMOS部分產生底層脫落及殘存。亦即，難以 製作金屬閘極之CMOS裝置。 本發明有鑑於上述問題，目的在於提供可以對高介電 率絕緣體構成之絕緣材料層上形成之含有遷移金屬元素的 電極材料層，以高選擇比施予蝕刻的蝕刻技術。 (用以解決課題的手段） 爲解決上述問題，本發明採用以下手段： 將具備積層體之試料配置於真空處理容器內設置之下 部電極上，該積層體爲含有遷移金屬元素的電極材料層與 高介電率絕緣體構成之絕緣材料層者，於上述真空處理容 器內導入處理氣體，對上述真空處理容器內供給高頻電力 ’使上述導入之處理氣體電漿化而對上述試料表面施予触 刻處理的電漿蝕刻方法’蝕刻上述電極材料層時，供給 HC1氣體作爲處理氣體。 (6)1323487 【實施方式】 首先說明圖9所示貫穿或者粗面產生之原因。圖1〇 爲晶圓表面之 SEM( Scanning Electron Microscope)照片 圖，圖10A爲蝕刻前之TiN/Si02構造之圖，圖10B爲 使用 Cl2 : HBr = 4 : 1之習知氣體系施予蝕刻處理時之 TiN/Si02構造之圖，圖10C爲在HC1: HBr=4: 1之條 件下蝕刻處理時之TiN/ Si 02構造之圖。
比較圖10A所示蝕刻前之TiN表面40 1與圖10B所 示蝕刻處理後之TiN表面405可知，蝕刻後於TiN表面 存在無數針狀殘渣406。亦即，使用習知氣體系蝕刻TiN (含有遷移金屬的電極材料）/ HfSiON(高介電率材料 )積層膜時，因爲TiN之針狀殘渣之存在，和針狀殘渣之 表面部分407比較，針狀殘渣之下端部分408正下方之高 介電率材料曝曬於電漿之時間變多，容易發生粗面或底層 脫落。
該現象之原因可考慮爲，（1 )例如International Symposium on dry Process 2003 pl〇5 之揭示，因 CI2 之存 在’ TiN之粒境接面之Ti-N結合之較弱處被侵入蝕刻劑 ’於該接面局部蝕刻被進行之故。（2)真空處理內使用 之石英構件放出之（流量換算爲lcc以下）氧形成Ti-0 結合，成爲微型遮罩（micro mask)之故。 作爲可以同時解決上述推定原因（1) ' (2)之手段 ’可嘗試以HC1氣體替換習知Cl2氣體之蝕刻。亦即，藉 由HC1氣體之使用而產生多量之氫自由基，依此則，可達 -10- (7) 1323487 成以氫終結TiN之粒境接面之弱結合部分之效果，或可期 ί寺藉由氣之运原作用由表面除去Ti-Ο結合之效果。 使用HC1氣體之TiN表面以SEM觀察之結果圖示於 圖1 〇 C。由該結果可知，蝕刻後之τ i N表面4 0 9不存在針 狀殘渣40 5，相對於蝕刻前之TiN表面401之粗面，可以 確認幾乎不存在變化。
圖11爲變化氣體比（HC1/ (C12+HC1))時之狀態 變化說明圖。圖1 1 A爲依各氣體比獲得之晶圓表面（TiN /Si02構造）之SEM照片，圖11B爲依各氣體比獲得之 蝕刻速率之圖。 . 如圖Π A所示，隨HC1氣體比之越增加，針狀殘渣 變少’殘渣上部之面5 0 1與殘渣下部之面5 02之差減少。 又，圖1 1 B之蝕刻速率，係以蝕刻後之殘膜之表面作爲殘 渣上面501部分，而由蝕刻前後之膜厚差算出。如圖11B 所示，即使HC1/C12比增加時，在誤差（變動）範圍內 TiN之蝕刻速率大略一定。 由上述可知，（1 ) TiN之表面粗糙度之原因爲Cl2氣 體，（2 )使用HC1氣體替代Cl2氣體，則蝕刻速率可以 和使用Cl2氣體時同等，可以避免TiN之針狀殘渣產生， 而且可以迴避對底層面之損傷。 圖12爲依每一處理氣體條件獲得之底層高介電率材 料膜之表面粗糙度（表面粗糙度之均方根値（RMS ))之 圖。又，表面粗糖度以 AFM ( Atomic Force Microscope) 測定。如圖12所示，使用HC1氣體作爲處理氣體時，相 -11 - (8) 1323487 較於習知條件（使用Cl2氣體時）可減少表面粗糙度之均 方根値（R M S )。亦即，以H C 1氣體取代C 12氣體可減低 對TiN (電極材料層）及HfSiON (高介電率材料層）之 表面粗糙度。 此效果，對於使用形成和TiN同樣之化合物的遷移金 屬材料（例如包含Ta、Mo之材料）亦同樣。
又，欲提升底層膜選擇性時，重要者爲減低對底層表 面之物理損傷，欲減低該物理損傷時，須縮小由電漿射入 之離子之能量。 依據實驗，使用HC1氣體作爲處理氣體時，藉由RF 偏壓設定爲low/ 8英吋（8英吋大小之晶圓爲10W : 30 mW/cm2 )以下之低偏壓條件，可以抑制物理損傷，對
TiN厚度可實施75%以上之過蝕刻。 此時，射入晶圓等試料之離子能量會依據RF偏壓及 電漿密度變化。但是，於上述蝕刻條件下射入之離子能量 之時間平均爲50V。 由上述實驗可知，取代Cl2氣體改用HC1氣體作爲處 理氣體，對高介電率絕緣體構成之絕緣材料層上所形成之 含有遷移金屬元素的電極材料層，施予蝕刻處理時，可抑 制針狀殘渣之產之產。又，藉由調低RF偏壓可確保蝕刻 之垂直性之同時，可避免底層脫落。 圖1爲本發明實施形態使用之UHF-ECR電漿蝕刻裝 置說明圖。如圖1所示，該裝置之電漿產生機構，具備： 450 MHz之UHF電源701及UHF匹配器702，天線703 -12- 1323487 ⑼ ，3段形成的電磁鐵7 04。對蝕刻腔室7 0 7內放出UHF波 的天線703，係較維持真空的石英板7〇5更靠近大氣側被 設置。
蝕刻氣體經由巨流控制器等施予流量控制，適當混合 後介由氣體導入管717及噴淋板7 06被導入蝕刻腔室7〇7 內。和蝕刻反應生成物等同時被高真空泵708排氣。藉由 可變閥709變化排氣流路之傳導可控制蝕刻處理中之壓力 於所要値。 設置被蝕刻材料之S i晶圓7 1 6的下部電極7 1 0，藉 由變更承受器7 U可對應8英吋至1 2英吋之晶圓。下部 電極以同心圓狀分割爲多數，分割之各個區域可使用循環 器7 1 2控制爲特定溫度。
蝕刻處理中，係將直流電源 715產生之- 1 000〜 + 1 000V之直流電壓供給至吸附電極而對Si晶圓716施予 靜電吸附。又，欲提升熱傳導效率時，可於晶圓716於下 部電極710之間隙塡充He氣體，控制其壓力。又，於下 部電極710，爲控制電漿中之離子能量，具備可施加400 kHz〜13.56 MHz頻率、最大相當於150W/8英吋輸出的 RF偏壓電源713及匹配器714。 圖2爲圖1之蝕刻處理裝置能處理的被蝕刻材料（樣 本1)之說明圖（斷面圖）。被蝕刻材料具備：Si基板 110上形成之元件分離用之STI109’膜厚約2〜3 nm之 HfSiON、HfSiO、Hf02等構成之閘極絕緣膜108，TiN層 (閘極電極材料）107，膜厚約100 nm之多晶矽層106， -13- (10) 1323487 有機系抗反射膜105，及圖案化之ArF阻劑104。
以下說明使用圖〗之蝕刻裝置，對圖2A之具備金屬 閘極構造的樣本1’在1個腔室內藉由多步驟處理施予蝕 刻之方法。首先，對抗反射膜105，供給F系氣體與包含 02、HBr、Ar、N2之其中任一氣體的混合氣體，設定UHF 電源701之輸出爲300〜800W、處理壓力爲0.8〜3.0 Pa 、RF偏壓電源713之輸出爲10〜60W、下部電極溫度（ 包含分割之多數區域）爲0〜80度，適當設定3段之電磁 鐵704之磁通分布而進行主蝕刻。 抗反.射膜1 05之蝕刻終點，係以發光分光器7 1 7檢測 出之CN ( 3 8 7 nm )等波長之發光強度之減少作爲終點判 斷，之後，施予最適當時間過蝕刻處理後，移至次一多晶 矽層1 06之主蝕刻步驟。對多晶矽層1 06之主蝕刻步驟， 係混合Cl2、HBr、F系氣體與含氧之氣體，設定UHF電 源 701之輸出爲 300〜800W、處理壓力爲 0.2〜0.8Pa、 UHF電源713之輸出爲10〜40W、下部電極溫度爲〇〜80 度，進行蝕刻。由主蝕刻至過蝕刻之步驟切換時，使用膜 厚干涉計718或發光分光器717判斷終了，移至0〜50 nm之STI段差分之多晶矽除去用的過蝕刻步驟。 過蝕刻條件爲，不含氧、混合包含Cl2、HBr之任一 之氣體，設定UHF電源701之輸出爲3 00〜8 00W、處理 壓力爲1.〇〜7.0Pa、RF偏壓電源7 13之輸出爲5〜20W、 下部電極溫度爲〇〜80度，適當設定3段之電磁鐵704之 磁通分布。又’多晶砂於過融刻時’ TiN谷易和氧結合’ -14- (11) (11)
1323487 由阻蝕作用，因此須於不添加氧之條件下處 之後，蝕刻TiN層。首先，供給50〜 的HC1氣體，設定UHF電源701之輸出爲 處理壓力爲0.1〜0.4Pa、RF偏壓電源713 15W、下部電極溫度爲0〜80度，適當設定 7 04之磁通分布。TiN之蝕刻終點可由測定 物之電漿發光或膜厚干涉之時間變化而得， 出41 6 nm之TiC】電漿發光之時間變化，宅 度開始掉落時進行步驟切換。切換後之被蝕 圖如圖2B。 如圖2B所示，可知在STI段差111 ( 存在TiN殘渣1101。爲除去該TiN殘渣11 RF偏壓至0〜1 W之狀態下進行過蝕刻處理 後藉由去灰處理除去ArF阻劑104及抗反射 後之被蝕刻材料之斷面圖如圖2C。 如圖2C所示，STI段差1 1 1之TiN殘艺 。如上述說明，對TiN層（閘極電極材料： 直、而且對底層HfSiON (高介電率材料層 來表面粗糙度或底層脫落等不良影響情況下 蝕刻處理。 此一效果針對形成和T i N同樣化合物的 材料 '例如Ti、Ta、Ru、Mo之材料之使用 又’高介電率材料膜可使用Si02膜、SiON 比較’對於HfSiO或HfSiON等即使以更高 理。 150 seem 流量 300 〜600W、 之輸出爲5〜 3段之電磁鐵 Ti之反應生成 但此例係檢測 £ TiCl發光強 刻材料之斷面 段差之角部） 〇 1，接著降低 。過蝕刻處理 •膜105。除去 I 1 101被除去 1 1 〇 7，可以垂 )108不會帶 、良好地施予 含有遷移金屬 時亦可獲得。 瞋，但和Si02 介電率成膜後 -15- (12) 1323487 表面粗糙度變大、底層選擇性難以獲得之材料會有較大效 果。
又，作成金屬閘極CMOS時，於圖2B之加工後需除 去高介電率材料膜。其方法有溼式洗淨或蝕刻與溼式洗淨 之組合方法。但是’作爲1個蝕刻裝置之多步驟處理之一 環可以進行，此時需確保對底層Si基板110之充分選擇 性，此情況下之蝕刻條件，係使用BC13氣體，設定UHF 電源701之輸出爲300〜600W、處理壓力爲〇.1〜〇.4Pa、 RF偏壓電源713之輸出爲0〜10W、下部電極溫度爲〇〜 80度，適當設定3段之電磁鐵704之磁通分布。 又，此例之樣本使用具備多晶矽層1 0 6之金屬閘極構 造之試料，但取代多晶矽層1 06改用其他材料、例如W/ WN等亦同樣可蝕刻TiN層。 圖3爲圖1之蝕刻處理裝置能處理的被蝕刻材料（樣 本2)之說明圖（斷面圖）。此例之樣本2具備遷移元素 構成之閘極用材料與底層膜高介電率材料絕緣膜之積層構 造，另外，上述遷移元素之閘極電極材料與高介電率材料 層混合於蝕刻表面而構成。 如圖3所示，被蝕刻材料係於8英吋S i晶圓表面具 有NMOS部分101及PMOS部分102，該樣本2如下作成 首先，於Si基板110上形成STI109，形成元件分離 層後，使用 AL-CVD ( Atomic Layer Chemical Vap〇r Deposition)法形成膜厚約 3 nm 之 HfSiON、HfSiO' -16- (13) 1323487
Hf〇2等構成之閘極絕緣膜1 08，之後，爲僅於PMOS部分 形成TiN膜，於晶圓全面沈積約20 nm之TiN層107後 ’形成Si02系之硬質遮罩，於PMOS部分使用微影成像 法施予遮罩後，以溼式蝕刻除去NMOS部分之TiN層。 之後，於晶圓全面形成約1 00 nm之多晶矽層1 06後，藉 由離子植入控制N Μ 0 S部分1 〇 1之多晶矽電極之臨限値後 ，塗敷以旋轉塗敷法形成之有機系抗反射膜105，藉由 ArF曝光將ArF阻劑104之線尺寸103圖案化爲約80 nm 對上述形成之樣本2，使用圖1之蝕刻裝置施予蝕刻 處理。亦即，在含有遷移金屬元素之電極材料層（TiN層 )107與高介電率絕緣材料層（HfSiON膜108)混合存在 狀態下，在TiN層蝕刻之前於同一腔室內施予多步驟處理 首先，在抗反射膜105、多晶矽層106之過蝕刻步驟 之前係和樣本1同樣，又，多晶矽層1 0 6之過蝕刻時，在 NMOS部分101爲HfSiON層108，在PMOS部分102爲 TiN層1 07被曝曬於電漿。此情況下，和樣本1之例比較 被要求更高之底層選擇性。 之後，触刻T i N層1 0 7 »首先，供給5 0〜1 5 0 c c m流 量的HC1氣體，設定UHF電源701之輸出爲300〜600W 、處理壓力爲0.1〜〇.4Pa、RF偏壓電源713之輸出爲5〜 15W、下部電極溫度爲0〜80度，適當設定3段之電磁鐵 704之磁通分布。 -17- (14) 1323487 爲減低NMOS部分對HfSiON 108之物理損傷，RF偏 壓電源713之輸出，較好是可獲得TiN之垂直形狀的最小 輸出之10W以下。ΤΊΝ之過蝕刻時，藉由減低RF偏壓至 0〜5W’可除去圖9所示STI段差111 (角部）產生之 TiN308 (殘渣）。依此則，PMOS部分102之TiN閘極 114可以垂直形成。又，可抑制NMOS部分、PMOS部分 之底層HfSiON 108之表面粗糙度，可抑制針狀現象。
亦即，蝕刻圖3所示具備雙金屬閘極的樣本時，實施 主蝕刻時設定RF偏壓電源之輸出爲1 0W以下（試料爲8 英吋晶圓時），實施過蝕刻時設定RF偏壓電源之輸出爲 5 W以下，則可實現上述說明之良好蝕刻結果。 ' 圖4爲TiN層之蝕刻速率及底層選擇比之RF偏壓依 存特性之圖。如圖4所示，減低RF偏壓電源之輸出，可 設定底層選擇比1 202 ( TiN之削去量/高介電率膜之削去 量）成爲1 5以上。 亦即，獲得選擇比15意味著，TiN層爲30 nm時， 實施和TiN層30 nm相當之蝕刻（1 00%過蝕刻）時，底 層高介電率材料被削去2 nm。 又，藉由減低RF偏壓之輸出，減低離子射入能量， 可以減低對底層高介電率材料之物理損傷或離子加速蝕刻 (i 〇 n a s s i s t e t c h i n g )成膜率（y i e 1 d ) 如上述說明，藉由減低RF偏壓之輸出，減低射入離 子能量之時間平均値，可以減低對底層高介電率材料之物 理損傷或離子加速蝕刻成膜率。 -18- (15) 通常，射入離子能量之時間平均値，會依施加之RF 偏壓頻率、波形及電漿條件（電漿鞘（sheath )厚度、平 均自由工程）而變化，但是，處理樣本2時之蝕刻條件（ RF偏壓電源713使用頻率400 kHz之正弦波）中，RF偏 壓輸出設定爲可獲得上述TiN之垂直形狀的最小輸出之 10W時，其之射入能量之時間平均値爲5〇v。 亦即，在供給5 0V以下之時間平均之射入能量條件 或參數下，係和供給可獲得上述TiN之垂直形狀的最小 RF偏壓輸出之1〇w以下之輸出同樣地，可抑制對NMOS 部分之H fSiON 108之物理損傷之同時，可獲得TiN之垂 直形狀的蝕刻。 此一效果針對形成和TiN同樣之化合物的含有遷移金 屬材料、例如Ti、Ta、Ru、Mo之材料之使用時亦可獲得 。又’高介電率材料膜可使用 Si02膜、SiON膜，但和 si〇2比較，對於HfSiO或HfSiON等即使以更高介電率成 膜後表面粗糙度變大、底層選擇性難以獲得之材料會有較 大效果。 又，作成金屬閘極CMOS時，於圖3B之加工後需除 去高介電率材料膜。其方法有溼式洗淨或蝕刻與溼式洗淨 之組合方法。但是，作爲I個蝕刻裝置之多步驟處理之一 環可以進行，此時需確保對底層Si基板110之充分選擇 性’此情況下之蝕刻條件，係使用BC13氣體，設定UHF 電源701之輸出爲300〜600W、處理壓力爲0.1〜0.4Pa、 RF偏壓電源713之輸出爲〇〜l〇W、下部電極溫度爲0〜 -19 - (16) 1323487 80度，適當設定3段之電磁鐵704之磁通分布。
圖5、6爲圖1之蝕刻處理裝置能處理的被蝕刻材料 (樣本3 )之說明圖。此例中，樣本3具備代表Fin型 FET ( Fin Field Effect Transistor)的 3 次元構造之 TiN 金屬間極。
樣本作成時，首先如圖5所示，在Si層805及該Si 層上形成之約10〜50 nm厚度的Si02層804及10〜80 nm 厚度的 Si 層 803 所構成之 SOI ( Silicon On Insulator )基扳表面，形成FIN部分801。FIN部分801形成時， 在蝕刻STI之要領下形成線尺寸802 = 20〜lOOnm、L (線 尺寸）/ S (間隔尺寸）=1/1〜1/3程度之多數線構成 的FIN部分801之後，組合洗淨、退火、自然氧化處理而 對MOS通道部分相當的FIN部分801之表面施予洗淨處 理。 之後，形成1.5〜3 nm厚度之高介電率材料絕緣膜 809與30〜80 nm厚度之TiN層803之後，塗敷約30〜80 nm之有機系抗反射膜902，以ArF曝光裝置或電子線描 繪裝置曝光形成電路圖案901。依此獲得圖6A之形狀。 圖6B爲包含圖6A之AA’的平行之面切出之斷面圖 。如圖6B所示，此例之Fin型FET之樣本3，因爲使用 SOI基板，不存在上述例之STI段差1Π，但於FIN部分 8 〇 1產生段差該段差部分之過蝕刻爲最低限必要。例如 Fin之高度905爲40 nm’ TiN層903之厚度爲30 nm時 ，約1 3 0 %之過蝕刻成爲必要。 -20- (17) 1323487 蝕刻圖6A之樣本3時，首先和樣本1之蝕刻同樣地 蝕刻抗反射膜902之後，蝕刻TiN層903。
TiN層之蝕刻（主蝕刻）時，供給50〜150 ccm流量 的HC1氣體，設定UHF電源701之輸出爲300〜600W、 處理壓力爲0.1〜〇.4Pa、RF偏壓電源713之輸出爲5〜 15W、下部電極溫度爲0〜80度，適當設定3段之電磁鐵 7 〇 4之磁通分布。之後，藉由發光分光檢測主蝕刻之終點 後，切換爲蝕刻材過蝕刻。 過軸刻條件爲，供給5 0〜1 5 0 c c m流量的H C1氣體， 設定UHF電源701之輸出爲300〜600W、處理壓力爲.0.1 〜2.0Pa、RF偏壓電源713之輸出爲0〜5W、下部電極溫 度爲0〜80度。 藉由上述終點檢測可於正確時序由主蝕刻切換爲過蝕 刻，另外，過蝕刻時之RF偏壓設爲5 W以下，則在對 TiN層903施予1 30%之過蝕刻後，可以在對底層（高介 電率材料層）不致於引起底層脫落情況下，於FIN部分 801上形成TiN閘極906。 圖7爲圖1之蝕刻處理裝置能處理的被蝕刻材料（樣 本4)之說明圖（斷面圖）。此例中’使用TaSiN層作爲 遷移元素構成之閘極用材料。 如圖7A所示’該樣本4之作成時’首先*於8英吋 Si基板110上形成STI109，形成元件分離層後，使用 AL-CVD ( Atomic Layer Chemical Vapor Deposition )法 形成膜厚約3 nm之HfSiON、HfSiO、Hf02等高介電率絕 -21 - (18) 1323487
緣材料所構成之閘極絕緣膜1 08，之後，爲僅於PMOS部 分形成TiN膜，於晶圓全面沈積約10〜20 nm之TiN層 107後，形成Si02系之硬質遮罩，於PMOS部分使用微影 成像法施予遮罩後，以溼式蝕刻除去NMOS部分之TiN 層。之後，於晶圓全面形成約100 nm之TaSiN層1001、 多晶矽層106後，藉由離子植入控制NMOS部分101之多 晶矽電極之臨限値後，塗敷以旋轉塗敷法形成之有機系抗 反射膜105，藉由ArF曝光將ArF阻劑104之線尺寸103 圖案化爲約80 nm® 對上述形成之圖7A之樣本4,使用圖7之蝕刻裝置 施予蝕刻處理。亦即，在含有遷移金屬元素之電極材料層 (TiN層）107與高介電率絕緣材料層（HfSi ON膜108) 混合存在狀態下，在TiN層蝕刻之前於同一腔室內施予多 步驟處理。 首先，和樣本1以同樣之方法蝕刻抗反射膜1 05，另 對多晶砂層1 0 6施予主鈾刻及過鈾刻。之後，對T a S i N層 1001及ΊΠΝ107，在添加HC1單體或HBr氣體，設定UHF 電源701之輸出爲300〜800W、處理壓力爲〇:2〜0.6Pa、 RF偏壓電源713之輸出爲5〜20W、下部電極溫度爲0〜 8〇度，適當設定3段之電磁鐵704之磁通分布情況下施 予蝕刻處理（主蝕刻及過蝕刻）。 又，處理氣體僅使用HC1氣體時亦有效，但TaSiN 層100 1之Si含有量會產生側面蝕刻（side etching )。此 情況下，於80%以下範圍內添加HBr即可。亦即，藉由 -22- (19) 1323487 添加HBr可兼顧形狀之垂直性及底層選擇性。又，TaSiN 層1001以HCI/HBr氣體蝕刻，TiN層107僅以HC1氣 體蝕刻，亦即依據材料組成、膜質設爲不同氣體之步驟亦 可0
又，作成金屬閘極CMOS時，於圖7C之加工後需除 去高介電率材料膜。此情況下之蝕刻條件，係供給B Cl3 氣體，設定UHF電源701之輸出爲3 00〜6 0 0W、處理壓 力爲0.1〜0.4Pa、RF偏壓電源713之輸出爲0〜10W、下 部電極溫度爲0〜80度，適當設定3段之電磁鐵704之磁 通分布。 藉由上述處理，可於 NMOS部分 101之 TaSiN、 PMOS部分102，以垂直、而且底層H fSi ON 108不存在表 面粗糙度之良好狀態下形成TiN閘極1 1 4。此一效果針對 形成和TiN同樣之化合物的含有遷移金屬材料（Ta、Mo )之材料之使用時亦可獲得。 如上述說明，依本實施形態，作爲蝕刻用之處理氣體 並非Cl2而是使用HC1做爲主氣體。依此則，蝕刻含有遷 移金屬元素的電極材料層時可提升對於底層高介電率材料 之選擇性，可於良好精確度下加工上述電極材料。亦即， 因爲不使用C12氣體（抑制使用量），可抑制含有遷移金 屬元素（Ti、Ta、Ru、Mo )的電極材料之針狀殘渣產生 或表面粗糙度。又，可防止對底層膜高介電率絕緣材料層 之過蝕刻量產生局部差而引起的兩面粗糙度或底層脫落。 另外，使用HC1氣體時，TiN層可於RF偏壓設爲 -23- (20)1323487
10W/8英吋（30mW/cm2)以下之低偏壓條件下，對 層厚度施予75%以上之過蝕刻。彼等效果’針對形 ΉΝ同樣化合物的含有遷移金屬材料（Ta、Mo )之 、含有Hf之高介電率材料之使用時亦可獲得。 結果，將含有遷移金屬的閘極電極材料（TiN、 、TaSiN層、Mo)，形成於具有段差構造的高介電率 材料層（HfSiON、HfSiO、Hf02)上，而構成的金屬 構造之CMOS可於良好精確度下作成。
TiN 成和 材料 TaN 絕緣 閘極 (發明效果） 本發明具備上述構成，可以提供對高介電率絕緣 成之絕緣材料層上所形成之含有遷移金屬元素的電極 層，以高選擇比施予鈾刻的餓刻技術。 體構 材料
【圖式簡單說明】 圖1爲本發明實施形態使用之UHF-ECR電漿蝕 置說明圖。 刻裝 圖2A - 2C爲被蝕刻材料（樣本〗）之說明圖。 圖3A - 3B爲被蝕刻材料（樣本2)之說明圖。 圖4爲TiN層及底層選擇比之rf偏壓依存特性 之圖 圖5爲被蝕刻材料（樣本3 )之說明圖。 圖6A - 6C爲被蝕刻材料（樣本3 )之說明圖。 圖7 A _ 7C爲被蝕刻材料（樣本4 )之說明圖。 -24- (21) 1323487 圖8爲習知MOS電晶體之斷面圖。 圖9爲習知藉由Cl2/HBr氣體蝕刻金屬閘 結果說明圖。 圖10A-10C爲晶圓表面之SEM照片圖。 圖11A爲變化氣體比（HC1/ (C12+HC1) 刻特性變化說明圖。圖1 1 B爲TiN蝕刻速率與 速率之分布圖。
極部分的 )時之蝕 HC1氣體 介電率材 圖1 2爲依每一處理氣體條件獲得之底層高 料膜之表面粗糙度之圖。 【主要元件符號說明】 1 0 1 : NMOS 部分 1 02 : PMOS 部分 103 :線尺寸 1 0 4 : A r F 阻劑 105 :抗反射膜 1 0 6 :多晶砍層 107 : TiN 層 1 08 : HfSiON 層
109 ： STI 110 : Si基板 1 1 1 : STI 段差 1 1 2 : N Μ 0 S 閘極 1 1 3 : NMOS用配線斷面 -25- (22)1323487 1 1 4 : Ρ Μ 0 S 閘極 115: PMOS用配線斷面 201 : Cap絕緣膜 2 0 2 :闊極
2 0 3 :側壁間隔物 2 0 4 :延伸層 2 05 :閘極絕緣膜 2 0 6 :低電阻層 207 : Si基板
208 ： STI 2 09 :通道層 2 1 0 :閘極尺寸 30 1 : TiN蝕刻前之底層HfSiON膜之接面 302: NMOS部閘極部分 303: NMOS部STI上之配線部分
3 04 : PMOS部閘極部分 3 05 :針孔狀底層脫落 3 06: PMOS部STI上之配線部分 3 07 : STI表面粗糙度 3 0 8 :角部上殘存之TiN 3 09 : HfSiON 膜 401 :蝕刻前之TiN表面
402 ： TiN 403 ： Si02 -26- (23)1323487 404 : Si基板 405:以Cl2/HBr氣體處理的TiN表面 4 0 6 :針狀殘渣 407: TiN針狀殘渣之上面 40 8 : TiN殘渣部分之下端接面 409:以HCl/HBr氣體蝕刻後的TiN表面
5 0 1 :殘渣上部之面 5 02 :殘渣下部之面 5 0 3 : T i N蝕刻速率之H C 1比依存性 7 0 1 : U H F 電源 702 : UHF匹配器 7 〇 3 :天線 7 〇 4 :電磁鐵 705 :石英板 706 :噴淋板
707 :蝕刻腔室 70 8 :高真空泵 7 0 9 :可變閥 7 1 0 :下部電極 7 1 1 :承受器 712 :循環器 7 1 3 : R F偏壓電源 714 : RF匹配器 7 1 5 :直流電源 -27- (24)1323487 7 1 6 :處理晶圓 7 1 7 :發光分光器 7 1 8 :膜厚干涉計 801 : FIN 部分 8 02 :線尺寸 803 ： Si 層
8 04 ： Si02 層 805 ： Si 層 9 0 1 :阻劑 902 :有機系抗反射膜 903 : TiN 層 904 :高介電率材料絕緣膜 90 5 : FiN部分之高度 9 0 6 :間極 1 001 : TaSiN 層
1 1 0 1 : T i N 殘渣 1 2 0 1 : T i N蝕刻速率 1202:底層選擇比 1 2 0 3 :底層選擇比1 5之線 -28 -

Claims (1)

1323487
十、申請專利範圍 第95 1 04920號專利申請案 中文申請專利範圍修正本 民國98年6月9日修正 1.—種電漿蝕刻方法，係將具有積層體之試料配置 於真空處理容器內設置之下部電極上，該積層體爲： (a)含有遷移金屬元素之層、MOS電晶體之閘極用的該 φ 層，與（b)高介電率絕緣體構成之底層絕緣材料層的積 層體；用於形成MOS電晶體之金屬閘極構造的上述MOS 電晶體之製造中的電漿蝕刻方法；其特徵爲： 由以下步驟構成： •爲蝕刻上述試料表面，將含有HC1的處理氣體導入上 _ 述真空處理容器內，對上述真空處理容器內供給高頻電 力，使上述導入之處理氣體電漿化的步驟： 對上述下部電極施加RF偏壓之第1電力，而進行針 φ 對上述底層絕緣材料層上之MOS電晶體之閘極用的層之 一部分之蝕刻的主蝕刻製程之步驟；及 爲使上述底層絕綠材料層露出，而對上述下部電極施 加RF偏壓之第2電力，進行針對上述閘極用的層之融刻 的過餓刻（over etching)製程之步驟； 爲提升上述閘極用之層之蝕刻對於上述底層絕緣材料 層蝕刻之選擇性’依毫瓦/平方公分計算，將上述第2電 力設爲上述第1電力以下。 2·如申請專利範圍第1項之電漿蝕刻方法，其中 1323487 上述第1電力爲30mW/cm2。 3. 如申請專利範圍第1項之電漿蝕刻方法，其中 過蝕刻中射入上述下部電極之試料表面的離子能量之 平均爲50V以下。 4. 如申請專利範圍第1項之電漿蝕刻方法，其中 含有遷移金屬元素的上述閘極用的層，係包含由 Ti、Ta、Ru、Mo構成之群組中所選擇之任一。 5. 如申請專利範圍第1項之電漿鈾刻方法，其中 含有高介電率絕緣體之上述絕緣材料層，係包含由 Hf、Si構成之群組中所選擇之任一。 6. 如申請專利範圍第1項之電漿蝕刻方法，其中· 和藉由上述第1電力以上位準的電力比較，爲減少被蝕刻 表面之損傷，依毫瓦/平方公分計算，將上述第2電力設 爲上述第1電力以下。 7. 如申請專利範圍第1項之電漿蝕刻方法，其中 於CMOS構造之PMOS電晶體與NMOS電晶體之雙方的 MOS電晶體之製造中，藉由上述處理氣體之導入、上述 高頻電力之供給、上述處理氣體之電漿化、上述主蝕刻製 程、上述過蝕刻製程，來蝕刻PMOS電晶體與NMOS電晶 體之雙方的閘極用之層》 8. 如申請專利範圍第1項之電漿蝕刻方法，其中 含有HC1之處理氣體之電漿化，係於上述主蝕刻製程 與上述過蝕刻製程之雙方被進行。 -2-
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