TWI321844B - Memory cell layout and process flow - Google Patents

Memory cell layout and process flow Download PDF

Info

Publication number
TWI321844B
TWI321844B TW095132097A TW95132097A TWI321844B TW I321844 B TWI321844 B TW I321844B TW 095132097 A TW095132097 A TW 095132097A TW 95132097 A TW95132097 A TW 95132097A TW I321844 B TWI321844 B TW I321844B
Authority
TW
Taiwan
Prior art keywords
axis
source
memory device
degrees
lines
Prior art date
Application number
TW095132097A
Other languages
English (en)
Other versions
TW200721457A (en
Inventor
Gordon A Haller
Sanh Dang Tang
David K Hwang
Ceredig Roberts
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of TW200721457A publication Critical patent/TW200721457A/zh
Application granted granted Critical
Publication of TWI321844B publication Critical patent/TWI321844B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Description

九、發明說明： 【發明所屬之技術領域】 本發明大體而言係關於積體電路設計，且更特定古之係 關於一種用於最小化區域同時最大化特徵部分尺寸之佈 線。 【先前技術】 由於存在包括現代電子學中對增加之可攜性、計算能 力' 記憶體容量及能效之需求在内之許多因素，故積體電 路之尺寸不斷減小。為促進該等尺寸減小，所組成之特徵 部分（諸如形成積體電路之電子裝置及互連線寬）亦不斷減 /】、〇 減小特徵部分尺寸之趨勢在記憶料路或裝置中最為明 顯，諸如在動態隨機存取記憶體（DRAM)、靜態隨機存取 記憶體（SRAM)、鐵電㈣記憶體中等。舉例言之，DRAM 通常包含數百萬已知為記憶體單元之相同電路元件。在一 ::中’ 一對記憶體單元包含三個電子裝置：兩個儲存電 裔及存取场控電晶體’該存取場控電晶體具有一由該 等記憶體單元共用之單-源極、兩個閉極、兩個通道及兩 ㈣極。因此’該對記憶體單元具有兩個可定址位置，其 中每一可定址位置可 _ ^ 置了儲存位7L (二進數位）資料。一位元 可經由電晶體而寫入該箄罝异你¥ 士 3八占寺早兀位置中之一者，且藉由汲 極上來自源電極處之感應電荷加以讀取。 藉由減小所組成之雪壯gg „ 风之電子裝置及存取其之導線的尺寸，可 減小併入該等特徵部分之記憶體裝置的尺寸。因此，可藉 114276.doc 2倍。 根據本發明之另—能接_ 〜'，，棱供一積體電路。該積體電路 =至少兩個記憶體單元，料記憶體單元包含共用一源 之至少兩個及極，該至少兩個記憶體單元界定第一縱向 該第-縱向轴在該至少兩個沒極中之至少一者與該源 極之間延伸》該積體電路進—步包含至少兩個大體上平行 二凹入字線，料字線與至少兩個記憶體單元相交。該積 體電路進—步包含至少兩個數位線，料數位線係藉由-在用以形㈣體電路之光微影技術之最小解析度⑺之⑺ 倍與3.25倍之間的間距加以界定，該至少兩個數位線之一 者麵接至該源極且沿第二軸延伸。較佳地，第一及第二軸 在其間形成-銳角’且字線係藉由在最 與Μ倍之間的有效間距而界^ 根據本發明之另一態樣，提供一系統。該系統較佳包含 -包含-源極及-沒極之主動區域，及一藉由間距倍增技 術形成之子線，该子線之至少—部分與該主動區域相交。 該系統進一纟包含至少兩個數位線，料數位線具有大於 用以形成該系統之光微影技術之最小解析度（1?)的2 5倍之 間距，該至少兩個數位線之一者電耦接至該源極。 根據本發明之另一實施例，揭示一製造記憶體裝置之方 法。根據該方法，提供一基板，且在該基板内界定至少一 主動區域，該主動區域包含一源極及兩個汲極，該源極及 該等汲極之至少一者形成一線，沿該線界定第一軸。亦藉 由間距倍增技術在該基板内界定至少—對字線。亦在該基 114276.doc 1321844 板上界定至少兩個數位線，該至少兩個數位線中之一者的 至少一部分在該源極上延伸且界定第二車由，該第二轴與該 第一軸形成一銳角，且該至少兩個數位線具有一在用以形 成該記憶體裝置之光微影技術之最小解析度（〇的2 75倍與 3.25倍之間的間距。 根據本發明之另—態樣，提供—記憶體裝置。該記憶體 裝置包含-大體上線性之主動區該主動區域包含界定 第一軸之一源極及至少兩個汲極。該記憶體裝置進一步包 含形成第二軸之至少兩個大體上平行之字線，第一字線之 至少一部分位於該至少兩個;及極之第_者與該源極之間， 且第二字線之至少一部分位於該至少兩個汲極之第二者與
該源極之間。該記憶體裝置進—步包含—難至該源極I 形成第三軸之數位線，其中第：及第三㈣大體上垂直 的且其中第-及第二軸之間的銳角在4〇度至Μ度之範圍 内。 • :根據本發明之另一態樣，揭示一形成記憶體裝置之方 法。提供-基板，且在該基板内界定至少一主動區域，該 主動區域包含-源極及兩個沒極，該源極及該等汲極之至 少一者形成-線，沿該線界定第一轴。在該基板内亦界定 至少一對字線，該對字線與至少一主動區域相交，且該對 字線具有小於用以形成記憶體裝置之光微影技術的最小解 析度（F)之2倍的間距。亦沿通常垂直於至少一對字線之第 二軸在該基板上界定至少兩個數位線，該至少兩個數位線 中之者的至少一部分在該源極上延伸，且該至少兩個數 】14276.doc 1321844 位線具有一在最小解析度之2 75倍與3.25倍之間的間距。 【實施方式】
雖然結合間距倍增技術說明本發明之較佳實施例，但應 瞭解，該等較佳實施例之電路設計可併入任何積體電路 中。詳言之，其可有利地用以形成具有電子裝置陣列之任 何裝置，包括邏輯或閘極陣列及揮發性或非揮發性記憶體 裝置，諸如DRAM、RAM或快閃記憶體。藉由本文所述之 方法形成的積體電路可併入許多較大系統之任一者中，該 等系統諸如主機板 '桌上電腦或膝上型電腦、數位相機、 個人數位助理，或記憶體所適用之許多裝置中的任一者。 於諸圖中說明-根據本發明之—實施例而佈線的記憶體 裝置（DRAM)之設計及功能，且在下文_更詳細地進行描 述0 圖1展示了記憶體裝置10之一部分之視圖。該示意性神 線說明形成該記憶體裝置10之各種電子裝置及其他組件。
當然’許多該等組件在純粹視覺表示中係、不可區分的，且 圖1所示之一些組件係與其他組件人為區分，以突出宜功 能性。記憶體裝置10建置於基板11JL及基板lltjJ，該基板 Η形成其中形成電子裝置之半導體材料的最低水平。基板 η通常包切。當然’如熟f此項技術者所熟知的，亦可 使用其他合適之材料（例如，其他m_v族元素）。當描述豆 ㈣件時，可參看純u之頂部表面最容易㈣解其深度 或咼度，其最佳展示於圖2中。 圖1亦展示了沿記憶體裝置1G延伸之四個狹長字線i2a、 114276.doc 12b、12c、12d。在一較佳實施例中，該等字線12係藉由 使用間距倍增技術而形成。詳言之’該等字線12較佳係藉 由一方法形成’將參看圖3至圖9更詳細地論述該方法。藉 由使用該技術，所得特徵部分之間距可小於藉由光微影技 術界定之最小間距。舉例而言，在一實施例中，所得特徵 部分之間距可等於藉由光微影技術界定之最小間距的二分 之一0 一般而言’如熟習此項技術者所熟知的，可藉由以下步 驟序列執行間距倍增。第一，可使用光微影在光阻層中形 成線圖案，其中該光阻層上覆於一消耗性材料層及一基 板。如上文所揭示的’該光微影技術達成兩個鄰近線之間 的間距2F，該間距係藉由光微影之光學特性加以限制。在 一實施例中，F在60 nm至1〇〇 nm之範圍内。此範圍對於用 以界定特徵部分之當前技術狀態光微影技術而言係典型 的。在一光微影系統中’ F約等於86 nm，而在另一系統 中’ F約等於78 nm。 如將為熟習此項技術者所熟知的，藉由光微影界定之每 一線的寬度通常亦界定為F。隨後可藉由蝕刻步驟（較佳各 向異性蝕刻）將該圖案轉移至下消耗性材料層，藉此在該 下層中形成占位或心轴。隨後可剝離光阻線，且可各向同 性地姓刻心軸以增加相鄰心轴之間的距離。較佳地，相鄰 心軸之間的距離自F增加至3F/2。或者，可已在抗蝕劑水 平執行各向同性’’收縮"或”修整"飯刻。間隔劑材料之保形 層隨後可沈積於心轴上。該層材料覆蓋心軸之水平表面與 114276.doc 12 垂直表面。因此，藉由優先在定向間隔劑蝕刻中自水平表 一蝕刻間隔劑材料而在心軸之側上形成間隔劑（意即自另 輛材料之側壁延伸之材料）。隨後選擇性地移除剩餘心 罩僅留下間隔劑，該等間隔劑一起可充當圖案化之遮 因此，對於給定間距2F，以前包括界定一特徵部分及 個間隔之圖案，現相同寬度包括藉由該等間隔劑界定之兩 特徵部分及兩個間隔。因此，可以給定光微影技術達成 之最小特徵部分尺寸有效地減少。將在下文中參看圖3至 圖9更詳細地論述該間距倍增方法，其可重複用於減少特 徵部分之尺寸。 當然，如熟習此項技術者所熟知的，可改變收縮/修整 蝕刻之範圍及沈積間隔劑之厚度以達成多種特徵部分及間 尺寸。在所說明之實施例中，镩管光微影技術可解決間 距2F ’但特徵部分（意即例示性實例中之字線12)具有間距 F。字線12係藉由約F/2之寬度加以界定，且鄰近字線 12a、12b或12c、12d係以相同寬度F/2分離。與此同時， 作為間距倍增技術之副產品，隔開之字線12b、Uc之間的 分離為3F/2。在一較佳實施例中，隔離溝槽填充有絕緣體 且位於該等字線12b、12c之間的分離中；然而，在其他實 施例中，不需要出現該隔離溝槽。 對於母一距離3F’存在兩個字線’從而產生可稱為有效 間距3F/2之間距。更大體而言，該等字線較佳具有一在 1.25F與1.9F之間的有效間距。當然，用於界定該等字線之 特定間距僅為一實例。在其他實施例中，可藉由更多習知 114276.doc •13- 技術製造字線且不需要使用間距倍增。在一實施例中，例 如’該等字線可各自具有寬度F，且可以F、2F、3F或某其 他寬度分離。在又一實施例中，該等字線亦不需成對形 成。舉例而言，在一實施例中，僅一字線需要通過每一主 動區域。 字線12之整個長度在圖1中係不可見的’但在一典型實 施例中’母一字線可延伸通過數百、數千或數百萬之電 晶體。如熟習此項技術者所熟知的，在字線12之邊緣處’ 字線12通常電耦接至一裝置（諸如電源），該裝置可置放— 通過字線12之電流。通常，用於字線12之電源係經由記憶 體控制器而間接輕接至CPU。 在一實施例中，字線12包含一 p型半導體，諸如摻雜硼 之矽。在其他實施例中，如熟習此項技術者所熟知的，字 線12可包含一 n型半導體、金屬矽化物、鎢或其他類似性 能之材料。在一些實施例中，字線12可以層狀、混合或化 學鍵結之組態包含多種材料。 圖1中所見之水平線係由數位線14a、i4b形成。在一示 範性實施射，料數位線中每一者之寬度（說明為圖艸 之DL)等於F。未使用間距倍增來形成該等示範性數位線 14。在一較佳實施例中，鄰近數位線14a、14b以一等於2F 之距離（圖1中說明之S)分離。數位線之間距較佳為大於 2.5^且較佳小於4Fe在未使用間距倍增技術之狀況下，下 限當然係藉由用於形成數位線之光微影技術而強加。另一 方面，在接近該範圍之上限冑，光微影較不精確，且因此 114276.doc ''便且仁°己憶體本身開始生長過大。在一更較佳之實施 例中，數位線之間距在2 75— 3 25F之間。該範圍在製造 之谷易性與晶片尺寸之間表現出所需要之平衡。在所說明 之實施例中，數位線14具有間距31!^當然，在其他實施例 中’不同寬度及間隔係可能的。 與字線12之狀況一樣，數位線14之整個長度在圖丨中亦 為不可見的，且數位線14通常延伸通過許多電晶體。如熟 I此項技術者所熟知的，在數位線14之邊緣處，數位線14 通吊電耦接至電流感應放大器，且藉此耦接至電源或電壓 源。通常，用於數位線14之電源亦經由記憶體控制器而間 接耦接至CPU。由於數位線14之間的間距較松，故感應放 大器可彼此間隔更遠，從而放鬆其製造公差，且降低鄰近 數位信號之電容耦接的可能性。 在一實施例中，數位線14包含一導電金屬，諸如鎢、銅 或銀。在其他實施例中，如熟習此項技術者所熟知的，可 使用其他導體或半導體。 圖1中可見之其他特徵部分為說明於曲線矩形内之主動 區域16，該曲線矩形形成相對於數位線之軸8成角的軸 A。該等矩形表示基板u内之摻雜區域或井，然而，在其 他實施例中，該等矩形不需要表示記憶體裝置丨〇及基板i】 内或其上之貫體結構或材料。主動區域16界定記憶體裝置 1 〇之含有場效電晶體且通常由場隔離元件（例如，淺溝槽 隔離（STI))圍繞的該等部分。在一較佳實施例中，該等主 動區域各自包含兩個汲極18及一源極2〇。如熟習此項技術 114276.doc 者所熟知的，該源極及該等沒極可大於或小於圖i所示之 原及;及極。其亦可以熟習此項技術者所熟知之許多方式 中的任一者來製造。 在另-實施例中’主動區域可包含一源極及一汲極，其 广該源極形成於接近數位線處，且該汲極係藉由字線而與 ”亥源極刀冑。在該實施例中，可以類似於圖】中記憶體裝 置1〇之方式對記憶體裝置進行組態，但僅需要一字線通過 每一主動區域。當$ ’在另—實施例中，主動區域可包含 一源極及一汲極，且記憶體裝置可進一步包含延伸接近主 動區域之兩個字線，且以類似於圖1所示成對字線12c、 12d之方式而組態。在該實施例中，兩個字線可皆在源極 與汲極之間延伸’且提供對電晶體之冗餘控制。 如圖所說明的，數位線14之佈線接近且較佳在位於數位 線列中之每一源極2〇上方（參見圖2)。與此同時，每一源極 20藉由字線12自其鄰近汲極18分離至任一側。在一實施例 中，源極20及汲極18包含一 n型半導體材料，諸如摻雜磷 或銻之矽。在其他實施例中，如熟習此項技術者所熟知 的，源極20及沒極18可包含一 ρ型半導體，或其可由其他 材料製成。事實上’源極20及汲極1 8不需由相同化合物製 成。 參看圖2簡要論述記憶體裝置1〇之功能，圖2展示主動區 域16中之一者的橫截面圖。對於其中DRAM運作之基本方 式的進一步論述而言，頒予Seely等人之美國專利第 3,731，287號更詳細地論述了 DRAM，該案之全文以引用的 n4276.doc -16· 1321844 方式併入本文中。 如圖2所示’汲極18及源極2〇可包含來自基板丨丨之相對 平坦之頂部表面的突起。在一較佳實施例中，源極20及汲 極18與基板11製造為一整體，且係藉由蝕刻單體晶圓或基 板而相對於基板11之表面提昇，在另一配置中，藉由選擇 性蟲晶沈積形成源極及汲極突起，該選擇性磊晶沈積使用 熟習此項技術者所熟知的技術。 在一實施例中，數位線14b之至少一部分位於源極2〇之 上表面上。如圖2所說明的’源極20藉由數位線插塞22電 耦接至數位線14b，該數位線插塞可在多個階段或單一階 段中形成，如圖所示。與此同時，源極2〇藉由字線12a、 12b而與兩個汲極18分離。字線12a、i2b較佳嵌入基板u 中’自基板向下延伸。通常將該設計之電晶體稱為凹入存 取裝置或RAD。汲極18接著藉由接觸插塞28而電耦接至儲 存電容器24’且詳言之耦接至儲存電容器24之下電極26。 在一較佳實施例中，儲存電容器24包含下電極26，該下電 極藉由介電材料32與參考電極30分離。在該組態中，該等 堆疊之儲存電容器24以熟習此項技術者所熟知之方式運 作。如圖所說明的’雖然溝槽電容器可用於其他配置中， 但儲存電容器24較佳位於基板11之平面上β 在一實施例中，每一儲存電容器24之一側形成一參考電 極30 ’同時下電極26電耦接至相關聯汲極18。字線i2a、 12b充當其所通過之場效電晶體的閘極，同時數位線14b充 當用於與其電耦接之源極的信號。因此，藉由允許或阻止 114276.doc 17 載運於數位線14b上之信號（表示邏輯”〇"或邏輯"丨”）寫入儲 存電容器24或自該儲存電容器24讀取，字線心、⑵較佳 地控制對輕接至每一沒極18之儲存冑容器24的存取。因 此，連接至相關聯汲極18之兩個電容器24中的每一者可含 有一位元資料（意即，邏輯，，〇"或邏輯"丨"）。在記憶體陣列 中所選數位線與字線之組合可唯一地識別儲存電容器 /、中資料應寫入該儲存電容器或自該储存電容器讀 取。 隨後再回至圖1，可進一步詳細地論述記憶體裝置1 〇之 設計及幾何形狀。在圖丄之右下角，已說明了許多軸。該 等轴通iji與开>成&己憶體裝置丨〇之電路元件之縱軸對準，且 係說明為更清楚地展示形成於各種電子裝置與組件之間的 角。軸A表示主動區域16之縱軸。每一主動區域16之汲極 1 8及源極20較佳具有大體上線性之關係，該線性關係可用 於界疋縱軸。如圖所說明的，所有該等主動區域16為大體 上平打的。當然，應瞭解，汲極18及源極2〇不需要形成絕 對直的線，且實際上可藉由該等三點界定一實質角。因 此，在一些實施例中，可藉由兩個汲極18，或藉由汲極Η 之僅一者及源極20界定軸A，或以熟習此項技術者所清楚 瞭解的許多其他方式加以界定。在其中主動區域包含單一 汲極及單一源極的其他實施例中，可藉由單一汲極與單一 源極之間的線界定軸A。 軸B表不數位線14b之縱軸。在所說明之實施例中，數位 線14b形成大體上平直的線。正如主動區域16較佳平行一 114276.doc 般，數位線丨仏、14b亦較佳形成大致平行的軸。因此，在 一較佳實施例中，至少在每一記憶體單元區域中，每一主 動區域16之軸A與數位線14之每一軸B形成類似角。 在圖1所示之較佳實施例中，軸A與軸B之間形成一銳 角。在所說明之實施例中，軸A與軸B之間所界定之銳角β 為 45。〇 主動區域16相對於數位線14之傾斜促進延伸於汲極“與 相關聯儲存電容器24之間的接觸插塞28之定位。因為在一 較佳實施例（圖2所說明）中，此等接觸插塞。自汲極Μ之頂 部表面延伸，所以在數位線14未於汲極18之頂部延伸的情 況下，工程得以簡化。藉由傾斜主動區域16，即使在數位 線Μ大體上重疊及接觸相同主動區域16之源極2〇時，數位 線14與汲極18之間的距離亦可經選擇以促進汲極與接觸插 塞的電子接觸。 當然，角θ可具有經選擇以最大化電子裝置之間距之許 多值中的任一者。如將為熟習此項技術者所顯而易見的， 不同角將在鄰近主動區域之間產生不同間距。在一實施例 中，角Θ較佳在10。與80。之間。在一更佳實施例中，角0在 20與60之間。在又一更佳實施例中，角Θ在40。與50。之 間。 轉至圖3至圖1 0，更詳細地說明一製造記憶體裝置1 〇之 間距倍増子線12之方法。熟習此項技術者將容易地瞭解， 所說明實施例之特定材料可被單獨地替換或可與其他材料 群相組合而替換。圖3說明半導體基板11 ,其上已根據習 114276.doc 知半導體處理技術而形成有一薄臨時層4〇，該薄臨時層4〇 在一較佳貫施例中包含氧化物。諸如氮化石夕之硬質遮罩声 42隨後沈積於基板丨丨及臨時層4〇上。可藉由任何熟知之沈 積過程形成該硬質遮罩層42,該沈積過程諸如濺鍍、化學 氣相沈積（CVD)或低溫沈積等等。雖然在一較佳實施例 中’硬質遮罩層42包含氮化矽’但必須瞭解，其亦可由 (例如）氧化矽形成’或由適用於下文所述選擇性蝕刻步驟 之其他材料形成。 其次，在圖中未說明之一步驟中，使用形成於硬質遮罩 層42上之光阻層來圖案化該硬質遮罩層42。可使用習知光 微影技術圖案化該光阻層以形成一遮罩，且隨後可各向異 性餘刻s玄硬質遮罩層42通過該圖案化光阻以獲取以y維度 延伸（如圖1所界定）之複數個硬質遮罩行44，其中溝槽46分 離該等行。隨後可藉由習知技術移除該光阻層，諸如藉由 使用基於氧之電漿。 參看圖5A’在溝槽46已形成於硬質遮罩層42中之後，可 沈積一間隔劑材料保形層以覆蓋記憶體裝置1〇之整個表 面。較佳地’可關於基板丨丨及臨時層4〇選擇性地蝕刻間隔 劑材料’且可關於該間隔劑材料分別選擇性地蝕刻該基板 11及該臨時層40。在所說明之實施例中，間隔劑材料包含 多晶矽。可使用任何合適之沈積過程來沈積間隔劑材料， 諸如使用CVD或物理氣相沈積（pvD)。 在將間隔劑材料置於該記憶體裝置10之垂直及水平表面 上之後’可在定向間隔劑蝕刻中使用各向異性蝕刻優先將 114276.doc 20· 陣列至陣列或自晶gj至晶圓亦將展示更佳連續性。 在一實例中’將包含80%之Ni及20%之Co的賤鍍目標滅 ’又夕aa矽52上，以產生金屬層55。隨後，該基板經受矽 化退火。雖然在較短時間Θ S溫（例如800。〇退火為可能 的仁較佳在較低溫度下於較長時間内進行退火。舉例而 。在400 C至60〇t將基板退火歷時25分鐘至35分鐘。在 實驗中，於批式爐中在乂環境下，於5G()t：進行3〇分鐘之 矽化退火。 鑒於本文之揭示，熟習此項技術者可容易地選擇其他合 適金屬混合物用於溝槽内之完全耗。在硬中擴散比石夕在 其中擴散更容易之金屬的實例包括Ni、pt& Cu。矽在其中 擴散比其在矽中擴散更容易之金屬的實例包括c〇、丁丨及
Ta。 圖10A至圖liB為展示50 nm寬溝槽内的凹入至完全矽化 之NixC〇ySiz閘極材料的微影圖，該溝槽分佈有氧化矽。圖 10A及10B以兩個不同放大率展示橫跨雙溝槽寬度的橫截 面。圖11A及11B以兩個不同放大率展示沿該等溝槽中一者 之長度的橫截面。該等溝槽在頂部具有約5〇 nm2寬度， 且具有約150 nm之深度，使得該等溝槽之縱橫比為約 3:1。觀察到平滑均一之組合物，其填充該等溝槽之至少 下部分而無空隙。在圖11至12之實例中，在沈積多晶矽 52(圖7)之後，可將多晶石夕僅回餘至閘極介電頂部表面， 從而隔離溝槽内之石夕而無凹入。 現參看圖12，可使矽化層56凹入於溝槽内，且隨後藉由 114276.doc -25- 第二絕緣層58(諸如氮化矽）覆蓋該矽化層。可沈積且隨後 J或平坦化泫等絕緣層58 ^導電材料56藉此形成完成之 記憶體裝置10的字線12a' 12b，且該等字線12a、12b藉由 絕緣層58與其他電路元件分離。因此，如熟習此項技術者 所熟知的，字線12已被間距增加，且具有約為可僅使用光 微影技術之間距的二分之一之間距。然而，請注意，本文 之揭示的某些態樣無論字線是否被間距增加皆提供優點。 當然，在其他實施例中，可藉由熟習此項技術者所熟知 之各種過程中的任一者發生間距增加。 因此’所說明實施例之矽化層56填充溝槽5〇之下部分， 較佳填充大於溝槽高度之50%，更佳填充大於溝槽高度之 75%。在所說明之實施例中，金屬矽化物％中約7〇討％至 90 at %之金屬為鎳，且金屬矽化物中1〇 at %至3〇 at %之 金屬為钻。 如熟習此項技術者所熟知的，在一較佳實施例中，當某 些以上步驟完成時，較佳地同時界定周邊中之邏輯，藉此 使晶片製造過程更有效。詳言之，對於，用以界定凹入字 線之矽及金屬沈積步驟較佳同時界定用於周邊中CM〇s電 晶體之基板上的閘電極。 參看圖13至21 ’根據另一實施例，可針對同時處理之陣 列中閘電極及周邊中之邏輯區域而建立不同功函數及電阻 率。在所說明之實施例中，藉由蝕刻陣列RAD溝槽通過多 晶矽層而促進該步驟’該多晶矽層形成周邊中閘極堆疊之 部分。 114276.doc •26· 1321844 參看圖13，可在形成溝槽之前將多晶矽層6〇沈積於基板 11上。可首先將多晶矽層60沈積於薄介電質54a(例如，已 生長之閘極氧化物）上。隨後可藉由間距倍增遮罩（未圖示） 圖案化該基板，諸如關於圖3至6所述的。亦形成蝕刻終止 . 層61，在所說明之實施例中，該蝕刻終止層包含約1〇〇人 至200 A之TEOS沈積之氧化物。 參看圖14,蝕刻溝槽50通過上覆蝕刻終止層61、多晶矽 φ 層60、下伏介電質54a及基板11。隨後可藉由（諸如）溝槽壁 氧化在基板11之曝露部分上形成閘極介電質54b。如圖所 不，歸因於預先存在之蝕刻終止層6 i，無顯著其他氧化物 . 生長在多晶石夕60之頂部表面上。 . 隨後，如圖15所示，可將金屬材料62沈積於多晶矽6〇上 及溝槽5 0中。如參看圖9至12所述，較佳以比多晶石夕更導 電之材料填充溝槽50。在所說明之實施例中，金屬材料以 包含氮化鈦（TiN)。 _ 參看圖16 ’較佳對金屬材料.62回姓或平坦化，以將導電 材料62之經隔離線留在溝槽5〇中，從而終止於氧化物蝕刻 終止層61上（參見圖丨5)。在回蝕之後，移除上覆於多晶矽 層60之蝕刻終止層61(例如’對蝕刻終止層61之較佳氧化 物材料使用氫氟酸浸潰），同時藉由金屬材料62保護溝槽 50内之介電層54b ^隨後，將金屬層64、66沈積在矽層6〇 上。如將為熟習此項技術者所瞭解的，第一介電層54a、 多晶矽層60及上覆金屬層64、66可充當周邊中之電晶體閘 極堆：ε。所有該等層沈積在有關兩個區域中（在記憶體實 U4276.doc 1321844
例中，沈積在周邊區域與記憶體陣列區域中）。可對多晶 矽進订可變地摻雜以建立所要電晶體功函數，使得可將單 一材料沈積及不同摻雜步驟用於界定CMOS電路之NM0S ” MOS之閘極。上覆金屬層66可用於改良沿控制閉極之 線的側向k號傳播速度，且在所說明之實施例中包含鎢 ()插入金屬層64可確保多晶石夕層與上覆金屬層&之 、接面處之實體及電相容性（例如，滿足黏著及阻障功 月b )且在所說明之實施例中，該插入金屬廣包含氮化 鈦’且更特定言之包含富含金屬之金屬氮化物。 參看圖17’閘極堆疊亦包括頂蓋層68，該頂蓋層在所說 明之實施例中由I切形成。圖17展示基板之第—或記憶 體陣列區域70中之溝槽5Q ’其填充有金屬材料Μ。間極堆 6〇 64、66及68延伸穿過基板之陣列區域70與 s、周邊或邏輯區域72。光阻遮罩76經組態以 邊72中之電晶體閘極。 ’、匕乃
士圖18所不，一系列蝕刻步驟首先蝕刻通過頂蓋層68， 該等步驟包括-移除金屬層64、66之金屬㈣。心基於 氣之反應性離子則（RIE)可選擇性地移除典型金屬材料 (諸如所說明之鶴帶層66及插入金屬氮化物層64)，同時終 ;下伏夕曰曰石夕層60上。高度選擇性使得能夠在曝露多晶 石夕60之後繼續進行金屬㈣，直至金屬材⑽凹 5〇中為止，如圖所示。 、溝槽 現參看圖19 , 之後切換餘刻化 可在將金屬閘極材料62凹入於陣列溝槽中 學，且可使用相同遮罩76將矽6〇圖案化， U4276.doc •28· 1321844 從而完成周邊72之閘極堆疊80的圖案化。 現參看圖20，在移除遮罩之後，將間隔劑層84沈積在基 板上，保形地塗佈閘極堆疊80，但填充陣列溝槽5〇之頂部 的凹口。在所說明之實施例中，間隔劑層84包含氮化矽， 但熟習此項技術者將瞭解可使用許多不同絕緣材料。 如圖21所示’隨後之間隔劑蝕刻（定向蝕刻）沿閘極堆疊 8〇之侧壁留下間隔劑86，從而允許源極/汲極區域之自對 準摻雜。然而，在陣列72中，由於溝槽頂部之淺凹口係由 間隔劑層84填充（參見圖20)，所以間隔劑蝕刻僅將陣列72 中之間隔劑材料蝕刻掉，從而使絕緣頂蓋層88掩埋溝槽5〇 内之閘極材料62。 熟習此項技術者將瞭解，為簡單起見，本文之描述中省 略了 CMOS電晶體之各種摻雜步驟，包含源極/汲極、通道 增強、閘電極、輕微摻雜汲極（LDD)及鹵素摻雜。 因此，圖13至21之實施例促進對陣列及周邊中電晶體之 同時處理。在所說明之實施例中，陣列電晶體為凹入存取 裝置（RAD)，而周邊閘極係作為習知平面M〇s電晶體而形 成於基板11上。當在周邊中之習知CM〇s電路之情形下進 行描述時，熟習此項技術者將瞭解，周邊電晶體可採用其 他形式。有利地’在所說明之實施例中，RAD溝槽中之金 屬層可在圖案化周邊閘極堆疊的同時凹入。此外，在rad 閘極或字線上以絕緣頂蓋同時形成周邊側壁間隔劑。 雖然未進行圖示，但將瞭解，習知DRAM製造技術可用 於產生圖2所示之其他電路元件。舉例而言，可使用不同 114276.doc -29· 1321844 級別之摻雜以形成圖2之汲極18及源極2〇，且可根據複數 個沈積及遮罩步驟而形成堆疊儲存電容器24。 由於裝置佈線及其製造方法，圖〗及圖2所示之已完成記 憶體裝置10與習知DRAM相比具有許多優點。舉例而言， 每一記憶體單元之尺寸及記憶體裝置丨〇之總尺寸可大體減 小’而鄰近感應放大器之間的距離卻無相應地大體減小。 此外’字線12及數位線14可具有大體不同之間距，該等間 距使數位線14具有比字線12大得多的分離。舉例而言，在 較佳實施例中，字線12具有有效間距15F，同時數位線14 可具有間距3F »此外，可藉由使數位線14及字線14大體線 性且通常彼此垂直來簡化形成該等數位線及該等字線之步 驟，同時藉由將主動區域16以一角置放至該等元件而實現 空間節省。在較佳實施例中亦凹入字線丨2，且不同於習知 DRAM中之佈線，無間隔劑用盡閘極與主動區域之源極或 汲極之間的有用空間（如可易於在圖2中看出的）。因此，可 使記憶體裝置1〇更緻密。 此外’使用金屬混合物促進掩埋於溝槽5〇内之矽的完全 石夕化’而不有害地形成空隙。因此，可針對相對較小容量 字線達成高傳導性。 雖然已描述本發明之某些實施例，但該等實施例僅作為 實例展不’且並非用以限制本發明之範疇。事實上，本文 所述之新穎方法及裝置可體現在各種其他形式中；此外， 不偏離本發明之精神的情況下對本文所述方法及裝置 之形式進行各種省略、取代及改變。隨附申請專利範圍及 H4276.doc •30· 一均等物係用以涵蓋如屬於本發明之範疇及精神内的此等 形式或修正。 【圖式簡單說明】 圖1為根據本發明之較佳實施例而佈線之記憶體裝置的 示意性平面圖。 圖2為根據本發明之較佳實施例沿圖1之線2-2截取的記 憶體裝置之示意性橫截面侧視圖。 圖3至圖7為根據本發明之較佳實施例的半導體裝置之— 部分的一系列橫截面圖，其說明類似於圖1及圖2之電晶體 的DRAM存取電晶體之形成。 圖8為根據本發明之一實施例，在將矽凹入入溝槽之後 且在沈積用於矽化物之金屬之前，圖7裝置的示意性橫截 面圖。 圖9為根據本發明之另一實施例，在將溝槽内之矽平坦 化及沈積用於矽化物之金屬之後，圖7裝置之示意性橫截 面圖。 圖10A至圖ΠΒ為說明在對圖9裝置執行矽化物退火之 後’用於記憶體存取裝置之經完全矽化及凹入之閘極的顯 微圖。 圖12為展示圖10A至圖11B之經部分製造之半導體裝置 在於其溝槽内凹入及埋入完全矽化之閘極之後的示意性橫 截面。 圖13至圖21為根據本發明之另一實施例之半導體裝置的 一部分之一系列橫截面圖，其說明陣列中周邊電晶體閘極 114276.doc -31- 1321844 堆疊及凹入存取裝置（類似於圖1及圖2之彼等裝置）的同時 形成。 【主要元件符號說明】
10 記憶體裝置 11 基板 12a、12b、12c、12d 字線 14a ' 14b 數位線 16 主動區域 18 汲極 20 源極 22 數位線插塞 24 儲存電容器 26 下電極 28 接觸插塞 30 參考電極 32 介電材料 40 臨時層 42 ' 49 硬質遮罩層 44 硬質遮罩行 46、50 溝槽 48 間隔劑 52 閘極層/多晶矽 54 閘極介電層 54a 下伏介電質 114276.doc 32· 1321844
54b 閘極介電質 55 金屬層 56 導電材料層/金屬矽化物 58 絕緣層 60 多晶矽層 61 餘刻終止層 62 金屬材料/導電材料/閘極材料 64 ' 66 金屬層 68 頂蓋層 70 第一區域/記憶體陣列區域 72 第二區域/周邊區域/邏輯區域 76 光阻遮罩 80 閘極堆疊 84 間隔劑層 86 間隔劑 88 絕緣頂蓋層 114276.doc •33 -

Claims (1)

1321844 吒鞭)正替裘 第095132097號專利申請案 中文申請專利範圍替換本(98年 十、申請專利範圍： 一種記憶體裝置，其包含： 其包含界定一第一軸之一 一大體上線性之主動區域 源極及至少兩個汲極；
藉由一第一間距界定之至少兩個大體上平行之字線， 一第一字線之至少一部分位於該至少兩個汲極中之—第 一者與該源極之間，且一第二字線之至少一部分位於該 至少兩個汲極中之一第二者與該源極之間；及 藉由一第二間距界定之至少兩個數位線，該至少兩個 數位線中之一者耦接至該源極且形成一第二軸； ”中該第-軸與該第二抽之間的一銳角在10度至80度 之範圍内，且其中該第一間距及該第二間距中之一者大 於一用於形成該記憶體裝置之光微影技術之一最小解析 度（F)的2.5倍，且該記憶體裝置之該第一間距及該第二 間距中的另一者小於該最小解析度之兩倍。 如請求項丨之記憶體裝置，其中該第二間距在該最小解 析度之2.75倍至3_25倍之間。 3 _如凊求項2之記憶體裝置，其中該第二間距約等於該最 小解析度之三倍。 4. 如凊求項丨之記憶體裝置，其中該第一軸與該第二軸之 間的該銳角在20度至60度之範圍内。 5. 如凊求項4之記憶體裝置，其中該第一軸與該第二軸之 間的該銳角在40度至50度之範圍内。 6_如明求項5之記憶體裝置，其中該第一軸與該第二轴之 114276-980916.DOC 卜年9.# %疹(更)正替換頁 間的該銳角為約45度
如"月长項1之記憶體裝置，其中該第— 解析度之兩倍。 間距小於該最小 8. 9. 如請求項1之記憶體裝置， 該最小解析度之寬度而界定 如請求項8之記憶體裝置， 60 nm ° 其中該等字線係藉由— 〇 其中該等字線之該寬度 小於 小於 10.如請求们之記憶體裝置，其中該等字線中至少—者具 有一約等於該最小解析度之一半的寬度。 11_如請求項1()之記憶體裝置，其中該等字線中至少—者之 該見度在約3 0 nm與5 0 nm之間。 12. 如請求们之記憶體裝置，其中該等字線係藉由—間距 倍增技術而形成。 13. 如請求W之記憶體裝置，其中該等字線係完全地凹 入0 其中該等字線之一頂部位於 14.如請求項13之記憶體裝置， 該源極之一頂部與該至少兩個汲極之頂部下方。 15.如請求们之記憶體裝置，其中該至少兩個字線在該主 動區域上沿著一字線軸彼此平行，該第二軸係垂直於該 字線軸。 16. —種積體電路，其包含·· 至少兩個記憶體單元，其包含共用一源極之至少兩個 汲極，該至少兩個記憶體單元界定一在該至少兩個汲極 中至少一者與該源極之間延伸的第一縱向轴； 114276-980916.DOC 至少兩個大體上平行、凹入之字線，其與該至少兩個 記憶體單元相交；及 至少兩個數位線，該等數位線係藉由一在一用於形成 °亥積體電路之光微影技術之一最小解析度（F)的2 75倍與 3.25倍之間的間距加以界定，該至少兩個數位線中之一 者輕接至該源極且沿一第二軸延伸； 其中該第一軸及該第二軸在其間形成一銳角，且其中 该等字線係藉由一在該最小解析度之125倍與丨9倍之間 的有效間距加以界定。 17. 18. 19. 20. 21. 如請求項16之積體電路，其中該銳角在2〇度與6〇度之 間。 、又 如請求項17之積體電路，其中該銳角在4〇度與5〇度之 間。 ’、又 如請求項18之積體電路，其中該銳角為約45度。 如請求項16之積體電路，其中該等數位線之該間距約為 該最小解析度之三倍。 一種記憶體系統，其包含： 主動區域’其包含一源極及一沒極； 一藉由一間距倍增技術形成之字線，該字線之至少一 部分與該主動區域相交；及 至少兩個數位線，其具有一大於一用於形成該系統之 光微影技術之一最小解析度（F)的2·5倍之間距，該至少 兩個數位線中之一者電耦接至該源極。 22. 如請求項21之系統’其中該間距為用於形成該系統之該 I14276-980916.DOC 1321844 23. 24. 25. 26. 27. 28. 29. 30. ^•9； 1 6,' ~Ί 年if β修(更)正替換頁 光微影技術之該最小解析度（F)的約3倍。 如請求項21之系統，其中該主動區域大體沿一在該源極 與該汲極之間延伸的線而界定一第一軸，該至少兩個數 位線中之一者沿一第二軸延伸，且其中該第一軸與該第 一軸之間的一銳角在10度與8 0度之間。 如清求項23之系統，其中該銳角在2〇度與6〇度之間。 如請求項24之系統，其中該銳角在4〇度與5〇度之間。 如請求項25之系統，其中該銳角為約45度。 如請求項21之系統，其中該字線係完全地凹入。 如請求項之系統，其中該字線與該至少兩個數位線形 成一約9 0度之角。 如請求項21之系統，其中無間隔劑分離該字線與該汲 〇 一種製造一記憶體裝置之方法，該方法包含： 提供一基板； 在該基板内界定至少-主動區m動區域包含一 源極及兩個汲極，該源極及該等汲極中至少一者形成一 線’一第一軸沿該線而界定； 藉由一間距倍增技術而在該基板内界定至少一對字 線’ β對子線在該主動區域上沿著__字線#彼此平行； 在^基板上界定至少兩個數位線，該至少兩個數位線 尹之者的至少-部分在該源極上延伸，且界定一與該 卜軸形成-銳角之第二軸，該第二軸係垂直於該^ 114276-9809J6.DOC
-4 - ^8'1321844 軸，该至少兩個數位線具有一在一用於 置之#與& η 成S亥目己憶體裝 先破衫技術之一最小解析度（F)的2.75倍與3 AA, pa ^ 〜、· L 之 31.如請求項30之方法’其中界定該等字線進—步 等字線凹入該基板中β βΛ 32·如凊求項3〇之方法，其中界定該等字線進—步包含. 藉由光微影在一光阻層中形成一線圖案；
蝕刻該線圖案通過該光阻層至一硬質遮罩層上； 剝離該光阻層； 在該硬質遮罩層上沈積間隔劑材料； 蝕刻該間隔劑材料，以將該硬質遮罩層之該間隔劑材 料自水平表面移除，且在該硬質遮罩層之側壁上彤 個間隔； 乂氙夕 在該等間隔之間沈積一與該間隔劑不同組成之材料· 剝離該間隔劑材料以形成至少一對溝槽；
餘刻入該基板中以加深該至少一對溝槽；及 以一電極材料部分地填充該至少一對溝槽。 33·如凊求項32之方法，其中該沈積一電極材料之步驟進 步包含： 沈積多晶石夕以填充該至少一對溝槽； 在該至少一對溝槽内回蝕該多晶矽； 沈積一金屬層以大體覆蓋該經回蝕之多晶矽；及 藉由一退火步驟矽化該多晶矽。 34.如請求項32之方法，其中部分地填充包含以一金屬材料 114276-980916.DOC 1321844 ψ·^9. Λ 6' -Ί 年斤R修(更)正替換頁 填充該至少一對溝槽，且使該金屬材料凹入該等溝槽 中 〇 35. 如請求項30之方法，苴φ只—兮聲_人 "干界疋該等子線包含在該記憶體 裝置之另一區域中同時界定邏輯閘。 36. —種記憶體裝置，其包含： 大體上線性之主動區域，該主動區域包含界定一第 一軸之一源極及至少兩個汲極； 形成一第二軸之至少兩個大體上平行之字線，一第一 字線之至少一部分位於該至少兩個汲極之一第一者與該 源極之間，且一第二字線之至少一部分位於該至少兩個 没極之一第二者與該源極之間；及 一數位線，其耦接至該源極且形成一第三軸； 其中該第二軸及該第三軸通常為垂直的，且其中該第 一軸與該第三轴之間的一銳角在4〇度至5〇度之範圍内。 37_如請求項36之記憶體裝置，其中該第一軸與該第三轴之 間的該銳角為約45度。 38. —種形成一記憶體裝置之方法，該方法包含： 提供一基板； 在該基板内界定至少一主動區域，該主動區域包含一 源極及兩個汲極，該源極及該等汲極中至少—者形成一 線’一第一軸沿該線而界定； 在該基板内界定至少一對字線，該對字線與該至少一 主動區域相交，且該對字線具有一小於一用於形成該記 憶體裝置之光微影技術之一最小解析度（F)的2倍之間 114276-980916.DOC -6 - 1^21844 沿年9.月1农 · 二八 距’該對字線在該主動區域上沿著一字線軸彼此平行； 及
39. 40. 41. 42.
43. 44. 45. 在該基板上沿一第二軸界定至少兩個數位線，該第二 軸通常垂直於該至少一對字線，該至少兩個數位線中之 者的至少一部分在該源極上延伸’且在該源極上界定 位元線軸’該位元線軸係垂直於該字線軸，該至少兩 個數位線具有一在該最小解析度之2 75倍與3·25倍之間 的間距。 如凊求項38之方法，其中該第一轴與該第二軸之間的一 銳角在10度至80度之範圍内。 如請求項39之方法，其中該第一軸與該第二軸之間的該 銳角在40度至50度之範圍内。 如請求項4〇之方法，其中該第一軸與該第二軸之間的該 銳角為約45度。 如請求項38之方法，其中該等字線係藉由一小於該最小 解析度之寬度加以界定。 如請求項38之方法，其中該等字線係完全地凹入。 如請求項38之方法，其中該界定該至少一對字線之步驟 進一步包含： 根據一間距倍增技術而界定該至少一對字線。 一種製造一記憶體裝置之方法，包含： 提供一基板； 在該基板内界定至少二列主動區域，該等主動區域個 別包含一源極及兩個汲極’每個該等主動區域之該源極 114276-980916.DOC OH-H-
及該等汲極中至少一去形士 — 卜 f ^成一線，一第一軸沿該線而界 定在#•歹】内的第_轴彼此平行，在相鄰該二列内該 第一轴彼此平行； 在“ 土板内界定至少二對字線，在每對字線内該等字 線沿著-字線轴彼此平行，該二對字線之—者沿著該二 列主動區域之I延伸，該H線之另—者沿著該二 列主動區域之一相鄰主動區域延伸；及 在該基板上界定至少兩個數位線，該至少兩個數位線 之至/彳伤在e亥源極上延伸，該至少兩個數位線具有 一在用以形成該記憶體裝置之—光微影技術的該最小解 析度（F)之2.75倍與3.25倍之間的間距。 46. 一種形成一凹入存取裝置的一閘極之方法，包含： 在一基板之半導體材料内形成一溝渠； 沉積包含多晶矽之閘極材料至該溝渠内； 在該多晶石夕上沉積一金屬層，該金屬層包含至少兩種 不同金屬，該兩種不同金屬具有相對於矽之相反擴散 性；及 將該多晶矽及該金屬層進行一矽化退火，以在該溝渠 内形成金屬矽化物。 47.如請求項46之方法’其中該溝渠具有一小於一使用於該 基板上之一光微影技術的最小解析度之最小寬度。 48·如請求項46之方法，其中該閘極材料在沉積該金屬層之 前並未凹入於該溝渠内。 49.如請求項46之方法，其中該矽化退火轉換所有該多晶矽 114276-980916.DOC 50. 51. 52. 53. 54. 55. 56. 57. 58. 59. 60. 61. 62. 63. 如請求項53之方法 如請求項53之方法 如請求項53之方法 如請求項53之方法 >請求項53之方法 如請求項53之方法 如請求項53之方法 如請求項53之方法 如請求項46之方法 内0 f年9.；]16q修(£)正替换頁 為金屬矽化物。 如凊求項46之方法，其中該矽化退火在該溝渠之底部形 成該金屬矽化物。 如請求項46之方法，其中該兩種不同金屬包含鎳及鈷。 如請求項51之方法’其中該金屬層具有少於鎳的鈷。 如請求項46之方法，其中該兩種不同金屬之一者包含 鎳、鉑及銅之至少一者，且該兩種不同金屬之另一者包 含姑、鈇及组之至少一者。 其中該兩種不同金屬包含錄及欽。 其中該兩種不同金屬包含鎳及组》 其中該兩種不同金屬包含鉑及鈷。 其中該兩種不同金屬包含始及鈦。 其中該兩種不同金屬包含始及组。 其中§亥兩種不同金屬包含銅及钻。 其中該兩種不同金屬包含銅及欽。 其中該兩種不同金屬包含銅及组。 包含將該金屬矽化物凹入至該溝渠 如明求項62之方法，包含在將該金屬矽化物凹入至該溝 渠内之後，在該金屬矽化物上在該溝渠内形成一絕緣 體。 I14276-980916.DOC
TW095132097A 2005-09-01 2006-08-31 Memory cell layout and process flow TWI321844B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/219,349 US7687342B2 (en) 2005-09-01 2005-09-01 Method of manufacturing a memory device

Publications (2)

Publication Number Publication Date
TW200721457A TW200721457A (en) 2007-06-01
TWI321844B true TWI321844B (en) 2010-03-11

Family

ID=37802858

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095132097A TWI321844B (en) 2005-09-01 2006-08-31 Memory cell layout and process flow

Country Status (8)

Country Link
US (2) US7687342B2 (zh)
EP (1) EP1929517B1 (zh)
JP (1) JP5003979B2 (zh)
KR (1) KR101057265B1 (zh)
CN (1) CN101297399B (zh)
SG (1) SG165334A1 (zh)
TW (1) TWI321844B (zh)
WO (1) WO2007030346A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI697032B (zh) * 2016-10-24 2020-06-21 聯華電子股份有限公司 半導體元件的製程

Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7151040B2 (en) * 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7547945B2 (en) * 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7655387B2 (en) * 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) * 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7413981B2 (en) 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US8123968B2 (en) * 2005-08-25 2012-02-28 Round Rock Research, Llc Multiple deposition for integration of spacers in pitch multiplication process
US7816262B2 (en) * 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7867851B2 (en) * 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7696567B2 (en) * 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7557032B2 (en) * 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7416943B2 (en) * 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7700441B2 (en) * 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
WO2007113878A1 (en) * 2006-04-06 2007-10-11 Stmicroelectronics S.R.L. Process for manufacturing an interaction structure for a storage medium
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) * 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) * 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7772632B2 (en) * 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7589995B2 (en) * 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US7858471B2 (en) 2006-09-13 2010-12-28 Micron Technology, Inc. Methods of fabricating an access transistor for an integrated circuit device, methods of fabricating periphery transistors and access transistors, and methods of fabricating an access device comprising access transistors in an access circuitry region and peripheral transistors in a peripheral circuitry region spaced from the access circuitry region
US7666578B2 (en) * 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US8129289B2 (en) 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2
US7642572B2 (en) * 2007-04-13 2010-01-05 Qimonda Ag Integrated circuit having a memory cell array and method of forming an integrated circuit
US20080296674A1 (en) * 2007-05-30 2008-12-04 Qimonda Ag Transistor, integrated circuit and method of forming an integrated circuit
US7923373B2 (en) * 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8980756B2 (en) * 2007-07-30 2015-03-17 Micron Technology, Inc. Methods for device fabrication using pitch reduction
US8563229B2 (en) * 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US8120123B2 (en) * 2007-09-18 2012-02-21 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
DE102008047591B4 (de) 2007-09-18 2019-08-14 Samsung Electronics Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung mit reduzierter Dicke
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
US8169031B2 (en) * 2008-08-26 2012-05-01 International Business Machines Corporation Continuous metal semiconductor alloy via for interconnects
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
JP2010080514A (ja) * 2008-09-24 2010-04-08 Toshiba Corp 半導体記憶装置
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) * 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
KR101159900B1 (ko) * 2009-04-22 2012-06-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
US9330934B2 (en) * 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
KR101623123B1 (ko) * 2009-07-23 2016-05-23 삼성전자주식회사 반도체소자 및 그 제조방법
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
US8470654B2 (en) * 2010-02-23 2013-06-25 Micron Technology, Inc. Methods of forming an electrically conductive buried line and an electrical contact thereto and methods of forming a buried access line and an electrical contact thereto
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8877593B2 (en) 2011-07-31 2014-11-04 International Business Machines Corporation Semiconductor device including an asymmetric feature, and method of making the same
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9064745B2 (en) 2012-08-29 2015-06-23 International Business Machines Corporation Sublithographic width finFET employing solid phase epitaxy
US9984191B2 (en) 2014-08-29 2018-05-29 Taiwan Semiconductor Manufacturing Company Cell layout and structure
JP2016072536A (ja) 2014-09-30 2016-05-09 株式会社東芝 記憶装置
US9171847B1 (en) * 2014-10-02 2015-10-27 Inotera Memories, Inc. Semiconductor structure
US9379197B1 (en) * 2015-10-07 2016-06-28 Inotera Memories, Inc. Recess array device
CN106783743B (zh) * 2015-11-23 2019-07-26 华邦电子股份有限公司 存储器装置及其制造方法
US9858995B1 (en) * 2016-12-22 2018-01-02 Macronix International Co., Ltd. Method for operating a memory device
US9935114B1 (en) * 2017-01-10 2018-04-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
CN109427787A (zh) 2017-08-30 2019-03-05 联华电子股份有限公司 半导体存储装置

Family Cites Families (281)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE755502A (fr) * 1969-09-09 1971-03-01 Basf Ag Bismonocarboxylates du formyl-3-butanediol-1,2 et procede pour leur preparation
US3731287A (en) * 1971-07-02 1973-05-01 Gen Instrument Corp Single device memory system having shift register output characteristics
US4234362A (en) 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4508579A (en) * 1981-03-30 1985-04-02 International Business Machines Corporation Lateral device structures using self-aligned fabrication techniques
US4432132A (en) * 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
US4419809A (en) 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
DE3242113A1 (de) * 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4716131A (en) 1983-11-28 1987-12-29 Nec Corporation Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
US4570325A (en) * 1983-12-16 1986-02-18 Kabushiki Kaisha Toshiba Manufacturing a field oxide region for a semiconductor device
US4648937A (en) * 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
GB8528967D0 (en) 1985-11-25 1986-01-02 Plessey Co Plc Semiconductor device manufacture
US5514885A (en) * 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
US4983544A (en) * 1986-10-20 1991-01-08 International Business Machines Corporation Silicide bridge contact process
JPS6413290A (en) * 1987-07-07 1989-01-18 Oki Electric Ind Co Ltd Semiconductor memory
US4838991A (en) 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US4776922A (en) 1987-10-30 1988-10-11 International Business Machines Corporation Formation of variable-width sidewall structures
US5024959A (en) 1989-09-25 1991-06-18 Motorola, Inc. CMOS process using doped glass layer
US5497497A (en) * 1989-11-03 1996-03-05 Compaq Computer Corp. Method and apparatus for resetting multiple processors using a common ROM
US5387555A (en) 1992-09-03 1995-02-07 Harris Corporation Bonded wafer processing with metal silicidation
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JP2792211B2 (ja) * 1990-07-06 1998-09-03 日本電気株式会社 半導体記憶装置
US5013680A (en) * 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5053105A (en) 1990-07-19 1991-10-01 Micron Technology, Inc. Process for creating an etch mask suitable for deep plasma etches employing self-aligned silicidation of a metal layer masked with a silicon dioxide template
US5177027A (en) * 1990-08-17 1993-01-05 Micron Technology, Inc. Process for fabricating, on the edge of a silicon mesa, a MOSFET which has a spacer-shaped gate and a right-angled channel path
US5047117A (en) 1990-09-26 1991-09-10 Micron Technology, Inc. Method of forming a narrow self-aligned, annular opening in a masking layer
US5064683A (en) 1990-10-29 1991-11-12 Motorola, Inc. Method for polish planarizing a semiconductor substrate by using a boron nitride polish stop
DE4034612A1 (de) * 1990-10-31 1992-05-07 Huels Chemische Werke Ag Verfahren zur herstellung von methacryloxy- oder acryloxygruppen enthaltenden organosilanen
IT1243919B (it) 1990-11-20 1994-06-28 Cons Ric Microelettronica Procedimento per l'ottenimento di solchi submicrometrici planarizzati in circuiti integrati realizzati con tecnologia ulsi
US5250450A (en) 1991-04-08 1993-10-05 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
US5122848A (en) 1991-04-08 1992-06-16 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
JP2851962B2 (ja) 1992-01-21 1999-01-27 シャープ株式会社 半導体読み出し専用メモリ
US5330879A (en) 1992-07-16 1994-07-19 Micron Technology, Inc. Method for fabrication of close-tolerance lines and sharp emission tips on a semiconductor wafer
US5420819A (en) * 1992-09-24 1995-05-30 Nonvolatile Electronics, Incorporated Method for sensing data in a magnetoresistive memory using large fractions of memory cell films for data storage
DE4236609A1 (de) 1992-10-29 1994-05-05 Siemens Ag Verfahren zur Erzeugung einer Struktur in der Oberfläche eines Substrats
JP2884962B2 (ja) * 1992-10-30 1999-04-19 日本電気株式会社 半導体メモリ
GB9310891D0 (en) * 1993-05-26 1993-07-14 Tran Ind Res Inc Utilization of deinking sludge in building materials
US6042998A (en) * 1993-09-30 2000-03-28 The University Of New Mexico Method and apparatus for extending spatial frequencies in photolithography images
US5645887A (en) 1994-01-14 1997-07-08 Lg Semicon Co., Ltd. Method for forming platinum silicide plugs
JP3720064B2 (ja) 1994-01-20 2005-11-24 株式会社ルネサステクノロジ 半導体集積回路
US5604159A (en) * 1994-01-31 1997-02-18 Motorola, Inc. Method of making a contact structure
JP2658870B2 (ja) 1994-04-22 1997-09-30 日本電気株式会社 半導体記憶装置およびその製造方法
US5841611A (en) 1994-05-02 1998-11-24 Matsushita Electric Industrial Co., Ltd. Magnetoresistance effect device and magnetoresistance effect type head, memory device, and amplifying device using the same
US5661336A (en) * 1994-05-03 1997-08-26 Phelps, Jr.; Douglas Wallace Tape application platform and processes therefor
US5495441A (en) 1994-05-18 1996-02-27 United Microelectronics Corporation Split-gate flash memory cell
JP3469362B2 (ja) 1994-08-31 2003-11-25 株式会社東芝 半導体記憶装置
US5600153A (en) 1994-10-07 1997-02-04 Micron Technology, Inc. Conductive polysilicon lines and thin film transistors
US5539229A (en) 1994-12-28 1996-07-23 International Business Machines Corporation MOSFET with raised STI isolation self-aligned to the gate stack
US6252267B1 (en) * 1994-12-28 2001-06-26 International Business Machines Corporation Five square folded-bitline DRAM cell
US5795830A (en) 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
US5700733A (en) 1995-06-27 1997-12-23 Micron Technology, Inc. Semiconductor processing methods of forming field oxide regions on a semiconductor substrate
KR100190757B1 (ko) * 1995-06-30 1999-06-01 김영환 모스 전계 효과 트랜지스터 형성방법
US5604370A (en) 1995-07-11 1997-02-18 Advanced Micro Devices, Inc. Field implant for semiconductor device
US5756395A (en) * 1995-08-18 1998-05-26 Lsi Logic Corporation Process for forming metal interconnect structures for use with integrated circuit devices to form integrated circuit structures
US5638318A (en) 1995-09-11 1997-06-10 Micron Technology, Inc. Ferroelectric memory using ferroelectric reference cells
US5680344A (en) 1995-09-11 1997-10-21 Micron Technology, Inc. Circuit and method of operating a ferrolectric memory in a DRAM mode
US5677865A (en) 1995-09-11 1997-10-14 Micron Technology, Inc. Ferroelectric memory using reference charge circuit
US5771150A (en) 1996-01-03 1998-06-23 Micron Technology, Inc. Capacitor constructions
US5789320A (en) 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
JP3164026B2 (ja) * 1996-08-21 2001-05-08 日本電気株式会社 半導体装置及びその製造方法
US5861328A (en) * 1996-10-07 1999-01-19 Motorola, Inc. Method of fabricating GMR devices
US6395613B1 (en) * 2000-08-30 2002-05-28 Micron Technology, Inc. Semiconductor processing methods of forming a plurality of capacitors on a substrate, bit line contacts and method of forming bit line contacts
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
US6150211A (en) 1996-12-11 2000-11-21 Micron Technology, Inc. Methods of forming storage capacitors in integrated circuitry memory cells and integrated circuitry
JP2956626B2 (ja) * 1996-12-12 1999-10-04 日本電気株式会社 Ｍｏｓ型半導体装置の製造方法
US5748519A (en) * 1996-12-13 1998-05-05 Motorola, Inc. Method of selecting a memory cell in a magnetic random access memory device
US5804458A (en) 1996-12-16 1998-09-08 Motorola, Inc. Method of fabricating spaced apart submicron magnetic memory cells
US5913116A (en) 1997-01-08 1999-06-15 Advanced Micro Devices Method of manufacturing an active region of a semiconductor by diffusing a dopant out of a sidewall spacer
JP2982895B2 (ja) 1997-02-06 1999-11-29 日本電気株式会社 Ｃｍｏｓ半導体装置およびその製造方法
US5780349A (en) 1997-02-20 1998-07-14 National Semiconductor Corporation Self-aligned MOSFET gate/source/drain salicide formation
US5902690A (en) * 1997-02-25 1999-05-11 Motorola, Inc. Stray magnetic shielding for a non-volatile MRAM
US5998257A (en) 1997-03-13 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming integrated circuitry memory devices, methods of forming capacitor containers, methods of making electrical connection to circuit nodes and related integrated circuitry
US6004835A (en) 1997-04-25 1999-12-21 Micron Technology, Inc. Method of forming integrated circuitry, conductive lines, a conductive grid, a conductive network, an electrical interconnection to anode location and an electrical interconnection with a transistor source/drain region
EP0882806B1 (en) * 1997-05-21 2002-01-02 Kabushiki Kaisha Toyota Chuo Kenkyusho Hard molybdenum alloy, wear resistant alloy and method for manufacturing the same
US5917749A (en) 1997-05-23 1999-06-29 Motorola, Inc. MRAM cell requiring low switching field
US6072209A (en) * 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US6191470B1 (en) 1997-07-08 2001-02-20 Micron Technology, Inc. Semiconductor-on-insulator memory cell with buried word and body lines
US5909618A (en) 1997-07-08 1999-06-01 Micron Technology, Inc. Method of making memory cell with vertical transistor and buried word and body lines
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US5989966A (en) 1997-12-15 1999-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and a deep sub-micron field effect transistor structure for suppressing short channel effects
US5956267A (en) 1997-12-18 1999-09-21 Honeywell Inc Self-aligned wordline keeper and method of manufacture therefor
US6165833A (en) 1997-12-19 2000-12-26 Micron Technology, Inc. Semiconductor processing method of forming a capacitor
US6291334B1 (en) 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6004862A (en) 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
US5963803A (en) 1998-02-02 1999-10-05 Advanced Micro Devices, Inc. Method of making N-channel and P-channel IGFETs with different gate thicknesses and spacer widths
JP2975917B2 (ja) * 1998-02-06 1999-11-10 株式会社半導体プロセス研究所 半導体装置の製造方法及び半導体装置の製造装置
US6104633A (en) 1998-02-10 2000-08-15 International Business Machines Corporation Intentional asymmetry imposed during fabrication and/or access of magnetic tunnel junction devices
US6147405A (en) 1998-02-19 2000-11-14 Micron Technology, Inc. Asymmetric, double-sided self-aligned silicide and method of forming the same
US5963469A (en) 1998-02-24 1999-10-05 Micron Technology, Inc. Vertical bipolar read access for low voltage memory cell
US6097065A (en) 1998-03-30 2000-08-01 Micron Technology, Inc. Circuits and methods for dual-gated transistors
US6696746B1 (en) * 1998-04-29 2004-02-24 Micron Technology, Inc. Buried conductors
US5933725A (en) * 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
US6194755B1 (en) 1998-06-22 2001-02-27 International Business Machines Corporation Low-resistance salicide fill for trench capacitors
US6632718B1 (en) * 1998-07-15 2003-10-14 Texas Instruments Incorporated Disposable spacer technology for reduced cost CMOS processing
US6245662B1 (en) * 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6362506B1 (en) * 1998-08-26 2002-03-26 Texas Instruments Incorporated Minimization-feasible word line structure for DRAM cell
US6104068A (en) 1998-09-01 2000-08-15 Micron Technology, Inc. Structure and method for improved signal processing
US6320222B1 (en) 1998-09-01 2001-11-20 Micron Technology, Inc. Structure and method for reducing threshold voltage variations due to dopant fluctuations
KR100441258B1 (ko) 1998-09-22 2004-07-21 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법
US6333866B1 (en) 1998-09-28 2001-12-25 Texas Instruments Incorporated Semiconductor device array having dense memory cell array and heirarchical bit line scheme
US6071789A (en) 1998-11-10 2000-06-06 Vanguard International Semiconductor Corporation Method for simultaneously fabricating a DRAM capacitor and metal interconnections
US6005800A (en) 1998-11-23 1999-12-21 International Business Machines Corporation Magnetic memory array with paired asymmetric memory cells for improved write margin
US5977579A (en) * 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
US6211044B1 (en) * 1999-04-12 2001-04-03 Advanced Micro Devices Process for fabricating a semiconductor device component using a selective silicidation reaction
US6136662A (en) 1999-05-13 2000-10-24 Lsi Logic Corporation Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same
US6908800B1 (en) 1999-06-04 2005-06-21 Texas Instruments Incorporated Tunable sidewall spacer process for CMOS integrated circuits
JP4063450B2 (ja) * 1999-06-14 2008-03-19 エルピーダメモリ株式会社 半導体集積回路装置
JP3589346B2 (ja) 1999-06-17 2004-11-17 松下電器産業株式会社 磁気抵抗効果素子および磁気抵抗効果記憶素子
US6274905B1 (en) 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
US6134139A (en) 1999-07-28 2000-10-17 Hewlett-Packard Magnetic memory structure with improved half-select margin
JP2001077196A (ja) * 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
US6282113B1 (en) 1999-09-29 2001-08-28 International Business Machines Corporation Four F-squared gapless dual layer bitline DRAM array architecture
US6362057B1 (en) * 1999-10-26 2002-03-26 Motorola, Inc. Method for forming a semiconductor device
SE518965C2 (sv) 1999-11-04 2002-12-10 Ruben Haegglund Sedelhanteringsanordning
JP3672297B2 (ja) 1999-11-10 2005-07-20 セイコーインスツル株式会社 半導体装置の製造方法
US6582891B1 (en) * 1999-12-02 2003-06-24 Axcelis Technologies, Inc. Process for reducing edge roughness in patterned photoresist
KR100311050B1 (ko) 1999-12-14 2001-11-05 윤종용 커패시터의 전극 제조 방법
US6271080B1 (en) 1999-12-16 2001-08-07 International Business Machines Corporation Structure and method for planar MOSFET DRAM cell free of wordline gate conductor to storage trench overlay sensitivity
JP4860022B2 (ja) * 2000-01-25 2012-01-25 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
US6573030B1 (en) 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6967140B2 (en) * 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
US6297554B1 (en) 2000-03-10 2001-10-02 United Microelectronics Corp. Dual damascene interconnect structure with reduced parasitic capacitance
US6423474B1 (en) 2000-03-21 2002-07-23 Micron Technology, Inc. Use of DARC and BARC in flash memory processing
US20050164443A1 (en) 2000-05-18 2005-07-28 Youngmin Kim Tunable sidewall spacer process for CMOS integrated circuits
JP3805603B2 (ja) 2000-05-29 2006-08-02 富士通株式会社 半導体装置及びその製造方法
JP3773755B2 (ja) * 2000-06-02 2006-05-10 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ及びその製造方法
US6396096B1 (en) * 2000-06-21 2002-05-28 International Business Machines Corporation Design layout for a dense memory cell structure
US6424561B1 (en) 2000-07-18 2002-07-23 Micron Technology, Inc. MRAM architecture using offset bits for increased write selectivity
US6632741B1 (en) 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US6236590B1 (en) * 2000-07-21 2001-05-22 Hewlett-Packard Company Optimal write conductors layout for improved performance in MRAM
US6455372B1 (en) 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
US6348380B1 (en) * 2000-08-25 2002-02-19 Micron Technology, Inc. Use of dilute steam ambient for improvement of flash devices
DE10041749A1 (de) * 2000-08-27 2002-03-14 Infineon Technologies Ag Vertikale nichtflüchtige Halbleiter-Speicherzelle sowie Verfahren zu deren Herstellung
US7118960B2 (en) 2000-08-31 2006-10-10 Micron Technology, Inc. Selective polysilicon stud growth
SE517275C2 (sv) * 2000-09-20 2002-05-21 Obducat Ab Sätt vid våtetsning av ett substrat
US6667237B1 (en) 2000-10-12 2003-12-23 Vram Technologies, Llc Method and apparatus for patterning fine dimensions
JP2002124585A (ja) 2000-10-17 2002-04-26 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
US6534243B1 (en) * 2000-10-23 2003-03-18 Advanced Micro Devices, Inc. Chemical feature doubling process
US6926843B2 (en) * 2000-11-30 2005-08-09 International Business Machines Corporation Etching of hard masks
US6475874B2 (en) 2000-12-07 2002-11-05 Advanced Micro Devices, Inc. Damascene NiSi metal gate high-k transistor
US6465309B1 (en) 2000-12-12 2002-10-15 Advanced Micro Devices, Inc. Silicide gate transistors
US6368950B1 (en) * 2000-12-12 2002-04-09 Advanced Micro Devices, Inc. Silicide gate transistors
US6448601B1 (en) 2001-02-09 2002-09-10 Micron Technology, Inc. Memory address and decode circuits with ultra thin body transistors
US6424001B1 (en) 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
US6496034B2 (en) 2001-02-09 2002-12-17 Micron Technology, Inc. Programmable logic arrays with ultra thin body transistors
US6531727B2 (en) * 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
US6566682B2 (en) * 2001-02-09 2003-05-20 Micron Technology, Inc. Programmable memory address and decode circuits with ultra thin vertical body transistors
US6377070B1 (en) * 2001-02-09 2002-04-23 Micron Technology, Inc. In-service programmable logic arrays with ultra thin vertical body transistors
US6559491B2 (en) * 2001-02-09 2003-05-06 Micron Technology, Inc. Folded bit line DRAM with ultra thin body transistors
US6649476B2 (en) 2001-02-15 2003-11-18 Micron Technology, Inc. Monotonic dynamic-static pseudo-NMOS logic circuit and method of forming a logic gate array
JP2002261161A (ja) * 2001-03-05 2002-09-13 Hitachi Ltd 半導体装置の製造方法
US6545904B2 (en) 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
US6475867B1 (en) 2001-04-02 2002-11-05 Advanced Micro Devices, Inc. Method of forming integrated circuit features by oxidation of titanium hard mask
US6548347B2 (en) 2001-04-12 2003-04-15 Micron Technology, Inc. Method of forming minimally spaced word lines
US6498062B2 (en) 2001-04-27 2002-12-24 Micron Technology, Inc. DRAM access transistor
ATE358891T1 (de) 2001-04-28 2007-04-15 Koninkl Philips Electronics Nv Halbleiteranordnungen mit graben-gateelektrode und verfahren zu deren herstellung
US6740594B2 (en) 2001-05-31 2004-05-25 Infineon Technologies Ag Method for removing carbon-containing polysilane from a semiconductor without stripping
KR100418581B1 (ko) 2001-06-12 2004-02-11 주식회사 하이닉스반도체 메모리 소자의 제조방법
KR20030002863A (ko) 2001-06-30 2003-01-09 주식회사 하이닉스반도체 코어를 가진 플러그 구조 상의 강유전체 메모리소자 및 그제조방법
JP2003023150A (ja) 2001-07-10 2003-01-24 Sony Corp トレンチゲート型半導体装置及びその作製方法
US6522584B1 (en) * 2001-08-02 2003-02-18 Micron Technology, Inc. Programming methods for multi-level flash EEPROMs
US6744094B2 (en) 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
TW497138B (en) * 2001-08-28 2002-08-01 Winbond Electronics Corp Method for improving consistency of critical dimension
DE10142590A1 (de) 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
US7226853B2 (en) 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
US6638441B2 (en) 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
US7078296B2 (en) 2002-01-16 2006-07-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFETs and methods for making the same
DE10207131B4 (de) 2002-02-20 2007-12-20 Infineon Technologies Ag Verfahren zur Bildung einer Hartmaske in einer Schicht auf einer flachen Scheibe
US6759180B2 (en) 2002-04-23 2004-07-06 Hewlett-Packard Development Company, L.P. Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography
US20030207584A1 (en) 2002-05-01 2003-11-06 Swaminathan Sivakumar Patterning tighter and looser pitch geometries
US6951709B2 (en) 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
US6602779B1 (en) 2002-05-13 2003-08-05 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming low dielectric constant damascene structure while employing carbon doped silicon oxide planarizing stop layer
US6900521B2 (en) 2002-06-10 2005-05-31 Micron Technology, Inc. Vertical transistors and output prediction logic circuits containing same
US6734107B2 (en) * 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
TW543195B (en) 2002-06-12 2003-07-21 Powerchip Semiconductor Corp Split-gate flash memory structure and method of manufacture
US6559017B1 (en) * 2002-06-13 2003-05-06 Advanced Micro Devices, Inc. Method of using amorphous carbon as spacer material in a disposable spacer process
KR100476924B1 (ko) 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US6777725B2 (en) 2002-06-14 2004-08-17 Ingentix Gmbh & Co. Kg NROM memory circuit with recessed bitline
US6924191B2 (en) 2002-06-20 2005-08-02 Applied Materials, Inc. Method for fabricating a gate structure of a field effect transistor
DE10228807B4 (de) * 2002-06-27 2009-07-23 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Mikrostrukturelementen
US6689695B1 (en) 2002-06-28 2004-02-10 Taiwan Semiconductor Manufacturing Company Multi-purpose composite mask for dual damascene patterning
US6835663B2 (en) * 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US6960510B2 (en) * 2002-07-01 2005-11-01 International Business Machines Corporation Method of making sub-lithographic features
US7182823B2 (en) * 2002-07-05 2007-02-27 Olin Corporation Copper alloy containing cobalt, nickel and silicon
US20040018738A1 (en) * 2002-07-22 2004-01-29 Wei Liu Method for fabricating a notch gate structure of a field effect transistor
US6673684B1 (en) * 2002-07-31 2004-01-06 Advanced Micro Devices, Inc. Use of diamond as a hard mask material
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US6764949B2 (en) * 2002-07-31 2004-07-20 Advanced Micro Devices, Inc. Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication
US6939808B2 (en) 2002-08-02 2005-09-06 Applied Materials, Inc. Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
US7071043B2 (en) 2002-08-15 2006-07-04 Micron Technology, Inc. Methods of forming a field effect transistor having source/drain material over insulative material
US6566280B1 (en) * 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
US7205598B2 (en) * 2002-08-29 2007-04-17 Micron Technology, Inc. Random access memory device utilizing a vertically oriented select transistor
US6794699B2 (en) 2002-08-29 2004-09-21 Micron Technology Inc Annular gate and technique for fabricating an annular gate
US6756284B2 (en) * 2002-09-18 2004-06-29 Silicon Storage Technology, Inc. Method for forming a sublithographic opening in a semiconductor process
US6706571B1 (en) * 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
US6804142B2 (en) * 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US7119020B2 (en) 2002-12-04 2006-10-10 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
US6825529B2 (en) 2002-12-12 2004-11-30 International Business Machines Corporation Stress inducing spacers
JP2004193483A (ja) * 2002-12-13 2004-07-08 Renesas Technology Corp 半導体記憶装置
US6686245B1 (en) * 2002-12-20 2004-02-03 Motorola, Inc. Vertical MOSFET with asymmetric gate structure
US7084076B2 (en) 2003-02-27 2006-08-01 Samsung Electronics, Co., Ltd. Method for forming silicon dioxide film using siloxane
US6861701B2 (en) 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
US7105089B2 (en) 2003-03-13 2006-09-12 3M Innovative Properties Company Liquid—liquid extraction system and method
US7015124B1 (en) * 2003-04-28 2006-03-21 Advanced Micro Devices, Inc. Use of amorphous carbon for gate patterning
US6773998B1 (en) 2003-05-20 2004-08-10 Advanced Micro Devices, Inc. Modified film stack and patterning strategy for stress compensation and prevention of pattern distortion in amorphous carbon gate patterning
JP4578785B2 (ja) 2003-05-21 2010-11-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE10332725A1 (de) 2003-07-18 2005-02-24 Forschungszentrum Jülich GmbH Verfahren zur selbstjustierenden Verkleinerung von Strukturen
US7049702B2 (en) 2003-08-14 2006-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Damascene structure at semiconductor substrate level
US7112483B2 (en) 2003-08-29 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a device having multiple silicide types
KR100499175B1 (ko) * 2003-09-01 2005-07-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US7384868B2 (en) * 2003-09-15 2008-06-10 International Business Machines Corporation Reduction of silicide formation temperature on SiGe containing substrates
US6844591B1 (en) * 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors
US20050156208A1 (en) 2003-09-30 2005-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Device having multiple silicide types and a method for its fabrication
DE10345455A1 (de) 2003-09-30 2005-05-04 Infineon Technologies Ag Verfahren zum Erzeugen einer Hartmaske und Hartmasken-Anordnung
KR100536801B1 (ko) * 2003-10-01 2005-12-14 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
US6867116B1 (en) * 2003-11-10 2005-03-15 Macronix International Co., Ltd. Fabrication method of sub-resolution pitch for integrated circuits
US6946709B2 (en) 2003-12-02 2005-09-20 International Business Machines Corporation Complementary transistors having different source and drain extension spacing controlled by different spacer sizes
US7153734B2 (en) 2003-12-29 2006-12-26 Intel Corporation CMOS device with metal and silicide gate electrodes and a method for making it
US7056794B2 (en) 2004-01-09 2006-06-06 International Business Machines Corporation FET gate structure with metal gate electrode and silicide contact
US6875703B1 (en) * 2004-01-20 2005-04-05 International Business Machines Corporation Method for forming quadruple density sidewall image transfer (SIT) structures
US20060033678A1 (en) * 2004-01-26 2006-02-16 Applied Materials, Inc. Integrated electroless deposition system
US7372091B2 (en) 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
KR100574317B1 (ko) 2004-02-19 2006-04-26 삼성전자주식회사 게이트 구조물, 이를 갖는 반도체 장치 및 그 형성 방법
US7262089B2 (en) 2004-03-11 2007-08-28 Micron Technology, Inc. Methods of forming semiconductor structures
US8486287B2 (en) 2004-03-19 2013-07-16 The Regents Of The University Of California Methods for fabrication of positional and compositionally controlled nanostructures on substrate
US6955961B1 (en) 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
US7183205B2 (en) 2004-06-08 2007-02-27 Macronix International Co., Ltd. Method of pitch dimension shrinkage
US7473644B2 (en) * 2004-07-01 2009-01-06 Micron Technology, Inc. Method for forming controlled geometry hardmasks including subresolution elements
US7396767B2 (en) * 2004-07-16 2008-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure including silicide regions and method of making same
US7518182B2 (en) * 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US7176125B2 (en) * 2004-07-23 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a static random access memory with a buried local interconnect
KR100704470B1 (ko) * 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
US7122425B2 (en) 2004-08-24 2006-10-17 Micron Technology, Inc. Methods of forming semiconductor constructions
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7042047B2 (en) 2004-09-01 2006-05-09 Micron Technology, Inc. Memory cell, array, device and system with overlapping buried digit line and active area and method for forming same
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7547945B2 (en) * 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7285812B2 (en) 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US20060073613A1 (en) * 2004-09-29 2006-04-06 Sanjeev Aggarwal Ferroelectric memory cells and methods for fabricating ferroelectric memory cells and ferroelectric capacitors thereof
KR100614651B1 (ko) * 2004-10-11 2006-08-22 삼성전자주식회사 회로 패턴의 노광을 위한 장치 및 방법, 사용되는포토마스크 및 그 설계 방법, 그리고 조명계 및 그 구현방법
US7098536B2 (en) 2004-10-21 2006-08-29 International Business Machines Corporation Structure for strained channel field effect transistor pair having a member and a contact via
US20060094180A1 (en) 2004-11-02 2006-05-04 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric layer and a silicide gate electrode
US7214629B1 (en) 2004-11-16 2007-05-08 Xilinx, Inc. Strain-silicon CMOS with dual-stressed film
US7208379B2 (en) * 2004-11-29 2007-04-24 Texas Instruments Incorporated Pitch multiplication process
US7476920B2 (en) * 2004-12-15 2009-01-13 Infineon Technologies Ag 6F2 access transistor arrangement and semiconductor memory device
KR100596795B1 (ko) 2004-12-16 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법
US7432553B2 (en) 2005-01-19 2008-10-07 International Business Machines Corporation Structure and method to optimize strain in CMOSFETs
US7238580B2 (en) 2005-01-26 2007-07-03 Freescale Semiconductor, Inc. Semiconductor fabrication process employing stress inducing source drain structures with graded impurity concentration
US7271107B2 (en) 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US7163853B2 (en) * 2005-02-09 2007-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a capacitor and a metal gate on a semiconductor device
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
TW200734482A (en) 2005-03-18 2007-09-16 Applied Materials Inc Electroless deposition process on a contact containing silicon or silicide
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
KR100640639B1 (ko) 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
JP2006313784A (ja) 2005-05-06 2006-11-16 Nec Electronics Corp 半導体装置およびその製造方法
US7214621B2 (en) 2005-05-18 2007-05-08 Micron Technology, Inc. Methods of forming devices associated with semiconductor constructions
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7547599B2 (en) 2005-05-26 2009-06-16 Micron Technology, Inc. Multi-state memory cell
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7541632B2 (en) * 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US7858458B2 (en) 2005-06-14 2010-12-28 Micron Technology, Inc. CMOS fabrication
US8338887B2 (en) * 2005-07-06 2012-12-25 Infineon Technologies Ag Buried gate transistor
US7413981B2 (en) * 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US7291560B2 (en) 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7816262B2 (en) * 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7829262B2 (en) * 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7393789B2 (en) * 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7759197B2 (en) * 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US8716772B2 (en) 2005-12-28 2014-05-06 Micron Technology, Inc. DRAM cell design with folded digitline sense amplifier
US20070210449A1 (en) 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
US7537866B2 (en) 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US8129289B2 (en) 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI697032B (zh) * 2016-10-24 2020-06-21 聯華電子股份有限公司 半導體元件的製程

Also Published As

Publication number Publication date
KR20080051152A (ko) 2008-06-10
US7935999B2 (en) 2011-05-03
WO2007030346A2 (en) 2007-03-15
TW200721457A (en) 2007-06-01
EP1929517A2 (en) 2008-06-11
SG165334A1 (en) 2010-10-28
US20100148249A1 (en) 2010-06-17
US7687342B2 (en) 2010-03-30
CN101297399B (zh) 2012-09-26
CN101297399A (zh) 2008-10-29
JP5003979B2 (ja) 2012-08-22
WO2007030346A3 (en) 2007-06-21
KR101057265B1 (ko) 2011-08-16
JP2009507373A (ja) 2009-02-19
EP1929517B1 (en) 2016-04-20
US20070045712A1 (en) 2007-03-01

Similar Documents

Publication Publication Date Title
TWI321844B (en) Memory cell layout and process flow
TWI659416B (zh) 個別地包含一電容器及一垂直延伸電晶體之記憶體單元陣列，形成記憶體單元陣列之一層之方法及形成個別地包含一電容器及一垂直延伸電晶體之記憶體單元陣列之方法
TWI329351B (en) Silicided recessed silicon
TWI768783B (zh) 電容器陣列、記憶體胞元陣列、形成電容器陣列之方法、及形成記憶體胞元陣列之方法
US7939409B2 (en) Peripheral gate stacks and recessed array gates
US7776715B2 (en) Reverse construction memory cell
TW201106397A (en) Capacitor structures, methods of manufacturing the same, semiconductor devices including the capacitor structures and methods of manufacturing the same
TW201123356A (en) Wiring structures and methods of forming wiring structures
US9318566B2 (en) Method of fabricating semiconductor device having grooved source contact region
TW201019463A (en) Memory device and fabrication thereof
US11476255B2 (en) Method used in forming an array of vertical transistors and method used in forming an array of memory cells individually comprising a vertical transistor and a storage device above the vertical transistor
US20220029015A1 (en) Apparatuses comprising vertical transistors having gate electrodes at least partially recessed within channel regions, and related methods and systems
WO2023245803A1 (zh) 半导体结构及其制作方法、存储器
CN117397040A (zh) 具有垂直晶体管的存储器装置及其制造方法
CN117042443A (zh) 具有垂直晶体管的存储器装置及其制造方法
TWI357150B (en) Nand flash memory cell array and method of fabrica