TWI311766B - - Google Patents

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TWI311766B
TWI311766B TW95125645A TW95125645A TWI311766B TW I311766 B TWI311766 B TW I311766B TW 95125645 A TW95125645 A TW 95125645A TW 95125645 A TW95125645 A TW 95125645A TW I311766 B TWI311766 B TW I311766B
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Inventor
Kuroki Kouichi
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Nec Electronics Corporatio
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1311766 九、發明說明: 【發明所屬 本發明是關於-種阻抗調整電路及方法 先前技術 於具有S己憶體介面中之 凋整功能的DDR(Double Data 的阻抗調整等。以下將說明本

本發明最適合應用 OCD(Off-Chip Driver)阻抗 Rate) 2記憶體的輸出緩衝器 發明的背景技術。 在OCD阻抗調整的習知技椒 筏術方面,將在以下說明連接至 DDR2記憶體的記憶體控制器的舲 市』為的輸出緩衝器的阻抗調整。在 記憶體控制器的輸出緩衝考φ 衝益中,沒有套件(PKG)/主機板 /DIMM(Dual Inline Memorv ΜηΗ,ι 、, y Module)上的串聯電阻的影 響,所以’阻抗的調整比較容总& JΚ权奋易70成。以下將如第丨丨圖所 示,說明記憶體控制器1〇内的輸出緩衝的阻抗調整方 法。第!叫圖至第12⑷圖為用來說明第u圖之輸出緩衝 器·Α之阻抗調整的圖。 阻抗電路如第12(a)圖所示,在作為輸出緩衝器Α之輸 出的接點ιοί和電源vcc之間,透過開關swu插入電阻^1。 加上開關SW11和電阻R1丨的電阻值之後的值變成由NchM〇s 電晶體所組成的下拉緩衝器Nl 1的阻抗調整後的值。同樣 地在接點1 〇 1和G N D之間透過開關s w 1 2插入電阻R1 2。加上 開關SW12和電阻R12的電阻值之後的值變成由PchM〇s電晶 體所組成的上拉緩衝器Pl丨的阻抗調整後的值。又,接點l〇1 2083-8137-PF;Ahddub 5 1311766 的電壓連同參考電壓VREF 一起被輸入至阻抗控制電路 1 02,並被比較。根據比較結果,將用來增減上拉緩衝器、 下拉緩衝器之緩衝器大小的控制訊號S21輸入至輸出緩衝 器A ’進行回饋控制。 如第1 2 (b)圖所示,當進行上拉緩衝器ρι丨的阻抗調整 時,關閉NchMOS電晶體Nil及開關swn,開啟PchM〇s電晶體 ΡΠ及開關SW12。 當接點101的電壓比參考電壓(基準電壓)VREF高時,為 了增大上拉緩衝器P1丨的阻抗,將緩衝器大小調整得較小。 又,當接點101的電壓比參考電壓VREF低時,為了減小上拉 綾衝器P11的阻抗,將緩衝器大小調整得較大。 另方面,如第12(c)圖所示,當進行下拉緩衝器Nil 的阻抗調整時’關閉上拉緩衝器pu及開關,開啟下拉 緩衝器N11及開關SW11。當接點1 〇 1的電壓比參考電壓 高時’為了減小下拉緩衝器NU的阻抗,將緩衝器大小調整 得較大。 又,當接點101的電壓比參考電壓VREF低時,為了增大 下拉緩衝器Nil的阻抗,將緩衝器大小調整得較小。曰 ^藉由在接點1〇1的電壓和參考電壓VREF相同之前反覆 、#連串的動作進行上拉緩衝器P i i和下拉緩衝器⑴的 阻抗調整。 此外’上拉緩衝器p J J及下& 衝 體 汉r狃緩衝益N11為以可增減緩 器大小的方式並聯連接複數個立 疋牧候数個任忍大小的PchM〇s電晶 、NchMOS電晶體的構造。藉由捭 稽田^工制汛5虎S21,所連接的電 2083-8137-PF;Ahddub 6 1311766 晶體的個數受到控制。構成上拉緩衝器pu的pc_電晶體 的通道電阻和w/L(w為at道寬度,L為通道長度)的倒數成比 例,若將«大(於是將緩衝器大小變大,例如,增加構成 上拉緩衝器P11的PcMOS電晶體的並聯連接數),下拉緩衝 益P11的阻抗減少,若將w變小(將緩衝器變小,例如,減少 構成下拉緩衝器Nil的NchMOS電晶體的並聯連接數),上拉 缓衝器P11的阻抗則增大。構成τ拉缓衝器川的^刪電 晶體的通道電阻和W/L(W為通道寬度,L為通道長度)的倒數 成比例,若將W變大(將緩衝器大小變大,例如,增加構成 下拉緩衝器Nil的NchM0S電晶體的並聯連接數),下拉緩衝 器P11的阻抗減少,若將W變小(將緩衝器變小,減少構成下 拉緩衝器ΝΠ的NchMOS電晶體的並聯連接數),下拉緩衝器 N11的阻抗則增大。 在DDR2記憶體t,藉由來自外部的指令輸入,鍵入〇CD 阻抗調整模式,藉此,具有調整DDR2記憶體之輸出緩衝器 之阻抗的功能(稱為「0CD阻抗調整功能」)。例如,在卯以 SDRAM(Synchr〇nous DRAM)中,〇CD的各個模式在擴張模式 暫存器(1 ) (EMRS (1 ))中使用位址訊號的既定位元(例如A7 A8,A9)來設定。在驅動(1)模式中,輸出訊號(DQ,㈧心 DQSB)的輸出準位為既定的狀態,記憶體控制器等外部裝置 測定輸出訊號(DQ,DQS,DQSB)的電壓準位((DQ,DQS為 Hi gh準位,DQSB為Low準位),檢查上拉電阻的值是否為目 標值。在驅動(〇)模式中,輸出訊號(Dq,DQS,DQSB)的輸 出準位為既定的狀態,記憶體控制器等外部裝置測定輸出 2083-8137-PF;Ahddub 7 1311766 出緩衝器的阻抗不同眭 、 輸出訊號的上升或下降的電壓變 動率(Slew rate)也跟著不同。 在種θ下,作為DDR2記憶體的特徵的資料控制用 差動選通脈衝訊號(DQS,觸)的交叉點的電壓為參考電 壓 VREF( 0. 5* VCC),恥,、,^ 所以,有偏移的問題存在。

在記憶體控制器内部,減少了電源雜訊的影響,所以, 一般來說來自膽2記憶體的輸出訊號藉由使用參考„ VREF的差動放大器來進行訊號增幅(差動增幅)。不過,如 月'J所述右Λ唬DQS、DQSB的交又點的電壓從參考電壓VREF 偏移,在記憶體控制器内部,這種偏移會被看作是抖動, 會對特性有不良影響。 另外,DDR2記憶體以動作頻率4〇〇Mbps(1個時鐘週期 tCK = 5nSec)以上的高速動作為目標,所以,抑制内部的抖 動成分變成極為重要的課題。 [專利文獻1 ] 特開平1 1-1 77380號公報 [非專利文獻1 ] 技術報告 DDR2 SDRAM的新功能〇ff —Chip Driver(〇CD) January 2005 Document No. j0594E1〇(Ver· 1〇)〈網址: http://www.elpida. com> 【發明内容】 【發明所欲解決的課題】 如此,從記憶體控制器這端來進行使用〇CD阻抗調整功 2083-8137-PF;Ahddub 9 13 Π 766 忐:_2記憶體的輸出缓衝器的阻抗調整尚未找到有效的

手段 D 當欲實施第i!圖的D D R 2記憶體2 〇的輸出緩衝器D的阻 几調整時,套件/主機板/_上的串聯電阻成分存在,所 以’有非常難以調整性質為絕對值的阻抗的課題。 =無法進行廳2記憶體的輸出緩衝器的阻抗調整,合 :在:課題’亦即,用來從醜2記憶體輪人至記憶體㈣ 盗之育料控制用差動選動脈衝訊號_ ::::拉緩衝器的阻抗的不平衡在記憶體控制器内會: 為抖動’而對特性產生不良影響。 【用以解決課題的手段】 在本申請案中所揭示的發明為了解決 為以下的構造。 柯亢致 …本發明其中—種形式的電路包括—種電路,1 订猎由輪出配對輸出差動形式之訊 -a M D± 干别出緩衝為'的阻抗 调“,使接收差動形式之輸出端短路 A3 g* wt ^ 稽田比較盗比較 短路點的电位和基準電位,根據上 ψ ^ „„ 平又、,、°果來對上述輪 緩衝裔之阻抗進行可變控制。更詳 拉及下拉用之第—及第二輸 ”為包括上 Μ灿〜 與益的+導體裝置的咀浐 凋查電路,其特徵在於包括:第_ ^ 5 ^ 乐—^而子’分別連接 述第-及第二輸出緩衝器的輸出蠕;第一及 關’以串聯方式連接至上述第一及第二端 :’ 比較上述第一 p肩關I_門關 3 較器, 開關及第一開關之開關連接點的電壓和基準 2083 -8137-PF;Ahddub 1311766 …壓,及控制電路,控制上述第一及第_ 接收彳曰μ 乐及弟一開關的開啟關閉, 雖收侍到上述比較器的 衝哭& „ 果將上述第一及/或第二緩 衝為的阻抗設定為可變。 笼 在本發明中,上述控制電路右n R 上述第-及第二開關。仃阻抗調整時,開啟 :本發明中’從上述第一及第二輸出緩衝 相輸出上述第一及第二訊號。 > Dr•在本發明巾’上述半導體裝置包括〇CD(Gff-Chip ㈣阻抗調整功能’使用㈣阻抗調整模式,進行上述 及第二輸出緩衝器的阻抗的測定及調整。 號從Ϊ =明中:上述半導體裝置包含上述第-及第二訊 ^ u.,, 食丨卞王機板或記憶 體楔組中至少其中一者連 體。 < 乐及第一端子的記憶 器之:本發明中,上述阻抗調整電路被包含於記憶體控制 在本發明令,上述第一輸出緩衝器包括以串聯方 :妾至第一及第二電源之間、以共通的方式接收第-輸入訊 唬、上述第一端子連接至輸出端且對阻 ^ ,, 疋仃叩變控制的 弟一上拉緩衝器和第一下拉緩衝器, A, 弟—輪出緩衝器 匕括以串聯方式連接至第一及第二電源之間、 乂共通的方 式接收第:輸人訊號、上述第二端子連接至輪出端且 抗進行可變控制的第二上拉緩衝器和第二下拉緩衝器。 本發明之其他形式之方法為一種半導體裝置的阻抗調 2083-8137-PF;Ahddub 11 1311766 將S3變成High準位。 貝料讯號DQ、資料選通脈衝訊號DQS/DQSB之類的資料 訊號在PKG/主機板/diMM2〇上的線路方面,一般配置成等長 線路。於是,構成上拉緩衝器ρι的PchM〇s電晶體的汲極、 記憶體控制器10的DQS端子間的串聯電阻R卜下拉緩衝器N2 的NchMOS電晶體的汲極、記憶體控制器丨〇的叫別端子間的 串聯電阻R2相等。此外,在第】圖中,下拉緩衝器N1 '上拉 緩衝器P2為關閉狀態。 > 接點D1的電壓在上拉缓衝器ρι的阻抗Zpl和下拉緩衝 器N2的阻抗Zn2相同時為〇.5* VCC。 當上拉緩衝器P1的阻抗Zpl和下拉緩衝器N2的阻抗 的阻抗不同時,接點D1的電壓不為〇·5* vcc,接點Dl的電 壓為P1和N2的阻抗的關係,可取以下3個值。 若上拉緩衝器P1的阻抗Zpl =下拉緩衝器N2的阻抗

Zn2 ’接點D1的電壓=〇. 5* VCC。 若上拉緩衝器P1的阻抗Zpl>下拉緩衝器N2的阻抗

Zn2 ’接點D1的電壓<〇. 5* VCC。 若上拉緩衝器P1的阻抗Zpl〈下拉緩衝器N2的阻抗 Zn2,接點D1的電壓>〇. 5氺VCC。 第6圖至第8圖說明第1圖的開關SW1及開關SW2關閉時 (平常動作時)的接點B1及接點C1的波形。在第6圖至第8圖 中,Zpl為上拉緩衝器?1的阻抗,zn2為下拉緩衝器的阻抗。 如第6圖所示,當Zpl =Zn2時,上升/下降的電壓變動率 相同,接點B1的波形和接點C1的波形相互交又的電麼 2083-8137-PF;Ahddub 14 1311766 接著說明本發明的第2實施例。第2圖為表示本發明第2 實施例的圖。在上述第1實施例中,以可變型的構造來構成 參考電壓VREF。在實際的產品中’不一定要使DQS訊號和 * DQSB訊號相互交叉的電壓為〇_5* VCC時的抖動為最小,可 根據内部電路的特性’將一些偏移量考慮進去。因此,藉 由參考電壓VREF的電壓為可變,可控制抖動最小時的DQS 訊號和D Q S B訊號相互交又的電塵。 接著説明本發明第3實施例。第3圖為表示本發明第3 籲實施例之構造的圖。在本實施例中,上述第1實施例的DQS 訊號以同相的DQ訊號(資料訊號)來取代。如前所述,在鍵 入OCD阻抗調整模式的驅動(1)模式、驅動(〇)模式中任何一 者的情況下,DQ訊號和DQS訊號皆為同相。藉此,提高了電 路佈局的自由度。 此外’在第1圖所示的上述實施例中,開關sw 1 '開關 SW2以NchMOS電晶體來構成,不過,本發明並不被相關的構 φ 造所限定。藉此,提高了電路佈局的自由度。 第4圖為表示本發明第4實施例之構造的圖。在本實施 例中’以Pch電晶體取代Nch電晶體來構成上述第1實施例的 開關SW1、開關SW2。 第5圖為表示本發明第5實施例之構造的圖。本實施例 以CMOS電晶體取代Nch電晶體來構成上述第1實施例的開關 SW1及開關SW2。 根據上述本實施例,利用DDR2記憶體的〇CD阻抗調整功 能’使用來自DDR2記憶體這端的資料控制用差動選通脈衝 2083-8137-PF;Ahddub 16 1311766 §號(QS,DQSB)之類的互補輸出訊號,以相對的方式進行 I1抗的调t,藉此,可不受套件(pKG)〆主機板^麗上的影 響’調整上拉輪出緩衝器和下拉輸出緩衝器的阻抗。 藉此可控制記憶體的資料控制用差動選通脈衝 訊號(DQS,DQSB)相互交又的電壓。 此外,亦可以組合上述第2實施例(VREF可變電壓)和上 述第5實施例(CM0S開關)等方式任意組合上述各實施例。 已配合上述實施例說明以上本發明,不過,本發明不 文上述實施例的構造限定,本發明的範圍亦包含在所屬技 術領域中包括通常知識者可作的各種變形、修正等。 【圖式簡單說明】 第1圖為表示本發明第1實施型態之電路構造的圖。 第2圖為表示本發明第2實施型態之電路構造的圖。 第3圖為表示本發明第3實施型態之電路構造的圖。 第4圖為表示本發明第4實施型態之電路構造的圖。 第5圖為表示本發明第5實施型態之電路構造的圖。 第6圖表示在第1圖中當p 1的阻抗Zp 1 =N2的阻抗Zn2時 的接點Β1及接點Cl的電壓變化的狀態。 第7圖表示在第1圖中當pi的阻抗Zpl>N2的阻抗Zn2時 的接點B1及接點C1的電壓變化的狀態。 第8圖表示在第1圖中當P1的阻抗Zpl<N2的阻抗Zn2時 的接點B1及接點C1的電壓變化的狀態。 弟9圖為Z p 1和Ζ η 2的差分、第1圖的接點B1和接點c 1的 2 083 - 8137-PF;Ahddub 17

Claims (1)

125645號中文申請專利範圍修正本'申睛專利範圍: 從年「月f日修正本 修正曰期:98.5.8 1·-種阻抗調整電路,其特徵在於包括: 一短路電路,當蕻, 進行且有將阻4一一$配對輸出差動形式之訊號並 阻卜、敕 可變之輪出緩衝器的半導體,置的 阻抗調整時,使接收 〃干等體裊置的 一 /式之訊號的兩個端子短路; 比較益’比較上述短 及 且路點的—電塵和-基準電屡; 一可變控制電路,护 緩 衡哭 根據上述比較結果來對上述輪屮 衝咨之阻抗進行可變控制。 忒輪出 2. —種阻抗調整 制夕- 電路,調整包括可對阻抗進行可變批 制之第一及第二輸出螵+ 疋仃了變控 徇出綾衝盗的半導體裝置的阻抗, 其特徵在於包括: 第一及第 ,分別連接至上述第一及第 衝器的輸出端; 第-及第二開關,以串聯方式連接至 端子之間; 輪出緩 上述第一及 第 -比較器’比較上述第一開關及第 點的-電屡和所輸入的一基準電壓;厂1之開關連接 -控制電路,控制上述第一及第二開關的 接收侍到上述比較器的比較社 關閉, 衝器的阻抗設定為可變。、’冑上述弟-及/或第二緩 3.如申請專利範圍第2項之阻抗調整電路 控制電路在進行阻抗調整時,開啟上述第一及第、二’上述 4·如申請專利範圍第2項之阻抗調整電:開關。 〜宁’從上 2083-8137-PF2 19 1311766 述第一及第二輸出緩衝器相互以反相輸出第一一 號。 弟二訊 ^如中請專利範圍第2項之阻抗調整電路,其中,上述 、寺-裝置包括一〇CD(Off-Chip Driver)阻抗調整功能, 使用OCD阻抗調整模式,進行上述第一及第二輪出緩衝二 阻抗的測定及調整。 、 6. 如申請專利範圍第5項之阻抗調整電路,其中,… 半導體裝置包含第—及第二訊號從上述第—及 = 衝器透過套件、主機板或記憶體模組中至少其中一:、、衣 至上述第一及第二端子的記憶體。 連接 7. 如申請專利範圍第6項之阻抗調整電路 阻抗調整電路被包含於一記憶體控制器之中。 、,L 8·如申明專利範圍第2項之阻抗調整電路, 第一輪出缓衝器包括以串聯方式連接至第第中古上述 間、以共通的方式接收第—輸入訊號 ':述== 至輸出端且對阻抗進行可變控制料 下拉緩衝器,上述第-輪出㈣… *衝益和弟- 第—及第二電^輪:㈣益包括以串聯方式連接至 上述第-端子遠Μ 的方式接收第二輸入訊號、 苐—Η錢至輸”且對阻 制 上拉緩衝器和第二下拉緩衝号。 h制的弟二 述第=請::範圍第6項之阻抗調整電路,其中,從上 鍵入〇⑶阻抗調1的H讀出的上述第—及第二訊號為從 式輸出的互4;:: 後的上述記憶體以差動形 南貝枓控制訊號DQS、DQSB。 2083-8137-PF2 20 1311766 】〇·如申請專利範園第6項之阻抗 上述第-及第二輸出緩衝器輸出的上述=其;,從 別為從鍵入OCD阻抗調整的驅動 —錢分 出的資料吝41 、弋之後的上述記憶體輸 n Q及貧料控制訊娜的互補訊號卿。 Π .如申請專利範圍 述隹^ , 貝之阻抗凋整電路,其中,上 攻弟-輪出緩衝器的輸出端和 輪出緩衝器的鈐山山 舄子間 '上述第二 長。 攻弟一鳊子間的電子長度為等 12. 如申請專利範圍第2 述基準雷厭、☆ ^ 之阻抗調整電路,其中,上 玄半窀壓文到可變控制。 13. —種包括如申請專 以及利爾p β 乾圍弟1項之阻抗調整電路, 系統。 、仃阻抗凋整之半導體裝置的 14 ‘種阻抗調整方法,調 動形式之訊號並將阻卜」 出配對輪出差 裝置的阻抗 抗§又疋為可變的輸出緩衝器的半導體 其特徵在於: 當進行阻抗調整時,使接 差動疳+ & 吏接收藉由上述輸出緩衝器以一 差動开v式輸出之訊號的兩個 m . 而子知1路,比較短路點的-雷 壓和-基準電壓,根據上 之阻抗進杆τ π 权、、、。果來對上述輸出緩衔器 丨彳几進仃可變控制等上述各程序。 2083-8137~PF2 21 修正日期:98.1.16 13 1 1 125045號中文專利說明書修正頁 七、指定代表圖: (一) 本案指定代表圖為:第(1)圖。 (二) 本代表圖之元件符號簡單說明: 1 ◦〜記憶體控制器; 11〜主要阻抗控制電路; 1 2〜比較器; 20〜DDR2記憶體(PKG/主機板/DIMM)。
八、本案若有化學式時,請揭示最能顯示發明特徵的化學式: 無。
2083-8137-PF1 4
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI309047B (en) * 2006-02-21 2009-04-21 Realtek Semiconductor Corp Method and circuit for real-time calibrating data control signal and data signal
JP4205744B2 (ja) * 2006-08-29 2009-01-07 エルピーダメモリ株式会社 キャリブレーション回路及びこれを備える半導体装置、並びに、半導体装置の出力特性調整方法
TW200910373A (en) * 2007-06-08 2009-03-01 Mosaid Technologies Inc Dynamic impedance control for input/output buffers
JP4605304B2 (ja) 2007-11-09 2011-01-05 富士通株式会社 データ転送回路及びその調整方法
US8963577B2 (en) * 2013-04-24 2015-02-24 Advanced Micro Devices, Inc. Termination impedance apparatus with calibration circuit and method therefor
CN104517625B (zh) * 2013-09-29 2017-07-28 瑞昱半导体股份有限公司 电子装置与用于电子装置的控制方法
US9412433B2 (en) * 2014-01-22 2016-08-09 Nanya Technology Corp. Counter based design for temperature controlled refresh
US9990983B2 (en) * 2016-06-20 2018-06-05 Phison Electronics Corp. Memory control circuit unit, memory storage device and signal receiving method
US10522206B2 (en) * 2017-04-06 2019-12-31 SK Hynix Inc. Semiconductor device and system
TWI645414B (zh) * 2017-11-07 2018-12-21 瑞昱半導體股份有限公司 記憶體控制器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249481B1 (en) * 1991-10-15 2001-06-19 Kabushiki Kaisha Toshiba Semiconductor memory device
SE502835C2 (sv) * 1994-11-23 1996-01-29 Ellemtel Utvecklings Ab Termineringsnätsrelaterat kopplingsarrangemang
TW434541B (en) 1997-08-22 2001-05-16 Samsung Electronics Co Ltd Programmable impedance control circuit
JPH11308251A (ja) * 1998-04-17 1999-11-05 Nec Eng Ltd データ伝送回路
US6541996B1 (en) 1999-12-21 2003-04-01 Ati International Srl Dynamic impedance compensation circuit and method
JP3670563B2 (ja) 2000-09-18 2005-07-13 株式会社東芝 半導体装置
JP2003298395A (ja) * 2002-04-04 2003-10-17 Mitsubishi Electric Corp 差動終端抵抗調整回路
EP1434348A1 (en) * 2002-12-23 2004-06-30 Alcatel Wideband common-mode regulation circuit
US7180677B2 (en) * 2003-01-31 2007-02-20 Fuji Photo Film Co., Ltd. Display device
US6815980B2 (en) * 2003-02-27 2004-11-09 International Business Machines Corporation Termination circuit for a differential transmission line
KR100583636B1 (ko) * 2003-08-19 2006-05-26 삼성전자주식회사 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치
KR100500921B1 (ko) * 2003-08-25 2005-07-14 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
JP3949636B2 (ja) * 2003-09-30 2007-07-25 Necエレクトロニクス株式会社 Lvdsドライバー回路
KR100605590B1 (ko) * 2004-05-10 2006-07-31 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치

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