TWI284372B - Method for bilayer resist plasma etch - Google Patents

Method for bilayer resist plasma etch Download PDF

Info

Publication number
TWI284372B
TWI284372B TW094122092A TW94122092A TWI284372B TW I284372 B TWI284372 B TW I284372B TW 094122092 A TW094122092 A TW 094122092A TW 94122092 A TW94122092 A TW 94122092A TW I284372 B TWI284372 B TW I284372B
Authority
TW
Taiwan
Prior art keywords
layer
double
gas
chamber
photoresist
Prior art date
Application number
TW094122092A
Other languages
English (en)
Other versions
TW200612494A (en
Inventor
Wendy Nguyen
Chris Lee
Original Assignee
Lam Res Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US10/607,612 external-priority patent/US7186661B2/en
Application filed by Lam Res Corp filed Critical Lam Res Corp
Publication of TW200612494A publication Critical patent/TW200612494A/zh
Application granted granted Critical
Publication of TWI284372B publication Critical patent/TWI284372B/zh

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • G03F7/405—Treatment with inorganic or organometallic reagents after imagewise removal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/094—Multilayer resist systems, e.g. planarising layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

1284372 1284372
九、發明說明： 【發明所屬之技術領域】 阻的係i關於一種半導體裝置之製造過程中的改良之雙層光 【先前技術】 、現今之積體電路晶片的性能與積體電路之中的電晶體及配線 互連之尺寸有關。隨著電晶體及配線互連之尺寸的持續縮小，利 用光刻_化更小之舰部力已成為促使雜f路產業 的主要因素。 處理牽涉到使用光刻成像玉具與光阻材料。光刻成像可 i、解析度由曝光波長之最小解析度與光刻成像工具 用之透鏡祕的鑑辭或數值孔徑所決定。為了在光阻膜之 ίΐί，案，、故以越短的曝光波長用於越大的數值孔徑通常形 然而’、降低波長或提高數值_通常造成聚焦深度 )的降低，故必須縮小光阻膜且減小光阻臈之厚度。 ιίίΐίί，之厚度而提高解析度具有某齡度的效果。 二ίΐΠΐΐ而無法承受用以將光阻圖案轉移到光阻膜之下方 層或更的制侧處理時，朗達極麗。為 光阻已被發展而延伸到光刻技術。雙層光阻膜典型 及比較薄的上光阻層或成像層，設置在下:= t藉由曝光並接销f彡而_化上光 層，而使案化的上光阻層作麵罩。因此，軸下光阻層在 1284372 j的^之中受到綱，但上光阻層之中的 理期間形成絲點氧化層。高缝氧化層具有 造成光阻層之更大的抗侧性ϋ目前^^早 此方式所達成的強化效果在許多應財並不足夠 χ見 一丨、—” /力恐川τ此个疋列。 光随刻處理不僅需要上光阻層與下光阻層之間I右杯沾 =用二而達成好的臨界尺寸(以Γ =或二 二：表CD損耗的橫向蝕刻或底部蝕刻。雖二 刻而添加二氧化硫⑽）到氧基的 &， 向性飿 錢境溫度條件時仍會發生。此外 由:習知電= 電路製造處理時的電漿處^設備r 錢變習知積體 ⑽法目種提供侧雙層先叫之另-非等向 【發明内容】 刻；出;=層== 發明，包括製程、或方法。以下朗本 阻之第-層之上_案之基板導人到侧在雙層光 入時= 1284372 時，點燃蝕刻室之中的氧基電漿。接荖， 處心約之間。接著^雙、度保持在約 吾人必須瞭解：前述之綜合說明與以 僅幺切犯々m · rπ此4曰从^ •卜之评細祝明純屬例示 發 性且僅為說明之用’而不能視為限制公發：:!、:，純屬例示 圍係由所附之申請專利範圍所界定。 &圍，本發明之範 本發明之其它樣態及優點可參照以下之詳細說明及 圖示本發 似的元件 【實施方式】 μ參見附圖，詳細說明本發明之數個例示性實施例。在以 下_中，為了幫助徹底瞭解本發明，故提_多 f 乂 然而，熟悉本項技藝之人士應瞭解：可以在無某些或所之= :細，情況下實現本發明。在其它情況下，為了 糊本發明之精神，故不再詳細說明熟知的處理操作。圖1 j、 說明將梦崎賴溝隔離侧的制與祕_糊的圖 12至圖15說明針對siCl4用於蝕刻雙層光阻的實施例。〜 圖 許多電漿_應縣決魏化層的產生而獲得職的特 輪廓。輪廓控制的主要機制牽涉到蝕刻與沈積反應的平衡。、甬: 藉由反應蝕刻室參數直接控制蝕刻反應，例如輸入功率、、壓^吊 及氣體流量。在矽晶圓的電漿蝕刻中，由於沈積機制受 ^ 、 故蝕刻反應的產物為主要沈積源。 " 就淺渠溝與閘極應用而言，可以使用各種勉刻氣體化學口。 例如，當使用HBr — 〇2蝕刻氣體化學品時，則鈍化層主由 SixBry〇z所構成。就ch—〇2|虫刻氣體化學品而言，鈍化層主要是 SixClA所構成。鈍化層的其它成分包括n、c、Η及F。又，由於 餘刻石夕晶圓及/或例如石英零件等触刻室材料，故添加揮發性石^ 姓刻副產物到鈍化層之中。 如上所述，由於蝕刻例如矽晶圓及/或蝕刻室材料等石夕源， 1284372 品之直接控制的次層:中從,：源為不受蝕刻氣體化學 在晶圓表面之上皁】導 致餘刻之特徵部輪廓與臨界尺寸料均勻性。’ w I度且導 具有=各之:。此種電漿反應器典型
j :可以ΐ蘭姆研究公司所販售之變壓耦 電將反廍、,ά之中產生⑨密度電漿，其亦稱為電感搞合 ίίί 振⑽）電漿反應器、赫利康電聚反應 ΐίί二度電漿之大流量電衆反應器的例子如共同 ;及廊二；Uf第5, 820, 261號所揭露。亦可以在平行板的蝕 之中產生電漿，例如共同發明之美國專利案第6, 09〇, 3〇4 唬所述之雙重頻率電漿蝕刻反應器。 可以在藉由連接至反應器之壁部的排氣口之真空泵浦而保持 ，預期之真空壓力的f⑽合賴反應^之巾騎處理。藉由從 氣體供應源供應氣體到延伸於介電窗孔之下側周圍的空間而能夠 ，侧氣體供應到蓮蓬頭或注入器配置。藉由從RF源供應RF能 量到外，的RF天線而能夠在反應器之中產生高密度電漿，例如位 在反應器之頂部、介電窗孔之外側，而具有一圈或更多圈的平面 螺旋線圈。電漿產生源為以真空氣密方式可移除地安裝在反應器 之上端的模組安裝配置的一部份。 晶圓在反應器之内被支撐在基板支撐件之上，例如可移除地 由反應器的側壁之上的模組安裝配置所支撐的懸臂夾頭配置。此 種基板支撐件位在以懸臂方式安裝之支撐臂的一端，俾能使組件 穿過反應器的侧壁之中的開口而能夠從反應器移出整個基板支撐 件/支撐臂組件。基板支撐件係包括夾持設備，例如靜電夾頭 (ESC)且基板被介電聚焦環圍繞著。夾頭係包括胙偏壓電極， 用以在蝕刻處理期間施加RF偏壓到基板。由氣體供應源所供應之 1284372 蝕刻氣體係流經窗孔與下方的氣體散佈板（GDP)之間的通道且經 由GDP之中的氣體排氣口而進入蝕刻室的内部。反應器亦包括延 伸自GDP的受熱襯墊。 亦可在平行板的電漿反應器之中進行處理，其包括藉由連接 至反應器的壁部之中的排氣口之真空泵浦而保持在預期之真空壓 力的内部。從氣體供應源供應氣體而將蝕刻氣體供應到蓮蓬頭電 - 極且藉由從一個或更多之RF源將RF能量供應到蓮蓬頭電極及/ 或下電極而在反應器之中產生介質密度電漿。又，可以使蓮蓬頭 電極電性接地且將具有兩個不同之頻率的RF能量供應到下電極。 熟悉本項技藝之人士應清楚瞭解：各種氣體的流量係隨著因 擊素而異，例如電漿反應器的種類、功率設定值、反應器之中的真 空壓力、電漿源之解離率等等。 、較佳地，將反應器壓力保持在適合維持反應器之中的電漿之 巧準。一般而言，過低的反應器壓力將導致電漿熄滅；反之，在 ，密度蝕刻反應器之中，過高的反應器壓力將導致蝕刻停止問 題。就高密度電漿反應器而言，較佳地，反應器處於1〇〇mT〇lT以 下之壓力。 較佳地，支撐住半導體基板而經歷蝕刻之基板支撐件使基板 充分冷卻而防止有害的副反應，例如基板之上的任一光阻之燒傷 9 及形成非所需之反應氣體自由基。在高密度及中等高密度的電漿 反應器之中’足以使基板支撐件冷卻到-10至+80°C的溫度。基板 一 支撐件係包括下電極，用以在其處理期間供應RF偏壓到基板、及 • ESC/用以夾持基板。例如，基板係包括矽晶圓，受靜電式地夾持 •且，由供應預期之壓力的氦（He)到晶圓與ESC的上表面之間而 ^部矽晶圓。為了使晶圓保持在預期的溫度，故使晶圓與夾頭之 間的空間之内的He保持在10至30Torr的壓力。 圖^至圖3顯示如何將淺渠溝韻刻到矽層之中的概略圖。如 圖所不，矽基板1〇係包括其上各層之堆疊，包括1〇〇埃的墊氧 化曰12、1_埃厚的氮切層14、_埃厚的底部抗反射塗層 1284372 及3200埃厚的光阻層18，而其已事先加以圖案化而 預期二里、•。在敍刻石夕晶圓之淺渠溝時，光阻18包括許多對應於 置之開σ 2G。在開σ 2g所在的位置使氮 敞開，俾形成圖案化的硬質遮罩。 在例在f Ϊ ^罩14的開口之中，藉由電漿侧使BARC層16敞開。 以雷=ARC敞開步'驟，姓刻室為5mT〇rr的真空壓力且將用 支頻能量職刻室之中的天線設定為350瓦特。基板 壓。牙利用匕電極，其藉由供以電極88瓦特的能量而提供RF偏 楹古^ ^ MRC關。其次，將餘刻室設定在相同的壓力、但 到1000瓦特而敞開氮化石夕層14與墊氧化層I2，俾 ^ 4/ 。利用70sccm之CHF3與300sccm之Ar_氮化石夕層 持晶®溫縣約町。之後，賴蕭啦之蝕刻 BARCM,, 200sccm 已被就與光阻層已被去除且外露之石夕的區域 ΐ ΐ ί °在例示性的處理中，職刻室設定在5斷r 7和、，而仅^日^供應到天線。使用5〇SCCm之CF4餘刻氧化石夕達 ’ 保持晶圓溫度為約60°C。其次，將餘刻室愿力机宏為 50mT町且將麵瓦特功率供_ = £力汉疋為 極約220瓦特神且餘刻以而蚀刻·反。供應下電 Λ’晶圓溫度為約60 °c。為了具有麵的圓弧 i f控制’亦可將含石夕的氣體(例如sici4)添 八所示的渠溝構造24之後，就浸泡到 HF2刀知、且接者以去離子水旋轉沖洗而清洗晶圓。 之準之a且未添加⑽罐刻氣體所形成 子渠溝之底部。藉由添加含奴氣體義刻 臨界尺寸⑽與輪廓控制。圖5為在淺渠 10 1284372 j體時所形成之渠溝構造的顯氣 _ 係使用75SCCm之Ch與25sccm之=圖1所不之渠溝構造 淺渠溝_期間使用含砂之氣體而具有為由於在 渠溝的顯微_®。 、’_頂部朗部之錐形 圖7及圖8為閘極姓刻的代表圖。 _ 包括其上之各層的堆疊，包括15埃-斤^，發晶圓30係 多晶矽層34、200埃厚的氮化矽層36、 / 、1500埃厚的 =在對應於閘極侧之位置上，已 G f的^層38， 人應理解：阻障層並非僅限於氮化40。吾 =侧之例示性處理如下所述。一開 = 且將天線功輕定為姻瓦特崎行裁剪步驟^ 將^列=亂體包括3〇SCCm之HBr與10sccm之〇2。接著， tin至Ύ 之CF4而敍刻氮化石夕層36，俾能在對應於 =40之氮化石夕層36之中設置開口。接著，經由四個步職刻 =石夕’包括破出步驟、第一主姓刻、第二主侧及職刻。在 ^出步驟中，由於某些化學品無法輕易或均勻地侧，例如 r ’、故蝕刻存在於矽表面之上的固有氧化層。熟悉本項技藝之人 士應清，暸解：在化學品含有CF4的情況時，將不需使用破出步 驟。在第一主蝕刻中，將蝕刻室設定為l〇mT〇iT且將天線設定為 800瓦特功率。餘刻氣體係包括5〇sccm之Cl2、i75sccm之HBr、 6〇sccm之CF4及5sccm之〇2。在第二主蝕刻中，將蝕刻室設定為 30mT〇rr且將天線設定為350瓦特。第二主蝕刻所使用的蝕刻氣體 係包括300sccm之HBr及3sccm之〇2。在過餘刻中，將餘刻室設 定為80mTorr且對天線供應500瓦特的功率。過蝕刻之中的蝕刻 氣體係包括130sccm之HBr、4sccm之〇2及約270sccm之He。可 11 1284372 以將含矽的氣體，例如SiCh，添 第一 _步驟，俾改善間極輪廓控制且在/圓過 3圖8所示，開口 42係延伸_極氧化層犯。夕晶石夕 ，9Α為在職刻步驟期間餘刻氣體混合物之中 i〇2c mat .夕ac f包括各侧—閉極特徵部之基底處的凹刻痕1G〇。在= 树在過侧步驟_，為了麵職静ίί .f性，㈣頁對氧化層保持高選擇性，而執;;ί: •由：二層凹陷為-種現象，此種現ΐ: 1成對^===敍刻閉極氧化層或閉極材料而造 ，圖。為了減緩任-凹刻痕，故石夕 ^ 之氣體係提供側壁鈍化的大小。因：触口物之中的含矽 有側壁純化層，故所示之閘極特’由=、、力體而具 的基底。名一麻始>tel rb日日 &至具有無凹刻痕
Si 例如填、氯、氟等等。孰系本項枯蓺夕人為^素或齒素的混合物， 於餘刻化學品。於此，」f之人士應理解··*素係取決 產物的反應而使雜基;====驟刻副 石夕基的副產^耗士=由於觀刻之石夕材料的耗盡，故 刻步驟期間將產峰二,二時’餘刻物質濃度將變大。因此，過蝕 添加=====的凹刻痕°然而，在職刻步驟期間 圖取代耗盡_。 ^ ^ π〇 ° ^ 之多晶石夕所構成。五=曰夕=成’而閘極112則由P摻雜 口〜里解·在整個蝕刻處理期間添加含矽的 12 1284372 氣體係強化鈍化層的形成，藉以減小基板之上 ，斤造成的差異。當蝕刻化學品變成對閘極氧化 日'，則橫向的鑛量舰著閘極侧處理之最後步驟 ，：異。因此，在矽蝕刻之第一步驟時所界定出的輪▲在二 J驟犄將改變，而造成各個摻雜區域之間的輪廓與 一 ’亦即’亦稱為N/P輪廓負荷。因此，在另一實 、 刻的最後步驟，例如過蝕刻步驟，添加矽源到氣體 在蝕 將降低不_類之摻雜的歡間的_率之微負荷=之^ 體係添加更大的鈍化層到各線，藉以減小對輪轉 的= 摻雜之矽之間的橫向蝕刻差異之影響。、 工的谷種 、，因此，私條刻細添加含⑨之氣體義刻氣觀 將消除特徵部之基底處的凹刻痕《>此外，過_步° 氣體混合物之中的含敦氣體將提高對氧化層之選=間^^ 餘刻期間之賴氣體混合物之巾的切之氣體將減小 的基板之上的各種摻雜之收間的輪廓差異。亦即，在 間添加含矽之氣體到刻氣體混合物之中將減小N摻雜、p ^ = 無掺雜之線之間的臨界尺寸偏離量差異。 > 乡〃、或 圖11顯示形成為在過蝕刻處理期間提供含矽之翁 之簡化概略圖。侧室係包括氣體入口 122、上電，亟的二刻上 電夾頭128，其支稽住晶圓或半導體基板ΐ2β。|虫刻室亦勹括 排氣口 130，其與用以使蝕刻室排氣的泵浦呈流體相通。^ 供應源132與氣體入口 122呈流體相通。吾人應理解··鈍化声 化氣體，例如上述的含矽之氣體，係經由氣體入口 122而提& 蝕刻室。使與蝕刻室120及處理氣體供應源132相通之控制器^料 形成為偵測鈍化層的匱乏狀態，亦即過蝕刻處理。回應^偵&鈍化 層的匱乏狀態，控制器係觸發處理氣體供應源132供g含矽的灾 體到蝕刻室120。吾人應理解：控制器134可以藉由任一適當的^ 點偵測而偵測鈍化層的匱乏狀態或過蝕刻處理的起點可以&發$ 矽的氣體之供應源。又，在一實施例中，控制器134為泛用 13 1284372 腦 將與所通入之含矽的氣體，例如 格1之中。 4 ’相關的參數總結於表 表格1 壓力 0· 5-200 inTorr 功率 10-5000^ SiCl4流量 0.1-300 seem 溫度 Γ -77。。至^^ 一 — 口八々以王辟•衣份i现屬例示性而非限 即，可以使用任一適當之含矽的氣體。 么月之乾圍。亦 參數的範圍可隨之而變。 4康餘刻至之架構， 在一實施例中，在過蝕刻步驟將s•门 氣體添加於紐混合物時，賴仍_ 4日3 —射的含Si的 積層將發生在雜氧化狀上。亦即，使薄 π，’=濩性沈 或C1或任一存在於|虫刻室之中的其它 1 X ’ /、吸收Br
Si0x層。薄層所需的氧源係來自於通的口ί而形成 2的含氧的零件，例如石英、氧化ls、所 ，荨等。吾人應理解：由於沈積薄的含矽之氧“土 乳零 ϊίίί間的制率選擇性將變成極大，亦即不“ 。因此，這造成改良之閘極完整性，亦即， 化層知耗的話，蔣盍备，丨、伯、击丄af右有任一巩 人應“工== 化層損耗的話，將為最小值、更小的二陷且大、有任一皐
:二，里可以在無改良之選擇性時反而會田發生== 4之^作，變大之侧率選擇性係擴大製程窗卩。的E 係内含::提二鈍f層所需的矽，故矽的固體漏 :，二了，止_痕，故頻固的s處 由施加在過綱步驟期間藉 14 1284372 斯2300蚀刻機係利用表格2所列之參數 : 圍係隨著執行蝕刻操作之機器的種類而昱。…j辄 表格2 ' " 壓力 〇.5-200 mTorr 頂部功率 10-5000 W 底部功率 200-300 Vpk 溫度 20°C 至 70°C SiCl4流量 〇·1-6 seem 〇2流量 j0 - 200 N2流量 50-200 seem CL·流量 10-50 seem HBr流量 —50-100 seem ---」 一v X W u OH111 括使間所_的氣體，—個適當的組合係自 圍大約在每分鐘_錢0標準立方厘米(_)丄匕， =係1作侧劑使用。處理期間的氮之流量在約5()至咖嶋之 ，。口 士應理，：氮係有助於維持基_面各處的—致性。漠化 ί之Ξ!ΐΐ?ΐ?η5ί)至職娜之間。演化氫係用於側壁錢 化玑之^罝在約10至50sccm之間。在一實施例中， 晉 =為氧之流量的應。亦即，氧之流量對氣之流量的比例為& : H 伽絲揮舰缝。沉14之缝在G· 1至6峨之 間。根據在此所述之實施例，SiCh氣體係用以幫助保持c])。 雙層光_卿間所使帛的其它設定鶴包括約3幻 ^Torr)之f摘壓力範圍。提供給上電極的功率在約細至剛〇 瓦特之間，而可提供給下電極的峰值功率在約2〇〇至3〇〇伏特之 間。如表格2所示，蝕刻室溫度在約攝氏2〇至7〇度之間。在一 15 1284372 實施例中，將電漿密度保持在畚 1X1012之間。表格2所示之勤在Γϋ厘1 xl〇9至每立方厘米 裝密度。將離子能量保持在約值係定義出此電 能量為供應到下電極之卯峰值功率的ϋ00伏特之間，其中離子 圖顯示出設置在基板之上的雙声文。 圖。於此，晶圓150係包括多晶石夕声各層的簡化概略 光阻層156。頂部光阻層156接著力^5宏^轉層154及頂部 由第-光阻層154與第二光阻層156 3=之後，敍刻 圖案。典型地，頂部光阻層156係阻而定義出 光阻。 夕而底部光阻層為有機 圖13A及圖ΐ3β分別顯示使用標準的客a · 氣體而藉由餘刻雙層光阻所定義出的、曰曰品f SiCl4 操作期間之習知化學品而使底雜由於飿刻 ；5；® π" ? =利用所通人之Sia_而消除底部二 g阻層154與頂部光阻層156_係造成不會損耗⑶的 iqd f、14A及圖14B顯示根據本發明之一實施例的盘圖 L i目Sf之實際的顯微照相圖’其顯現出使用s:氣體之ί · =為_#作期間使用標準的多晶魏學 = iiL=rci2、HBr、〇2、N2，m__·^^ 二二:為了使CD的損耗最小，故沉14在_桑作期間與 圖15為根據本發明之一實施例的對界定在電漿蝕刻室之中 的雙層光阻之㈣方法的流程圖。本方法開始於操作 ，/、中將具有界定在雙層光阻之第一層之上的圖案之基板導入 16 1284372 至j蝕刻室之中。本方法接著進行到操作162，其中使Sic^氣#
=蝕刻室之中，且伴隨著表格2所列之氣體混合物。如表格^所 列，其中一實施例之SiCl4氣體的流量在〇. J至6SCCM之間。本方 ，接著進行操作164，其中於SiCh氣體流入到蝕刻室之中時，點 ，刻室之中的氧基電漿。於此，使表格2所列之氣體連同Sici4 =體流入雜刻室之中。在—實施财，將_室之中的電浆密 度保持在每立方厘米1χ1〇9至每立方厘米1χ1〇!2之間。在另一^^ ，使蝕刻室之中保持為約15〇伏特至約4〇〇伏特之間的離子 ，量。本方法接著進行到操作166，其中根據所述之條件蝕刻雙声 光阻。 曰 以上e>說明本發明之原理、較佳實施例及操作模式。然而，_ 本發明^範圍不應僅被視為所述之特定實施例的内容。因此，應 將上述實施例視為例示性而非限制性，且吾人應理解：只 $ 脫離，附之本發明之申請專利範圍的情況下，熟悉本項技藝之人 士將月b夠根據本發明之教示而對上述實施例進行各種變化。 雖然以上已洋細說明本發明之特定例示性實施例，但熟悉本 項技術之人士應清楚理解：只要在不脫離本發明之教示與優點的 情況下，可以對上述例示性實施例進行許多變化。因此， 之範圍係可包括所有可能之變化樣態。 '
【圖式簡單說明】 堆狀⑽錄板之上的各層之 圖^為淺渠溝蚀刻處理之概略圖，其中光阻與BArc等層已被 移除且氮化矽與墊氧化等層已被蝕刻貫穿。 曰 圖3為蝕刻到矽基板之中的淺渠溝隔離特徵部之概略圖。 圖4為具有彎曲之輪廓及子渠溝之底部的淺騎隔離特 之顯微照相。 圖5為藉由含矽的氣體加以蝕刻之淺渠溝隔離特徵部的顯微 17 1284372 照相圖。 S 的顯微· 之概略圖。 /、上具有各層之堆疊的矽基板 層的= 為之t略具圖細貫穿到尸姆化層之氮化石夕與多晶石夕等 氣體==_=:觀合物之嫩用_ =具之蝕刻閘極特徵部的顯微照相圖。 ⑩雜时㈣紐㈣___小由不同的摻 C域所引起之轉差異的雙換雜之難構造的簡化之= 之簡圖示形成為在職刻處理期間提供含石夕之氣體的_室 ίΐ 13:貝：:又基板之上的雙層光阻之各層的簡化概略圖。 之中^凹二由 通入實 # 顯示與圖13Α及圖_對應之顯微照相圖， ς』不根據本舍明之一實施例的使用SiCh氣體相較於沁之效 禾0 圖15為根據本發明之一實施例的對界定在電漿蝕 ； 基板之上的雙層光阻之蝕刻方法的流程圖。 、 【主要元件符號說明】 10、30矽基板（或矽晶圓） 12 墊氧化層 14、36氮化矽層（或硬質遮罩） 18 1284372 16 底部抗反射塗層（BARC) 18、154、156、38 光阻層 100凹刻痕 102a至102c 閘極特徵部 110、112 閘極 120 蝕刻室 122 氣體入口 124 上電極 126晶圓或半導體基板 128靜電夾頭
130排氣口 132 處理氣體供應源 134 控制器 150晶圓 152、34 多晶矽層 160、162、164、166 操作 20、22、40、42 開口 24 渠溝構造 32 氧化層
19

Claims (1)

  1. !284372第则〇92號專利申請案中文申言=£範圍修正本(無劃線） 十、申請專利範圍： (2_3 卿便)正本 方法’而雙層光阻^ 之中的-基板之上’包含以下之操作步驟.'、1 1漿钱刻室 的-定在雙層光阻之第-層之上 :中；-溪化氣氣體流入操作步驟，使溪室之 電將7 J漿點燃操作步驟，於SiCh氣體流入時 電漿，及 才點燃蝕刻室中的 -雙層光阻勤|操作步驟，侧雙層光阻。 請專利範圍第1項之雙層光阻的_方本 刻Ϊ之中的操作步驟係包括 其中使Sicl4 的SiCl4氣體流入。 ’ 卡（Sccm)至6Sccm之間 法’更包含以下之 專利範圍第1項之雙層先阻的輪法， 使一鈍氣流入到蝕刻室之中。 4.如申請細贿⑷规嶋物，料職氣。 Slci4 產生-氧t中的_操作步驟包括 範圍第1項之雙層光阻的餘刻方、去甘士 風體*入日德刻室中的電聚的操作步^去，.其中於Slcl4 20 128.4372 保持電聚密度在約lxlGVem3至約lxm3之間。 氣體流入以J頁，雙層光阻的钱刻方法，其中於SiCl· 保持離子^在約⑽伏特至約卿伏特之間。 ‘ ，其中保持電浆 : , /4cm 1x10 ： 之間建下電極之射頻⑽峰值賴在_伏特匕伏特 ^ S.C, 保持韻刻室溫財賴氏間。 ^法一種包下：随刻期間之臨界尺寸偏離量的控制 二步使氯氣流入咖·】室中； 刻室之ί化觀體流入操作步驟，使漠化氯氣體流入到餘 一電漿點燃操作步，驟，* 燃敍刻室中的-氧基的電繁:1 4乳體流入到钱刻室中時，點 約^^^持及的操作她保持電聚密度如衛至 21 128.4372 姓幻的操作步驟’韻刻雙層光阻的各層。 12.如申請專利範圍第u項之侧室 臨界尺寸偏離量的控财法 、刻期間之 使一純氣流入至巧的#作步驟係包括： 13·如申請專利範圍第u項之侧室 臨界尺寸偏離量的控制方法，、^^阻麵刻期間之 時，點燃侧室中的一氧雷將上讀流入到飿刻室中 使流量為幼η 1 土 $電水的‘作步驟係包括·· ^ ^ 6sccm ^fa1 保持離子能 15.如申請專利範圍第14項之· 臨界尺寸偏離量的控制方法， T 蝴刻期間之 之間建立下電極之射頻⑽峰㈣壓在約·伏特至_伏特 申圍第11項之钱刻室之中的雙層光阻則期間之 ^的控制方法，其中保持電漿密度在約IxlOVon3至 約1x10 /cm之間的操作步驟係包括： 主 間。保持與上電極相關的功率位準在約300瓦特至約誦瓦特之 22 1284372 臨界如尺申寸:專離ΐ 量的以==一 200sccm之間、fJBr氣體之流量為約50至約lOOsccm之間、及氯 氣之流量為約l〇sccm至約5〇sccm之間。 ； 鲁 19·如申凊專利範圍第π項之姓刻室之中的雙層光阻钱刻期間之 臨界尺寸偏離量的控制方法，其中雙層光阻係包括一第一層，其 設置在一弟二層之上，而第一層含有梦。 十一、圖式： 23
TW094122092A 2003-06-27 2005-06-30 Method for bilayer resist plasma etch TWI284372B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/607,612 US7186661B2 (en) 2003-03-03 2003-06-27 Method to improve profile control and N/P loading in dual doped gate applications
US10/882,842 US7141505B2 (en) 2003-06-27 2004-06-30 Method for bilayer resist plasma etch

Publications (2)

Publication Number Publication Date
TW200612494A TW200612494A (en) 2006-04-16
TWI284372B true TWI284372B (en) 2007-07-21

Family

ID=35783295

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094122092A TWI284372B (en) 2003-06-27 2005-06-30 Method for bilayer resist plasma etch

Country Status (8)

Country Link
US (1) US7141505B2 (zh)
EP (1) EP1774542A4 (zh)
JP (2) JP2008505497A (zh)
KR (1) KR101111924B1 (zh)
CN (1) CN1985335B (zh)
IL (1) IL180025A (zh)
TW (1) TWI284372B (zh)
WO (1) WO2006004693A2 (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7361607B2 (en) * 2003-06-27 2008-04-22 Lam Research Corporation Method for multi-layer resist plasma etch
KR100707803B1 (ko) * 2005-10-28 2007-04-17 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법
JP4865373B2 (ja) * 2006-03-17 2012-02-01 株式会社日立ハイテクノロジーズ ドライエッチング方法
US7932181B2 (en) * 2006-06-20 2011-04-26 Lam Research Corporation Edge gas injection for critical dimension uniformity improvement
JP5248902B2 (ja) * 2007-10-11 2013-07-31 東京エレクトロン株式会社 基板処理方法
KR20090069122A (ko) * 2007-12-24 2009-06-29 주식회사 하이닉스반도체 반도체 장치의 제조방법
JP5344824B2 (ja) * 2008-01-31 2013-11-20 東京エレクトロン株式会社 レジストパターンの形成方法および記録媒体
US8124537B2 (en) * 2008-02-12 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for etching integrated circuit structure
JP4972594B2 (ja) * 2008-03-26 2012-07-11 東京エレクトロン株式会社 エッチング方法及び半導体デバイスの製造方法
JP5607881B2 (ja) * 2008-12-26 2014-10-15 東京エレクトロン株式会社 基板処理方法
JP2010224471A (ja) * 2009-03-25 2010-10-07 Tokyo Electron Ltd マイクロレンズアレイの製造方法およびマイクロレンズアレイ
JP6050944B2 (ja) 2012-04-05 2016-12-21 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマ処理装置
CN103367863B (zh) * 2012-04-09 2015-02-18 中国科学院上海微系统与信息技术研究所 一种集成宽频带天线及其制作方法
JP2014003085A (ja) * 2012-06-15 2014-01-09 Tokyo Electron Ltd プラズマエッチング方法及びプラズマ処理装置
US9105587B2 (en) 2012-11-08 2015-08-11 Micron Technology, Inc. Methods of forming semiconductor structures with sulfur dioxide etch chemistries
US8668835B1 (en) 2013-01-23 2014-03-11 Lam Research Corporation Method of etching self-aligned vias and trenches in a multi-layer film stack
US8906810B2 (en) 2013-05-07 2014-12-09 Lam Research Corporation Pulsed dielectric etch process for in-situ metal hard mask shape control to enable void-free metallization
GB201608926D0 (en) * 2016-05-20 2016-07-06 Spts Technologies Ltd Method for plasma etching a workpiece
US10658194B2 (en) 2016-08-23 2020-05-19 Lam Research Corporation Silicon-based deposition for semiconductor processing
CN108091559B (zh) * 2016-11-23 2020-08-21 北京北方华创微电子装备有限公司 一种蓝宝石衬底的刻蚀方法
US11527414B2 (en) 2020-08-18 2022-12-13 Applied Materials, Inc. Methods for etching structures with oxygen pulsing
US20230274939A1 (en) * 2020-09-03 2023-08-31 Lam Research Corporation Atomic layer etching of a semiconductor, a metal, or a metal oxide with selectivity to a dielectric

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4778563A (en) * 1987-03-26 1988-10-18 Applied Materials, Inc. Materials and methods for etching tungsten polycides using silicide as a mask
US5186788A (en) * 1987-07-23 1993-02-16 Matsushita Electric Industrial Co., Ltd. Fine pattern forming method
JPH02125611A (ja) * 1988-11-04 1990-05-14 Fujitsu Ltd レジストパターンの形成方法
DE68923247T2 (de) * 1988-11-04 1995-10-26 Fujitsu Ltd Verfahren zum Erzeugen eines Fotolackmusters.
US5082524A (en) * 1990-07-30 1992-01-21 Micron Technology, Inc. Addition of silicon tetrabromide to halogenated plasmas as a technique for minimizing photoresist deterioration during the etching of metal layers
JP3210359B2 (ja) * 1991-05-29 2001-09-17 株式会社東芝 ドライエッチング方法
JPH04364718A (ja) * 1991-06-12 1992-12-17 Fujitsu Ltd パターニング方法
JPH0555179A (ja) * 1991-08-27 1993-03-05 Fujitsu Ltd 多層レジストのパターニング方法
US5439780A (en) * 1992-04-29 1995-08-08 At&T Corp. Energy sensitive materials and methods for their use
JP3277652B2 (ja) * 1993-12-13 2002-04-22 ソニー株式会社 ドライエッチング方法
JP3348504B2 (ja) * 1994-02-28 2002-11-20 ソニー株式会社 ドライエッチング方法
JPH08213368A (ja) * 1995-02-08 1996-08-20 Nippon Telegr & Teleph Corp <Ntt> エッチング方法
KR100230981B1 (ko) * 1996-05-08 1999-11-15 김광호 반도체장치 제조공정의 플라즈마 식각 방법
US6849557B1 (en) * 1997-04-30 2005-02-01 Micron Technology, Inc. Undoped silicon dioxide as etch stop for selective etch of doped silicon dioxide
US6127278A (en) * 1997-06-02 2000-10-03 Applied Materials, Inc. Etch process for forming high aspect ratio trenched in silicon
US6379869B1 (en) * 1999-03-31 2002-04-30 Infineon Technologies Ag Method of improving the etch resistance of chemically amplified photoresists by introducing silicon after patterning
US6491835B1 (en) * 1999-12-20 2002-12-10 Applied Materials, Inc. Metal mask etching of silicon
US6403432B1 (en) * 2000-08-15 2002-06-11 Taiwan Semiconductor Manufacturing Company Hardmask for a salicide gate process with trench isolation
JP2002343767A (ja) * 2001-05-14 2002-11-29 Toshiba Corp パターン形成方法
US6720132B2 (en) * 2002-01-08 2004-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Bi-layer photoresist dry development and reactive ion etch method
JP4775834B2 (ja) * 2002-08-05 2011-09-21 東京エレクトロン株式会社 エッチング方法
CN1228820C (zh) * 2002-09-04 2005-11-23 东京毅力科创株式会社 等离子体处理装置以及等离子体处理方法
WO2004086143A2 (en) * 2003-03-21 2004-10-07 Applied Materials, Inc. Multi-step process for etching photomasks

Also Published As

Publication number Publication date
IL180025A (en) 2011-06-30
EP1774542A4 (en) 2008-12-24
JP2008505497A (ja) 2008-02-21
CN1985335A (zh) 2007-06-20
WO2006004693A3 (en) 2006-05-04
TW200612494A (en) 2006-04-16
US7141505B2 (en) 2006-11-28
KR101111924B1 (ko) 2012-02-17
IL180025A0 (en) 2007-05-15
KR20070032961A (ko) 2007-03-23
US20050023242A1 (en) 2005-02-03
JP2013030778A (ja) 2013-02-07
EP1774542A2 (en) 2007-04-18
WO2006004693A2 (en) 2006-01-12
CN1985335B (zh) 2010-05-12

Similar Documents

Publication Publication Date Title
TWI284372B (en) Method for bilayer resist plasma etch
TW538479B (en) Methods and apparatus for selective plasma etch
US7482280B2 (en) Method for forming a lithography pattern
TWI375991B (en) Method for multi-layer resist plasma etch
TWI276166B (en) Pattern forming method
KR101691717B1 (ko) 다중 막층을 갖는 스페이서를 형성하기 위한 에칭 방법
US6461974B1 (en) High temperature tungsten etching process
CN100405551C (zh) 在双掺杂栅应用中改进轮廓控制和提高n/p负载的方法
US7682980B2 (en) Method to improve profile control and N/P loading in dual doped gate applications
JPH0642470B2 (ja) 微細構造デバイスにおけるＳｉエッチング残留物除去方法
TW200823998A (en) Self-aligned contact etch with high sensitivity to nitride shoulder
JP2000340552A (ja) 酸化物及びフォトレジスト層に対して高度の選択性を有する異方性窒化物エッチング法
JP2988455B2 (ja) プラズマエッチング方法
TW413866B (en) Method of etching doped silicon dioxide with selectivity to undoped silicon dioxide with a high density plasma etcher
JP2003273067A (ja) 半導体装置の製造方法
JP2006517743A (ja) プラズマ処理システム内でエッチングしながらフォトレジスト歪みを低減する方法
TW502334B (en) High aspect ratio sub-micron contact etch process in an inductively-coupled plasma processing system
TW200828447A (en) Method for forming metal pattern and method for forming gate electrode in semiconductor device using the same
US20070037100A1 (en) High aspect ratio mask open without hardmask
US20070134869A1 (en) Method for fabricating semiconductor device
TWI332230B (en) A method for selectively etching organosilicate glass with respect to a doped silicon carbide
TW478064B (en) Method of plasma etching a polysilicon layer through a patterned SiO2 layer

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees