TWI270130B - Semiconductor device and method for forming dummy vias - Google Patents
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Description
1270130 九、發明說明: 【發明所屬之技術領域】 本發明係有關於一種積體電路之内連線技術,特別是有關於一種雙鑲 嵌結構及其形成方法。 【先前技術】 以圖案化的半導體材料為基礎的微電子積體電路(IC)係朝向裝置的 每單位體積具有高密度電路元件的方向發展。在運用單嵌入(singleinlay) • 或是雙鑲嵌(dualdamascene)製程的先進ic製造中,内連線材料已被導電 率兩倍於鋁金屬三倍於鎢金屬的銅金屬所取代。傳統先介層洞蝕刻 (via-first)雙鑲欲製程中溝槽圖案化的方法係於介層洞中填入一有機底部 抗反射層(BARC),接著在介層插塞(via piug)上形成一光阻層並進行 溝槽微影程序。就連接至下方金屬的可靠度而言,先介層洞蝕刻雙鑲嵌製 程被視為較理想的做法,但是其存在介層洞鄰近效應(viapr〇ximityeffect) 而造成不同關鍵圖形尺寸(critical dimension,CD)的介層洞。 在半導體製造中,光學微影技術所能獲得的解析度係受限於所熟知的 「鄰近效應」,其造成線寬變化、圖案形狀改變、形成閉合的接觸孔或孔 > 洞、以及形成縮短或圓化的線條圖案。鄰近效應經常引起介層洞在不同的 間距有不同的關鍵圖形尺寸而產生缺陷。舉例而言,在相對較大的介層洞 可觀察到鳥嘴(bird’sbeak)現象,而在相對較小的介層洞可觀察到盲介層 洞(blindvia)之產生。減輕鄰近效應一般最常用的技術便是使用光學鄰近 修正(opticalproximity correction,〇PC),其利用罩幕圖案上所附加的放大 特徵(enlargedfeature),以預期並修正該鄰近效應。然而,光學鄰近修正 技術受限於附加形狀的尺寸。對於介層洞鄰近效應之補償而言,使用光學 鄰近修正技術難以使不同間距的介層洞具有一致的關鍵圖形尺寸(CD)。 因此,對於先介層洞蝕刻雙鑲嵌製程而言,需要一種無需運用光學鄰 0503-A31304TWF/spin 5 1270130 近修正技術而減輕鄰近效應的方法。然而,亦需一種新的方法能夠增加介 層洞圖案化的製程容許度(processwindow)。 【發明内容】 有鑑於此,本發明之目的在於提供一種適用於内連線製程的辅助介層 窗設計,其針對具有不同間距的許多介層洞建立一相似的環境,以降低介 層洞鄰近效應及增加製程容許度。 根據上述之目的,本發明一實施例在於提供一種半導體裝置。一介電
層位於一基底上。一雙鑲嵌結構嵌入於介電層中且填有一導電材料。一輔 助介層窗結構嵌入於介電層中且填有一非導電材料,其中輔助介層窗結構 包括至少二個填有非導電材料的辅助介層窗,且分別鄰近於雙鑲嵌結構的 二侧0 本發明另一實施例在於提供一種形成輔助介層窗的方法。在一半導體 基底上形成-介電層。在介電層中形成至少_第—開口及至少二個第二開 口 ’其中第二開口分別鄰近第—開口之二側。在第_開口及第二開口中填 入-非導電材料。去除-部分圍繞第―開口之介電層及—部分位於第一開 口中的非導電材料,以在第—開口的上部形成一溝槽開口。去除位於第一 開口下部中的非導電材料,以在溝槽開口下方形成—介層開口溝 口及介層開口中填入一導電材料。 苒槽開 為讓本發明之上述目的、特徵和傷 施例,並配合所關式,作詳細朗^⑻更鶴紐’下文特舉較佳實 【實施方式】 本發明係提供一種適用於内連線 不同間距的許多介層峨立—相似的印’丨“ 4 ’其針對具有 製程容許度,因而克服上述習知技術^光==層哺近效應及增加 由先予鄰近修正(opc)技術所造 0503-A31304TWF/spin 6 1270130 成的門題齡此技藝之人士可從輕易了解本實施例係使用於雙鑲後擊 程’較佳為先介制_雙鑲絲程,然㈣可使麟接職製程。、 以下配。所閥式’對本發明實施例作詳細說明,且盡可能於相同或 類似的敘斜,在其對應之圖式中伽相同之標號。在圖式中,為求明綠 及方便起見,對於雜及厚度職實際情科大。本敘述特前重於本發 明之兀件或是裝置之形成方法。此處馳易了_未制繪示丨或是說明 的部件係熟習此技藝之人士所能意會。
明參照第1A及1B圖’第1A崎示出根據本發明實施例之適用於雙 鑲嵌結構之輔助介層窗結構平面示意圖,而第m圖係繪示出沿第认圖中 1B_1B線之剖面示意圖。雙鑲嵌結構1〇包括上方的溝槽部Η及下方的介 層洞部14 ’其嵌人於—金屬層間介電(IMd)層18 (例如,單—介電材料 或是具有中間侧終止層的雙介電材料)且其中填有一導電材⑽(例如, 銅金屬或疋銅合金)。辅助介層窗結構包括至少二個辅助介層窗Μ,其填 ,一非導電材料(例如,旋塗玻璃(spin〇n細,s〇g)、氧化物、聚合物 或先阻),且嵌人於金屬層間介電層18並侧向鄰近於介層洞部Μ。在一實 =例中,輔助介層窗結構具有二個輔助介層窗16,其分別位於介層洞部Μ 円达7在*細例中,輔助介層窗結構具有二個以上的輔助介層窗16, 層洞部14,其中辅助介層窗16可作規則排列(例如,排成線或 盆兩.5疋不酬制。辅助介層窗16可與介層鱗14相隔-適當距離, 1被設計準騎容許。雖然本實施例之圖財,輔齡層窗Μ尺寸大約 一致笛細具有不同尺寸及形狀的伽介層窗16亦具林剌之優點。 制 S2E S係、’^出根據本發明實施例之藉由先介層酿刻雙鑲欲 I程來形成獅介層窗之方法剖面示意圖。 圖幸圖中’提供"'用於内連線製造之半導體基底20,其上具有一 I、日1 士電區22。半導體基底2〇包括—半導體積體電路製造所使用之基 ’且其巾壯方可具有碰電路。此處的「轉縣底」指包括半導體 〇5〇3-A31304TWF/spin 7 1270130 具有料具有蟲晶層树基底、含核人絕緣層的絕緣層上覆 獨的電路元土H是具有補層之基底。此處的「積體電路」指具有許多單 他主動電路,例如電晶體、二極體、電阻、電容、電感或其 被動半導體装置。為了财及方便起見,圖式中省略該積體電路。 銅人二1為—部分的導電路徑。導《 22之材料可包括:銘金屬、 里口金、或是流動的(mobile)導電㈣,但本發明並秘定於此。若有需 對已糾料電區22絲進行平舰處理,例純學機械研磨。也 (^>Γ也在導電區22上沉積—侧終止層24,其可藉由化學氣相沉積 =VD)、電漿輔助化學氣相哺(pEcvD)、物理氣相晴(卿)及 ’所發展出的沉積技術形成之’以作為終止特定細製程之一明確指 ^ _終止層24亦可減少或排除光阻殘渣、改善介電材料的附著性、也 °防止介電層剝離等問題。_終止層24之材料可包括:碳化碎⑽)、 鼠化^氮氧化石夕(Si0N)、氧化石夕或其組合,但本發明並不限定於此。 $參照第2A圖’在侧終止層24上沉積一金屬層間介電(騰)層 =其厚度約在麵至3麵埃⑷的範圍,且可藉由如旋塗法、化學 乳松儿積及未來所發展出的沉積技細彡成之。金屬制介電層Μ之材質包 括二氧切、摻雜碳的二氧切以及介電常數低於4.〇 (即,Μ或以下) 的低介電常數材料。可使用的低介電材料非常多,舉例而言,旋塗式 (SPm-on)無機介電材料、旋塗式錢介騎料、多錄介電材料、有機 聚合物或有機魏璃。可選擇性地在金屬層間介電層18上形成一抗反射 (ARC)層26,以在後續進行微影步驟_提供車交大的製程容 f %可為有機或無機材料(例如娜或Sl〇N)。藉由典型的微影及非 柏性_ (例如,電漿蚀刻或是反應離子餘刻)操作在金屬層間介電層 财形成複數第-介層開口以及第二介層開口说,且該侧操作終止 終止層24。依照第1A圖所示之適用於雙镶嵌結構之輔助介層窗結 構,第-介層開口 15a的位置對應於介層洞部14,而第二介層開口说的 0503-A31304TWF/spin 8 1270130 位置對應於辅助介層窗16。 請參照第2B圖,在第一介層開口 15a及第二介層開口 15b中完全填入 一填充材料17,以將非導電插塞嵌入於金屬層間介電層18中。為了獲得符 合要求的平坦度,可進一步實施一回蝕製程,以平坦化填充材料17與抗反 射層26的表面。非導電插塞係形成於第二介層開口 15b中而作為輔助介層 窗16,同時第一介層開口 15a中的填充材料17將於後續圖案化製程中被除 去。填充材料17可為無機或有機材料,取決於填洞方法。在一實施例中, 在第一介層開口 15a及第二介層開口 15b中填入旋塗玻璃(SOG),如沉 積液態的矽化合物並進行熱處理而將矽化合物轉為氧化矽。在一實施例 中,藉由電漿辅助化學氣相沉積在第一介層開口 15a及第二介層開口 l5b 中填入四乙基矽酸鹽(TEOS)類介電材料。在一實施例中,藉由旋塗法及 標準烘烤處理,在第一介層開口 1Sa及第二介層開口说中填入有機材料。 有機材料包括:有機底部抗反射層(BARC)、正型或負型光阻材料及犧牲 光吸收材料(sacrificial Hght abs〇rbing material,SLAM ) 〇 请參照第2C圖,在抗反射層26上形成具有溝槽開口圖案29的光阻圖 案層28而覆蓋辅助介層窗(填有填充材料17的第二介層開口说)。請參 照第2D圖,藉由微影及蝕刻技術,去除露出的抗反射層%、金屬層間介 電層I8及填充材料Π,以在第—介層開口以上部形成_溝槽開口%。 在蚀刻金屬層間介電層1S期間,會消耗光阻圖案層Μ以及抗反射層%並 降低第一介層開口 15a中填充材料17的高度。 θ 最後,請參照第2Ε圖,可藉由一濕式溶液去除第一介層開口 ^下部 =留下的填充材料17,以在溝槽開口 3G下方形成一介層開口 %。進一步 藉由侧製程去除介層開口 32底部的侧終止層24,而露出下方· 22。結合溝槽開π 30及介層開口 32而構成—雙駭開口 %,轉合填入 一導電材料輯成如第1B圖巾所示之包括溝槽部u及介層_^雙 嵌結構10。在本實施财,可藉由銅金屬_導電材料來形成雙辦 9 0503-A31304TWF/spin 1270130 銅金屬類轉電材料包滅體上純元素确麵、含有無法除去雜質 金屬、及含有其他少量金屬元素的銅合金,例如鈕、銦、錫、鋅、錳、、鉻、 鈦、鍺、鳃、鉑、鎂、鋁或锆。 σ 因此’本發明可於先介層洞侧雙鑲嵌製程中利用輔助介層窗結構減 輕鄰近效應而無需姻光轉近修正(0PC)技術。此輔助介層窗^構可 增加介層洞圖案化之製程容許度。 ° 雖然本發明已以較佳實施例揭露如上,然其並非用以限定本發明,任 何熟習此項技藝者’在不脫離本發明之精神和範_,#可作更動與潤飾, 因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。 0503-A31304TWF/spin 10 1270130 【圖式簡單說明】 第iA圖係繪示出讲姑^ 第1B圖修-山遞發明實施狀辅助介層窗結構平面示意圖。 第2A至2E" 丁^ &第1A圖♦ 1Β_1β線之剖面示意圖。 劍卜:^目鱗4根縣發明實施例之齡先介制_雙镶欲 策末軸輔助介層窗之松剖面示意圖。 【主要元件符號說明】 10〜雙鑲嵌結構; 14〜介層洞部; 15b〜第二介層開口; 17〜填充材料; 20〜半導體基底; 24〜钱刻終止層; 28〜光阻材料層; 30〜溝槽開口; 34〜雙鑲嵌開口; 12〜溝槽部; 15a〜第一介層開口; 16〜辅助接觸窗; 18〜金屬層間介電層; 22〜導電區; 26〜抗反射層; 29〜溝槽開口圖案; 32〜介層開口; 36〜導電材料。 0503-A31304TWF/spin
Claims (1)
1270130 十、申請專利範園·· 1.—種半導體裝置,包括: 一介電層,位於一基底上; :雙鑲嵌結構’嵌入於該介電層中且填有—導電材料;以及 一輔助介層聽構’嵌人於該介縣巾且財 輔助介層窗結構包括至少二個猶該料 ^中該 近於該雙鑲舰構的二側。 _助,丨層…且分別鄰 2·如申請專利範圍第丨項所述之半導體 括二個以上填有該非導電材料的輔助介層窗龙、_助介層窗結構包 3. 如申請專利細第丨機述之轉鮮置;鑲嵌結構。 旋塗玻璃。 、置,其中該辅助介層窗填有一 4. 如申請專概圍韌柄叙铸魏置 有-四乙基矽酸鹽類介電材料。 、中補助,丨層自結構填 5·如申請專利範圍第丨項所述之半導體 有-有機材料。 …、巾該辅助介層窗結構填 6·如申請專利範圍第丨項所述之半導體裝 有-有機底部抗反射材料。 、’,、中_助介層窗結構填 7·如申請專利範圍第1項所述之半導體骏置, 、 有-正型或貞贱阻。 ’、補齡層窗結構填 8·如申請專利範圍第1項所述之半導體裝置,里 有-犧牲光吸收材料(SLAM)。 中該辅助介層窗結構填 9·如申請專利範圍第1項所述之半導體穿 小於4.0。 該介電叙介電常數 10·如申請專利範圍第1項所述之半導體步 -銅金屬或銅合金。 、+ "彡雙鑲嵌結構填有 11·如申請專利範圍第1項所述之半導體奘 ",其中該雙鑲嵌結構包括 0503-A31304TWF/spin 12 1270130 -位於上方的溝槽部及—位於下方的介層,且 近於該位於下方的介層洞部。 μ南助"層窗侧向鄰 12.如申請專利範圍第1項所述之半導體裝置,更包括: 導電區,喊槐介電層1^且與該雙舰 一蝕刻終止層,形成於該介電 連接,以及 層窗與該導電區。 电9一亥導紅之間,以隔開該等辅助介 I3·-種形成辅助介層窗之方法,包括: 在一半導體基底上形成一介電層; 在層中形成至少一第一開口及至少二個口 二開口分別鄰近該第一開口之二側; /、14弟 在該第-開口及該等第二開口中填入一非導電材料; 非導電材料,以在該第—開叫上部形成—溝卿σ; I 成-ρ轉導麵,咖溝槽開口下方形 在該溝槽開Π及該介層開σ中填人—導電材料。 Η.如申請專利範圍第13項所述之形助 第-開Π及該等第二開Π之㈣㈣Μ射填入該 料。 非¥電材料包括域塗法所形成之氧化物材 ★ 15.如”專利範_ 13項所述之形成辅助介層窗之方法,1亥 弟-開口及該等第二開口之料騎料包括由電相積^ 成之四乙基石夕酸鹽類介電材料。 相儿積所形 16.如申請專利範圍第丨3項所述之形成輔助介層窗之 電材料包括域塗及烘烤製麵形成之有機材料。 Β ”專·圍第13項所述之形成辅助介層窗之方法,印 電材料包括-有機底部抗反射材料、—正型光阻、—負型光崎—犧牲光 0503-A31304TWF/spin 13 1270130 吸收材料 18.如申請專利範圍第13項所述 電 層之介電常數小於4.0。 '成輔助介層窗之方法,其中該介 19·如申請專利細第13項所 ” 材料包括銅金屬或是銅合金。 補助"曰南之方法,其中該導電 20.如申請專利棚第13項所述之形_助介職之麵,更包括. 在形成該介電層之前,於該半導體基底上形成一導電區; 在形成該介電層之前’於該導電區上形成—侧終止層;以及 在去除位於該第一開口下部中的該非導電材料之後,去除一部分的該 蝕刻終止層,以露出一部分的該導電區,而使其與該導電材料電性連接。 0503-A31304TWF/spin 14
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/087,863 US7545045B2 (en) | 2005-03-24 | 2005-03-24 | Dummy via for reducing proximity effect and method of using the same |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200634916A TW200634916A (en) | 2006-10-01 |
TWI270130B true TWI270130B (en) | 2007-01-01 |
Family
ID=37015726
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW094143150A TWI270130B (en) | 2005-03-24 | 2005-12-07 | Semiconductor device and method for forming dummy vias |
Country Status (3)
Country | Link |
---|---|
US (1) | US7545045B2 (zh) |
CN (1) | CN100373612C (zh) |
TW (1) | TWI270130B (zh) |
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-
2005
- 2005-03-24 US US11/087,863 patent/US7545045B2/en active Active
- 2005-12-07 TW TW094143150A patent/TWI270130B/zh active
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2006
- 2006-01-26 CN CNB2006100023526A patent/CN100373612C/zh active Active
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Publication number | Publication date |
---|---|
CN100373612C (zh) | 2008-03-05 |
CN1838408A (zh) | 2006-09-27 |
US20060214298A1 (en) | 2006-09-28 |
TW200634916A (en) | 2006-10-01 |
US7545045B2 (en) | 2009-06-09 |
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