TWI250293B - Method and apparatus for optimized parallel testing and access of electronic circuits - Google Patents
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Description
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玖、發明說明 (發明說明應敘明:發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 技術領域 本發明一般相關於積體電路、印刷電路板及系統中掃杧 式測試,尤其相關於用以在一系統中接達多個此類電予+ 路,及用以最佳化並聯地測試多個此類電子電路的方法2 裝置。 ' 先前技術 \ u从谓II 1;路(1C))及系么 例如用以偵測及診斷缺陷 " 妖丨句及用以除錯之印刷電路 (P C B )及晶片上系統(s 〇 c ))期鬥 m + 月間使用以掃描為準的測試 因在操作的一測試模式期間, ^ 以开,忐 忘万丨我广, 將私路的狀態元件加以配 以形成一序列移位(即掃描)暫 描鏈),此測試方法通稱為掃插。常稱為掃描路徑或 料序列地移位進(掃描進)及移—掃插測試通常關係到 元(UUT)的掃描路徑,作 位出(掃描出)一待測試 •尸,把力π數 、口 ,並響應該測試刺激而捕捉數位羅\邏輯值作為測試刺 常態上與期待掃描出的資料相》邏輯值的方式。此等響 失敗通常表示υυτ中偵測到缺目=較,而資料比較期間任 ,掃描測試模式提供υυτ中所包,因此對一數位電路而 的完全可控制性及可觀察性。I括組合邏輯的輸入及輸 提供全面減低成本的高品 、大大地簡化測試問題, 提供序列掃描接達能藉由::實卿 制電路狀態的方今 耳體探測而提供觀察/ 万式,而達到為 υ υ τ ,如益掃h H. 、 及除錯的目的"透才 …卸撝,則電路的内部# °即點將只可經由υυτ (2) 1250293 實體議達,幻青形中電4的任何測試及除錯將需要施 加複雜的操作順序’以提供内部狀態的控制/觀寧。亦可 使用具掃描的-而接達其他連接至該υυτ的電路,例如 内嵌在該UUT内的作為内嵌式記憶體的電路,及在外部連 接至該υ υ Τ的主記憶體或其他雷夂、 升他私路。常使用此方法接達外 部記憶體,以達到使用纟内容執行程式的目的,例如從連 接至快問記憶體的- 1C的邊界掃描路徑使用快閃記憶體 執行程式。 通常根據IEEE Η49」標準測試接達埠及邊界掃描架構 規格(在此以引用方式併入本文,以供參考)而執行掃描接 達。發展此標準主要用以解決pc B測試的問題,IEEE 1 1 49 · 1標準利用一邊界掃描路徑,以有助於接達至pcB上 所安裝裝置的I/O接腳。此外,亦可使用IEEE 11491標準 接達一 ic内的掃描路徑,以有助於IC、PCB及系統的測試 、除錯及I統内配置。 圖1說明習用的IEEE 11 49.1邊界掃描架構100,如圖以斤 示,與IEEE 11 49.1邊界掃描架構100相容的一 1(:具有四個 外加零件接腳,其稱為測試時脈(TCK)、測試模式選取 (T M S)、測試資料輸入(τ DI)及測試資料輸出(τ D Ο),(及 視需要可有測試重設(TRSTN)),此等專用測試接腳通稱 為測試接達埠(TAP)。此外,IEEE 1149.1相容1C實作三個 掃描暫存器,一個指令暫存器(IR)1()2及兩個標準資料暫 存器(DR),稱為旁路暫存器104及邊界掃描暫存器 (BSR) 1〇6。圖1亦說明一使用者dr 108,其中IEEE 1149.1 1250293 M&mmm 標準容許設計者加以實作以支援架構i⑽中額外的叫气及 除錯功能’如内部掃描路徑及内建自我測試(BIS”等 在IEEE 1149.丨標準中,五個TAp接腳具有以下功能. 皿係一輸入信號’其用以將個別IC零㈣或多個匕正經 由TAP接達的IC零件間,不同測試動作的執行同步化, TCK係一週期性的時脈信號’其通常以一定頻率自由移動 ’惟可依應用而將TCK開始或停止,&改變其頻率大部分 的測試動作發生在TCK脈衝的上升邊緣,但某些動作只發 生在T C K的下降邊緣。 Λ TMS係一輸入接腳,其用以控制一 ΤΑρ控制器ιι〇的内 部狀態(見圖1) , TAP控制器i 10係一 16狀態有限狀態機器 (FSM),其在架構1〇〇内提供一用於接達功能的標準ieee 1149.1協定。只在特定TAP控制器狀態中允許(並可執行) 某些由IEEE 1149.1標準界定的動作,TMS值在TCK的上升 邊緣取樣。__ TRSTN係一輸入信號,其提供丁Ap控制器丨丨〇的非同步 重設’其將T A P控制器1 1 〇帶進測試邏輯重設狀態,以容 許1C零件執行其任務功能,不管TCK及TMS輸入的狀態, 只要TRSTN在0的邏輯值’目標tap控制器即進入並留在 測試邏輯重設狀態。由於藉由至少在5個T C K週期將T M S 設定成邏輯1值,亦可重設TAP控制器1 1 〇,已將TRSTN界 定為可視需要加以選擇的輸入信號。 T DI係一輸入信號,其提供序列掃描進資料至裝置,τ D I 從另一裝置的T D Ο或從一外部測試資源(如一掃描控制器 1250293
(4) 或自動測試設備(ATE))接收測試資料,tdi上信號的邏輯 值在TCK的上升邊緣取樣。 TDO係來自裝置的序列掃描出,當致能裝置掃描資料時 ,其TDO即傳送測試資料至另一裝置的td〇,或傳回該測 4裝置,在TDO輸出的掃描出值隨TeK的下降邊緣變化。 IEEE 11 49.1標準有助於將多個零件的TAp埠連接一起 以开y成一 IE E E 1 1 4 9.1匯泥排,其容許以一共用τ a p協定 接達所連接的電路,這通常藉由連接在菊花鏈形式中個別 裝置的序列資料端子(TDI及TDO)而達成,俾便沿該環形 由先前裝置的TDO輸出連接至該環形中次一裝置的TDI輸 入。之後,.藉由連接共用裝置的所有個別TMS、TCK(及 具選擇性的TRSTN)信號,而形成一整體tap匯流排。 圖2中描繪IEEE 1 149· 1匯流排的一典型菊鏈式配置2〇〇 ’如圖2所示,使用一第一裝置2〇2.1(UUTl)上的丁DI輸入 及一最後裝置202.n(UUTn)上的TDO輸出,分別作為該匯 流排的序列資料輸入及序列資料輸出。由於提供如圖2所 不的匯流排配置200,測試裝置可連接至匯流排的TDI、 TDO、TMS、TCK 及 TRSTN,並使用 IEEE 1149.1 TAP 協定 而與裝置202·1 -202·η連通。 可在一單一 PCB上使用圖2的菊鏈式配置200,惟在TAP 匯流排橫過系統背板上的多個PCB而延伸時,常使用不同 的方法,此情形中,因任何板未插入時將使掃描鏈斷開, 因此沿該背板實作圖2的菊鏈式TDI/TDO配置200可能不 切實際。此外,當添加或移除不同類形板時,亦可改變整 1250293 (5)
體配置(例如掃描鏈的總長度),而令測試裝置難以連通個 別板,俾可適當地識別及測試此等板。因此橫過一系統背 板實作單一序列鏈的複雜性,已導致IEEE 1 1 49· 1 TAP匯 流排配置的發展及使用通稱作多重下降匯流排架構。 如圖3所示,可使用1 1 49.1 TAP匯流排的一習用多重下 降配置3 0 0,以橫過一背板提供一單一 TAP匯流排,以容 許各板302.1 -3 02.n連接至匯流排上的同組接線(即並聯地 )。因TCK、TMS、TDI及具選擇性的TRSTN皆為輸入信號 ,它們可直接橫過系統背板連接至個別板3 02.1 -3 02.il的 各TAP。惟所關切的係防止由於連接多個TDO輸出至多重 下降匯流排的單一 TDO接線而形成的信號撞擊,此可能發 生係因IE E E 1 1 4 9 · 1標準要求只在序列資料正移位出/入 TAP的TDI-TDO接腳時才許驅動出TDO輸出,此由TAP控 制器1 1 0的内部狀態加以控制(見圖1 ),俾使只在TAP F SM 的移位-IR或移位-DR狀態.期間致能序列移位,其他時間 則藉由強迫T D Ο輸出呈不活動或高阻抗狀態而使它失能。 惟使用多重下降配置3 00時,所有TAp控制器接收同組 輸入信號,而因此互相以時脈步驟操作,意即所有TAp控 制器的FSM皆在相同狀態,俾便(除非對該架構作出某些 改變)致能來自任何TAP控制器的TD〇輸出(例如在移位 -DR期間)時,亦致能來自其他所有TAp控制器的td〇輸出 。此外,所有TAP控制器以時脈步驟操作並接收相同輸入 資料值(即從共用匯流排TDD,在架構中無特殊考量,則 難以在不同板3〇2·1-3〇2·η上執行不同的測試動作。 1250293
(6) 控制IEEE 1 149.1匯流排的多重下降配置3〇〇常需使用 TAP控制器的一習用版本及一特殊協定而與其連通,此外 ,該TAP控制器及協定通常與各裝置或作為多重下降匯流 排的介面的板併用,多重下降配置3〇〇必須具備在匯流流 上將TAP控制為足址的能力,致使單一 TAp控制器只在被 獨特選取後才驅動其TDO輸出,TAp控制器未被選取時仍 接收TDI輸入並以時脈步驟操作,但未致能其TD〇輸出以 驅動成多重下降匯流排。 目前對平行測試或配置可程式化電路的解決方案,包括 使用UUT的「成群接達」或Γ掃描乘法器」配置,圖4中 π出使用IEEE 1149.1匯流排的一習用成群接達掃描乘法 器配置400,依此配置,當各別將來自各υυτ 4〇2」·4〇2 n 的掃描輸出(即TDO)連接至一多工控制器4〇8時,至υυτ 402.1 -4 02.11 的輸入(即丁01、丁%8、丁(:1^及丁1^丁>〇並聯地 形成匯流排。因此匯流排上的各υυτ 4〇21_4〇211通常需 要一專屬TDO線,對要求高階平行測試的應用而言,將需 要許多TDO信號從UUT 402· 1-4〇2 η連接回該多工控制器 408。因此,例如想要在此配置4〇〇中連接一百個υυΤ,即 需有一百條分開的TDO線(每一 UUT—條)定路線回一 TD〇 選取電路406。多工控制器408的目的,如圖4所示係為容 許與只具有4或5標準TAP控制器接腳的通用IEEe 1149.1 控制器4 0 4有一簡單介面。 依成群接達掃描多工配置4 0 0的方法,j E E E丨丨4 9 ·丨控制 器404對所有UUT 402 · 1 - 402 .η以並聯地提供TAp協定,因 -11 - ⑺ 1250293 此所有UUT 402. l-402.il並接收相同TAP指令及測試資料 。此外,如圖4所示,多工控制器4 〇 8只能從u u T中之一選 取一單一 TDO輸入連接回IEEE 1149.1控制器404,因此成 群接達掃描多工配置4 0 0可將匯流排上共用τ D I的掃描進 測試資料以並聯地傳送至所有的UUT 402· 1 -402.Π,但一 次只從一 UUT接收TDO上的掃描出測試資料。此方法可減 7將夕個裝置程式化所需的時間,惟無法加快從個別Uut 的TDO輸出檢查掃描出測試資料所需的操作,因此例如, 在UUT上驗證快閃記憶體的已程式化内容將需要個別地 讀回及檢查各快閃記憶體的内容,即—次-個,需要投票 及檢查狀況的任何並侦接彳七、 /、 篆作亦承受類似的懲罰。為測試目 的,對掃描出的各位云六々Τττ 兀在各UUT檢查TDO掃描出,因此在 UUT的序列測試上,此古 万去顯然不利,因此習用成群接達 知描乘法為配置4 〇 〇對平片、丨 τ十仃測試而言並非最適解決方案。 由工程師所使用的
^ 4设計(DFT)技術(包括IEEE 1149.1邊界掃描、内部掃 从、你斗 评%及内建式自我測試(BIST)的實 作)已顯耆增加為益形複
6 隹的1C、PCB及系統。此增加DFT 的使用已成為高品質 pn m ^ '、要條件’並減少市場化的時 間,惟因電予電路在複雜性 挑戰,並在高科技電子系^持~成長,測試亦持續成為 類。俏#批呌 ^、、死的设計及製造上成為主要的瓶 碩。促使,又叶複雜性増加, 以處理的科技例子,勺括因而在測試及除錯期間必須加 、類比/混合信號應二,二入式主記憶體、歲入式記憶體 及非播菸从、 可%式化邏輯(如CPLD及FPGA) 及非揮發性記憶體(如 I己憶體)的系統内配置(I s c )。 -12- 1250293 _, (8) 、’ ^ΙΒΜΙΜΙΗΒΗΜΙΜΜΗΜββΜΜΜΙ 此外,除了市場競爭持續劇烈外,此類產品市場需求的成 長持續使電子系統製造商形成壓力而須減少成本,並改良 上市銷售的時間。因此,需要能兼顧減少成本,並將測試 、除錯及複雜I C、P C Β及系統配置所需時間減至最小的新 方法論。 發明内容 根據本發明,提供一平行測試架構(ΡΤΑ),其有助於同 步接達多個電子電路(即並聯地),用以達到最佳化測試及 /或除錯,或用以配置可程式化電路。一實例中,該ΡΤΑ 包括一平行測試匯流排(ΡΤΒ)、連接至該ΡΤΒ的一測試控 制器,及連接至該ΡΤΒ的複數個可定址ΡΤΒ控制器,其中 各可定址ΡΤΒ控制器可耦合至待接達的個別電子電路。本 揭示實例中,將測試控制器配置成將至少一控制信號透過 ΡΤΒ傳送至個別可定址ΡΤΒ控制器,以藉由個別可定址 ΡΤΒ控制器初始化電子電路的平行掃描接達,其中電子電 路可耦合至個別可定址Ρ Τ Β控制器。此外,將各可定址Ρ Τ Β 控制器配置成使用一掃描協定,以根據測試控制器透過 ΡΤΒ所傳送的至少一控制信號而接達可耦合至個別可定 址ΡΤΒ控制器的個別電子電路,並響應接達個別電子電路 而透過ΡΤΒ將最終掃描資料傳送至第一控制器。 電子電路可包括任何電路,其包括在矽晶圓上製造的1C 晶粒、封裝1C、PCB,或系統内的電路。ΡΤΑ能並聯地接 達所有此類電子電路以容許測試裝置並聯地測試或程式 化任何數目的同類型電路。 -13 - 1250293 (9) 本揭示平行測試架構結合電子電路的測試及可程式化 邏輯裝置及記憶體的配置而減少成本,當藉由如個人電腦 (PC)或以Unix為基礎的工作站等低成本系統以取代全功 能ATE,即可實作需控制該pTA的測試裝置時,以此pta 可大大地減少自動測試設備(ATE)的成本。此外,因本PTA 可並聯地測試或程式化多個電路,藉此將測試及程式化時 間減至最小,亦可減少成本,本PTA亦透過傳統ATE提供 輕省的可縮放性,通常ATE受限於測試單一 UUT,或只平 行測試少數裝置。此外由於傳統ATE花費太多成本在添加 資源(如測試器通道及向量記憶體),或利用額外的ATE以 提供增加多個電路的平行測試,其可縮放性常不切實際。 將本PTA加以配置以提供多個UUT的真正平行測試,能 同步測試或驗證多個UUT(即並聯地),而非一次一個。以 本P T A,透過序歹ij測試的湏J試時間在湏ij試時間中的加速等 於所平行連接並測試的UUT數目。本ΡΤΑ解決習用測試架 構的許多問題,如各UUT需分開的TDO線等問題,這可使 ΡΤΑ切實際地實作並用於多種應用。例如,本ρτΑ可分別 從裝置或UUT實作,或與UUT—起實作,作為一最後系統 配置的一部分,例如在晶圓探測的晶片測試情形中,可將 本Ρ Τ Α實作為一部分測試器或探測介面卡。此外,可在插 入系統背板的各P C Β上實作本P T A,亦可在一 I C内實作本 PTA,例如用以提供平行測試,其中一 s〇C内UUT為内嵌 式主記憶體。 本PTA利用一增強測試控制器及協定,用以連通UUT, -14· (10) 1250293
測試控制器本身可由外部連接至υυτ,或可為—^測試控 制器其内欺在含UUT的系統中(如PCB板上的主控裝置) 、’或内嵌在系統中的一1C中(如主控主記憶體)。外部的測 4 k制器可為一通用電腦或具適當應用軟體的p c。 、本揭示平行測試架構對電子電路的平行測試及/或可程 式化電路的配置提供低成本的最適解決方案,其可以適合 應用用途的多插古式眘 夕種万式Μ作,此外,本PTA支援任何數目的
用於UUT測試(如邊界掃描、内部掃描及BIST)的DFT方法。 由本發明以下的詳細說明,將使本發明其他的特徵、功 能及概念明朗化。 貫施方式 以引用方式將20(H年7月5日提出申請的美國臨時專利 申請案第60/3 03,052號併入本文,以供參考。 圖5根據本發明示出一平行測試架構5 〇 〇的說明實例,在 本說明實例中,將一測試控制器5〇2連接至一平行測試匯 流排(PTB)504,測試控制器5〇2例如可為一分開的外部測 試控制器,或一内嵌式主控制器(例如内嵌在包括待測試 單元(111;丁)506.1 -506.11的系統中),將測試控制器5〇2配置 成使用P T A 5 0 0的協定(以下將加以說明)透過ρ τ b 5 〇 4連 通。在此說明實例中,經由個別可定址PTB控制器電路 508·1-508·η將 UUT 506·1-506·η連接至 PTB 504,此外 pta 5 00可已由1至11個1;1;丁連接至1>丁;6 504,之後可平行接達任 何合適數目的類似UUT,用於測試及/或除錯目的,或用 於可程式化電路的配置’或者可分別接達個別的UUT。 -15- 1250293 Μ丨 ⑼ 例如,測試控制器502可包括一通用電腦或pC,其包括 至少一記憶體,如用以儲存資料的唯讀記憶體(R〇M)及隨 機存取記憶體(RAM)、操作系統,及用以測試、除錯或將 UUT 5 06.1 -5 06 ·η可程式化配置的應用軟體模組;及至少 一處理器,其用以經由ΡΤΒ 5 04控制個別的ρτβ控制器電 路5 0 8 · 1 - 5 0 8 . η,並執行電子電路測試/除錯/配置應用。 ΡΤΒ 5 04有助於經由個別的可定址ρτβ控制器電路 508·1-508·η ’在測試控制器502與UUT 506·1-506·η之間連 通。應注意Ρ Τ Β控制器可以多種方式實作,例如可將ρ 丁 β 控制器實作為一單一裝置(即與UUT 5 06 .1 -5 06 ·η及測試 控制器5 0 2分開),或者可將Ρ Τ Β控制器實作為多個分開的 裝置(如安裝在一 PCB上或内嵌成部分UUT)。 在說明實例中,各Ρ Τ Β控制器5 0 8 · 1 - 5 0 8 · η管理與個別 UUT506.1-506.n的局部連通,在ΡΤΒ控制器與連接至ΡΤΒ 控制器的UUT之間用於局部連通的協定為標準IEEE 1 1 49 · 1協定,因此可將一 PTA系統加以配置及實作,俾便 現有的UUT可直接作為PTB控制器的標準IEEE 1 149.1介 面的介面。 以下段落中將更詳細說明PTB 504、PTB控制器 5 0 8·1 -50 8·η,及PTA協定及操作。 平行測丨試匯流排(ΡΤΒ)_
圖6說明連接至ΡΤΒ 5 04的典型平行測試匯流排(ΡΤΒ)控 制器5 0 8 (見圖5),在說明實例中,ΡΤΒ 504包括一延伸的 多重下降TAP匯流排,如圖6所示,ΡΤΒ 504具有標準IEEE (12) !25〇293 l49.lk 號,TCK、TMS、TDI、TDO 及 TRSTN,此外 ΡΤΒ 5〇4尚包括期待輸入資料(EDI)及罩幕輸入資料(mdi)信號。 提供EDI及“:^信號以使PTA 5〇〇能並聯地檢查及驗證 斤有U U T 5 0 6 · 1 - 5 0 6 . η的掃描出資料,因此測試控制器5 〇 2 及ΡΤΑ協定皆操作以在ρτΒ 504的EDI信號上提供期待的 掃描出資料,其可後續與來自υυτ 5〇6·1·5〇6·η的實際 丁 D 〇資料比較。 此外’將測試控制器502配置成為ΡΤΒ 504的MDI信號上 的期待TD〇資料提供一罩幕,致使掃描出資料的檢查期間 UUT 506·1-506·η界定為Χ(即未定或未知邏輯值)的任何 期待TDO資料可受到罩幕或忽略。因此ρτΑ 5〇〇中的EDI 及MDI信號可局部完成υυτ的TDO資料的檢查,即藉由各 個別ΡΤΒ控制器5 0 8.^508^,而非藉由測試控制器5〇2。 PTA 5 00提供並聯地測試多個UUT的最適方式,為利用 PTB 5 04的1重下降匯流排配置的結果。由於將TDO並聯 地連接至PTB控制器508.1-508·η,PTA 500利用多重下降 PTB 5 04而無需各UUT具有分開的TDO線,在與UUT 5 0 6 · 1 · 5 0 6 · η的連接中,此免除可觀數目的接線,此外, 在ΡΤΒ 504中將EDI及MDI信號包含在内,容許掃描出資料 可有分散式的檢查方法,可在其中同步測試所有的UUT 506·1-506·γι〇 雖然TDO係以平行匯流排傳送,但如必要PTB 504亦支 援至單一選取的UUT的連通,並能接收從所選取UUT傳回 的實際TDO資料,因此,例如可使用測試控制器5 02執行 -17- (13) 1250293
所選取UUT的除錯或修復。此外,可根據特定的測試應用 而凋整並最佳化PTB 504的實作,例如在晶圓探測的情形 中,可在一 ATE内實作PTB 504,即與待平行測試的晶粒 分開;或者在最後系統配置中與UUT 5 06.1 - 5 06.η—起實 作例如與系統令板一起實作。應注意可將包括ρ τ Β 5 0 4 的P T A 5 0 0配置成支援或使用其他掃描協定及/或方法,而 代替上述的IEEE 1149.1掃描方法。 址PTB控制器 圖ό說明典型的P T B控制器5 0 8,如圖6所示,ρ τ B控制器 508包括一可足址丁 a Ρ鏈結器(AT L)602,其提供在ρτΒ 504 上將P T B控制器5 0 8 · 1 - 5 0 8 · η加以定址及選取,及控制至 UUT 506·1-506.η的掃描接達(見圖5)。應注意可在多重下 降掃描匯流排應用中,使用ATL電路602作為獨立的實作 即與Ρ Τ Β控制器5 0 8分開,其中未要求平行測試能力。 在說明貫例中,每一 U U Τ有一 AT L 602連接至ρτβ 504,因 此可將多個PTB控制為508·1-508·η連接至ρ丁β 504,在PTB 制為5 0 8 · 1 - 5 0 8 · η中的個別A T L並可各依次形成至單一 UUT及至PTB504的介面。PTB控制器電路508尚包括一罩 幕及比較電路604、一數位I/O電路606、一 ρτβ自動開始 電路608’及一可程式化I/O電壓電路61〇,以下將說明ρτβ 控制器5 0 8的各功能區塊。 可定址TAP鏈結器 如圖6所示’ AT L 602經由標準的IEEE 1149.1信號TCK 、TMS、TDI、TDO及TRSTN連接至PTB 504,由測試控制 -18- 1250293 (14)
器5 02使用至多重下降PTB匯流排504的此連接,以連通 八丁1^ 602及其他包括在?丁2控制器5 0 8中使用?丁八協定的電 路 604、606、608 及 610。此外 ’ ATL 602 與一個別 UUT( 未示)以介面連接,並連接至PTB控制器的其他電路604、 606 > 608 及 6 1 0 °
在UUT側,ATL 6 02與該UUT的一 TAP匯流排以介面連 接,ATL 將信號 TDO — UUT、TMS_UUT、TCK —UUT 及 TRSTN —UUT輸出至該UUT。這些信號連接至該UUT的對 應TAP輸入(例如TDO —UUT輸出連接至該UUT的TDI輸入) ,此外ATL 602具有一 TDI_UUT輸入信號,其連接至該UUT 的TD Ο輸出。在P TA 5 0 0中(見圖5 ),測試控制器5 0 2利用 此ATL介面連接至該UUT的TAP,以在UUT 506.1-506·!!與
ΡΤΒ 504 的 ΡΤΒ控制器 5 0 8.1 -5 08·η之間管理 IEEE 1149.1 協 定。ATL· 602根據PTA協定及是否正並聯地接達UUT
5 06.1 -506.卫或連接至八丁1^ 602的一特定1;1;丁正自行接達( 例如檢查卩丁6 504上的一特定1;1;丁的丁〇〇.資料),而控制 UUT TAP。在說明實例中,ATL 602亦以介面連接至罩幕 及比較電路604、數位I/O電路606、PTB自動開始電路608 ,及可程式化I/O電壓電路610。 如以下所述,ATL 602提供多個用以將UUT加以定址及 選取的功能。 將U U T加以定址及選取 如圖6所示,ATL 602在八1^一八0011[11:〇]匯流排及在 UUT_ID[n:0]匯流排上接收輸入,這些輸入能使測試控制 -19- 1250293 (15) Γ«ΜΜ« 器5 02 (見圖5)將經由ΡΤΒ 504連接至個別ΡΤΒ控制器 508.1-508.η 的 UUT 506·1·506·η加以定址及選取。 在說明實例中,所有連接至ΡΤΒ 5 04的ΡΤΒ控制器 5 08·1 -5 0 8·η實作一 n+i位元 ATL位址,其在 ATL —ADDR[n:0]線上輸入至ATL 6 0 2。將ATL位址加以配 置,俾便可指定一獨特位址至PTB 5 04上的各PTB控制器 5 0 8· 1 -5 0 8 ·η,此位址能使測試控制器502在多重下降PTB 5 04上將ΡΤΒ控制器5 08.1 -508·η中的一個加以獨特地定址 及選取。例如,如將一 ΡΤΒ配置成支援高達16個UUT,則 至少將實作一 4位元ATL位址,俾便有ATL —ADDR[3:0]輸 入以提供高達1 6個獨特的ATL位址。 使用 UUT ID(其在 UU丁一ID[n:0]輸入至 ATL 602),為 PTA 500中連接至個別PTB控制器5 0 8.1 -5 0 8.η的UUT 5 06.1 -5 06 · η將UUT識別資料提供至測試控制器502。在說 明實例中,UUT ID提供UUT類型,及視需要而提供UUT 版本、UUT製造商,及/或其他用以識別該UUT的資料。 如果一 PTA實作係所有UUT皆屬相同類型及版本,則可不 用輸入UUT_ID[n:0]至ATL 602,此情形中,可不用這些 輸入而配置ATL 602,或可將UUTJD[n:0]線限制至某些 預定或預設邏輯值。在相同PTA實作多類型(或版本)UUT 時,將UUT ID加以配置,俾便所支援的所有UUT類型皆 可具有一獨特的指定,UUT ID能使測試控制器5 02同步將 相同類型、版本等UUT加以定址及選取,即成一群組。 如上述,ATL位址及UUT ID依測試控制器5 0 2所使用的 -20- 1250293 (16)
定址模式,而能將至少一 U U T加以定址及選取,在說明實 例中,ATL 602支援以下的定址模式: ATL位址模式一此定址模式依照其ATL位址值而獨特地 選取UUT,此模式中,將所有ATL位址皆獨特地指定至一 ΡΤΒ控制器時,只可選取單一 UUT,可能使此模式中選取 的ΡΤΒ控制器將其TDO驅動出而達至ΡΤΒ。 UUT型模式一此模式根據如UUT ID所提供的UUT類型 等將UUT定址,UUT型模式容許傳播至所有相同類型、版 本,及/或製造商的UUT,此模式中無法使PTB控制器能在 PTB驅動其TDO(即其TOD係三狀態(tri-stated))。 群組位址模式一此為可程式化定址模式,其中測試控制 器指定一群組位址至各P T B控制器,可以相同群組位址將 多個PTB控制器加以程式化,結果使用該群組位址模式, 測試控制器可與成組的至少二UUT連通,令依據UUT的某 些特性(如色硬體版本或可包括的任何零件/功能)而傳播 至所有UUT或傳播至一選取群組UUT成為可能,此模式中 未能使PTB控制器在PTB驅動其TDO(即其TOD係三狀態 (tri-stated))。 別名位址模式一此為類似群組位址模式的可程式化定 址模式,惟別名模式亦容許單一 PTB控制器的獨特定址, 此情形中(即指定一獨特別名至單一 U U T時),可使ρ τ b控 制器能在PTB驅動其TDO。 因此’ AT L位址模式致能單一 U U T的選取,容許u U T的 T D Ο能驅動至ρ τ B,而後續由測試控制器接收掃描出資料 1250293 (17) 。此模式可用以測試及配置個別的υυτ,及用以在控制所 有其他UUT忽略TDI資料時,僅僅提供該資料至所選取的 UUT。藉此,可使用ATL位址模式除錯、診斷及修復,其 中必須只傳送資料至一 UUT,或以測試控制器檢查來自 U U Τ的實際T D Ο輸出資料。類型及群組模式容許傳播至多 板,並可用於以ΡΤΑ 5 00平行配置及測試,此外別名容許 指定一獨特別名位址,其情形中可使ΡΤΒ控制器能驅動 ΡΤΒ的TDO,指定一獨特別名位址容許一組向量用以程式 化配置或測試一將與ATL位址無關的UUT。ATL 602的此 特徵有助於在Ρ ΤΑ 5 0 0的多重下降測試匯流排實作中測試 向量的再使用。 ΡΤΒ自動開始 如圖6所示,ATL 602以介面連接至ΡΤΒ自動開始電路 60 8,其配置成在ΡΤΒ 5 04的START信號上將信號傳回至測 試控制器502(見圖5),其中出現待測試的所有UUT 5 0 6 · 1 - 5 0 6 · η,測試控制器5 0 2並可將測試順序初始化。此 自動開始能力使ΡΤΑ 5 00能不用操作者介入而在製造環境 中自動將測試初始化。 在說明實例中,Ρ Τ Β自動開始電路6 0 8從U U Τ接收一 UUT —PRESENT信號,當一 UUT連接至ΡΤΒ控讳J器5 0 8時, 即將UU丁一 PRESENT信號輸入PTB自動開始電路608並聲 明其存在,UUT一PRESENT的聲明向ΡΓΒ自動開始電路608 表示,此UUT連接至ATL 602的UUT匯流排並預備好待接 達。一旦所有待測試的UUT 5 0 6.1 - 5 0 6 · η皆連接至其相關 -22- 1250293
(18) 聯PTB控制器5 0 8.l- 5 0 8.il,即在ΡΤΒ 504聲明START信號 並由測試控制器5 0 2接收此信號。 ATL 602以介面連接至PTB自動開始電路60 8,俾便依是 否期待此P T B控制器5 0 8的U U T出現,而使自動開始能力 致能或失能。在PTA系統中未構成所有的UUT 506.1-506.η 時(見圖5 ),使用者(例如在測試控制器5 〇 2上執行的操作 人員或程式)可能表示U U Τ並未經由測試控制器5 〇 2而出 現,之後ATL 602即知道要使任何錯誤檢查及此特定υυτ 的ΡΤΒ自動開始笔路608失能。如果已使一已知ρτβ自動開 始電路608失能,使用者並連接一 UUT,則ΡΤΒ自動開始 龟路6 0 8感測到此情況並設定一警告狀態位元,其可經由 ATL 6〇2的介面讀取。 資料罩墓及比較 如圖6所示,罩幕及比較電路604連接至ρτβ 504並以介 面連接至AT L 602,罩幕及比較電路604從ΡΤΒ 504接收 EDI及MDI信號,及從ATL 602接收實際資料輸入(八〇1)信 號,並使用這些信號檢查及驗證來自UUT及/或數位1/0電 路606的掃描資料。在ρτβ 5 04的EDI信號上接收到期待的 掃描資料,並比較來自UUT的實際掃描資料,其係選取該 UUT時,在來自ATL 602的ADI信號上所接收到。未選取 PTB控制器508時,罩幕及比較電路604即自動失能,掃描 操作期間,不管如何經由ATL 602配置掃描路徑,atl 602 皆在ADI輸入如IR掃描資料、tdj — uu丁資料,及/或來自 數位1/0電路606的掃描出資料。當EDI及ADI序列地移位 -23- 1250293
進入罩幕及比較電路604時,它們係一位元一位元地比較 ’如獨特地選取PTB控制器5 08,則其亦輸出此TDO資料 至PTB 5 04。依照期待及實際資料位元是否比較或無法比 較’各比較位元的結果分別為通過或未通過。 將EDI上所提供的期待掃描資料中的位元界定為一 χ時 ,可使用ΡΤΒ 5 04的MDI線上的資料罩幕此位元,EDI的各 掃描位元在MDI的掃描罩幕資料中具有一對應位元,其用 以聲明忽視對應的ADI掃描位元值。因此在EDI掃描資料 中受罩幕的位元通過與對應的ADI資料的位元比較,藉此 由罩幕及比較電路604(其中聲明MDI)進行的任何ADI掃 描資料位元檢查不會引起測試失敗。 如上述,罩幕及比較電路604以介面連接至ATL 602, 此介面使測試控制器5 02能控制罩幕及比較電路604中的 功能。在說明實例中,罩幕及比較電路604暫存一通過/ 失敗狀態,其可由測試控制器502經由一 ATL TAP指令加 以詢問,此使PTA 5 00能在多個UUT上並聯地執行測試或 驗證,並從各相關聯的PTB控制器回收一通過/失敗狀態 。因此,測試控制器502可在許多UUT上並聯地執行測試 ,再檢查各P T B控制器看看相關的u U T是否有失敗,之後 如果需要任何UUT的診斷及修復,可使用PTB 5 04的正規 TDI-TDO接達而個別地接達正失敗的UUT。 罩幕及比較電路6 0 4可具有更多的功能性能力,其經由 連接至AT L 6 0 2的介面加以控制,在說明實例中,罩幕及 比較電路604具有致能/失能功能,此容許PTB控制器5〇8 -24 - 1250293 中的比較操作及通過/失敗的閃鎖藉由手動操作而失能。 此外,罩幕及比較電路604一旦偵測到無法比較,可: 某些動作’說明實例中,偵測到失敗時,纟法比較會:取 UUT進入其測試-邏輯_重設狀態,此由ΡΤΒ控制器= 迫使TMS — UUT進人TLR_模式而自動完成。此外, 制器5 0 8容許在迫使UUT進入其測試_邏輯·重設狀雉,二 先完成目前的掃描操作,因此後續才對目前掃描操作的最 新DR或最新IR建立TLR—模式,此防止由於期待掃描資= 的無法比較而偵測到製造缺陷時,對υυτ會造成潛 曰在的才貝 如上述,罩幕及比較電路604容許對所有相同類型丁 並聯地執行資料比較,ΡΤΒ的EDI及MDI信號,及其至罩 幕及比較電路6 0 4的連接,使此平行測試及驗證能力成為 可能。這些特徵能藉由各PTB控制器5 0 8 1 -5〇8·η,而非由 測試控制1 502,而完成同步(即並聯地)檢查各υυΤ的 TDO資料,藉此而最佳化UUT 506·1 -506·η的測試時間。 結果,使用ΡΤΑ 5 00測試η個相同類型UUT的時間等於測試 單個U U Τ本身所花費的時間。
數位I/O
如圖6所示,ΡΤΒ控制器508包括數位I/0(DI0)電路606 ,其以介面連接至ATL 602及UUT,DIO電路606提供UUT 以多個平行(即齊發地)輸入及輸出DIO —UUU[n:0]連接至 PTB控制器5 0 8,DIO —UUT線可由測試控制器5 02透過PTB 5 04加以控制,或直接由ATL 602控制,並可在連接至UUT -25- 1250293
(21) 的掃描介面之外,亦用以協助U U T的測試、除錯,或配置 。在說明實例中,將DIO一UUT線實作為可程式化輸入/輸 出(即雙向)信號,或者可將各DIO —UUT線實作為固定式輸 入或輸出信號。 在說明實例中,DIO電路606具有一序列介面連接至ATL 602,經由ATL 602可接達DIO一UUT線的輸入/輸出資料及 方向控制。此外,可經由至ATL 602的序列介面分開地( 如經由?丁6 504的正規丁01-丁00),或與111;丁掃描路徑成系 列環狀地接達DIO電路606,此能使測試控制器5 02透過 ?丁8 504連同1111丁的掃描資料接達〇1〇電路606的平行1/〇 線。結果,任何從UUT輸入至Dio —UUT線的平行資料皆可 在TDI一UUT輸入上系列化,之後可在ATL 602的ADI輸出 將該資料傳送至罩幕及比較電路604,並使用來自測試控 制器5 0 2的E DI及M DI資料加以檢查。 可程式化I/O雷厭 如圖6所示,ΡΤΒ控制器5 0 8尚包括可程式化I/O電壓電 路6 10 ’其亦以介面連接至ATL 602,在說明實例中,使 用可程式化I/O電壓電路61〇設定UUT介面的電壓位準,以 確保與UUT的電氣可相容性及與atL介面的適當操作。經 由與AT L 6 02的介面,可將邏輯1或高壓位準的門檻設定 ’並後續由可程式化1/〇電壓電路6 1 〇加以控制,例如可依 照UUT介面的特定科技需求,而選取電壓為5伏特、3 · 3伏 特等等。此外’可將來自可程式化I/C)電壓電路61〇的電壓 截止或設定’俾能設定由外部供應(如由使用者)的電壓位 -26- 1250293
(22) 準,以供應能源至UUT的介面。 ATL指令 以下將說明AT L 6 0 2的T A P控制器指令(見圖6),如ρ τ a 5 0 0中所使用者(見圖5 )’ ATL TAP控制器指令係由測試控 制為5 0 2或在P T B 5 0 4的主控制益所發出,測試斤制哭$ 〇 2 使用這些ATL TAP控制器指令與PTB控制器50^-508^連 接(見圖5)’以接達PTA 500的功能。當多個at L在PTB 504 平行連接並以時脈步驟操作時,所有的ATL實作相同的 T A P控制器指令及操作碼。對以下所述的所有指令而言, 除非先前以AT L 6 0 2的AT L位址或一獨特別名位址而選取 ATL 6 02,否則並未使ATL 602能將其TDO驅動出而至PTB 504 〇 應注意以下所說明的某些指令依照平行測試架構的特 定配置,可視情況而加以選擇,例如在一獨立應用或不需 要平行測試功能的其他應用中使用ATL 602時,可不實作 COMPARE —STATUS及AUTO_STAR 丁指令,因這些指令係 在獨立ATL操作用不到的PTB控制器5 08中控制功能及資 料暫存器。 BYPASS—此指令為標準IEEE 1149.1 BYPASS指令,其 在TDI與TDO之間的可定址TAP鏈結器(ATL)602中選取一 單一位元旁路暫存器。如果未實作以下所述ID CODE指令 ,則當透過平行測試匯流排(PTB )5 04重設ATL的指令暫存 器(IR)時,即將BYPASS指令載入ATL的IR。 IDCODE —可使用IDCODE指令選取裝置JD暫存器,其 -27- 1250293
(23) 提供一標準3 2位元IE E E 1 1 4 9 . 1識別碼,在τ d I與T D Ο之間 選取AT L 602中的裝置—ID暫存器。實作時,在重設at L 的IR時,將IDCODE指令載入ATL的IR。 SAMPLE/PRELOAD —可使用此指令將ρτΒ控制器508 的I / 0接腳或預載入值加以採樣至P Τ B控制器的邊界掃描 單元。應注意P Τ B控制器5 0 8可具有專用的測試接腳,其 與IEEE 1149.1邊界掃描架構未完全相容,因此此指令無 法接達PTB控制器5 0 8的每一接腳。 EXTEST—此指令類似於標準IEEE 1149.1 EXTEST指令 ,如同SAMPLE/PRELOAD指令一般,ptb控制器5 0 8的專 屬測試接腳無法與IEEE 1149.1邊界掃描架構完全相容, 因此EXTEST指令無法控制PTB控制器50 8的每一接腳。 LOAD —ATL一ADDR—當ATL 602準備載入一 ATL位址時 ,即實作LOAD —ATL一ADDR指令,在說明實例中,將― ATL —ADDR輸入直接平行輸入至PTB控制器50 8,因此並 未實作LOAD —ATL — ADDR指令。 實作時,LOAD —ATL一ADDR指令使來自ATL的 ATL·一ADDR輸入的ATL·位準被捕捉入ATL·一位址暫存器,依 實作而定,可為序列地載入(例如在TAP控制器的執行-測 試/閒置狀態中)或直接從AT L 一 ADDR輸入捕捉,兩情形中 ’如使用平行ATL-ADDR輸入的實作所要求一般,ATL 位址暫存器皆為相同大小(即n+1位元)。如選取atl 602 ,則測試控制器5 02可檢查在ATL一位址暫存器中所捕捉的 A T L位址。 -28- 1250293
(24) SELECT一ATL — SELECT_ATL4旨令係用以;^ 據一 pTB 控 制器5 0 8的ATL位址而選取一單一 PTB控制器508, SELECT_ATL指令序歹ij地將一 ATL位址從測試控制器5 〇2 載入選取—ATL暫存器,並將它與至ATL 602的ATL_ADDR 輸入比較,或與AT L—位址暫存器比較(即由 LO AD — ATL一 ADDR指令載入時),將選取一 ATL暫存器配置 成如ATL — ADDR輸入相同的大小(即n+1位元)。未實作 LOAD — ATL — ADDR 指令時,SELECT一ATL 指令將 ATL_ADDR輸入捕捉至選取—ATL暫存器(即在來自測試控 制器502的ATL位址中移位之前的捕捉-DR期間)。 如選取一 ATL暫存器與ATL — ADDR輸入(或ATL—位址暫 存器)比較,則PTB控制器508成為被獨特選取,並致能其 TDO驅動至PTB 504,PTB控制器5 08 —旦被選取,即可發 出其他指令並與所連接的UUT連通。直到發出一 UN SELEC T—ALL指令(如以下所述),發出未選取此ptb控 制器5 0 8的另一指令(例如一 SELECT-ALIAS指令,其載入 另一 PTB控制器的ATL位址),或重設ATL為止,會仍保持 選取PTB控制器5 0 8的情形。在SELECT_ATL指令之後,測 試控制器502可發出另一指令,如;6丫?八88或10(:00£指令 ,以驗證選取一 PTB控制器,並因而正將資料驅動至PTB 的丁DO。
LOAD —UUT一ID—當ATL 602準備載入一 UUT ID碼時即 實作L0AD — UUT一ID指令,在說明實例中,並未提供UUT ID的載入,而直接從PTB控制器508的UUT ID線輸入UUT -29- 1250293
(25) 國画HD ID。 實作時,LOAD一UUT-ID指令使來自ATL的UUT_ID[n:0] 輸入的UUT ID被捕捉入UUT — ID暫存器,視實作而定,可 為序列地載入(例如在T A P控制器的執行-測試/閒置狀態 中)或直接從UUT — ID[n:0]輸入載入。如選取ATL 602,則 測試控制器502可檢查在UUT_ID暫存器中所捕捉的UUT ID 〇 SELECT一TYPE - SELECT —TYPE指令序列地將一 UUT 類型從測試控制器5 0 2載入選取-類型暫存器,並將此UUT 類型與UUT ID的UUT類型位元比較。依實作而定,υυτ 類型在UUT一ID暫存器中係一位元欄位,或直接在ATL 602 的UUT-ID[n:0]輸入。將UUT類型配置成位元數與UUT_ID 暫存器中或來自UUT —ID[n:0]輸入的UUT類型欄位相同。 未實作LOAD一UUT一ID指令時,SELECT —TYPE指令即將 UUT一ID捕捉入選取一類型暫存器(即在來自測試控制器 5 02的UUT類型中移位之前的捕捉- dr期間)。 本ATL 602揭示實例中,將選取一類型暫存器配置成用 以比較UUT類型與UUT製造商碼,此情形中,由直接平行 輸入ATL 602而提供UUT類型,並將UUT製造商碼當作ATL 602内的内部碼而提供。在此提供的方式係由使用者界定 UUT類型’但由於不同的銷售商會被指定獨特的υυτ製造 商碼’ UUT類型會與其他銷售商的υυτ類型相異,因此即 使兩使用者對一 UUT指定相同的UUT類型,必要時,仍可 藉由其獨特製造商碼加以區分。 -30 - 1250293 (26)
如選取—類型暫存器比較對應的UUT類型及UUT製造商 ,即會選取PTB控制器5 0 8,因此指令可選取多個PTB控制 器(例如同類型並同銷售商),所以未致能其T D Ο驅動至 PTB 5 04,藉此測試控制器502與選取_類型暫存器所界定 類型的所有UUT平行連通,但不用使PTB控制器5 0 8能在 PTB 504驅動其 TDO。 PROGRAM — GROUP —由測試控制器5 02指定時 , PROGRAM_GROUP指令會序列地將一可程式化群組位址 載入群組—位址暫存器,如先前藉由一 ATL位址或一獨特 別名位址而選取PTB控制器5 0 8,則可致能P TB控制器5 0 8 在PTB 504驅動其TDO,而可由測試控制器502將目前群組 一位址暫存器内容(如捕捉-DR狀態中所捕捉者)掃描出及 檢查。如先前即選取PTB控制器5 0 8,即藉由一 ATL位址、 別名位址、UUT類型,或群組位址(見以下說明的 SELECT一dROUP指令)匹配,貝|J將ATL 602的群組一位址暫 存器更新。只要未選取PTB控制器508,群組_位址暫存器 的更新即失能,無論何時只要重設ATL 602 ,即指定群、組 一位址暫存器為全部〇的位址。 SELECT一GROUP—使用 SELECT一GROUP指令,即可序 列地從測試控制器502將一群組位址載入選取—位址暫存 器’並與可程式化群組-位址暫存器比較。將選取—位址暫 存器配置成與群組-位址暫存器的位元數相同,如果選取 位址暫存器中的群組位址群組—位址暫存器中的群組位址 匹配,即選取PTB控制器50,8,惟由於此指令可選取多個 1250293
(27) PTB控制器5 0 8,因此未致能其TDO驅動至PTB 504,藉此 測試控制器5 0 2與所有受指定相同群組位址的U U T平行連 通,但不用使PTB控制器508能在PTB 504驅動其TDO。 PROGRAM —ALIAS — PROGRAM —ALIAS指令用以將 _ 別名位址指定至PTB控制器5 0 8,由測試控制器502指定時 ,此指令即選取別名—位址暫存器,並序列地將一可程式 化別名位址載入別名—位址暫存器。可將一共用別名位址 指定至所有的PTB控制器或一特定PTB控制器群組,或將 一獨特別名位址指定至一單一 PTB控制器。藉由將一共用 別名指定至一群組PTB控制器,可將它們定址及選取為_ 群組,並可使測試控制器5 02能並聯地傳播至此群組,這 情形正如同 PROGRAM — GROUP 及 SELECT —GROUP指令。 當在ATL —ADDR輸入界定或從ATL_ADDR輸入載入atl 602時,藉由將一獨特別名位址指定至一單一 PTB控制器 ,可不管實體ATL位址而完成用以程式化配置或測試一 UUT的向量。 如先前即選取PTB控制器5 0 8 ’即藉由一 ATL位址、UUT 類型、群組位址,或其他別名位址(見以下說明的 SELECT-ALIAS指令),才將別名一位址暫存器更新,如尚 未選取PTB控制器508,別名一位址暫存器的更新即失能。 將別名一位址暫存器配置成比選取—ATL暫存器長一位元 ,此額外的位元稱為獨特—別名位元’係用以表示已將別 名一位址程式化在p τ B 5 0 4的一獨特別名位址。在說明實 例中,如別名一位址暫存器的大部分重要位元(MSB)般地 -32- 1250293
(28) 實作此獨特—別名位元,當設定獨特_別名位元為邏輯i時 ,可使所選取的PTB控制器能在PTB 504驅動其TDO。當 指定一獨特別名位址時,測試控制器5 0 2確保任何此類別 名位元對個別PTB控制器皆為獨特的。重設ATL時,別名_ 位址暫存器載入一全部0的位址,因此清除各PTB控制器 中的獨特—別名位元,並藉此初始別名位址並非獨特,亦 未使PTB控制器能驅動TDO。 SELECT —ALIAS —使用 SELECT —ALIAS4旨令序列地從 測試控制器5 0 2將一別名位址載入選取_別名暫存器,並將 其與可程式化別名—位址暫存器比較。將別名—位址暫存器 配置成與選取_ATL暫存器的位元數相同,如果選取—別名 暫存器中的別名位址與可程式化別名_位址暫存器中的別 名位匹配址,即選取PTB控制器5 0 8。在比較選取_別名暫 存器與別名_位址暫存器上,忽視別名_位址暫存器中的獨 特_別名位社,因此,如選取—別名暫存.器與別名—位址暫 存器相匹配,獨特—別名位址則判定PTB控制器5 08是否能 使其TDO在PTB 504驅動。由於此指令可選取多個PTB控 制器5 0 8,因此除非測試控制器502在程式化別名_位址暫 存器時已設定獨特—別名位址,否則未能使一特定PTB控 制器在?丁8 504驅動其丁〇〇。因此選取多個111;丁時,測試 控制器502並聯地與所有UUT連通,即所有UUT皆定程式 至相同別名位址,但不用使PTB控制器能在PTB 5 04驅動 其 TDO 〇
UNSELECT—ALL —將 UNSELECT一ALL 指令載入 ATL 1250293
(29) 6 0 2的IR會使所有的P T B控制器進入未被選取的狀態,這 「不選取」任何由目前定址模式(即ATL位址模式、UUT 類型模式、群組模式,或別名位址模式)所作的選取。發 出U N S E L E C T 一 A L L指令之後’無法使任何ρ τ b控制器能驅 動PTB 5 04的TDO。UNSELECT_ALL指令選取旁路暫存器 ,或裝置一ID暫存器(如實作IDCODE指令)。 DIO — ACCESS — DIO —ACCESS指令用以接達控制 DIO一UUT[n:0]線的資料暫存器,其在ptb 504的TDI與 TDO之間選取數位I/O電路606中的DIO —UUT暫存器,因這 指令’除非先前以ATL位址或一獨特別名位址選取atl 6 02 ’否則ATL 602不能致能其TDO驅動出而至ρτΒ 504。 此外,如先前已選取PTB控制器508(即藉由一 ATL位址、 U U T類型、群組位址或別名位址相匹配),d I 〇 u U T暫存 器即捕捉、移位及更新資料。因此,如獨特地選取PTg控 制器5 0 8,_·即能使PTB控制器5 0 8能在PTB 504驅動其TDO ,而可將目前的DIO一UUT暫存器内容掃描出,並由測試 控制器502加以檢查;如果未選取PTB控制器5〇8 , DIO —UUT暫存器的移位、更新及捕捉操作即失能。 亦可將的DIΟ — U U T暫存器所掃描出的資料選擇性地定 路徑至罩幕及比較電路604,俾可使DIO資料受MDI罩幕, 並與PTB的EDI信號相比較,此在UUT測試期間,在各ρτΒ 控制器中,可並聯地檢查由UUT所接收的數位1/〇。無論 何時重設ATL 602,即重設DIO — UUT暫存器,俾便輸入所 有的 UUT —DIO[n:0]。 -34 - 1250293
(30) TMS-CONTROL —此指令用以協調υυτ TAP控制器與 ATL 602的TAP控制器的操作’此指令能使測試控制器5〇2 在所連接的UUT TAP控制器保持穩定時只與atl 602連通 ,或在兩TAP控制器以時脈步驟操作時經由ATL 6〇2與 UUT連通。 TMS — CONTROL指令選取TMS —控制暫存器,其之後從 測試控制器5 0 2載入一 T M S控制碼,依載入τ μ S控制暫存 器的T M S控制碼而定,在以下所述四模式中之一模式,對 ATL 602的TMS — UUT輸出加以控制。 TLR一模式一在TMS一控制暫存器的更新-Dr期間,在 TCK的下降邊緣強迫TMS —UUT成邏輯!,這造成υυτ的 T A P控制器移向測試-邏輯-重設(經過至少5個τ C K時脈) ,並留在那裏直到將UUTTMS改回至TMS 一模式,可從任 何其他的TMS模式進入TLR-模式。 RTI一模式一在TMS一控制暫存器的更新-Dr期間,在tck 的下降邊緣強迫TMS一UUT成邏輯〇,UUT TAP控制器移向 執行-測試/閒置(在T C K的次一上升邊緣),並留在那裏直 到將UUT TMS改回至TMS —模式或TLR—模式,可從TLR_ 模式或TMS —模式進入RTI一模式,或在RTI-暫停一模式中, UUT TAP且未在暫停-DR或暫停-IR中等待時進入rT I模 式。 RTI-暫停—模式一 RTI-暫停—模式控制TMS —UUT,俾便 在交替地選取/不選取ATL 602時,UUT TAP控制器在仍留 在執行-測試/閒置,或暫停-DR或暫停-IR其中之一之間輪 1250293
(31) 作。可從TLR —模式或TMS —模式進入RTI_模式,或在RTI-暫停—模式中,UUT TAP且未在暫停- DR或暫停-IR中等待 時進入RTI —模式。 TMS 一模式一 TMS —模式依先前模式而造成TMS —UUT與 PTB的TMS再同步,並因此跟隨ptb的TMS值。 如先前已選取PTB控制器508(即藉由一 ATL位址、UUT 類型、群組位址或別名位址相匹配),TMS —控制暫存器即 捕捉、移位及更新資料。因此,如未選取p TB控制器5 〇 8 ’ TMS — UUT輸出仍留在其在TMS_J空制暫存器中每一碼中 最後的受控值,同理,除非已選取ATL 602,否則TMS__UUT 不改變在RTI·暫停—模式中的狀態,以與執行-測試/閒置 ,或暫停-DR/暫停-IR同步。 在PTB 504重設PTB控制器5 08之後,重設TMS_控制暫 存器,俾使TMS-控制暫存器以TLR—模式控制TMS_UUT 信號,因此.,UUT TAP控制器仍留在測試-邏輯-重設中, 直到後續由一 TMS —CONTROL指令改變TMS控制碼為止 。亦可獨立於在PTB的全部TRSTN,而重設該UUT TAP控 制器,或一群組UUT TAP控制器。例如,藉由使用 GROUP SELECT指令,當留下的(未選取的)UUT TAP控制 器在執行-測試/閒置中等待時,可由測試控制器502使用 一 T M S重設將一特定群組的U U T重設。藉由將所選取群組 中的TMS_控制暫存器設定成TLR —模式,當ATL 602移向 執行-測試/閒置及時脈TCK時,可在該UUT群組執行一 TMS重設。以下將說明TMS控制模式間的變化。 -36- 1250293
(32) RTI-暫停—模式容許充分控制至少二uUT,俾使它們能 被分開掃描,但卻能同時執行其更新—DR或更新-IR狀態 ,例如’可使用此模式於系統中執行板至板互連測試。以 TMS控制模式設定至RTI-暫停-模式,UUT TAP控制器且 在執行-測試/間置,當ATL TAP通過執行-測試/閒置時, 一選取ATL成為與UUT TAP控制器同步,之後TMS_UUT 跟隨PTB TMS,直到ATL 6 02進入暫停_DR或暫停-IR狀態 為止。進入暫停-DR/IR狀態中的一狀態,將TMS_UUT控 制成邏輯0,其強迫UUT TAP控制器仍留在個別的暫停 -DR/IR狀態中。當ATL 602被選取並接著進入對應的暫停 -DR或暫停-IR狀態時,ATL 602與UUT TAP控制器成為同 步,而TMS-UUT再跟隨PTB 504的TMS。後續ALT 602接 者' 進入執行-測试/閒置’會將T M S 一 U U T控制成邏輯〇,強 迫U U T T A Ρ再一;人留在其執行·測試/閒置狀態,只要r τ I _ 測試—模式生效,會持續此同步化/留在執行-測試/閒置或 暫停-DR/IR的次序。 當TMS —控制暫存體後續以TMS一模式的控制碼加以更 新時,TMS__UUT輸出未從先前穩定的狀態(即測試·邏輯_ 重設、執行-測試/閒置、暫停-D R或暫停_ IR)改變,直到 ATL TAP控制器進入執行-測試/閒置或個別的暫停_DR或 暫停-IR狀態為止。這些狀態皆為同步或觸發狀態,隨著 進入適當同步狀態之後,如先前TMS模式所判定,根據 UUT TAP從其先前狀態的變化,而將TMS_UUT信號加以 控制,以與ATL TAP控制器觸發狀態同步。一旦兩tap控 -37 - 1250293
(33) 制器具有同步狀態,只要仍選取Ρ Τ B控制器5 〇 8, TMS一UUT即跟隨PTB 504的TMS,而ATL 602中的TAP控制 器及U U T在時脈步驟中操作。提供同步化的觸發狀態容許 測試控制器5 02繼續與其他PTB控制器連通,並在連通PTB 控制器之後將UUT變化回TMS —模式。 將TMS — UUT控制在TMS —模式時(即跟隨ptb tmS),因 AT L 602與UUT之間的掃描路徑鏈在一起,會將指令及資 料皆掃描入ATL 602與UUT。因此使tdo — uuT輸出能驅動 出資料而送至UUT,俾使ATL TAP控制器在移位-DR或移 位-IR時’將掃描資料從TDO —UUT的驅動出而至UUT的 丁 DI。依載入AT LIR及UUTIR的指令而定,可以UUT中任 何資料暫存器將ATL 602中的任何資料暫存器鏈結一起, 因此,例如ATL 602的DIO一UUT暫存器可鏈結至UUT的内 部掃描暫存器。將TMS-UUT控制成其他任何模式時,未 能使TDO-UUT輸出可驅動出,即其仍留在高阻抗狀態中。 在一 PTB控制器5 0 8成為未選取之前,將TMS_UUT加以 控制’俾使UUT TAP控制器仍留在執行-測試/閒置(例如 藉由將RTI —模式載入TMS-控制暫存器)。這係為確保未選 取時,不會將UUT留在TMS控制模式中,俾使UUT繼續跟 隨PTB的TMS。所揭示的PTA 500實例中,PTB控制器508 自動管理這況狀,當PTB控制器508在TMS一模式時,並當 後續未選取PTB控制器508時,在ATL TAP控制器進入執行 •測試/閒置觸發狀態時,將TMS_UUT輸出臨時控制成進入 RTI一模式。後續選取ρτΒ控制器5 0 8時,ATL TAP控制器 (34) 1250293
通過執行-測試/閒置之後,TMS一UUT開始跟隨PTB 504的 TMS。因此雖然在TMS一模式,pTB控制器5〇8確保在未選 取它時,UUT不會繼續跟隨ATL TAP控制器的TMS。 COMPARE一STATUS — COMPARE一STATUS 指令在罩幕 及比較電路604中選取比較一狀態暫存器,測試控制器5〇2 可使用此指令讀取或清除各PTB控制器5〇81_5〇8 n的通 過/失敗狀態,並控制罩幕及比較電路6 〇 4的各樣功能。 所揭示的PTA 5 00實例中,比較一狀態暫存器係一 3位元 貪料暫存器’ 一位元的功能係作為一通過/失敗一狀態位元 ,其為罩幕及比較電路604判定一無法比較時所設定。之 後測試控制器5 02可讀取比較-狀態暫存器以檢查是否發 生無法比較,即設定通過/失敗-狀態位元。亦可清除通過 /失敗-狀態位元,即跟隨無法比較,而以所清除的狀態開 始新的測試。比較一致能為比較一狀態暫存器中第二位元, 其用以使此較功能致能/失能,而第三位元TLR_致能係一 旦失敗時,致能/失能將UUT強迫進入TLR一模式。 如先前已選取PTB控制器508(即藉由一 ATL位址、UUT 類型、群組位址或別名位址相匹配),比較狀態暫存器即 捕捉、移位及更新資料。重設PTB控制器5 0 8時,即清除 比較—狀態暫存器,俾將通過/失敗—狀態位元重設成一通 過狀態,並致能比較一致能及TLR_致能功能。 AUTO —START — AUTO —START指令在PTB自動開始電 路60 8中選取自動〜開始暫存器,測試控制器5 02使用此指 令向PTB自動開始電路60 8詢問UUT —PRESENT輸入,並致 •39- 1250293
(35) 能或失能START輸出至PTB 504。所揭示PTA 5 00實例中, 自動-開始暫存器係一 2位元DR,第一位元捕捉 UUT —PRESENT線的狀態,而第二位元則控制是否在ΡΤβ 504致能START線。如先前已選取PTB控制器5 08(即藉由一 ATL位址、UUT類型、群組位址或別名位址相匹配),自動 一開始暫存器即捕捉、移位及更新資料。重設PTB控制器 5 0 8時,即清除u U T目前位元,並使s T A RT失能。 PROGRAM — IOV — PROGRAM — IOV指令在可程式化 1/〇 電壓電路6 10中選取1〇 一電壓暫存器,並用以將UUT介面電 壓程式化。本揭示實例中,1〇一電壓暫存器係一 2位元Dr ’其將四個可程式化電壓位準加以編碼,例如5伏特、3.3 、伏特、USER一SUPPLIED,及截止。如先前已選取pTB 控制器5 08(即藉由一 ATL位址、UUT類型、群組位址或別 名位址相匹配),10一電壓暫存器即捕捉、移位及更新資料- ,重设P T1控制器508時,將10 —電壓暫存器設定成截止。 PTB橋色 需要高度平行能力的平行測試架構(PTA)實作,會受到 可在平行測試匯流排支援的PTB控制器數目的限制(由於 電力負載、傳輸距離或其他設計限制)。因此所揭示的pTA 提供兩平行測試匯流排間的橋接,此能使pTA有效地平行 測試任何合適數目的UUT,晶圓探測測試應用及高生產力 板測試工作站需要此類型的能力。 圖8不出一 PTB橋接器電路8〇〇的說明實例,ptb橋接器 8〇〇類似於PTB控制器5〇8(見圖6),其中pTB橋接器8〇〇包 -40- 1250293
(36) 括一 ATL(未示)及平行測試匯流排(PTB)上的一位址,其在 圖8中標示為ΡΤΒ一ADDR[n:0]。此ΡΤΒ位址可獨立於ATL 位址’並夠大足以支援所提供ΡΊΓΑ系統中PTB橋接器的總 數,圖8說明PTB橋接器802在兩PTB(PTB 一 0 804.0與PTB 1 804.1)間連接,並為PTB橋接功能而連接電路8〇6。一 pa 橋接器連接一 PTB(作為來源PTB)與另一 PTB(作為橋接或 鏈結PTB)’圖8中ΡΤΒ_1 804·1橋接至來源ΡΤΒ_0 804.0。 圖10至11各別以說明實例示出ΡΤΑ的橋接PTB配置1000 及1100,如圖10所示,N+1個PTB經由N個PTB橋接器電路 1002.0-1002.N-1(即從 PTB — 0 1004.0 至 PTB 一 N 1004.N)鏈 結’各PTB 1 004.0- 1 004.N並支援高達η個UUT,此配置 1 000可以相對較少的ΡΤΒ橋接器支援許多UUT。圖1 1所示 橋接ΡΤΒ配置1100包括Ν個鏈結PTB 1104.0-1104.Ν,各 ΡΤΒ並連接至個別的ΡΤΒ控制器IIOH-holn,依此可輕 易將PTA擴—大以適應許多UUT 1106.1-1106.N。藉由各UUT 利用一可定址PTB控制器及一 PTB橋接器,未限制pta系 統只支援由一多重下降匯流排所連接的特定UUT數。應注 意兩配置1000及1100中’ AT L位址空間皆支援各ρ τ B控制 咨的一獨特位址’因此圖1 0中’如n = 2及η= 1 2,則需要1 4 個獨特ATL位址,此情形中,ΡΤΒ橋接器電路有2個獨特 ΡΤΒ位址。圖1 1中,如將ΡΤΒ控制器與ρτΒ橋接器合併成 一單一電路(如參照數字1 1 2 0所示),則可合併at L及Ρ Τ Β 位址(即只需要n=12’ 12個獨特位址),及至少可合併其某 些相關聯的指令。應了解Ρ Τ B橋接器電路亦可有其他配置。 1250293 國 (37) 如圖8所示,在PTB橋接器802有兩暫存器,明確地說即 一來源一REG 8 12及一鏈結一reG 814,來源一REG 8 12由來 自來源ΡΤΒ_0 804.0的TCK定時脈,而鏈結一 REG 8 14則由 TCK —LINK時脈定時脈,TCK_LINK時脈將鏈結PTB_1 804.1定時脈。因此pTB橋接器802緩衝來源ΡΤΒ — 0 804.0 的TCK時脈,並使用它為ptb —1 804.1的PTB信號定時脈, 其中PTB一 1 8 04.1係連接在PTB橋接器8〇〇的鏈結側。因此 橋接兩PTB時,鏈結PTB係比來源PTB延遲一 TCK週期, 測試控制器5 0 2在透過一鏈結p TB連通,及適當管理橋接 PTB配置的PTB協定時,會將此TCK鏈結週期列入考量。 一已知PTA配置可以各ptb橋接器延遲一單一週期tck為 補償’而實作任何數目的PTB橋接器802。 圖9以時序圖900示出兩鏈結ptb 804.0-804.1間的PTB 橋接器俸遞,如圖8所示,pTB-0 804.0的TRSTN信號及 PTB — 1 80尤1的TRSTN一LINK信號係經由來源_REG及鏈結 — REG暫存器812及814暫存。如圖9所示,此需要在PTA的 非同步重設期間(即聲明PTB的TRSTN),TCK經由各PTB 橋接器將T R S T N信號定時脈。在ρ τ A的另一實例中,p T B 橋接器802的來源側及鏈結側的信號(例如trSTN及 TRSTN一LINK),可分別經由PTB橋接器電路8〇〇加以緩衝( 即未加以暫存)。 重設PTB橋接器電路8〇〇時,即載入BY PASS指令(或實 作時載入IDCODE指令),此外,未選取ρτΒ橋接器802時( 即未使PTB橋接器802能驅動其丁 DO至來源ρτβ_0 804.0) -42- (38) 1250293 ’則未鍵結來源P TB 一 0 8 0 4 · 〇的Td O與鏈結p TB — 1 8 0 4 · 1的 TDI — LINK。不管在PTB橋接器8〇2所載入的aTL指令,在 來源側至P T B橋接器8 0 2的輸入(即圖8所示的T DI、T M S等 等)仍鏈結至在鏈結側ΡΤΒ橋接器8〇2的個別輸出(即 TDO —LINK、TMS — LINK等等),因此,ΡΤΒ橋接器的 tap 控制器配合測試控制器的時脈步驟而操作。此外,測試控 制态能經由P T B橋接器並聯地連通所有的ρ τ b控制器。 當PTB橋接器802(見圖8)未有UUT與其連接時,並不需 要PTB控制器與UUT相關的指令(見圖6),藉此pTB橋接器 802中的八丁]:(未示)只可對?丁丑控制器的八1^ 602所使用的 指令的子集作出響應。因此PTB橋接器802的說明實例中 ,PTB橋接器 802 的 ATL對 B YPASS、IDCODE、EXTEST、 PRELOAD及UNSELECT — ALL作出響應,此外,PTB橋接 器 802 亦實作 SELECT一PTB、LINK — PTB 及 UNLINK一ALL 指一 令(以下將—說明),並視需要而實作LOAD一PTB一ADDR指令 。相對地,這些PTB橋接器指令卻為ptb控制器508的ATL 6 02所忽視。應注意PTB控制器5 0 8中的ATL 602與PTB橋 接器802中的ATL 6 02,在其TAP控制器中皆具有相同ir長 度。 以下將說明PTB橋接器指令LOAD_PTB—ADDR、 SELECT_PTB 及 LINK_PTB。 LOAD — PTB —ADDR—當PTB橋接器802準備載入一 PTB 位址時即實作LOAD_PTB —ADDR指令,所揭示的PTA實例 中,PTB—ADDR輸入係直接輸入至PTB橋接器802,並未 -43 - 1250293
(39) 實作 LOAD_PTB—ADDR指令。 實作時,LOAD_PTB —ADDR指令使來自PTB橋接器的 PTB—ADDR輸入被捕捉至PTB —位址暫存器,依實作而定 ,可序列載入該位址,或直接從PTB —ADDR輸入捕獲。 ATL·一位址暫存器與使用平行PTB一ADDR輸入的實作所要 求的大小相同(即n+ 1位元長)。 的指定PTB位址而選取一單一 PTB橋接器,此指令從測試 控制器序列地將一 P TB位址載入選取_P TB暫存器,並比較 選取_PTB暫存器與至PTB橋接器802的PTB —ADDR輸入( 或實作時,由LOAD —PTB一ADDR指令載入時至其PTB一位 址暫存器)。選取_PTB暫存器係配置成與PTB_ADDR輸入( 或PTB-位址暫存器)相同大小(即n+1位元),未實作 LOAD —PTB一ADDH 指令時,SELECT — PTB 指令將 PTB一ADDR輸入捕捉至選取一PTB暫存器(即在來自測試控 制器的PTB位址中移位之前的捕捉期間)。 如PTB位址與PTB一Addr輸入(或PTB —位址暫存器内容 )匹配’則成為選取PTB橋接器802。使用SELECT —PTB指 令選取PTB橋接器802時,即能使PTB橋接器802的TD0在 PTB驅動’並可接達PTB橋接器802的DR(例如旁路暫存器 、裝置-1D暫存器等等)。PTB橋接器802會仍留在被選取 的狀態’直到發出UNSELECT一ALL或UNLINK一ALL指令( 以下將說明)’或發出未選取此PTB橋接器802的另一指令 (例如SELECT〜ATL指令,其為PTB控制器載人_ ATL位址 -44- 1250293 (40) ),或重設PTB橋接器802為止。隨著SELECT-PTB指令之 後,測試控制器可發出另一指令,如BYPASS或ID CODE 指令,以驗證已選取一 PTB橋接器,並因此正將資料驅動 至其PTB的TD0。 LINK一PTB — LINK — PTB指令使兩 PTB(如 PTB —〇 8〇4〇 及 PTB — 1 804.1 )鏈結,兩PTB係經由一 pTB橋接器電路(如 PTB橋接器802)加以連接。鏈結兩ptb 804.0-804.1之前, 先使用SELECT-PTB指令,為來源pTB 一〇 8〇4.〇選取ptb橋 接器802,隨著LINK一PTB指令之後,即能使PTB橋接器802 的TDO在來源ΡΤΒ_0 804.0驅動,因而鏈結來源ptb_0 804.0 的 TD0 與橋接 PTB—1 804.1。 鏈結PTB仍留受選取及鏈結的狀態,而PTB橋接器電路 驅動其TDO,直到使用UNLINK —ALL指令(以下將說明)使 它們不鏈結為止。無法藉由如UNSELECT_ALL或 SELECT_.?_JB而不選取鏈結PTB,它們係先不鏈結,這容 許多個PTB仍為鏈結,而在鏈結中將ptb信號傳遞至次一 PTB,致使測試控制器可將指令傳送至鏈結ptb控制器。 此外,亦容許將來自所選取UUT的TDO資料驅動回測試控 制器(即經由PTB橋接器電路)。 UNLINK — ALL — UNLINK-ALL指令用以不選取及不鏈 結所有的PTB橋接器電路,例如將UNLINK —ALL指令載入 PTB橋接器802的ATL的IR,而使來源PTB —0 804.0的TDO 不鏈結橋接PTB —1 804.1的TDI_LINK,並使PTB橋接器802 的TD Ο失能而無法在p T B 0 , 8 0 4.0驅動。此外,亦如使用 -45 - 1250293
(41) UNSELECT — ALL指令所發生者,變成不選取所有的ρτΒ 控制器’ UNLINK —ALL指令選取旁路暫存器,如實作 IDCODE4曰令’或視需要而選取裝置ID暫存器。 參照至圖14a,說明使用平行測試架構(pTA)5〇〇(見圖5) 以執行平行測試複數個待測試單元(UUT)的第一方法,圖 1 4 a的方法說明測試控制器如何透過ρ τ β而與ρ τ Β控制器 連通,以接達U U T及P T A的各樣功能。
如步驟1 4 0 2所述’將PTA系統重設,此由測試控制器聲 明PTB的TRSTN為邏輯〇,或在至少5個tcK時脈週期將 TMS設定成邏輯1而達成。各ρ τΒ控制器進入測試-邏輯-重設,其IDCODE指令(如未實作iDC〇DE,則為BYpASS 指令)在IR中更新。進入測試-邏輯-重設亦會引起下列事 件發生: ATL至PTB的TDO輸出及其TDO —UUT輸出係三狀態,強 使TMS一U—ILT成邏輯1(即將TLR一模式載入TMS一控制暫存 器),而TRSTN 一 UUT及TCK — UUT分另q跟隨PTB的TRSTN及 TCK。 將比較—狀態暫存器加以清除,重設自動—開始暫存器而 使START失能,並重設1〇一電壓暫存器而截止介面電壓。 將選取—ATL、選取—類型、群組—位址、選取—群組、別 名一位址、選取—別名及DIO一UUT暫存器皆重設至全零, 皆不選取所有的PTB控制器皆不選取,並使DIO —UUT[n:〇l 線成三狀態。 接下來,如步驟1 404所述,將UUT I/O電壓導通,並對 -46- 1250293
(42) UUT發出重設,可在使用群組定址模式中的PTA系統中, 使用SELECT —GROUP指令選取所有的PTA控制器,因·重設 PTA時,會將群組_位址暫存器重設至全零,所以此情形 中可使用全零的選取—群組暫存器值。接下來,測試控制 器使用PROGRAM_IOV指令設定UUT的介面電壓,此點上 ,測試控制器聲明TRSTN並至少提供5個TCK時脈,以確 保任何未實作一丁RSTN的UUT皆加以重設。在此點上,所 有的UUT皆加以重設,不管經由TRSTN —UUT非同步地或 藉由一 TMS-UUT重設(如上述由5個TCK時脈所執行),並 仍留在測試-邏輯-重設中。 之後如步驟1 406所述,測試控制器驗證PTA系統,明確 地可發生下列事件: 測試控制器可使用SELECT —ATL指令在整個ATL位址範 圍中搜尋,並在各位址驗證PTB控制器的存在或缺席。藉 由在選取一ATL暫存器中所檢查的首先更新atl位址可判 定一 PTBB控制器在一已知ATL位址的存在。接下來測試 控制器經由捕捉-DR移動PTB控制器的TAP控制器,而使 所選取的PTB控制器(如有任何選取的話)的atl位址被捕 捉入其選取一ATL暫存器,之後測試控制器移至移位_Dr ’並使用一特殊測試圖案過度掃描選取— ATL暫存器,以 驗證掃描路徑完整。如選取一 PTB控制器,則控制器在pTB 的TDO看見該特別ATL位址,其由掃描測試圖案跟隨。 一旦判足PTB控制器的存在,測試控制器可執行pTA系 統中任何必要的測試。 -47- 1250293
(43) 已完成步驟1 406時,測試控制器應使用UNSELECT_ ALL指令讓所有ΡΤΒ控制器不被選取,並應讓ΡΤΑ系統停 在一狀態,俾將AT L的位址暫存器設定成其重設狀態,並 使UUT皆在測試-邏輯-重設。此外,測試控制器亦應報告 PTA配置及PTA中所發現的任何缺點或問題。如pta正確 地執行功能,測試控制器則將配置儲存在一記憶體(未示 ,包括在測試控制器中)中。 如步驟1 4 0 8所述,有關測試控制器是否在平行測試或電 路配置之如均問所連接的U U T ’必須作一決定,在測試控 制器作出詢問的情形中,如步驟1 4 1 0所述,測試控制器將 PTB上的各ATL定址,明確地說,測試控制器使用 SELECT一ALL指令選取各UUT ;在測試控制器未作詢問的 情形中,如步驟1 4 1 2所述,測試控制器開始平行測試或配 置UUT,明確地說,如已實作一 l〇AD_UUT — ID指令,則 可在此點.上,載入UUT的UUT-ID暫存器,測試控制器並可 檢查它們。接下來,測試控制器使用TMS —CONTROL指令 及將TMS一控制暫存器設定成TMS —模式,而控制ATL的 TMS —UUT輸出跟隨PTB的TMS。此能經由ATL而接達UUT 掃描路徑,測試控制器茲可檢查各UUT的ID暫存器(只要 有實作),並與UU 丁一 ID暫存器一起驗證UUT類型及版本, 之後測試控制器可據以將群組及別名位址指定至UUT,完 成時測試控制器會將各UUT留在執行-測試/閒置,並發出 -UNSELECT—ALL指令。 接下來,如步驟1 4 1 4所述,測試控制器藉由首先選取多 -48- 1250293 (44) 個PTB控制器而執行平行測試及/或UUT配置,此可由使用 SELECT—TYPE 、 SELECT_GROUP ,或 SELECT—ALIAS指 令中的一個指令而完成,接下來,使用TMS_CONTROL指 令將控制模式設定成TMS_模式,俾使個別ATL的 TMS —UUT輸出跟隨PTB的TMS,結果並聯地接達先前所選 取的所有UUT。完成平行測試及配置操作時,測試控制器 藉由將TMS_CONTR〇L設定成RTI j莫式,而將UUT留在執 行-測試/閒置,並發出一 UNSELECT_ALL指令。 隨著一平行測試應用之後,如步驟1 4 1 6所述,測試控制 器檢查各PTB控制器的比較—狀態暫存器,並登錄其通過/ 失敗狀態。檢查完之後,為次一測試作準備,應清除一 PTB控制器的比較—狀態暫存器,檢查完所有的比較一狀態 暫存器後,測試控制器發出一 UNSELECT_ALL指令。 一旦知道各U U T的通過/失敗狀態,如步驟1 4 1 8所述., 可在有缺點.的UUT上完成進一步的除錯及診斷,使用 SELECT一ALT指令選取有缺點的UUT的PTB控制器,之後 再使用TMS 一CONTRO指令將TMS控制設定成TMSj莫式, 以接達UUT。測試控制器茲可再施加一缺點測試,並為診 斷目的在PTB的TDO上檢查缺點資料,並非正接達υυτ時 ,應藉由使用TMS — CONTRL指令及設定rtI_模式,而將 UUT TAP控制器置於執行-測試/閒置,之後它們可仍留在 那狀態,直到因測試或配置的目的再接達它們為止。 參照至圖14b說明使用平行測試架構(pTA)5〇〇(見圖5) ,在一背板中,在複數個印刷電路板待測試單元(U U τ)上 1250293
(45) 執行板至板互連測試的第二方法,如步驟1 4 2 〇所述,測試 控制器使用SELECT —GROUP指令以選取系統中所有的 UUT,使用TMS-CONTROL指令將TMS輸出控制成RTI-模 式’並將所有的U U T T A P控制器移至執行-測試/間置模式。 接下來,如步驟1 4 2 2所述,測試控制器配置u u T ,明確 地說,測試控制器使用SELECT —ATL指令從參與互連測試 的UUT中選取其中一個UUT,之後測試控制器以 GROGRAM-ALIAS指令指令一別名位址,並設定獨特別 名位元,接下來,測試控制器使用PROGRAM —GROUP指 令指定1的群組位址’之後將參與互連測試的各υυτ,在 正指定各新板一獨特別名位址之下,再重複步驟1 4 2 2。 如步騾1424所述,測試控制器初始地載入υυτ的IR,明 確地說’測試控制器使用程式化板的別名位址,而選取其 中一板,並使用TMS — CONTROL指令將TMS模式設定成 RIT-暫停―摸式。接下來,測試控制器經由執行-測試/間 置變化ATL TAP控制器,而使所選取的ATL及UUT的TAP 控制器成同步化,之後測試控制器以EXTEST(或 PRELOAD)指令載入UUT的:[R。接下來,測試控制器將而丁 TAP變化至暫停-IR,UUT ΤΑΡ留在暫停_IR,而atl則移 至執行-測試/閒置,之後正參與互連測試的各υυτ重複步 驟1424。因此’步驟1424之後,各υυτ已載入EXTEST, 並正在暫停-IR中等待。 接下來,如步驟1 426所述,測試控制器更新UU7^9 IR ,明確地說,測試控制器使用SELECT_GR〇Up指令及程 -50- 1250293 (46) 式化群組位址(如群組位址1)而選取所有參與互連測試的 板。接下來,測試控制器經由捕捉-IR變化ATL TAP控制 器,之後並直接變化至暫停-IR,這使所選取ATL的TAP 控制器及與其連接的個別U U T成為同步。之後測試控制器 將AT L及AT L T A P控制器變化至更新_ I r,這使所有u u T的 IR同步更新,更新之後,移至執行-測試/閒置,其使ATL T A P控制器仍留在執行-測試/閒置。 如步驟1 4 2 8所述’測试控制器兹可施加測試向量,明確 地說,測試控制器使用SELECT一ALIAS指令選取其中一 UUT ’然後載入其選取—別名位址暫存器。應注意測試控 制器應避免經由執行-測試/間置變化ATL TAP控制器,而 將ATL TAP控制器保持在執行-測試/閒置。接下來,測試 控制器以BYPASS指令載入所選取UUT的ATL,並經由執 行-測試/閒置變化ATL TAP控制器,以使ATL TAP控制器一 與ATL同表。之後測試控制器經由捕捉-DR及移位_Dr掃 描互連測試向量而變化ATL與ATL TAP控制器,測試向量 籲 掃描藉由移至暫停_DR而結束,其使ATL TAP控制器留在 暫停-DR。之後參與互連測試的各板,以各υυτ接收適當 互連測試向量而重複步驟丨4 2 8,因此步驟1 4 2 8之後,已將 一測試向量載入各UUT,並使其在暫停-DR中等待。 , 接下來,如步驟1 4 3 0所述,測試控制器更新u U T的D R * ’明確地說,測試控制器使用SELECT一GROUP指令與程 式化群組位址(如群組位址1 ),而選取所有參與互連測試 的板。接下來,測試控制器經由捕捉-DR變化ATL TAP控 -51 - 1250293
(47) 制器,之後直接至暫停_DR,這使所選取ATL的TAP控制 器及與其連接的個別U U T成為同步。之後測試控制器將 ATL及ATL TAP控制器變化至更新·IR,這使所有UUT的IR 同步更新,更新之後,移至執行-測試/閒置,其使ATL TAP 控制器仍留在執行-測試/閒置。 如步驟1 4 3 2所述,須對是否由測試控制器施加次一互連 測試向量作一決定,如果是的話,流程即回到步驟丨4 2 8 。應注意對步驟1 428中的第一掃描進向量而言,可忽視始 初捕捉-DR資料。最後掃描出操作之後,測試順序應結束 在步驟1 430,藉此在BSR中更新一安全狀態。 為結束板至板互連測試,如步驟丨4 3 4所述,測試控制器 將所選取群組位址中的υυΤ置於ΚΊΓΙ_模式,此外測試控制 器亦發出UNSELECT一ALL指令,俾使UUT TAP控制器仍 留在執行-測試/閒置,直到再選取UUT TAP控制器為止。 以上已播述平行測試架構(PTA)的說明實例,應了解可 實作其他替代實例或變化,以下將說明此類替代實例及變 化。 器的替代眘例 可以其他多樣能力實作圖6所示的ΡΤΒ控制器5 0 8,例如 AT ]:屯路6〇2可適應至其他電路的介面,而有助於υυτ的 測試’明確地說,可將PTB控制器508配置成在UU丁上接 達多個掃描路徑,可寧聯或並聯地接達多個掃描路徑。當 串聯接達掃描路徑時,PTB控制器508可在ATL 602與UUT <間提供掃描路徑切換及鏈結能力。對並聯接達的掃描路 -52- 1250293
(48) 徑而言’ ATL 602可以介面連接至PTB控制器5〇8與υυτ之 間的串聯入/並聯出及並聯入/串聯出轉換電路,或者atl 6 02可將這些轉換包括成其部分電路結構。此外,可將atl 602配置成在UUT側控制IEEE 1149.1之外的掃描協定,例 如多工D型正反器(DFF)或位準靈敏掃描設計(lssd)。此 外’可實作PTB控制器5 0 8而使單一控制器可接達多個 UUT ’這將容許在PTB 5〇4上共享aTL 602,但仍容許如罩 幕及比較電路604及DIO電路606等其他PTB控制器功能只 專屬於一單一 UUT。此外,仍可如圖6所示實例,並聯或 各別地接達υυτ ,其中經由υυτ一選取暫存器及來自υυτ 的TDI一UUT信號多工而完成UUT選取。 罩幕及比較電路604亦可具有其他多樣功能,例如可實 作第失敗缺陷信號,只要發生掃描資料無法比較時, 罩幕及比杈電路6〇4即以信號通知測試控制器由於用 、輪期待料的平行測試期間,並不需用到pTB 5〇4的 TDO線,所以可使用pTB 5〇4的TD〇線實作此信號。此情 ^中,一旦偵測到失敗,即由罩幕及比較電路004將將PTB 、 、泉驅動至邏輯〇 ,此外,罩幕及比較電路ό 0 4中亦包 失敗计數器,俾使罩幕及比較電路6 〇 4計算比較操作 期間所失敗的掃描位元或掃描位元的數目。 〆罩幕及比較電路604可額外包括一識別標誌暫存器,用 ==來自UUT的響應資料,此可以_序列輸人識別標誌、 器或多重輸入識別標誌暫存器(分別為SISR或misR) 作,此情形中,在υυτ測試後將檢查識別標誌為通 -53- 1250293
(49) 過/失敗的情形。應注意在識別標誌測試期間並未使用ED I 線,惟可使用MDI線罩幕將輸入至SISR或MISR的未定響 應,藉此而將能獲致一決定性的識別標誌。 此外,PTA 5 00的其他實例中,PTA控制器5 0 8可包括如 線性饋回移位暫存器(LFSR)等圖案產生電路,其可用以 供應測試圖案至UUT,藉由提供一 LFSR及一 SISR/MISR ,PTA控制器5 0 8可有效地施加一内建式自行測試(BIST) 至UUT。此外,PTB 504亦可包括一 XDI(延伸輸入資料) 信號,其可從LFSR或PTB的TDI信號將掃描進資料選取至 UUT,因此XDI線可罩幕PTB 504的TDI資料(其中受罩幕 的資料具有來自LFSR的隨機資料)。 PTA 5 00的另一實例中,可由ATL 602自動地控制或持 續地選取至少一 DIO —UUT線,例如成為UUT為測試或可程 式化配置目的而使用的可程式化時脈或中斷。在提供可程 式化中斷电.,ALT 602可持續監控dio — uut線的狀態,並 後續在發生中斷時,即在PTB的TDO以信號傳回測試控制 器502’此外’在上述ALT 6 02中所提供的TAP控制器指令 之外,亦可提供其他TAP控制器指令以支援至ρΤΑ 500的 其他延伸。 PTB—的替代實例 應了解未將PTB 5 04侷限於一特定組信號或一特殊匯流 排實作,除圖5至6,8,及10至13所示實例外,亦可為其 他實例,依照如用以平行連通至多個υυτ所需的特殊平行 測試應用、UUT數目,及/或成本及效能,可以其他不同 -54- 1250293
(50) 能力實作PTB 5 04。 例如,PTB 5 04的另-實例可包括额外的信號以有助於 UUT 5 06.i-5 06.ri的輔助測試、除錯,或配置能力,此類 例子為UUT 506· 1 -5 06 _n的高速系統時脈、pTB 5〇4的主時 脈等信號,及用以支援類比測試及測量的信號(以下將說 明)或XDI信號等。
PTB 504的結構及電氣配置亦可加以變化以適合特殊的 作,例如,由於可利用新的電路科技,新的ρτΒ實作可 致能較高速及/或較遠傳輸距離,明確地說,藉由配置ρτΒ 以使用低壓位差信號(LVDS)匯流排科技,可實作ρτΒ信號 為位差信號配對以達成高效能ΡΤΒ。此外,可在不同程度 的整合實作ΡΤΒ 504,例如可在一 PCB上實作,作為部分 系統背板,或經由境線從一 PTA測試器提供至υυτ 5 0 6 · 1 - 5 0 6 . η。 在另一實.例中,可以減少數目的實體ρτΒ線或接線實作 ΡΤΒ 504,為加以說明,圖7示出一替代連接7〇〇,其由可 定址TAP鏈結器(ATL)702連接至一平行測試匯流排(ρΤΒ) 702。如圖7所示,在ΡΤΒ 704的TD〇線多工及線, 當TDO線在平行測試及驗證期間並非正規地用於配合Em 及M D1、、泉時可能發生,但將貫際掃描出資料傳回p T B 7 〇 4 上的測試控制器時則不然。在ΡΤΒ 7〇4中,將丁〇〇線實作 為一雙向信號,在平行測試期間TD〇的功能為至AT]L 7〇2 的輸入,並在將實際TD0資料傳回測試控制器時則作為來 自ATL 7 02的輸出。在一平行測試應用期間,皆以不同的 -55- 1250293
(51) PTB時脈週期,橫過圖7的單一 TD〇接線而傳送EDI及MDI 信號,之後由包括在AT L 702的一 EDI/MDI抽取電路730 抽取EDI及MDI信號,這需要PTB 704的TCK時脈比為UUT 者的兩倍(即2X)。藉此使用分開的EDI及MDI線,以一半 PTB的比率將資料傳送至UUT及從UUT接收資料,此可造 成實作成本減少。在應用及科技許可的情形中,p T B的其 他實例可再減少實體接線,此外,只要科技許可,亦可達 成使用無線通訊實作的PTB,以並聯地接達多個UUT的方 式提供額外的助益。 在測試控制器502與PTB控制器5 0 8·1 -508·η間使用多個 ΡΤΒ 5〇4可實作ΡΤΑ 5〇0(見圖5)的另一替代實例,例如, 可使用兩獨立的ΡΤΒ,其中一第一 ρτΒ連接至一個別的 ΡΤΒ控制器,並用以接達與其連接的UUT ;及一第二(即分 開的)Ρ Τ Β亦連接至相同的Ρ Τ Β控制器,並專用於接達該 ΡΤΒ控制器…的DI0 ,此藉由並聯地提供多個掃描資料系統 而提供Ρ Τ Α的較高全面生產力。
具類比制試能力的PTA 可將PTA 500(見圖5)延伸至測試數位電路之外,並可額 外地提供混合信號(即同具類比及數位電路)測試能力,圖 I2至I3分別示出一 PTA的兩替代實例12〇〇及13〇〇,該pTA 使用IEEE 1149.4混合信號測試匯流排標準規格(在此以 引用方式併入本文以供參考)中所述的IEEE 1 149 4混合 信號測試匯流排標準’而支援類比測試。除ΙΕΕΕ π 49.1 TAP信號(如圖1至3所示)以外,IEEE 1 149 4標準尚包括兩 -56 - 1250293
(52) 類比匯流排信號,ATI及AT2,其為IEEE 1 149.4類比測試 接達埠(ATAP)的兩強制類比接腳。AT 1係至UU丁的類比輸 入接腳,其用以施加一定激發電流至UUT,而AT2係來自 UUT的一類比輸出,其用以測量最終電壓。 IEEE 1149.4標準係發展成IEEE 1149.1標準的延伸,以 包括八丁1/八丁2類比匯流排及八丁八?,1£££1149.4標準係設 計成利用標準IEEE 1 149.1架構作為基礎,例如使用 EX丁EST指令用於類比互連測試。其尚界定邊界掃描暫存 器的新類比邊界模組(ABM),其經由AT1/AT2類比測試匯 流排提供類比測試及測量能力,主要使用IEEE 1 149.4標 準用於測試類比信號及零件與製造相關的互連缺陷(如短 缺、開口,或載入錯誤值的零件)。惟亦可使用AT1/AT2 類比測試匯流排提供一類比測量能力,如防蝕零件的阻抗 測量或DC參數測試,亦可使用IEEE 1 149.4標準作内部晶 片測試’例—如一内嵌類比主記憶體的内部測試。 由於施加一類比刺激及測量最終響應的本質,類比測試 及測量與數位測試比較時相對緩慢及費時,例如一簡單類 比測試需要施加一 DC或AC電流或電壓至待測試電路作 為測試刺激,之後才能測量及分析最終的類比響應,常規 上這需要首先將類比儀器或ATE切換成待測試電路,才能 加以控制而施加及測量適當類比測試。切換及類比儀器的 後續操作通常每測試/測量約花費數微秒,這與可在較少 時間元成多種數量的數位測試成對比。確切而’例如在 板製造測試期間,或晶圓探測測試期間即需要此平行類比 1250293
(53) 測量,例如可使用此類比測量能力而提供數位I/O的DC參 數測試,或用以監視及特性化半導體製造過程。此情形中 ,除了在矽晶圓上晶粒間所使用的一般分離式電晶體結構 及晶圓探測墊外,可將測試結構置於晶片上並使用IEEE 1 149.4標準接達。 圖1 2示出類比平行測試匯流排(AP TB )配置1 2 0 0,其說 明可如何延伸PTB,以提供額外的IEEE 1 149.4類比測試匯 流排信號,ATL 1 240.1及AT2 1240.2。圖12除了示出一數 位?丁8 1 204外,尚示出八丁1及八丁2線1 240.1 - 1 240.2,及一 類比共用接地1 2 4 2,其耦全至一類比施加及測量儀器單元 1 260。為清楚討論緣故,在圖12中將AT 1及AT2線 1 240· 1 - 1 240.2示為分開的匯流排,但通常應考慮作為組 成 APTB 12 44 的合併匯流排,ATI 及 AT2 線 1240.1-1240.2 經由各別的類比開關1 250.1 · 1250·η連接至各UUT 1 2 0 6 · 1 -1 2 0L6 . η的AT 1及ΑΤ2信號。應注意可將類比單元 1 260與測試控制器1202分開或合併實作,為清楚討論緣故 ,圖12將類比單元1260與測試控制器1 202分別示為類比 PTB配置1200的類比及數位區段。圖12亦在類比單元1260 與測試控制器1 2 0 2間示出一連通鏈結1 2 7 0,類比施加及測 量儀器單元1 2 6 0可使用AT_完成信號而以信號告知測試 控制器1 202已完成類比測試,並可由PTB控制器經由線 1 272上的八丁_次一信號,而以信號告知類比單元1 260開始 次一類比測試。選取一 PTB控制器並已在與其連接的UUT 設定類比測試時,即對AT-次一信號加以控制。 -58- 1250293
(54) 依此’類比單元1 260與測試控制器1 202可以自動化方式 在各UUT 1 206.1 - 1 2〇6.n上施加及測量類比測試,p丁B控制 器1 2 0 8 · 1 - 1 2 0 8 · η亦提供個別類比開關1 2 5 0 •卜1 2 5 0 . η的自 動控制,開關1 250. l- 1 25 0.il將ΑΡΤΒ的ATI及ΑΤ2線 1 240· 1 - 1 240 ·2 連接至 UUT 12〇6 丄12〇6 n。應注意,一般 情況下在各UUT序列地完成施加及測量操作時,通常在多 個UUT 1 2 0 6 · 1 - 1 2 06 ·η上並聯地執行類比測試的數位設定。 圖13示出一 ΡΤΒ控制器1300,其包括連接至ΡΤΒ 504的 AT L602、罩幕及比較電路604、數位I/O電路606,及可程 式化I/O電壓電路6 1 0,其皆參照至圖6在上文中加以說明 。PTB控制器1 3 00尚包括一類比測試電路138〇,其提供pTB 控制器1 3 0 0 —類比測試能力,除加上類比測試電路丨3 8 〇 外,PTB控制器1300尚提供一 AT 1_UUT信號1382.1、一 AT2 一 UUT信號1 3 82.2,及一共用接地1 3 84,其用於PTB控 制器1 3 00所連接UUT的類比測試。確切而言,多重下降 PTB 5 04上的各PTB控制器可直接利用IEEE 1 149.4類比測 試匯流排1 3 86 ,其包括AT1 一UUT/AT2一UUT信號 1 3 8 2 · 1 - 1 3 8 2 · 2及類比共用接地1 3 8 4。此外,如圖1 2所示 ’亦將U U T IE E E 1 1 4 9 · 4類比測試匯流排1 3 8 6並聯地提供 至各UUT,而取代共享單一 APTB 1244。 類比測試電路1 3 8 0 (見圖1 3 )經由一數位介面而與ATl 602連通,藉此可由測試控制器透過PTB 5 04直接控制類 比測試電路1 3 8 0,意即無需經由APTB 1 3 8 6台如類比施^力口 及測量儀器單元1 260之類的類比區段而接達。因此,對 -59- 1250293
(55) PTB控制器1300而言,並未出現ATI及AT2信號 1240.l-1240.n及類比單元1260,而與PTB控制器1300共同 使用的P T B 5 0 4及測試控制器5 0 2即與圖5所示P τ A 5 0 0的 對應零件一致。 類比測試電路1 3 8 0 (見圖1 3 )包括一類比至數位轉換器 (ADC)及一數位至類比轉換器(DAC),其致能類比測試的 施加及測量功能以便與數位資料互換,並因此可以只使用 PTB 5 04上的數位控制器而以與UUT的其它數位測試相同 的方式達成所有的類比測試。藉由DAC電路1 3 8 8的控制而 將類比測試電路1 3 8 0配置成在AT 1 —UUT信號1 3 8 2 · 1上施 加一 DC或AC電流至UUT,此外,類比測試電路1 3 80可在 八丁2一1111丁信號線1 3 82.2上測量一最終1;1;丁電壓,其接著從 類比轉成數位形式。類比測試電路1 3 8 0尚包括一類比多工 器1 3 8 9,其提供一電壓測量,其將在at 1 1 3 8 2 · 1於一已知 負載的AT2…1 3 82.2中執行,藉此能校準ATI/AT2匯流排。 包括複數個PTB控制器1 3 00的平行測試架構(PTA),藉由 配合PTB 504及PTB控制器1 300的平行測試能力且利用施 加及測里操作的數位轉換,而容許並聯地(即在多個υ υ T 上同時地)執行類比測試。 熟諳此技術者尚可了解,不用背離在此所揭示的創新概 念,亦可對上述平行測試架構作修改及變化,因此,除了 由後附申請專利範圍限定的範圍及精神外,本發明不應視 為限制之用。 圖示簡單說明 -60- (56) 1250293
參照至本發明配合附圖的上述詳細說明,必能對本發明 有更充分的了解,附圖中: 圖1以方塊圖說明一習用IEEE 1149.1測試接達埠(TAp) 及邊界掃描架構; 圖2以方塊圖說明IEEE 1149.1匯流排的習用菊鏈式配 置; 圖3以方塊圖說明IEEE丨丨钧」匯流排的習用多重 配置; 圖4以方塊圖說明!EEE 1149」匯流排的習用多重成群 要達掃描乘法器配置; 圖5以方塊圖說明根據本發明的平行測試架構; :、方塊圖說明一平仃測試匯流排控制器,其包括在 圖5的平行測試架構中; 圖7以方塊圖說明一可定 平γ :目丨a 、 了疋址TAP連接器,其包括在圖6的 丁測忒匯流排控制器中; ^以万塊圖說明根據本發明的平行測試匯流排橋接器; 二、争序圖說明匯流排至匯流排轉換,其使用圖8的平 订測試匯流排橋接器; 圖10以方塊圖說明圖5的平行測試架構,其包括平行測 &气匯流排的橋接器配置; 、圖11以方塊圖說明圖5的平行測試架構,其包括平行測 式匯流排的另一橋接器配置; 圖12以方塊圖說明圖5的平行測試架構,其包括支援類 比測試的平行測試匯流排配置; • 61 - 1250293
(57) 圖1 3以方塊圖說明圖6的可定址TAP連接器,其配置成 支援類比測試; 圖1 4 a以流程圖說明根據本發明之操作方式,使用圖5 的平行測試架構,在測試下執行複數個單元的平行測試的 方法,及 圖1 4 b以流程圖說明根據本發明之操作方式,使用圖5 的平行測試架構,在一支撐平面中複數個印刷電路板上執 行板至板互連測試的方法。 圖式代表符號說明 508.1 -508.η 100 102 104 106 可定址ΡΤΒ控制器電路 IEEE 1 149.1邊界掃描架構 指令暫存器 旁路暫存器(資料暫存器,DR) 邊界掃描暫存器 108 使 110 測 200 典 202.1 -202.η 裝 用者DR 試接達埠(TAP)控制器 型菊鏈式配置 置(待測試單元,UUT) 402.1 -402.η 506.1-506.η 1106.1-1106.Ν 3 00 多重下降配置 3 02.1 -3 02.η 板 400 成群接達掃描多工器配置 -62- 1250293 (58)
404 通用IEEE 1 149.1控制器 408 多工控制器 500 平行測試架構(PTA) 5 02, 1202 測試控制器 5 04, 704 平行測試匯流排(PTB) 804.0 1-804.1 PTB_ 0 804 ·〇, PTB_ 1 804.1 PTB 一 0 1004.Ο PTB 一 Ν 1004.N 602, 702 可定址TAP鏈結器(ATL) 604 罩幕及比較電路 606 數位I/0(DI0)電路 608 PTB自動開始電路 610 --- 可程式化I/O電壓電路 800 PTB橋接器電路 1002 .0-1002.N- 1 802 PTB橋接器 806 PTB橋接功能電路 8 12 來源—REG暫存器 8 14 鏈結_REG暫存器 1000, 1100 橋接PTB配置 1004 .0- 1 004.N 鏈結PTB 1104.1-1004.N
-63- 1250293 (59) 1108.1-1108.N PTB控制器 1208.1-1208.η 1300 1120 電路 1204 數位PTB 1 240.1 - 1 240.2 ATI及AT2線 1244, 1386 類比平行測試匯流排 1 250.1 - 1 25 0.η 類比開關 1260 類比施加及測量儀器單元 1272 線 1380 類比測試電路 1382.1-1382.2 AT1_UUT/AT2__UUT 信號 1384 共用接地 1388 數位至類比轉換(DAC)電路 1389 類比多工器 ATI,ΑΤ2 類比匯流排信號 ATI 1 240.1 AT2 1240.2
-64-
Claims (1)
- I25(IJ%135694號專利申請案 中文申請專利範圍替換本(94年7月) 拾、申请專利範圍 1 · 一種用以接達至#丨一 ,^ 笔子電路以測試、除錯,或可程 式化配置該菩兩义 寺屯子電路之系統,其包括: 一測試匯流排; :主要測試控制器’其連接至該測試匯流排;及 複數個區域測試控制器,其連接至該測試匯流排, 各區域測試奸备丨% ^ 益可輪合至一待接達之個別電子電路 八中將孩王要測試控制器配置成透過該測試匯流排 傳迗輸入資料和期待資料至個別區域測試控制器,以 由個別區域測試控制器而實質上平行地接達該等電 子電路,及 其中各區域測試控制器配置成施加該輸入資料至可 搞& 土"亥區域測試控制器之個別電子電路,以接收響 應該輸入資料之施加所產生的最終資料,並利用該預 期的資料,驗證該最終資料。 2 ·如申巧專利範圍第1項之系統,其中各區域測試控制器 包括一介面,其可與IEEE 1 149· 1測試標準相容,各區 域》則試制器進一步配置成使用IEEE 1 1 4 9.1測試標 準所提供之協定,以接達可與該區域測試控制器耦合 之個別電子電路。 3 ·如申請專利範圍第1項之系統,其中各區域測試控制器 包括一介面,其可與IEEe 1 149.4測試標準相容,各區 域測試控制器進一步配置成使用IEEe 1 149.4測試標 82348-940718.doc1250293 準所提供之協定,以接達可與該區域測試控制器耦合 之個別電子電路。 4. 如申請專利範圍第1項之系統,其中該主要測試控制器 包括一與IEEE 11 49.1測試標準相容之介面。 5. 如申請專利範圍第1項之系統,其中該測匯流排包括一 多重下降測試接達匯流排,及待接達之各電子電路包 括一個別測試接達匯流排。 6 ·如申請專利範圍第5項之系統,其中各區域測試控制器 進一步配置成連結該多重下降測試接達匯流排至可與 區域測試控制器耦合之電子電路中之個別測試接達匯 流排。 7 ·如申請專利範圍第1項之系統,其中該測試匯流排與 IEEE 1149.1測試標準相容。 8 .如申請專利範圍第1項之系統,其中該測試匯流排包括 一數位測試匯流排,其中該主要測試控制器是一第一 主要測試控制器,該系統尚包括一類比測試匯流排、 一第二主要測試控制器,及一通訊鏈結,其配置成耦 合該第二主要測試控制器至該第一主要測試控制器, 該類比測試匯流排耦合至該第二主要測試控制器,並 可耦合至待接達之個別電子電路。 9 .如申請專利範圍第8項之系統,其中該第一主要測試控 制器進一步配置成經由該數位測試匯流排,傳送輸入 資料和期待資料至該第二主要測試控制器,其中該第 二主要測試控制器配置成施加該輸入資料至可耦合至 該第二主要測試控制器之個別電子電路,以接收響應 82348-940718.doc 1250293 該輸入資料之施加所產生的最終資料,並經由該通訊 鏈結提供該最終資料至該第一主要測試控制器。 1 0.如申請專利範圍第8項之系統,其中該第二主要測試控 制器包括一與IEEE 11 49.4測試標準相容之介面,該第 二主要測試控制器進一步配置成利用IEEE 1 149.4測 試標準中所提供之協定以接達個別電子電路。 1 1 ·如申請專利範圍第1項之系統,其中各區域測試控制器 進一步配置成從個別電子電路接收實際資料,其係正 受接達之結果,且比較實際資料與期待資料,並透過 測試匯流排提供至少一最終資料信號至主要測試控制 器,其係比·較之結果。 1 2 ·如申請專利範圍第1項之系統,其中該主要測試控制器 進一步配置成經由該測試匯流排傳送一罩幕資料至個 別區域測試控制器。 1 3 ·如申請專利範圍第1項之系統,其中個別區域測試控制 器配置成儲存最終資料。 1 4 ·如申請專利範圍第1 3項之系統,其中主要測試控制器 進一步配置成擴取所儲存之最終資料。 1 5 ·如申請專利範圍第1 1項之系統,其中個別區域測試控 制器進一步配置成壓縮該實際資料。 1 6 ·如申請專利範圍第1項之系統,其中各區域測試控制器 包括一數位輸入/輸出電路,其配置成在該區域測試控 制器與個別電子電路間輸送一或多個數位信號。 1 7 ·如申請專利範圍第1項之系統,其中該主要測試控制器 進一步配置成經由該測試匯流排傳送罩幕資料至個別 82348-940718.doc 1250293 區域測試控制器。 1 8 .如申請專利範圍第1項之系統,其中個別區域測試控制 器進一步配置成產生至少一部分輸入資料。 1 9.如申請專利範圍第1項之系統,其中各區域測試控制器 包括一自動開始電路,將其配置成從區域測試控制器 透過測試匯流排傳送一開始信號至主要測試控制器, 該開始信號操作以指示主要測試控制器,待接達之個 別電子電路耦合至區域測試控制器。 2 0.如申請專利範圍第1項之系統,其中各區域測試控制器 包括一通訊介面,其具有一相關電壓位準,可耦合至 待接達之個·別電子電路,及一可程式化輸入/輸出電壓 電路,其配置成設定該通訊介面之電壓位準,以確保 與個別電子電路之電氣相容性。 2 1 .如申請專利範圍第20項之系統,其中可程式化輸入/ 輸出電壓電路,根據由主要測試控制器透過測試匯流 排所傳送之至少一信號,設定該通訊介面之電壓位準。 22 .如申請專利範圍第1項之系統,其中該測試匯流排包括 複數個測試匯流排,且個別之複數個區域測試控制器 係連接至該等測試匯流排,並尚包括至少一匯流排橋 接器,其配置成序列地互連該等測試匯流排。 23·如申請專利範圍第22項之系統,其中該匯流排橋接器 互連一第一測試匯流排及一第二測試匯流排,該第一 測試匯流排配置為一源極匯流排。 2 4 ·如申請專利範圍第2 2項之系統,其中該匯流排橋接器 互連一第一測試匯流排及一第二測試匯流排,第一及 82348-940718.doc1250293 第二測試匯流排各配置成傳送測試資料,該匯流排橋 接器配置成一測試匯流排和第二測試匯流排之間傳送 測試資料。 2 5 .如申請專利範圍第1項之系統,其中該主要測試控制器 配置成儲存指明用以定址複數個區域測試控制器之複 數個模式之資料,並配置成執行至少一應用程式,用 以根據其中一定址模式將複數個區域測試控制器中之 至少一個定址。 26. 如申請專利範圍第25項之系統,其中各區域測試控制 器具有一相關位址值,並在其中一定址模式中,該主 要測試控制器根據一單一區域測試控制器之相關位址 值將其定址。 27. 如申請專利範圍第25項之系統,其中各區域測試控制 器具有一相關識別值,並在其中一定址模式中,該測 試資源根據複數個區域測試控制器之相關識別值將其 一或多個定址。 2 8 .如申請專利範圍第2 5項之系統,其中各區域測試控制 器具有一相關群組位址值,並在其中一定址模式中, 該主要測試控制器將具有相同群組位址值之個別區域 測試控制器定址。 2 9.如申請專利範圍第25項之系統,其中複數個區域測試 控制器之至少一個具有一相關別名位址值,並在其中 一定址模式中,該主要測試控制器根據至少一區域測 試控制器之相關別名位址值將其定址。 3 0 . —種用以接達一或多個電子電路之測試匯流排架構, 82348-940718.doc 1250293 其用以測試、除錯,或可程式化地配置電子電路,該 測試匯流排架構包括: 一測試匯流排; 一主要測試控制器,其連接至該測試匯流排;及 複數個區域測試控制器,其連接至該測試匯流排, 各區域測試控制器可耦合至一待接達之個別電子電路 , 其中將測試匯流排配置成從該主要測試控制器輸送 輸入資料和期待資料至個別區域測試控制器,以經由 個別區域測試控制器實質上平行地接達該等電子電路 〇 3 1 ·如申請專利範圍第3 0項之測試匯流排架構,其中待接 達之電子電路之個別埠與IEEE 11 49.1測試標準相容。 3 2 .如申請專利範圍第3 0項之測試匯流排架構,其中該測 試匯流排包括一多重下降測試接達匯流排。 3 3 .如申請專利範圍第3 0項之測試匯流排架構,其中該測 試匯流排與IEEE 11 49.1測試標準相容。 3 4 .如申請專利範圍第3 0項之測試匯流排架構,其中尚將 該測試匯流排配置成於該主要測試控制器與複數個區 域測試控制器間輸送至少一測試接達信號,該至少一 測試接達信號係選自一信號群組,其包括一測試時脈 信號、一測試模式選取信號、一測試資料輸入信號、 一測試資料輸出信號,及一測試重設信號。 3 5 ·如申請專利範圍第3 0項之測試匯流排架構,其中該個 別區域測試控制器進一步配置成從個別電子電路接收 82348-940718.doc -6- 1250293至少一實際資料,並比較該實際資料與該期待資料, 且依比較之結果,該測試匯流排進一步配置成從個別 區域測試控制器輸送至少一最終資料至該主要測試控 制器。 3 6 .如申請專利範圍第3 0項之測試匯流排架構,其中測試 匯流排進一步配置成從該主要測試控制器輸送罩幕資 料至個別區域測試控制器。 3 7 .如申請專利範圍第3 0項之測試匯流排架構,其中測試 匯流排進一步配置成從個別區域測試控制器輸送一開 始信號至該主要測試控制器,該開始信號操作以指示 該主要測試-控制器,待接達之個別電子電路係耦合至 區域測試控制器。 3 8 . —種用以控制接達至少一電子電路之測試控制器,其 用以測試、除錯,或可程式化配置該等電路,該測試 控制器包括: 一連通介面,其可連接至一測試匯流排,該測試匯 流排連接至複數個區域測試控制器,各區域測試控制 器可耦合至一待接達之電子電路;及 至少一儲存裝置,將其配置成儲存至少一應用程式 ,用以經由複數個區域測試控制器實質上平行地接達 個別電子電路, 其中將該測試控制器配置成執行該至少一應用程式 ,以控制藉由該連通介面在該測試匯流排上,將輸入 資料和期待資料傳送至個別區域測試控制器,個別區 域測試控制器利用由該測試控制器在測試匯流排上所 82348-940718.doc1250293 傳送的輸入資料和期待資料,測試可與該區域測試控 制器耦合之電子電路。 3 9 ·如申請專利範圍第3 8項之測試控制器,其中該連通介 面與IEEE 11 49.1測試標準相容。 4 0 .如申請專利範圍第3 8項之測試控制器,其中將該至少 一儲存裝置配置成儲存至少一應用程式,用以藉由一 選取之區域測試控制器接達一單一電子電路,將該測 試控制器配置成執行該至少一應用程式,以控制透過 該測試匯流排經由連通介面傳送輸入資料和期待資料至 所選取之區域測試控制器。 4 1 ·如申請專利·範圍第3 8項之測試控制器,其中將該至少 一儲存裝置配置成儲存表示複數個模式之資料,用以 將複數個區域測試控制器定址,將該測試控制器配置 成執行該至少一應用程式,以根據其中一定址模式將 複數個區域測試控制器的至少一個定址。 42.如申請專利範圍第4 1項之測試控制器,其中各區域測 試控制器具有一相關位址值,並在其中一定址模式中 ,該測試控制器根據一單一區域測試控制器之相關位 址值將其定址。 4 3 ·如申請專利範圍第4 1項之測試控制器,其中各區域測 試控制器具有一相關識別值,並在其中一定址模式中 ,該測試控制器根據複數個區域測試控制器之相關識 別值將其一或多個定址。 4 4.如申請專利範圍第4 1項之測試控制器,其中各區域測 試控制器具有一相關群組位址值,並在其中一定址模 82348-940718.doc1250293 式中,該測試控制器將具有相同群組位址值之個別區 域測試控制器定址。 4 5 ·如申請專利範圍第4 1項之測試控制器,其中複數個區 域測試控制器之至少一個具有一相關別名位址值,並 在其中一定址模式中,該測試控制器根據至少一區域 測試控制器之相關別名位址值將其定址。 4 6 . —種接達一或多個電子電路之方法,用以測試、除錯 ,或可程式化配置該等電子電路,該方法包括以下步騾 提供一第一測試匯流排; 提供一主要測試控制器及複數個區域測試控制器, 其連接至該第一測試匯流排,各第一區域測試控制器 可耦合至一待接達之個別電子電路; 藉由該主要測試控制器透過該第一測試匯流排,傳 送輸入資料和期待資料至個別區域測試控制器,以經 由該個別區域測試控制器實質上平行地接達該等電子 電路; 由該等區域測試控制器施加該輸入資料至該等電子 電路; 響應該等個別區域測試控制器施加該輸入資料,接 收由該等電子電路所產生的最終資料;以及 利用該期待資料,由該等個別區域測試控制器驗證 該最終資料。 4 7 ·如申請專利範圍第4 6項之方法,尚包括以下之步騾: 由個別電子電路接收實際資料,其係由該區域測試控 82348-940718.doc 1250293 ^ΗΒΜΜΙΗΙΗΗΙΗΗΗΗΒΗ···· 制器接達之結果;以及由該區域測試控制器比較該實 際資料與該期待資料。 4 8 ·如申請專利範圍第4 6項之方法,尚包括以下之步驟: 由該主要測試控制器傳送罩幕資料至該等個別區域測 試控制器。 49·如申請專利範圍第46項之方法,其中該第一提供步驟 包括提供複數個測試匯流排;及第二提供步騾包括提 供個別複數個連接至該等測試匯流排之區域測試控制 器;並尚包括由至少一匯流排橋接器序列互連該等測 試匯流排之步驟。 50.如申請專利·範圍第49項之方法,其中序列互連該等測 試匯流排之步驟,包括由該匯流排橋接器互連一第一 測試匯流排及一第二測試匯流排,該第一測試匯流排 配置成一來源匯流排。 5 1 ·如申請專利範圍第4 9項之方法,其中序列互連該等測 試匯流排之步驟,包括由該匯流排橋接器互連一第一 測試匯流排及一第二測試匯流排,第一及第二測試匯 流排各配置成輸送測試資料,且尚包括以下之步驟: 經由該匯流排橋接器在該第一測試匯流排和該第二測 試匯流排間輸送該測試資料。 82348-940718.doc 10- I2^〇p〇^1135694號專利申請案 中文圖式替換頁(94年3月)-4- 12502@91135694號專利申請案 中文圖式替換頁(94年3月)ATL至PTB連接700PTB橋接器電路800PTBJ 804.T #Q ο 5 2 *Jt年 ^ 4 專(9 號頁 4換 569割 135式 1圖' 文 中和縈民藎粦莽PTB菡堂!I 1300
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