TWI241099B - Semiconductor integrated circuit device and delay-locked loop device - Google Patents

Semiconductor integrated circuit device and delay-locked loop device Download PDF

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TWI241099B
TWI241099B TW091121549A TW91121549A TWI241099B TW I241099 B TWI241099 B TW I241099B TW 091121549 A TW091121549 A TW 091121549A TW 91121549 A TW91121549 A TW 91121549A TW I241099 B TWI241099 B TW I241099B
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delay
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delay circuit
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TW091121549A
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Yasuhiro Takai
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Elpida Memory Inc
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Description

1241099 五、發明說明（1) 【發明所屬之技術領域】 本發明係關於半導體積體電路裝置，特別是關於延遲 鎖定迴路（DLL )及具備該dll之半導體積體電路裝置。 【先前技術】 DDR (Double Data Rate;雙倍資料速率）_i—s DKAM (Synchronous DRAM;同步動態隨機存取記憶體）係 對頻率100MHz〜166MHz之輸入時鐘脈衝，傳送速度2〇〇m〜 0Mbps (Mega bits/second )視為進行資料傳送規格。
貧料輸入視為在輸入時鐘脈衝之上升邊及下降邊兩邊同步 之規袼，將已輸入之時鐘脈衝直接藉由通過一根延時線 (delay line )可實現在最小構造之DLL的規格。 圖18係顯示DDR規格對應之DLL (Delay Locked =〇p ;延遲鎖定迴路）之一例，圖丨9係顯示其定時操作 多…、圖18，此DLL3A係輸入用差動（differentiai 單姓式所傳送互補之時鐘脈衝信號CLK、CLKB，具備輸出 入由輪模式之信號CU1之輸入緩衝器1及輪 後輸出的延ίΓ路時鐘脈衝信號CLK1令其延遲 遲時ηΪΪ ( y ne) 31，延遲電路31係由延 個輪二八i =硬數個輸出分接頭（無圖示）中所選擇之一 變。刀 ，輪出令其延遲之信號，延遲時間認定為可
第7頁 1241099 五、發明說明（2) 號CLK0E作為資料輸出用時鐘 (不+、& # / 衝，輸入藉由記憶胞陣列 上ΐ4之Λ Λ個Λ料後選擇；輸出、緩衝器5，輸 端子外〜“虎以貝料輪出信號DQ j輸出於資料輸出 ϋοίΓΛν；器（MUX)36，以延遲電路31之輸出信 虛ί之；一延遲時間；虛設之緩衝器37，輸入 .^ 益之輸出，輸出互補之RCLK、RCLKB，具有 與輸出緩衝器5相同延遲時間·由< . 罢叙m名士 虛設之緩衝器38，輸入用 2模式傳送之時鐘脈娜LK、ReUB，輸出單端之時鐘 脈衝信號CLKFBI，具有與輸入緩衝器丨相同延遲時間；相 位檢測器33 ’輸入輸人缓衝則之輸出信號cui及虛設之 緩衝器38之輸出信號CLKFBI，檢測出此等信號以1(1與 CLKFBI的相位差，計數器34，藉由在相位檢測器33所得之 相位檢測結果，依照相位之超前、滯後來向上或向下計 數。虛設之多工器（MUX ) 3 6係將高階（VDD電位）與低階 (VSS電位）之固定值作為資料輸入，將其中之一方，以 所輸入之信號CLK0E作為選擇信號選擇輸出。 在此DLL3A中’為使輸入緩衝器1之輸出時鐘脈衝信號 CLK1與虛設之緩衝器38之輸出信號CLKFBI之相位一致，根 據計數器34之輸出信號進行延遲電路31之輸出分接頭之切 換，以調整其延遲時間，如圖1 9之定時圖所示，DDR — SDRAM之輸出信號DQ j鎖定（同步）於時鐘脈衝CLK。 若參照圖1 9，信號CLK0E之上升的定時比由輸入緩衝 器1之輸出時鐘脈衝CLK1之上升的定時慢延遲電路31之延
第8頁 1241099 五、發明說明（3) 間tdO分（圖19之箭頭線（1 ))。設定多工器36、緩 衝态37、38之各個延遲時間為td3、td2、tdl，信號 ,上升邊比由信號CLK〇E之上升的定時慢加算多工 6緩衝器37、緩衝器38後之延遲時間tdl + td2 + td3 (圖1 9之箭頭線（3 ))。 控制令信號CLKFBI之上升的定時與比成為目前信 Ϊ ϋ + t起源的時鐘脈衝CU後1週期的時鐘脈衝CLK1之 由/鐘脈衝CLK週期之開始時刻輸入緩衝器1 ίϋ: 分）一致，以輸入時鐘脈衝CLK (時鐘脈 Ίίχ週期一t C Κ )之上井的定日车或挪 '、隹 的定時為；之上升的疋時為仏準’信號CLKFBI之上升 tCK+tdl 〇 因此，時鐘脈衝CLK0E之上升邊的定 tCK+tdl- (tdl+td2+td3) =tCK - td2 - td3 在經由多工|§ 4後之資料輸出傳 ^ CLK0E之上升邊至多工器4之輸出為止佐中，、由信號 td3，而輸出緩衝器5之傳播延遲日夺Λ 延遲時間為
線(…，可知資料輸出信定(時7之箭頭 (tCK -td2 -td3 ) +td3 + td2 j 出疋時為 =tCK 鐘脈衝週期之開始時 時一致。 時係自輸入緩衝器1之 刻） 亦即，時鐘脈衝CLK之上升（時 與負料輸出信號DQj之輸出的定 同樣地，信號CLK0E之下降的定
1241099 五、發明說明（4) 輸出時鐘脈衝C L K1之下降慢延遲電路3 1之延遲時間t ^ 〇分 (圖19之箭頭線（2 ))。信號CLKFBI之下降的定時係自 其上升邊慢時鐘脈衝CLK1之脈衝寬度分（圖1 9之箭頭線 (5 ))。在信號CLK0E之下降邊，輸出下一個資料輸出作 號DQj ’其定時與時鐘脈衝CLK之下降的定時（clkb之上升 )_同步進行。圖1 8所示之構成的D L L 3 A係調整輸入時鐘脈 衝與輸出資料間之相位使之同步之電路，也稱作「輸出入 補償DLL」。 則 可是 ’ DDR — II — SDRAM之規格更南速為時鐘脈衝頻率 2〇〇〜30 0MHz (資料傳送速度為4〇〇〜6〇〇MbpS )。用以提 高記憶體控制器之操作界限，對輸入時鐘脈衝CLK，〇度、 180度之各相位同步之規格（Duty Cycle c〇rrecti〇n^工 作週期修正，亦略記為「DCC」）正在研討中。 DDR—II -SDRAM規格之DLL，例如圖2〇所示，除〇。傳 播用之延遲電路（對應圖18之31 )外，係由18〇。 寻 ，延遲電路32及180。相位差產生用之2條延遲電路21、用 八什4條之延遲電路所構成。亦即，包含tCK 產生 DLL2B及輸出入補償用DLL3B。 若參照圖2〇，tCK/2產生用DLL2B係包含：延遲電路 (delay iine)〗！，由輸入時鐘脈衝信號cu、clkb之 入輸入時鐘脈衝信號CLK1，以切換輸出分接頭輪 = 間可變自如；延遲電路22，輸入由延 輸出信號CLK顺之延遲時間可變自如；相位檢測器V，輸 由tCK/2產生用之DLL2B所輸出的時鐘脈衝信iCUHF 之上升的定時係由時鐘脈衝信號CLK1之上升的定時， 鐘脈衝週期tCK的2分之1分，產生1 80。相位差。 又 1241099 、發明說明（5) 入時鐘脈衝信號CLK1及延遲電路22之輸出信號clkFBH，檢 驗出信號CLK1與CLKFBH之相位差；以及計數器24，藉由相 位檢測器2 3之相位比較結果，按照相位之超前、滯後，來 向上或向下計數，用以使輸入於相位檢測器2 3之信號
CLKFBH及信號CLK1 (比信號CLKFBH所產生^CLK1二^期後 的週期C L K1 ;時鐘脈衝C L K之時鐘脈衝週期為丨[κ )之上升 的疋時一致，選擇延遲電路21與延遲電路22之輸出分接 頭。亦即，在延遲電路21，令時鐘脈衝信號“^延遲td， 在延遲電路2 2再令其延遲td的信號CLKFBH之上升的定時與 C L K1之上升的定時相位一致時，變成， td + td =tCK 由此’延遲電路21、22之延遲時間成為 td =tCK/2 ” 又，輸出入補償用之DLL3B包含：延遲電路31 , 一種輸入緩衝器1之輸出的時鐘脈衝信號以以，以切 出分接頭，令輸出信號0UTR之延遲時間可變自如 遲刖 路32，輸入延遲電路21之輸出信號CUHF，以切換邊電 接頭’令輸出信號0UTF之延遲時間可變自如.工出刀 iMUX)35B ’輸人延遲電路31、32之輪出〇UTR、術卜 、0UTF之上升的定時，輪出脈衝之上升邊與 的疋時所規定之輸出信號CLK〇E ;多工器（Μυχ)4，將多降
第11頁 1241099 五、發明說明（6) 工器（MUX) 35B之輸出信號CLK0E (資料輸出用時鐘 )當作選擇信號輸入，每一時鐘脈衝週期之時鐘脈 CLK，選擇2個資料輸出；虛設之多工器（Μυχ) 36， ^工器（MUX) 4之輸出，輸人以信號DQj輸出之輸出‘ 斋5及多工器（MUX ) 35B之輸出信號cu〇E，與多工器*具 有同一延遲時間；虛設之緩衝器37，輸入多工器（Ax 36之輸出，輸出互補信號RCLK、RCUB，與輸出°緩 有相同延遲時間；虛設之緩衝器38，輸入互補信號 RCLKB，輸出單相之信號CLKFBI，與輸入緩衝器丨具 延遲時間，相位檢測器3 3，輸入輸入緩衝器j之輸出信號 CLK1及虛設之緩衝器38的輸出信號CLKFBI，檢 °儿 απ與CLKFBI之相位差；以及計數器34，藉由相位=器 33之輸出向上或向下計數；利用計數器34之輸出，進行延 遲電路31、32之輸出分接頭的切換，調整延遲時間。 之多工器（MUX ) 36係將高與低之固定值作為資料輸入f 其中之一方，將所輸入之信號clkoe作為選擇信號，選擇 輸出。 圖21係用以說明圖2〇所示之電路的定時操作之圖。參 照圖21來說明有關圖20所示之電路的動作。輸入 衝 ΙΠ之輸出CLU的延遲電路31係輸出將時鐘脈衝作號ci^ 令其延遲時間tdO之信號0UTR (參照圖21之箭頭線> )三輸入將時鐘脈衝信號CLK1令其延遲代^之（參照圖21 之箭頭線（1 ))之信號CLKHF的延遲電路32係輸出 CLKHF令其延遲td0之信號0UTF (圖21之箭頭線（3出)將^號 1241099 五 發明說明（7) ί I ^mouTR ^ ^ ^ 低階（)，在信號outf之上升時變成 1白I圖21之前頭線（5 ))。 降邊ί ί工Ϊ 1之資料的選擇係在信號CLK0E之上升邊與下 在時鐘脈衝緩衝器5所輸出之信號DQj之輸出定時係 說明有關週期tCK的1/2週期單位進行。以下 f ϊ 态35B所輸出，一種資料輸出用時鐘脈衝的 糸由輸入緩衝器1之輸出時鐘脈衝CLK1的上升邊只延' 遲延遲電路31之延遲時間td〇後上升（〇UTR之上升的定時 )具有 tdO +tCK/2 -tdO =tCK/2 ^之脈衝寬度。信號CLK〇E之下降的定時係由輸入緩衝 器1之輸出時鐘脈衝CLK1之上升邊變成 tCK/2 4~td0 之定時（0UTF之上升的定時） 將多工器36、緩衝器37、38之延遲時間訂為td3、 td2、tdl，信號CLKFBI之上升邊係由信號CLK〇E之上升邊 加算多工器36、緩衝器37、38之延遲時間後慢時間tdl + td2+td3 (圖21之箭頭線（6))。 信號C L K F B I之上升的定時係用以控制成與η週期後 (在圖21為3週期之後）之時鐘脈衝CLK1的上升之定時一 致，而非與成為目前信號CLKFBI之起源的時鐘脈衝CLK的 上升定時一致，（但，CLK1係自時鐘脈衝clk之週期的開
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始時刻已慢輸入緩衝器1之延遲時間tcU分），所以若以成 為起源的輸入時鐘脈衝CLK的上升之定時為標準，信號 CLKFBI之上升的定時成為 π ntCK+tdl 〇 因此，時鐘脈衝CLK0E之上升的定時即為 ntCK+tdl - (tdl+td2+td3 ) = ntCK - td2 - td3
在經由多工器4後之資料輸出傳播路徑中，由CLK〇E< 上升邊至多工器4之輸出為止的傳播延遲時間為td3，輸出 緩衝器5之傳播延遲時間為td2 (圖21之箭頭線（？））可 知第1資料輸出信號DQ j之輸出定時為 (ntCK —td2 —td3 ) +td3 + td2 =ntCK 亦即，時鐘脈衝CLK之時鐘脈衝週期之開始時刻（時 鐘脈衝αγ之上升）與資料輸出信號DQj之輸出定時一致。 又，彳a號CLK0E之下降的定時係由其上升邊慢tcK/2， 故信號CLK0E之下降的定時成為 ntCK+tdl- (tdl+td2+td3) +tCK/2 = ntCK - td2 - td3 + tCK/2 在經由多工器4後之資料輸出傳播路徑中，由clk〇e之 下降邊之傳播延遲時間為td3，輸出緩衝器5之傳播延 定(時圖為21之箭頭線（9))可知第2資料輸出信號剛 (ntCK -td2 -td3 -tCK/2 ) +td3 + td2
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= ntCK + tCK/2 因此，第2資料輸出信號DQ j之輪出定時 CLK之時鐘脈衝週期之開始時刻，變為鐘脈衝 由以上，如圖21所示，進行與工作比5 ==: :卿⑽的修正工作’也進行資料窗口‘：： = 各延遲電路21、22、31、32係如圖14辦一 1遲電路之各分接頭D1、D2、D3與輸出節點；：=之;丨
制信，，，，以將其-開機，其： = : =頭控 述’圖之㈣產生用之DLL2B係以
)起作用。 作電路（DCC 如圖1 7所示，說明關於具備由時鐘脈衝原始 應之時鐘脈衝驅動，對記憶體控制器50，與時鐘脈 ” 步二=料DQj之複數個時鐘脈衝同步型記憶體π 能時之說=用以比較說明無DCC功能時與有 時鐘脈衝原始源52之近端的時鐘脈衝cu， 之在遠端，藉由時鐘脈衝相位差… 作， %釦脈衝之工作比會由5〇 %變動。 ，CC功能之時鐘脈衝同步型記憶體，在近端之剛的 m 口’若有石％之變動時，遠端資料DQj之資料窗口 、扁差，依照時鐘脈衝之相位差，有5 0 % ± ( α +冷）之
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對此’具備D C C功能時’時鐘脈衝之工作比被視為5 〇 % ’近端之DQj的資料窗口變成50 %，在資料窗口若有点 %之變動時，遠端之DQj的資料窗口的偏差，變成5〇 冷之麦動，可除去、減低由時鐘脈衝相位差之影響。 五、發明說明（10) 變動存在。 在DDR—II，其運作週期之規格被視為的一 = 3&3ns，延遲電路等傳播DLL内部之時鐘脈衝信號的脈 寬度，最大為1.7ns，短如DDR—i的一半。因此，例如 成DLL之延遲電路的電晶體之閾值ντ高，若上升波形變 Ξ精：ί信號未達頂峰之前即開始下降等，很難保持高定 士 ’ —1設有4條延遲電路，延遲電路之工作電 抓為DDR: I之延遲電路的4倍，會增大電力消耗。 八-人圖1 4所不之構成的延遲電路係將反相《 INV11，INV12以級聯灿自t、由w |宁肝久相器 在圖14中，2個直列所遠„妾，具備輸出分接頭之構成。 分接頭與輸㈣Λ之反=構成單位延遲電路。 INV19 (或是傳送門/連接之試驗狀態INV17、INV18、 頭選擇信號Cl、C2、（^从、可）係遵照由各計數器之分接 禁止（輸出高阻抗肤：的邏輯值’認定為輸出賦能、輸出 C2、C3選擇輸出分挺L 。如此，用分接頭選擇信號C1、 衝。 碩，由所選擇之分接頭輸出時鐘脈 且，在圖18、議9n a 罔2〇中，相位檢測器33 ( 23 )係檢測時 1241099 五、發明說明（11) ^脈衝CLKFBI (CLKFBH)與標準時鐘脈衝CLK1的相位之超 =滞後，來更新計數器34 ( 24 )。而且，例如用以防止 •C之功率減退刖後之錯誤判定，在相位檢測器3 3 ( 2 3 ，以仏(CLKFBH )之定時來檢測。傳播延遲電 f内之信號，在由分接頭所輸出之定時，若分接頭切換 牯，在資料輸出用時鐘脈衝CLK0E產生危險、異常脈衝， T而產生輸出定時不準確或錯誤動作之可能性。此原因乃 ，於信號clkfBI/CLKFBH之切換的定時，計數器34/24之計 數值變更，分接頭切換之故。 圖1 5係用以說明圖丨4所示之延遲電路的分接頭切換時 之動作圖。如圖1 5所示’信號由D}進行至D2之間時，分接 頭選擇# 5虎Cl、C2、C3中，C1由高階向低階，C2由低階向 南階切換，分接頭由D1_2切換時，輸出信 險。 、在圖18、圖20所示之輸出入補償用DLL3A、3B中，延 遲電路31 (32 )，例如傳播其信號需f2〜^，時鐘脈衝 週期短時，再將延遲電路31 (32)之信號傳播中，可切換 頭。又，在圖20之tCK/2產生DLL2B，時鐘脈衝週期之 刖半的CLK1及CLKHF信號，在傳播延遲電路21、22中，可 進行切換分接頭。因而，在延遲電路之輸出信號產 險。 因此，本發明所欲解決的問題在於謀求減低電流消 耗，利用DDR-Π規格之裝置提供認定為適合之犯及 體積體電路裝置。 $ 1241099 五、發明說明（12) 生危險，ί問題在於抑止分接頭切換時發 導體積體電路裝置7出疋％不準確或錯誤動作之dll及半 【發明内容】 中之關以解決問題的dll裝置，在其 及第2延遲電路令其y .將輸入信號串聯著連接之第1 間，由於二第1及第2延遲電路之延遲時 輸出自5亥第1延遲雷狹，人 延遲該輸入信號之2分之丨週 7该輸入信號 的延遲鎖定迴路裝置中，分頻該=说在輸出延遲信號 調整機構，令該分猶雷 ，入“唬，以及第1延遲 路延遲，輸出 1赞 别“號在該第1及第2延遲電 ^翰出凋整該第1及第2延遲雷踗夕„、麻士 、迕电 頻電路之輸出信號與該第2延遲電路之 0、間使該分 準之控制信號。 輸出“號的相位對 彦生ί料發明中之DU裝置係-種按照該輸入作# 的多工器供應該資料輸出用時鐘n複數個資料輪出 裝置’包含：第3延遲電路，；==第雷2;遲鎖定迴路 後令其延遲輸出第i信號；第4 刀 路之輸出信號 J路裝置之輸出信號後令其延遲二，二入該延遲鎖定 第3及第4延遲電路之該们之 號，輸入由該 信號各自之上升邊，規定 二二f該第1之及第2 H降的定時，在將於該第 第18頁 1241099 五、發明說明（13) 1及第2信號之下降邊所規定之上升及下降之定時的信號， 以該資料輸出用之時鐘脈衝輸出的電路；將該資料輸出用 時鐘脈衝至少令其延遲該多工器之延遲時間量的信號；第 2延遲調整機構’輸出用以使其與該輸入信號的相位對準 而調整該第3及第4延遲電路之延遲時間的控制信號。更 且，在本發明之DLL裝置中，也可有具備將由該第1延遲 整機構之控制信號，在該第丨延遲電路之輸出信號閃鎖後 供應該第1及第2延遲電路的第丨閃鎖電路之構成。又， Ζ Ϊ t :由該第2延遲調整機構的控制信號，在該資料 輸出用時鐘脈衝閂鎖後供岸兮筮q 鎖電路之構成。 1、應㈣3及^延遲電路的第2閃 本發明在其他方式中，筮〗Μ、琉^〜 輸入緩衝器，輸入時鐘脈衝信號·八艇疋路電路包含： 入緩衝器所輸出之時鐘脈衝二：’刀頻電4，輸入由該輸 信號2分頻後輸出；第丨延遲 ^，將σ亥已輸入之時鐘脈衝 出之分頻時鐘脈衝，輸出由’輸入由該分頻電路所輪 輸出分接頭令其延遲的作妒·固輪出分接頭中所選擇之 遲電路之輸出信號，輪：：福：2延遲電路，輸入該第k 輪出分接頭令其延遲的作號·固輪出分接頭中所選擇之 :!脈，第2延遲電路V:::測器’檢測出該分頻 斋，藉由該相位檢測琴 0的相位差；以及第1 _ ，第卜第2延遲電路：；：出、向上、向下計數，輪第出^ ：第3延遲c的信號；第2延遲鎖 輪出由複數個輪出分接Λ 電路所輸 -----_ 别出刀接碩中所選擇之 第19頁 1241099 五、發明說明（14) 令ΐ延遲的信號：第4延遲電路，輸入該第1延 於屮八拉剧出“號，輸出由複數個輸出分接頭中所選擇之 4/二々頭令其延遲的信號；第1多工器，輸入該第3、第 产於的上斗之輸出信號，在該第3、第4延遲電路之各輸出 ϋ = 定上升及下降，同時輸出在該第3、第4 3多工：：輸出，號的下降邊所規定之信號;虛設之第 器之〆出入该第1多工器之輸出後輸出，以該第1多工 1 i時門為if信號’與選擇資料之第2多工器具有同 輸出，lU 檢測11 ’具備：輸入該第3多工器之 器；以；出緩衝器相同延遲時間之虛設第1緩衝 相同延遲二f:1緩衝器之輸出，與該輸入緩衝器具有 輪出緩二器；檢測出該輸入緩衝器之 器，藉由#”/衝的輸出間的相位差；以及第2計數 切換^3第4 Λ檢測器之輸出向h向下計數，輸出 工器輸入該第、\電路之輸出分接頭的信號；該第2多 資料之—夕工器之輸出信號’選擇所輸入之複數個 由輪出端子：： 器輸入該第2多工器之輸出信號後 本發明更在另一方★ rb 路包含··輪入緩衝器，^入拄具備有第1延遲鎖定迴路電 路，輸入由誃舲 j入時鐘脈衝信號；第1延遲電 複數個輸出分‘二；：：輸出之時鐘脈衝信號，輸出由 號；第2延遲電敗，私^擇之輪出分接頭令其延遲的信 由複數個輸出八 > 剧入邊第1延遲電路之輸出信號，輸出 輸出刀接頭中所選擇之輸出分接頭令其延遲的信
第20頁 1241099 ______— 五、發明說明（15) 號；相位檢测器，檢 該第2延遲電路之輪出間=入差緩衝^ 位檢測器之輪出向上、向 ，弟1計數器’藉由該相 遲電路之輪出分接頭的信號·以及二出切換該第1、第2延 遲電路之輪出信號當作問鎖作號 板準器，將該扪延 ，供應該第1、第2延』電】.第广鎖該第1計數器 路包含··第3延遲電路m’第2延遲鎖定迴路電 之時鐘脈衝信號，輪出^複個;^入八^衝器電路所輸出 =接頭令其延遲的信號；第4個/遲出刀接頭中所選擇之輸 電路之輸出信號，輸出由遲電路’輸入該第1延遲 出分接頭令其延遲的信號.雨出分接頭中所選擇之輸 =遲電路之輸出信號，‘該 了 =器，輪入該第3、第4 信號的上升之定時規定上 之延遲電路之各輸出 第4延遲電路之各輸出 下降，同時輸出在該第3、 ，工器，輸= :工器之輸出作為選擇信號，U輪出’以該第1 f同一延遲時間；第2相位ϋ料之第2多工器具 衝器；以及輸入該第ryv'm延遲時間之虛設第1緩 有相同延遲時間之虛設第2緩^出仏與該輪入緩衝器具 之輪出與該虛設之緩衝器的。門檢測出該輸入缓衝器 器’藉由該第2相位檢測器的之輪輸出 切換該第3、第4延遲電路之輪出八向上、向下計數，輸出 之校準ϋ，將該第2多工器電路刀頭的信號；以及第2 冤路之輸出信號當作閂鎖信 第21頁 五、發明說明（16) 號’閃鎖該第2計翁哭+认 路丨該第2多工輸出，供應该第3、第4延遲電 入之複數資料之—輸，入=多工器；輪出信號’選擇所輪 出信號後由輸出端子；：出緩衝器輸入該第2多工器之輸 【發明方式】 之-於實施二態在。本發明’在其較佳 接之第1及第2延遲電路’為/在將輸入信號串聯連
FhU 1、22 )延遲的信號，與該齡入 W之相位-致而調整第】、第2延遲電路之延 輪= 此凋整，輸出由第丨延遲電路 、 分之1週期量的作浐，丄处m 7 ^遲輸入k號的2 )中，裝置分在 延遲鎖定迴路裝置（2 路（6)之輸出信號在& 路（6)將/刀頻電 延遲，為使分頻電路（6 ) #出笮（21、22 )令其 …出信號的相位二)，=置出調\=^^^ (2Η"，延遲時間的第i延遲調整整第:構電路 更，按照輸入信號，生成資料輪 ^ (CLKOE )，對選擇複數個資料輸出的多工、^，衝信號 資料輸出用之時鐘脈衝（CLK〇E) ° (4)供應該 (3)，包含··第3延遲電路（3/)的第^遲鎖定迴路裝置 之輸出信號令其延遲後輸出第!信號心:頻;電：（6 ) 路（32)，輸入該延遲鎖定迴路裝 _ 延遲電 其延遲後輸出第2信號（0UTF);多（2)之輸出信號令 夕工器（35A)，輸入由 1241099 發明說明（17) 第3、第4延遲電路（31、32)之第1、第2信號（0UTR、 ουγ t ’在第1、第2信號各自之上升邊，規定上升及下降 的疋日守’在第1、第2信號之各下降邊，將上升及下降的定 時所規定之信號，以該資料輸出用時鐘脈衝（CLK〇E)輸 出；將資料輸出用時鐘脈衝（CLK〇E )至少令其延遲多工 器（4 )的延遲時間量的信號；以及第2延遲調整機構 (33、34 )，用以使與該輸入信號的相位一致，調整詨 3、第4延遲電路之延遲時間。 更詳細的說，本發明中之半導體積體電路裝置，1 =之一實施形態中，具備有DLL UCK/2產生DLL) (2;、包 3 .輸入緩衝益（J )，輸入時鐘脈衝信號（clk/Cub 二：：頻電路（6)，輸入由輸入緩衝器（"所輸出之時 c號，將已輸入之時鐘脈衝信號 日鐘脈衝陶；延遲電路⑴），輸入由分頻電刀路頻 (6)所輸出之分頻時鐘脈衝（CU2)，輸 ==間之複數個輸出分接頭中所選擇之輸出分曰接 其 y頻時：脈衝（CLK2)的信號（CLKHF);延 其、 t错由互異延遲時間之複數個輸出分接頭中所 \ ^接碩，令其延遲輸出信號（CLKHF)的俨號（cu輸出 )，相位檢測器（23 )，輸入分頻時鐘脈衝 =;;(2二: = 出’依照相位之超前、滯後，向上或向；以 1241099 五、發明說明（18) 第卜第2 =電路⑵：22)之輸出分接頭的信號 施形離中且！ Γ中之半導體積體電路裝置，其較佳之-實 電^ 7m、，<^DLL (輸出入補償DU )⑴包含：延遲 m ίΓΪ K9 ,二入，分頻電路（6)所輸出之分頻時鐘脈 巾Μ $ 於Ϊ出藉由互異延遲時間的複數個輸出分接頭 f # ^ΟϋΤΊ? 出分接頭，令分頻時鐘脈衝（CLK2 )延遲的 輪出信號遲電路（21)之 Φ yV ^ 輸出猎由互異延遲時間的複數個輸 ^ S所選擇之輸出分接頭令信號（CLKHF )延遲的 吕號（0UTFI多工器（35A)，輸入延遲電路（31遲32 1 = ί出信號（0UTR、0UTF)，脈衝之上升及下降的定時 3出在輸出信號“0UTR、0UTF) “之上升邊所規定之信 H同時’下—脈衝之上升及下降的定時，輸出在輸出信 ，OUTR、0UTF)之各下降邊戶斤規定之信號；虛設之多工 ，（3j)，輸入多工器（35A)之輸出信號（cu〇E)，與 ^工态（4)具有同一延遲時間；虛設之第1緩衝器（37 ，輸入虛設之多工器（36 )之輸出信號，與輸出緩衝器 (5 1具有相同延遲時間；虛設之第2緩衝器（38 )，輸入 第1緩衝器（3 7 )之輸出信號，與輸入緩衝器（丨）具有相 同延遲時間；相位檢測器（33 )，輸入輸入緩衝器（i ) 之輸出信號CLK1及虛設之第2緩衝器（38)之輸出信號 (CLKFBI )，檢測出此等信號的相位差；以及計數器（ ' ’接受相位檢測器（33 )之輸出，依照相位之超前、滯 後，向上或向下計數，輸出切換延遲電路（31、32 )之輸
第24頁 1241099 五、發明說明（19) 出分接頭的信號。 、、f ^器（4)係將多工器（35A)之輸出信號（CL )以貝料輸出用時鐘脈衝信號輸入，選擇複數 個資们之—。輸出緩衝器（5)輸人多工器貝=4 信號後由輸出端子輸出。 ^ t輸出 多工器（35A )包含：第1信號產生電路（圖12之 301、302、303 )，輸入延遲電路（31 )之輸出信號 j〇u=)，檢測出輪出信號⑽TR)之上升及 換2出預先制定的規定寬度之脈衝；第2信號產生的電切 :,厂9、31°、311 ) ’檢測出延遲電路（32 )之幹 出信號（0UTF )的 y ^輸 定嘗庚夕m 升及下降的切換，輸出預先制定的規 衝，以及相互逆導電型之第1、第2電晶體 (MP21、MN22 )，古a如- 不电日日體 # ^ ' 阿位側電源DVV與低位側電源GND間串 者連接，由連接點輸出輪 门甲聯 生電路之於ί μ展/ 1 )之控制端子，令第2信號產 端子。刖 遲之、號供應第2電晶體（ΜΝ22 )之控制 右參照本發明之|g| p , xi\ KL· 之DLL的構成可再^6 ’在別的實施形態中，四所示 再风 了再具備將由延遲電路C31)所铨屮夕# 頭選擇信號，供應延遲…3"之校準 又’若參照本發明夕 包含如下之構成：校準J5，)更在:]的實施形態中，可 又+為（25)，將延遲電路（21)之輸
1241099 — Mm_ 五、發明說明（20) 出信號（CLKHF)當作閃鎖定時信 叫所輸出之分接頭選擇信號， 門鎖由:數器 (CLK0E)當作問鎖定時信號輸人，閃鎖由斤==就 所輸出之分接頭選擇信號，供 ⑺數广(34) 若參照本發明之圖3,在其一實施形路能(31，、32)。 出入補償DLL (3)之延遲電路（31)包含'中^可在輪 (31-1);微調延遲電路（31_2) :二遲電路 路（31 -"之輸出；以及微調延遲電路周延$電 粗調延遲電路（31—"之輸出以反相“後3) ’輪入 延遲電路（32)包含：粗調延遲電路（32 遲電路（32—2)，輸入粗調之延遲電路（32^_，试调延 %;Λ及)= 遲電路（32—3)，輸入粗調延遲電之路輪 (32二1 )之輸出用反相器反轉後之信號。在此 二工上（35—1 )係輸入由各微調延遲電路所輸』之’ 第4 # 號（〇UTRl、0UTR2、0UTF1、0UTF2 ) # 笛第至 信號（〇UTR1、0UTF2)的上升邊，輸出上升在第^、第4 所規定的時鐘脈衝信號，在第2、第3 ^定時 :的下降邊，輸出上升及下降之定時所規 亦可在tCK/產生用DLL (2)之延遲電路 粗調延遲電路（21 ^ ;微調延遲電路（2ι 一匕各·： 粗調延遲電路（U—i)之輸出；微調延遲電路（21’〜輸入 )，輸入粗調延遲電路（21_n之輪出用反相器反轉3之 第26頁 1241099 五、發明說明（21) 信號；以及多 2、21〜3)之於=(26_1) ’輪入微調延遲電路m m 輪出信號後，合成單相* 电塔U 1〜 路（22)包含：粗調延遲電路（22 ]之信號*輸出；延遲電 22 2)，輪入粗調延遲電路（2 ，锨凋延遲電路 遲電路（22〜3)，輸入粗調延遲電跃？之輸出；微調延 反相器反轉之信號；以及多工器 （22 一1 )之輸出用 遲電路（22—2、22—3)之於中〜2),輸入微調延 輸出。 22 3 )之輸“號後，合成單相之信號 右參照本發明之圖3，在其一實施 由輸入緩衝器（"所發出之時鐘脈以：二含： 開關⑽），選擇由分頻電路m’以及第1切換 又，ίΜ人延；1電路（21)及該第1相位檢測器（23)。 盘由輸入緩i哭構成.第2輸入緩衝器（ιβ)，產生 補之時所輸出之時鐘脈衝信號（CLK1 )相 補之時鉍脈衝W(CLK1B);第2分頻電路 ，八 緩衝器所發出的時鐘脈衝信號；以及第2:換 SI二:選擇由該第2輸入緩衝器所發出的時鐘脈衝 仏唬/、由5亥第2分頻電路所發出之分頻時鐘脈 任一， 供應該第4延遲電路。 [實施例] 對於該本發明之實施形態應更詳細說明，以下茲將參 照附隨的圖示，以說明有關本發明之實施例。圖丨係顯示 本發明之一實施例的構成圖。若參照圖1，本發明之一實
第27頁 1241099 五、發明說明（22) 施例係在圖20所示之習用裝置的電路構成， 1之輸出信號CLK1再預備2分頻後輸出之分頻電路6，〃以八盗 頻電路6所2分頻之時鐘脈衝CLK2 (週期=2χ t(：K)供刀 tCK/2產生DLL電路2之延遲電路21、相位檢測器23、輸Ύ 入補償DLL電路3之延遲電路31、相位檢測器33，多工^出 35A係在延遲電路31、32之輸出信號〇UTR、〇utf之上升1盥 了降|出信號CLK〇E (資料輸出用時鐘脈； ηπττ?久I工& 35Α所輸出之信號CLK〇E係由在信號0UTR與 OJJTF各自之上升邊所規定之上升與下降較時脈衝，及接 者此脈衝，在信號⑽^與卯抒之各下降邊所規定之上升诳 下降的定時脈衝所構成。相對的 :在延遲電路31、32之輸出信號〇utr、〇utf之：升= 動。 人.：更ί :田ί照圖1 ’連接於不圖示之輸入端子後，包 二入：^？器V輸人時鐘脈衝信號clk ;分頻電路6， 二脈衡二rH :1所輸出之時鐘脈衝信號CLK，輸出將時 jJl 〜 分頻後之分頻時鐘脈衝CLK2 ; tCK/2產生 以L〇Ck L〇〇P) 2 ;輸*入補償DLL3 ;多工器4 ; ΐ κ / 2 Λ f ’連接輸出於不圖示之資料輸出端子。 脈衝CLK2巧人U2係輸入由分頻電路6所输出之分頻時鐘 延遲電路21，藉由複數個輸出分接頭中 所選擇之輸出分接頭，私 號CLKHF ;延遲電路^輪/令分頻時鐘脈衝CLK2延遲之信 鳴，藉由複數個輸出電路21之輸出信號 %出刀接頭中所選擇之輸出分接頭，
1241099 ---- 五、發明說明（23) 輸出令信號CLKHF延遲之信號CLKFBH ;分頻時鐘脈衝 C L K 2，相位檢測器2 3，檢測出與延遲電路2 2之輸出产號 C中位差；以及計數器24 ’藉由相位檢測器心輸 出或向下計數，輸出切換延遲電路21、22之輸出分接 頭的分接頭選擇信號。計數器24係在延遲電路2ι、22φ 再令其延遲時’例如向上計數’冑出用以選】 =出分接頭的分接頭選擇信號，需要使其加快時遲： 信；出用以選擇更小延遲時間之輸出分接頭的 β所於輸φ出入補償DLL3包含：延遲電路31，輸入由分頻電路 戶斤選摆Λ分頻時鐘脈衝CLK2，藉由複數個輸出分接頭中 糊=輪出分接頭，輸出令分頻時鐘脈衝cu2延遲之作 唬 0UTR (週期we 士 ^ ^ );延遲電二二係時鐘脈衝CLK之-週期 iϋΪ 輸入延遲電路21之輸出信號CUHF，夢 複數個輸出分接頭中所選擇之曰 —:",32: i :〇：Trr,R,:；F, e ： -j-； 虛設之緩 器5相同之延遲時間；虛°^出’具有與輸出緩衝 互補輸出 ΙΗϋΙ 第29頁 1241099 五、發明說明（24) 輸入緩衝器1相同之 入緩衝器Ϊ之輸出CLf f %間；相位檢測器33，檢測出輸 CLKFBI間之相位差· /、虛設之緩衝器38之輸出信號 輸出向上或向下舛盤Μ及計數器34，藉由相位檢測器33之 接頭的分接：；；；號輪二=”，、32之輸出分 例如需要再令皇延遲味岭數益34右在延遲電路31、32， 遲時間之輸出分接頭的夺分m:;出用以選擇更大延 快時，向下計數，輪出擇化7虎，例如需要令其加 頭的分接頭選擇信號。以k擇更小延遲時間之輸出分接 夕工Is 4係輸入多工哭 邊緣4個資料中依序ί握=35A之輸出信號CLK0E，在每個 輪出信號DQj由輸出端：：，輸出緩衝器5係將多工器4之 間的二， 子輸出。具有與多工器4同-延遲時 ^ τγ及卜降之切換中選擇輸出。 2圖2係用以說明圖1所示電路的動作之定時圖。參昭圖 2，以說明有關圖1之電路的動作。 …、 在tCK/2產生中，延遲電路21、22係令分頻時鐘 ::⑽（時鐘脈衝CLK之2倍週期）⑭遲，延頻二 輪^信飢隨之邊緣調整成與分頻時鐘脈衝CLK2之邊、^
若延遲電路21、22之延遲時間為td，則 2td =tCK 信號CLKHF係由分頻時鐘脈衝cu^ftCK/2，週期2χ tUi的信號。
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五、發明說明（25)
多工器35A係將分頻時鐘脈衝CLK2在延遲電路31令其 延遲tdO之輸出信號〇uTR與由延遲電路21所輸出之cl/hf' (週期2tCK)，在延遲電路32輸入令其延遲mq之輸出信 號0UTF ’輸出在信號〇uTR之上升的定時上升，在〇UTF之上 升的定時下降，在信號0UTR之下降的定時上升，在信號 0UTF之下降的定時下降的信號CLK〇e (資料輸出用時^童^ 衝）。此信號CLK0E之週期被視為tCK。而信號〇UTR (週期 2 X tCK )之高階期間與由信號〇UTR延遲tCK/2之信號〇UTF (週期2 X tCK )之上升的定時重疊，信號〇UTR之下降的定 時與信號0UTF之高階期間重疊，在信號0UTR之上升的定時 上升’在虎0UTF之上升的定時下降，在高階之信號〇utf 之下降的定時下降，產生信號CLK0E。 ^ 時鐘脈衝CLK0E係傳播與多工器4同一延遲時間的多工 器36、與輸出緩衝器5同一延遲時間之緩衝器37、與輸入 緩衝器1同一延遲時間之緩衝器38，以信號CLKFBI輸入於 相位檢測器3 3 ’在相位檢測器3 3檢測出時鐘脈衝clk 1與信 號C L K F B I間之相位差，依照相位檢測器3 3之輸出，設置向 上向下計數之計數器34，依照計數器34之輸出，進行切換 延遲電路31、32之分接頭。 多工器4係用構成資料輸出用時鐘脈衝之信號CLK〇E的 上升、下降之定時來切換輸出之資料。 h由分頻時鐘脈衝CLK2之上升邊慢延遲電路 21之延遲時間tCK/2後上升（圖2之箭頭線（1 ))，信號 CLKFBH由信號CLKHF慢延遲電路21之延遲時間tCK/2切換
第31頁 1241099 I發明說明⑽ (圖2之箭頭線（2 ))。 31 t ^ i〇fTR由分頻時鐘脈衝CLK2之上升邊慢在延遲電& (圖2之箭頭線(tf)陵在延遲電路31之延遲時間量後下降 遲時，由信號CLKHF之上升慢在延遲電路32之延 下(圖2之箭頭線（4)) ’由信號clkhi^ (6)) 路32之延遲時間量後下降（圖2之箭頭線 貝料輸出用時鐘脈衝CLK〇E在信號〇UTR之上升的定時 升：4 广箭碩線（7 ))，在慢tCK/2之信號0UTF的上 升日守下，（圖2之箭頭線（8))。 接著’資料輸出用時鐘脈衝(：1^〇£，在信 的下降時下降（圖2之箭頭線（1 〇 ))。 因而，資料輸出用時鐘脈衝CLKOE之脈衝寬度即成 tdO + tCK/2 -tdO = tCK/2。 把多工器36、緩衝器37、38之各個延遲時間訂為 td3、td2、tdl時，信號CLKFBI之上升邊係慢由信號CLK〇E 之上升邊’加算多工器3 6、緩衝器3 7、3 8之延遲時間 tdl + td2 + td3 分（參照圖2 之（11 ))。 由於信號CLKFBI之上升邊係用以控制與其說是與成為 現在之信號CLKFB I的發射源之時鐘脈衝clk，不如說是與n 週期後之時鐘脈衝CLK1之上升邊（由時鐘脈衝CLK之週期
1241099 五、發明說明（27) 二始時刻慢輸入緩衝器i之延遲時間⑻分）一致，所以以 成為發射源之輸入時鐘脈衝κ 號α圆之上升邊即為衝CLK之上升的定時為標準，信 ntCK+tdl 因此，信號CLK0E之上升邊的定時為 ntCK+tdl - (tdl+td2+td3 ) = ntCK —td2 - td3
之f 由5 ί 貝料輸出傳播路徑中，由信號CLK0E i 升邊，®夕工器4之輸出的延遲時間為 器5之延遲_川2 (圖2之（12) ^出^衝 之輸出定時為 貝枓輸出化糊
(ntCK —td2 —td3 ) +td3+td2 =n t CK 亦即’時鐘脈衝CLK之時鐘脈衝週期的開始時刻 鐘脈衝CLK之上升）與資料輸出信號DQj之輸出定時、。 又，時鐘脈衝CLK0E之下降邊的定時由上升邊 。 tCK/2，下一個第2資料輸出信號DQj之輸出定時1 鐘脈衝CLK之時鐘脈衝週期的開始時刻至代以？的定·、日田時 更且，由下一個時鐘脈衝CLK0E之上升邊（'自^時/ 上升慢tCK )，在經由多工器4之資料輸出傳播路/次之 多工器4之輸出的延遲時間為td3，輪出緩衝器5二T ’因 間為td2，所以第3之資料輸出信號DQj之輸出°定時^遲時 (ntCK —td2 —td3 ) +td3 + td2 +tCK 成為
—ntCK + tCK
1241099 五、發明說明（28) - 亦為時鐘脈衝CLK之下一時鐘脈衝週期的開始時 定時（圖2之（16))。 又，時鐘脈衝CLK0E之下降邊的定時係由上升邊p tjK/2，第4之資料輸出信號DQj之輸出定時即為由時^脈 衝CLK之下一時鐘脈衝週期的開始時刻變成代以^的定 (圖2之（1 8 ))。由以上，進行如圖2所示之動作^、 如圖2所示，在時鐘脈衝CLK之2時鐘脈衝週期，依照 信號CLK0E，輸出4個資料輸出信號，各資料輸出 均相 等為tCK/2。 / u π 其次，說明關於本發明之第2實施例。圖3係顯示本發 明第2實施例之構成圖。若參照圖3，在此實施例之^κ/2 產生DLL2中，將輸入時鐘脈衝CLK1以分頻電路6之2分頻時 鐘脈衝，或將通常（不分頻）時鐘脈衝用開關SW1切換成 令其使用可能，在輸出入補償DLL電路3中，也將輸入時鐘 脈衝CLK1B (時鐘脈衝CLK1之互補信號）以分頻電路^之2 分頻時鐘脈衝，或將通常（不分頻）時鐘脈衝 切換成令其使用可能。又在輸出入補償心用=吏W2不 通過修正工作（DCC )功能，可用開關SW4選擇。以下說明 關於與圖1所示之實施例的不同點。 在tCK/2產生DLL2中，圖1之延遲電路21，包含：粗調 延遲電路（CDL)21—1 ;微調延遲電路21一2，輸入粗調 延遲電路（CDL ) 21 — 1 ;微調延遲電路21 一3，將粗調延 遲電路（CDL ) 21 -1之輸出信號輸入以反相器27 —1反轉 後之信號；微調延遲電路21 - 2、21 — 3之輸出0UTA1、
1241099 五、發明說明（29) 一 ''—----- 0UTA2係輸入至多工器26—1以單相（single end) 口 CLKHF輸出。圖i之延遲電路22亦由如下各部份所 S唬 調延遲電路（CDL) 22-1 ;粗調延遲電路（CDL) 22战;杈 輸出的正轉輸出；微調延遲電路22_2、22—3，輸入」之 反相器27 —2之反轉輸出；以及微調延遲電路22 1由 3之輸出0UTB1、0UTB2係輸入於多工器26 — 2，再以單2〜 (single end )之信號CLKFM輸出，輸入於相位檢測^ 2 3 ° ° 將相位檢測器23之輸出當作輸入之計數器24， 粗凋延遲電路2 1 — 1、2 2 — 1及微調延遲電路2 1 _ 2、2丨_出 3、2 2 — 2、2 2 — 3的分接頭之切換信號。 在輸出入補償DLL電路3中，圖1之延遲電路31包含· 粗凋延遲電路（CDL ) 3 1 — 1 ;粗調延遲電路（[π ) 3 1〜 之輸出的正轉輸出，微調延遲電路一2、3i_3，輸入 藉由反相器40—1反轉輸出；微調延遲電路31_2、31〜將 之輸出0UTR1、〇UTR2係在多工器35_2，以單相之信號^ CLKREP輸出。圖1之延遲電路32亦包含：粗調延遲電路 (CDL) 32-1 ·’粗調延遲電路（CDL) 324之輸出的正 輸出·，微調延遲電路32—2、32—3，輸入將藉由反相器4〇 一 2反轉輸出；以及微調延遲電路32—2、32—3之輸出 OUTF1、OUTF2係與微調延遲電路31 — 2、31 _3之輸^ OUTR1、0UTR2同時輸入於多工器35—1，多工器35 — 1係幹 出資料輸出用之時鐘脈衝CLK0E，供應給多工器4，在多= 器4 ’依照資料輸出用之時鐘脈衝c l K 〇 E，選擇輸出資料， 1241099 五、發明說明（30) 由輸出緩衝器5輸出資料DQ j。 多工器35—2係輸入信號OUTR1與OUTR2，由各上升邊 輸出上升及下降之定時所規定之單相的信號CLKREp，信號 CLKREP輸入於與多工器4同一延遲時間的虛設之多工器 36 ’虛設之多工器36之輸出信號係輸入於與輸出緩衝器5 同一延遲時間的虛設之緩衝器37，輸出互補時鐘脈衝 RCLK、RCLKB，輸入互補時鐘脈衝rcLK、RCLKB，具備與輸 入緩衝器1同一延遲時間的虛設之緩衝器3 8，虛設之緩衝 器38輸出單相之信號CLKFBI，信號CLKFBI輸入於相位檢測 器33 〇 將相位檢測器33之輸出當作輸入的計數器34係輸出粗 调延遲電路31 —1、32—1及微調延遲電路31—2、31 — 3、 3 2 — 2、3 2 — 3之分接頭的切換信號。 圖3所示之構成中，不使用DCC功能時，在開關Sw4， 以延遲電路32-1之輸入，不連接由tCK/2產生DU2所輸出 之CLKHF，選擇開關SW2之輸出。在輸出入補償虬^中，選 擇在開關SW2分頻電路6A之分頻輸出或輸入時鐘脈衝 CLK1B 。 而，輸入緩衝器1B係與輸入緩衝器丨之輸入端子反相 輸入，輸出係與輸入緩衝器}之輸出CLK1反相。另一方 面，使用DCC功能時，在開關SW4，以延遲電路32 之輸 入，由tCK/2產生DLL2所輸出之信號CLKHF的正相， ^ 信號，在開關SW3選擇。 ’ 1 以輸入於tCK/2產生DLL2之時鐘脈衝，在開關SW1選j
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2分頻時鐘脈衝CLK2時，在輸出入補償儿以之開關別2 選擇2分頻時鐘二衝。在此情況下’定時 所示之動作。代替使用如圖2所示，信號〇UTR、〇utf = 邊緣，在本實施例，如圖4所示，輸出信號〇utri、兩 0UTR2、01ΙΤΠ、〇UTF2，用信號〇UTRl、〇um、〇um、 0UTF2之上升邊作成信號CLKOE (參照圖4之箭頭線（ (9 )與（10 ) 、（11 ) ) 〇 在tCK/2產生DLL2通常選擇時鐘脈衝，在輸出入補 DLL3通常亦將選擇時鐘脈衝時之動作當作與圖2〇所示之1 作相同。 在開關SW4，選擇No-DCC，DCC功能不選擇時，只有於 出入補償DLL3作動，輸出入補償DLU除由輸入緩衝器1對〃〗 時鐘脈衝CLK1，由粗調延遲電路及微調延遲電路。 —2、31 — 3所組成，輸入緩衝器“對反相時鐘脈衝 CLK1B，由粗調延遲電路32 — 1，微調延遲電路32 _2、32 —3所組成外，基本上與圖丨8所示之構成相同。 其次，說明關於本發明之第3實施例。圖5顯示本發明 第3實施例之構成圖。若參照圖5，此實施例係在圖2 〇所示 之構成中’由計數器24、34之分接頭選擇信號，裝置閂鎖 之閂鎖電路（校準器）2 5、3 9。 在tCK/2產生DLL·電路2 /中，校準器25係將由計數器 24之分接頭選擇信號，在延遲電路21之輸出信號CLKHF之 上升邊閃鎖的構成。在此實施例中，校準器2 5之閂鎖定時 很重要’只因使用延遲電路21之輸出信號CLKHF之上升
第37頁 1241099 五、發明說明（32) 邊，在分接頭切換中，被視為無危險。 在^之上升邊^父準器25閃鎖由計數器24之分 接頭選擇信號，用以在所閂鎖之信號切換延遲電路2 u 之分接頭，如參照圖14所說明，不會產生危險。亦即，由 延遲電路21之輸出分接頭所輸出之信號CLKHf的上升時， 在延遲電路21、22並不存在有傳播圖14之分接頭（D1〜D2 )的時鐘脈衝（在延遲電路21由輸出分接頭輸出，延遲電 路22正是信號所輸入之處），在此時，進行切換分接頭之 八在輸出入補償DLL3 —中，校準器39係將由計數器34之 二，=選擇信號，在信號CLK0E閂鎖的構成。校準器39在 二蚀彳5唬CLK〇E之上升邊閂鎖分接頭選擇信號，由於在所 言號切換延遲電路31、32之分接頭，如參照圖13及 '•明，不會產生危險。亦即，在輸出clk〇e之上升 〇uTF!f:r^系由延遲電路31所輸出之時刻，由於信號 R慢輸出，所以在延遲電路31及延遲電路32中， 頭：ii?分接頭的時鐘脈衝，在此刻，進行切換分接 同，所以二備权準器25、39之構成以外，與圖20所示相 叫，所以省略說明。 明第4實入於=明&關於本發明之第4實施例。圖6係顯示本發 在於屮入ί t擇6號的閂鎖電路（校準器）39。 仕箱11出入補償m I q // + _L_U、、壮 分接頭選擇信號，在路T之J39係將由計數器34之 仕^遲電路31之輸出信號CLK0E問鎖的 1241099
構成。 其次’說明關於本發明第5實施例。圖7係顯示本發明 第5實施例之構成圖，若參照圖7，此實施例係圖丨所示之 具備分頻電路6的構成中，在tCK/2產生DLL2、輸出入補 償DLL3 π具備閂鎖由計數器34之分接頭選擇信號的閂鎖電 路（校準器）校準器25、校準器39。在延遲電路21、22、 延遲電路31、32之分接頭切換時，不會產生危險。 圖8係顯示該各實施例之輸入緩衝器1、1β構成例圖。 圖8 (a)所示之輸入緩衝器以差動電路構成，信號源共同 連接，連接於恒流電源N通道m〇S電晶體MN103 (活性化信 號連接於門脈衝，備用時視為關閉），門脈衝各裝置連°接 於差動輸入端子1、丨⑽之差動對電晶體MN101、龍1〇2與 依照差動對電晶體MN101、MN102之漏極與電源VDD間所連 =:流=糊01、MP1〇2之有源負荷，連接於差動對 =之ί =產生進行波形整形之缓衝器的反相器 LK…Λ*入端子IN1、ΙΝ2，輸入差動時鐘脈衝 :Β 端子’輸出單相知信咖卜 圖8 (b)所示之輸入緩衝器係在圖8⑷之 置二個P通道M0S電晶體Mpinq uD! π , 裴 體_〇3、MN1〇4 二04，二細通道廳電晶 差，確保㈣發脈料ί之=下降的㈣延遲時間 用於SDRM之輸人接收機電：格的儲備’被視為正適合利 若參照圖8 ( b )，活把士& 之N通道M0S電晶體MN105，在差。連接於已連接於門脈衝 社是動輸入端子INI、IN2連接 1241099 五、發明說明（34) 門脈衝’在信號源共同連接構成差動對之電晶體ΜΝ1〇1、 MN102，各裝備並列之電晶體MN1〇3、MN1〇4 ,構成電流鏡 之P通道M0S電晶體MP101、ΜΡ1〇2，各裝備並列之p通道M〇s 電晶體MP103、ΜΡ1〇4，N通道M0S電晶體MN103、MN104之門 脈衝係共同連接後，連接於N通道M0S電晶體MN1 01之漏 極。在P通道M0S電晶體MP103、MP1 04之門脈衝各連接差動 輸入端子INI、IN2。在差動輸入端子INI、IN2輸入CLK、 CLKB，輸出由輸出端子out之CLK1。而圖8 (b )所示構成 之詳細，可參照日本專利第30 6 1 1 2 6號公報。
圖9 ( a )係顯示圖1之相位檢測器2 3 ( 3 3 )的構成之 一例的圖。包含：反相器INV2〇i，輸入分頻時鐘脈衝 CLK2 ;反相器INV202，輸入信號CLKFBH ;反及電路 NAND201，輸入將分頻時鐘脈衝clk2在反相器INV201反轉 之信號與將信號CLKFBH在反相器INV202反轉之信號；令分 頻時鐘脈衝CLK2在接通狀態之傳送門脈衝TG1令其延遲之 佗號，NAND202 ,輸入將信號CLKFBH在反相器INV202反轉 之信號；RS正反器，由NAND203及NAND204所構成； NAND203之輸出信號；NAND205，輸入將反相器INV2〇2之輸
出信號在反相器INV20 3反轉之信號；NAND2〇6 ,輪入 NAMD204之輸出及反相器⑺”⑽之輸出信號；以及RS正反 器，由NAND207及NAND208所構成，輸出由ΝΑ〇2〇8之輸出 的檢出信號UPH。在相位檢測器33中，若比較信號CLKFBI 與時鐘脈衝信號CLK1時，NAND20 7之輸出可以用來檢出信
1241099 五、 發明說明（35)
(认）之相位檢測器係以反饋信號CLKFBI/CLKFBH :ί後：。出ίΚ;時鐘脈衝信號CU1/CLK2的相位 之2、惠 出信號UPI/UPH的構成。對信號 (^ 例如汁數完了，令增大於延遲電路 92:、上又；圖"之延遲量，輸出用以切換延遲電路 惠V相1接頭的分接頭控制信號。又對信號CLKFBH之上 升邊分頻時鐘脈衝CLK2之上升邊的相位 變：參，⑷），在計數器34(參照圖 數計數，令減少於延遲電路21、22 (參照圖！）之延遲 量，輸出用以切換延遲電路21、22之分接頭的分接頭控制 信號。 對信號CLKFBI之上升邊時鐘脈衝CU1之下降邊的相位 超前時，信號UPI變高（參照圖9 (b ))，在承受此情況 之計數器34(參照圖n ，令增加於延遲電路31、32 (參 照圖1 )之延遲里。對化號CLKFBI之上升邊時鐘脈衝 之下降邊的相位超前時，信號UPI變低（參照圖9 (b) )，在計數器34,以控制延遲電路21、22之分接頭的切 換’來令延遲電路21、22之延遲量減少。 圖10係顯示圖1之分頻電路6、圖3之分頻電路6A之構 成圖的一例，如圖1 0 ( a )所示，用D型正反器與反相器 INV構成2分頻電路。如圖1〇 (b)所示，由如下各部分所 構成.時#里脈衝反相器501，D型正反器之時鐘脈衝clki在
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低階變成輸出賦能；反相器5 〇 2，輸入端與輸出端互相連 接’主閃鎖部，由時鐘脈衝CLK1在高階變成輸出賦能之時 鐘脈衝反相器5〇3所構成；時鐘脈衝反相器504，時鐘脈衝 CLK1變成高階輸出賦能；反相器5 〇 5，輸入端與輸出端互 相連接；以及從動閉鎖部，由時鐘脈衝CLK丨在低階變成輸 出賦能之時鐘脈衝反相器5 0 6所構成。反相器5 0 7係反轉D 型正反器之輸出Q後供應資料輸入端子D。時鐘脈衝“^在 ，階時’主閂鎖部之時鐘脈衝反相器5 0 1會開機，輸入信 號由反相器5 0 2輸出，時鐘脈衝CLK 1在高階時，在主閂鎖 部’時鐘脈衝反相器5 〇 3會開機，反相器5 〇 2、5 0 3構成正 ^ 反器後閃鎖輸入信號，從動閉鎖部之時鐘脈衝反相器5 〇 4 會開機’將反相器502之輸出在反相器504、505反轉後輸 出"ί吕號。 圖11係顯示圖5、圖6、圖7所示之校準器2 5、3 9的1位 元^料分的構成，以D型正反器構成。圖丨丨（b )係顯示校 準器25、39之1位元資料分（計數器24、34之1位元分）之 主從方式閂鎖電路的構成例。此D型正反器係將計數器輸 出，在k號C L K H F / C L Κ Ο E之上升邊閃鎖。亦即，信號g (CLKHF/CLKOE：)在低階時，主閃鎖部之時鐘脈衝反相器 1開機，資料d (正轉邏輯）由反相器6 〇 2輸出，信號◦在 高階時，在主閂鎖部，時鐘脈衝反相器6 〇 3會開機，反相 器6 0 2 6 0 3構成正反器閂鎖資料，從動閉鎖部之時鐘脈衝 反相器6 04會開機，將反相器6〇2之輸出在反相器6〇4、6〇5 反轉後輸出信號。
第42頁 1241099 五、發明說明（37) 圖1 2係顯示圖1之多工器3 5 A的構成圖之一例。若參照 圖1 2，此多工器包含：信號0UTR ;反或（EXN〇R )電路/ 、 3〇3 ’輸入將信號0UTR用延遲電路3(H與反相器3〇2令其延 遲反轉之信號；反相器304，反轉EXN0R電路303之輸出； k號OUTF ; EXNOR電路311 ’輸入將信號〇UTF在延遲電路 3〇9與反相器310令其延遲反轉之信號；反相器312，反轉 EXNOR電路311之輸出；p通路M〇s電晶體Mp21，信號源端子 連接於電源VDD，反相器304之輸出端子連接於門端子.N 通路MOS電晶體MN22，在p通路M〇s電晶體Mp 21之漏極端子 連接漏極端子，在門端子，將EXN〇R電路311之輸出信號在 由電晶體MP22、MN23所構成之傳送門脈衝輸入令苴延遲之 k f P通路膽電晶體MP2 i之漏極端子與N通路m〇s電晶體 MN22之漏極端子的連接點連接輸出端子〇ut〇e，資料輸 用之時鐘脈衝信號CLKOE (參照圖！）即可輸出。、 更包含：P通路MOS電晶體MP23，於電源彻連接源極 二N2’4已H端子連接反相器312之輸出；N通路廳電晶 Γ在二：路M0S電晶雜23之漏極端子連接漏極端 Μ ί :播ΓΧ:Κ電路3°3之輸出信號在由電晶體 MP24 MN25所構成之傳送門脈衝輸入令其延遲之信 ΐ 子電的晶遠體』P23鱼之漏極端子_通路_電晶“之
5 ^^KOEB HLK0E之互補信號）即可輪 不用CLKOEB (CLK0E之互補=使=早相信號CLK0E， MP23與N通路M0S電晶體職24、儿電曰：通電晶體 冤日日體MP24、MN25所構成之 1241099 五、發明說明（38) 傳送門脈衝的構成即可省略。 以下說明關於圖1 2所示之多工器的操作。此多工器係 在信號0UTR之上升時，由EXN〇R電路3〇3，在延遲電路3〇1 $反相器302之延遲時間所規定之脈衝輸出，接受在反相 器3 04反轉之低階的脈衝信號之p通路mqs電晶體Mp2i即開 機’將輸出端子OUTOE上牽至電源電位VDD當作高階。
接著，信號OUTF之上升時，由ExNOr電路3U，在延遲 電路3 0 9與反相器310之延遲時間所規定脈衝寬度之脈衝輸 出’在傳送門脈衝令其延遲之信號在門端子所輸入之N通 路MOS電晶體MN22即開機，輸出端子0UT0被視為低階。 又，信號OUTR下降時，由ExN0R電路輸出延遲電路3〇1 與反相器302之延遲時間所脈衝寬度的脈衝，將在反相器 304反轉之脈衝輸入低階的ρ通路M〇s電晶體Μρ21即開機， 輸出端子OUTOE變成高階。 信號OUTF下降時，由ExN0R電路3U，輸出延遲電路 309與反相器310之延遲時間的脈衝寬度所規定之脈衝，在 傳送門脈衝令其延遲的信號輸入於門脈衝之Ν通路M〇s電晶 體MN22即開機，輸出端子〇ut〇e變成低階。
圖1 3係顯示圖3之多工器3 5 — 1之構成圖的一例。若參 照圖13，具備有：電源VDd與電源VSS間縱擺而連接之p通 路M0S電晶體MP21、MP22、N通路M0S電晶體MN21、MN22 ; 在P通路M0S電晶體MP21、MP22、N通路M0S電晶體021、 MN22 之 Η 端子輸入信號 0UTR2、0UTFi、〇UTRi、〇υτη。 電源VDD與電源VSS間具備有：縱擺而連接之ρ通路
第44頁 1241099 五、發明說明（39)
電晶體MP23、MP24、N通路M0S電晶體MN23、MN24 ；在P通 路M0S電晶體MP23、MP24、N通路M0S電晶體MN23、MN24之 門端子輸入信號0UTR1、0UTF2、0UTR2、0UTF2 通路M0S 電晶體MP22之漏極端子與N通路MOS電晶體MN21之漏極端子 的連接點與P通路M0S電晶體MP24之漏極端子與N通路M0S電 晶體MN23之漏極端子的連接點彼此之間相互連接，輸入於 反相器INV21之輸入端子。 電源VDD與電源VSS間具備有：縱擺而連接之P通路M0S 電晶體MP31、MP32、N通路M0S電晶體MN31、MN32 ；在P通 路M0S電晶體MP31、MP32、N通路M0S電晶體MN31、MN32之 門端子輸入信號0UTF1、0UTR1、0UTF2、0UTR1。 電源VDD與電源VSS間具備有：縱擺而連接之P通路MOS 電晶體MP33、MP34、N通路M0S電晶體MN33、MN34 ；在P通 路M0S電晶體MP33、MP34、N通路M0S電晶體MN33、MN34之 門端子輸入信號0UTF2、0UTR2、0UTF1、0UTR2 通路M0S 電晶體MP32之漏極端子與N通路MOS電晶體MN31之漏極端子 的連接點和P通路M0S電晶體MP34之漏極端子與N通路M0S電 晶體Μ N 3 3之漏極端子的連接點彼此之間相互連接，輸入於 反相器INV31之輸入端子。 反相器INV21之輸出信號係通過反相器INV22，輸入於 電源VDD源極端子所連接之Ρ通路M0S電晶體ΜΡ25的栅極端 子，反相器I NV3 1之輸出信號係通過傳送門脈衝（由電晶 體ΜΡ26、ΜΝ26所構成，經常呈開機狀態），源極端子輸入 於電源VSS所連接之Ν通路M0S電晶體ΜΝ25的柵極端子，Ρ通
第45頁 1241099 五、發明說明（40) 電晶鑛25之漏極端子與N通 極端子共同連接後再與輪出端子〇UT〇E連接。體N25之漏 反相器I N V 3 1之輪出^士缺於、文 端子，反相器題！之;晶體mp35的柵極 出仏就係通過傳送門脈衝（由雷 晶體MP36、酬6所構成，、經常開機狀態），源（由電 於電源VSS所連接之N通路M〇s電晶體關35的柵極端1 路⑽S電晶體MP35之漏極端子與N通路M〇s電晶體關35之漏^ 極端子共同連接後，再與輸出端子〇UT〇EB連接。若不 CLK0E之互補#唬CLK0EB時，p通路M〇s電晶體Mp35、n通路 M0S電晶體MN35、反相器1訂32、電晶體MP36、MN36可省 略。 以下說明圖1 3所不之多工器的操作。在信號〇UTR1之 上升（化號0UTF 1是高階）（圖4之（7 ) ) ，n通路MOS電 晶體MN21、MN22開機，節點N1放電，通過反相器INV2i、 22傳輸’在P通路M0S電晶體MP25之柵極端子施加低階，輸 出端子0UT0E充電，信號CLK0E上升。 在^號0UTF2之上升（信號〇UTRl是高階）（圖4之（9 ))’ N通路M0S電晶體MN3 1、MN32開機，節點N2放電，在 反相器INV31反轉之信號，通過傳送門脈衝（.26、MP26 )傳輸’在N通路M0S電晶體MN25之拇極端子施加高階，輸 出端子0UT0E放電，信號CLK0E下降。 在信號0UTR2之上升（信號0UTF2是高階）（圖4之 (1 0 ) ) ，N通路M0S電晶體MN23、MN24開機，節點N1放
第46頁 1241099 五、發明說明（41) 電，通過反相器INV21、22，在P通路M〇s電晶體Mp25之柵 極端子施加低階，輸出端子0UT0E充電，作號CLK0E上升。 在#號0UTF1之上升（信號〇UTR2是高階）（圖4之 (1 1 ) ) ’ N通路M0S電晶體MN33、MN34開機，節點N2放 電’在反相器I N V 3 1反轉之信號，通過傳送門脈衝 (MN26、MP26 )傳輸，在N通路M0S電晶體MN25之柵極端子 施加高階，輸出端子0UT0E放電，信號clk〇E下降。 卽點N1係號0UTR2、0UTF1均為低階，或信號 0UTR1、0UTF2均為低階時充電，此時p通路M〇s電晶體Mp25 認定為開機。 節點N 2係信號〇 U T F 1、0 U T R1均為低階，或〇 u T F 2、 0UTR2均為低階時充電，此時p通路M〇s電晶體Mp35認定為 關機。 以上，說明了就本發明之適用DDR _SDRAM的實施例。 ^發明同樣適用於實現修正工作功能之任意的1)1^，輸入 W 4里脈衝及令輸出時鐘脈衝的相位一致的任意用途之 DLL。在該實施例中，由計數器24、35，將輸出於延遲電 路21、22、延遲電路31、32之分接頭選擇信號，當作時常 麦化1位元之格雷碼（Gray Code)也可。 亦即’本發明並不是只限定於該實施例之構成，在專 利明求範圍之請求項的發明範圍内，只要是從事該職業的 人’當然包含達成與否之各種、變形、修正者。 [發明之效果]
第47頁 1241099 五、發明說明（42) 如以上之說明，若使用本發明，將 後之信號，藉由構成DCC功能之DLL，有^時鐘脈衝分气 消耗之效果。 有減低操作時之電_ 將本發明實施於DDR -SDRAM等時，可# 流消耗，又可補正因時鐘脈衝相位差:低操作時之電丨 功能之偏差，亦有在正確之週 ，之時鐘脈衝信號 i tru夕9八，、 月c例如時鐘脈衝週期 (tCK)之2分之：！）可輸出資料的效果。 衝迥』 接頭5八垃右使用本發明由設置閂鎖選擇延遲電路合 接頭之分接頭選擇信號的電$ 弹、遲電路分 分接頭切換時之产咚，α、二以避DLL之延遲電路的 提尚可靠性之效果。 Ύ便铩作女疋，特別 第48頁 1241099 圖式簡單說明 圖1 1s _ 二-員不本發明第1實施例之構成圖。 酸| Z >[手to 圖3 C Γ以說明本發明第1實施例之定時操作圖。 二糸顯示本發明第2實施例之構成圖。 15| 4： ^ 圖5儀Γ以說明本發明第2實施例之定時操作圖。 ie係ΐ示本發明第3實施例之構成圖。 圖7係本發明第4實施例之構成圖。 圖8 (、a、員不本發明第5實施例之構成圖。 輪入緩衝^)( b )係顯示在本發明之實施例中所使用之 裔的構成圖。 圖9 ( a )俏_一 測比較器的椹，、、”肩不在本發明之實施例中所使用之相位檢 圖10 (a)成圖、（b) 、 （c)係其操作之說明圖。 之分頻電肽^姐、（b )係顯示在本發明之實施例中所使用 电絡的構成圖。 圖 11 (a ) ^ 之校準器的構成圖b )係顯示在本發明之實施例中所使用 圖1 2係顯示t 的構成圖。 备明之第1實施例中所使用之多工器 圖W係顯示在太又 的構成圖。 x明之第2實施例中所使用之多工器 圖Μ係顯示征、屈+ 圖υ係用以說^路之部分構成圖。 生圖。 延遲電路中分接頭切換時之危險發 圖1 6係用以說明在 / DCC功能之關係圖。 °憶體系統中時鐘脈衝相位差與 1241099 圖式簡單說明 圖1 7係顯千— 圖18係顯示、：憶體系統之構成的模式圖。 ㈣係用之脇電路的構成圖。 _係顯示；=之電路的定時操作圖 圖21係用以二用之DLL電路之構成圖。 °兄明圖2 0之電路的定時操作圖 〔符號說明〕 1、1 B〜輸入緩衝器 3 、3 / 、3々、2β〜tCK/2產生DLL電路 4〜多工器（資料3^工=〜輸出入補償DU電路 5〜輸出緩衝器 器） 111〜緩衝器 、6 A〜分頻電路 11-1 21〜延遲電路 2 1 — 1〜粗調延遲電路 21 2 21 一 3〜微調延遲 22〜延遲電路 电路 22 —1〜粗調延遲電路 22 —2、22 —3〜微調延遲電路 2 3〜相位檢測器 24〜計數器 25〜校準器 26 —1 、26—2〜多工器
第50頁 1241099 圖式簡單說明 27 — 1、27 — 2〜反相器 31〜延遲電路 31 —1〜粗調延遲電路 31 — 2、31 — 3〜微調延遲電路 32〜延遲電路 32—1〜粗調延遲電路 32—2、32-3〜微調延遲電路 3 3〜相位檢測器 34〜計數器 35、35A、35B、35 — 1 、35 —2〜多工器 36〜多工器 37、38〜緩衝器 39〜校準器 40 — 1、40 — 2〜反相器 50〜記憶體控制器 5 1〜記憶體 5 2〜時鐘脈衝原始源 301、30 9〜延遲電路 30 2、304、310、31 2〜反相器 303、311〜反或電路 501、503、5 04、50 6、60 1、603、604、60 6〜時鐘脈衝反 相器 5 0 2、5 0 5、6 0 2、6 0 5 〜反相器
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Claims (1)

1241099 六、申請專利範圍 1· 一種半導體積體電路裝置，具有第〗 2延遲鎖定迴路及第3多工器； 噶弟1延遲鎖定迴路、第 该第1延遲鎖定迴路包含·· w輸入緩衝器，輸入時鐘脈衝传 b)分頻電路，輪入由該輸入緩衝ς所 信號，將該輸入接士 ^所輸出之時鐘脈徐 。第!延遲J時鐘脈衝信號分頻輸出； 鐘脈衝信號’ #由延遲時間各異電路所輸出之分頻時 J擇之輸出分接頭，輸出令該分=出分接頭中所 號； f釦脈衝信號延遲之信 d) 第2延遲電路，輸入該第 由延遲時間各異之 =遲電路之輪出信號，藉 頭’輸出令該第1延遲電路^輸刀接頭中所選擇之輸出分接 e) 第1相位檢測：：二出唬延遲之信號； 時鐘脈衝信號與由該分頻電路所輸出之分頻 此等信號的相位差. 所輸出之信號，檢驗出 f) 第1計數器Λ Βθ ia ° 接受该第1相位拾：目丨I哭a a 照：位之超前、滞後，”之輪出信號，依 延遲電路與該第2 ，輸出用以切換該第1 號； 電 輪出分接頭的分接頭選擇信 該第2延遲销 a)第3=迴路包含： 鐘脈衝信號，藉由輸入由各亥分頻電路所輪出之分頻時 選擇之輪出分接頭，異之複數個輸出分接頭中所 貝輪出令该分頻時鐘脈衝信號延遲之信
第52頁 1241099 六、申請專利範圍 號； b) 第4延遲電路，輸入該第1延遲電路 — 由延遲時間各異之複數個輸出分接頭中所$輪出信號，藉 頭’輸出令該第1延遲電路之輸出信號延選擇之輪出分接 c) 第1多工器，輸入該第3延遲電路之信號； 4延遲電路之輸出信號，藉由此二個輪出伸二出信號與該第 邊，規定脈衝之上升及下降的定時/輸出δ破各自之上升 信號之各下降邊，規定下一脈衝二 g由該二個輸出 號； 升及下降的定時之信 d) 虛設之第2多工器，輸入該第1多工 具備： 為之輸出信號， 號 1 )虛設之第1缓衝器，輸入該第2多工V ^ 具有與輸出緩衝器相同延遲時間； 杰、之輪出信 號 2)虛設之第2緩衝器，輸入該第！緩衝器 具有與輸入緩衝器相同延遲時間； °之輪出枱 e) 第2相位檢測器，輸入由該輸入 鐘脈衝信號與由該虛設之第輸2輸出之時 出此等信號的相位差；以及’所輸出之信號，檢驗 f) 第2計數器，接受該第2相位檢測罘 照相位夕妒今赚# ^ 仪檢劂态之輪出信號，依 延遲電ΪΪ;乙 值’輸出用以切換該第3 號；電路與该第4延遲電路之輸出分接頭的分接頭選擇信 該第3多工器，將由該第丨多工器所輸出之信號以資料 别出用時鐘脈衝輸入，選擇所輸入之複數個資料^一輸
1241099 — ^ 六、申請專利範圍 出，· 該第2多工器與該第3夕 ^ 該輪出緩衝器係輪Α二，器具有同一延遲時間， 由輸出端子的輸出資料來：:亥第3多工器所輸出之信號 2· 一種半導體積體電路 2延遲鎖定迴路及第3多工器直，/、有第〗延遲鎖定迴路、』 該第]延遲鎖定迴路包含σ · a) ，入緩衝器，輸入時鐘 b) 第1延遲電路，輪 唬， 脈衝信號，藉由延遲時間 ^輸入緩衝器所輸出之時鐘 擇之輪出分接頭，dc固輪出分接頭中所選 遲的信號； ^輸緩衝器所發出之信號延 c) 第2延遲電路，輪 接頭，輸出令該第！延遲電 ：中所選擇之輪出分 d) 第1相位檢測器，輸入由^戒延遲之信號； 鐘脈衝信號，與該第2延遲電路衝器所輸出之時 信號的相位差； 則出化號，檢驗出此等 e) 第1計數器，接受該第1相位口 照相位之超前、滯後，改變計數值Γ =之輸出信號，依 延遲電路與該第2延遲電路之 ^出用以切換該第i 號；以及 刀接碩的分接頭選擇信 f )第1校準器，將由該第1延 哥路所輪出之信號，以 1241099 六、申請專利範圍 閃鎖定時信號輸入’閃鎖由該 選擇信號，供應該第1延遲電路应：J咨所輸出之分接頭 該第2延遲鎖定迴路包含·· /、该第2延遲電路； a) 第3延遲電路，輸入由嗲 脈衝信號，藉由延遲時間各異z輪入緩衝器所輸出之時鐘 f之輸出分接頭，輸出令由該輪U5出分接頭中所選 衝號延遲之信號； 緩衝益所發出之時鐘脈 b) 第4延遲電路，輸入 由延遲時間各異之複數個輸出分$:;路之輪出信號，藉 碩，輸出令該第1延遲電路所選擇之輪出分 C)^多工器，輸入=出^就延遲之信號； 4邊延遲規電，之輸出信號，藉由此二個電輸路出义出/號與該第 邊，=脈衝之上升及下降的定時，虎各自之上升 之各下降邊定之下-脈衝之上該二個輸出 1舌旒; 之上升及下降的定碑的 d)虛設之第2多工考，於 具備： ……亥第1多工器之輸出信號， 號 號 Ο虛設之第1緩衝器，輸入該 具有與輸出緩衝器相同延遲時間，·夕工益之輪出信 2)虛設之第2緩衝器，輸入該第’1 、有與該輸入緩衝器相同延遲時間、、；。。之輪出信 鐘脈衝：公目: 由檢測V輸入由該輪入緩衝器所輪出夕 出此第2緩衝器所輸出之信爽ί時 出。I信唬的相位差； 现，檢驗 _ 1241099 六、申請專利範圍 f )第2言十書ί* ^ 照相位之超前、滞後，又改亥第$ 2檢挪器之輸出信號，依 延遲電路與該第4延遲電^之计輸數出值八，/出用以切換該第3 號，·以及 翰出刀接頭的分接頭選擇信 g )第2校準器，將該 時信號輸入，閂鎖由該 輪出信號，以閂鎖定 號，，第3延遲電路 =工， 该第3多工器，將由 tj:路， 輸出用時鐘脈衝輸入， 為所輪出之信號以資料 出； 、擇所輸入之複數個資料之一輸 該第2多工器與該第3多工器呈有 Γθ1 ? 作由輸出端子輸出之資料來輸出。為所輸出之信號當 3. —種半導體積體電路裝置，具 工器； ^遲鎖疋迴路及第2多 該延遲鎖定迴路包含： a) 輸入緩衝器，輸入時鐘脈衝信號； b) 延遲電路，輸入由該輸入緩衝器 信號，藉由延遲時間各異之複數個^出=時鐘脈衝（ 輸出分接頭，輸出令該已輪入之時鐘脈衝；；擇之 號； 可唬延遲的信 c) 虛設之第1多工器，輸入該 具備： 迭冤路之輪出信號， 第56頁 Ϊ241099 >、申請專利範圍 ___ 1) 虛設之第1緩衝器，輸入該第夕 ^ _ 號，具有與輸出緩衝器相同延遲時間1多工器之輸出信 2) 虛設之第2緩衝器，輸入該’…一 有與該輸入緩衝器相同延遲時間；Λ 1緩衝器之輸出，具 d )相位檢測器，輸入由該輪入 一、 · 衝信號，與該虛設之第2緩衝器的鈐衝器所輸出之時鐘脈 信號的相位差·， 翰出信號，檢驗出此等 〇計數器’接受該相位檢測器 之超前、滯後’改變計數值，輪中翰出、谠，依照相位 # 輪出分接頭的分接頭選擇信號；以及M切換該延遲電路之 f )校準器，將該延遲電路之 號輸入，閃鎖該計數器所輸出之：；二擇3鎖定時信 延遲電路； 員選擇彳5唬，供應該 5亥第2多工器，將由該延遲 輸出用時鐘脈衝輸入，選擇所輪入路戶 出； 别八之複數個資料之一輸 3 多工器與該第2多工器具 该輪出緩衝器係輪入由該第之遲時間， 以由輪出端子輸出之資料來輸^2。夕工益所輸出之信號， 4包含如申請專利範圍第1項之半導體積體電路裝置，其中， 路之輪出信多工器輸入該第3延遲電 X弟3延遲電路之輸出信號的上升及 六、申請專利範圍 τ降二;V:/制定之規定寬度的脈衝； 號，輸出該第4延遲：：之J4延遲電路之輸出信 時’預先制定之規定寬T的==上升及下降切換 C)相互逆導電型之 ”低位側電源間串聯地連接％出由連；：發：位：電 1吕唬， 黑占發出之輸出 該第1信號產生電路之輸出信號的反轉 第1電晶體之控制端子， "就’供應該 令该第2信號產生電路之輸出信號延遲 應該第2電晶體之控制端子。 4唬，被供 a) 第1粗調延遲電路 b) 第1微調延遲電路 信5虎， C)第2微調延遲電路，輸入將該第^且調 出信號以反，器反轉後之信號；以及 遲電路的 d)第4多工器，輪入該第j微調延遲電4 遲電路的輸出信號，合成單相之信號； 弟2_ 該第2延遲電路包含： a) 第2粗調延遲電路； b) 第3微調延遲電路，輸入該第2粗調延遲電路的輪 5·外如曾t請專利範圍第1項之半導體積體電路裝置，且Φ 該第1延遲電路包含·· 置其中 輸入該第1粗調延遲電路的輸
C)第4微調延遲電路 _ 出^號以反相器反轉輪入將該第2粗調延遲電路 、:之/\號；μ 的輪 遲電路的輸出信號，合\ °亥…第3微調延遲電路及第4微調延 ϋ成單相之信號。 6·如申請專利範圍第1項夕丄 該第3延遲電路包含·、义半導體積體電路裝置，其中， a) 第3粗調延遲電路· b) 第5微調延遲電’ 信號；以及 輸入該第3粗調延遲電路之輸出 c)弟6微調延遲雷敗 .^ ^ c 硌’輸入將該第3粗調延遲電路的輸 出信號以反相恭反轉後之信號； 』 該第4延遲電路包含："儿’ a) 第4粗調延遲電路； b) 第7微调延遲電路，輸入該第*粗調延遲電路的輸出 信號；以及 c)第8微調延遲電路，輸入將該第4粗調延遲電路的輸 出信號以反相器反轉後之信號； 該第1多工器輸入由該第5至第8微調延遲電路所各輸 出之第1至第4延遲信號，藉由該第1延遲信號及該第4延遲 信號各自之上升邊，輪出上升與下降的定時所規定之信 號；藉由該第2延遲信號及該第3延遲信號各自之上升邊， 輸出上升與下降的定時所規定之信號。
第59頁 1241099 圍 六、申請專利範 具備如第:i利範圍第1項之半導體積體電路裝置，其中， 擇虎，將由該第1計數器所輸出之分接頭選 路^虎加以閃鎖，而供應該第i延遲電路及該第2延遲電 具備如第申2 利範圍第1項之半導體積體電路裝置，其中， 予^Ϊ 由該第2計數器所輸出之分接頭選擇n 予μ閃鎖，㈣應該第3延遲電路及該第4延遲電路擇“虎 更具備申^專/彳6轨圍第1項之半導體積體電路裝置，其中， 頻電路=八瓶自士該輸人緩衝器之時鐘脈衝信號及來自兮丄 及該第1二二Γ脈衝k任-m該第1延遲電 弟1相位檢測器的第1切換開關。 電略 中，=專利範圍第1項之半導體積體電路装置，ι τ 炅具備： 再 時鐘J :2作^二衝器士’產生與由該輸入緩衝器所輪出之 :乜唬互補之時鐘脈衝信號； 之 衝俨，· 2刀頻電路’分頻來自該第2輸入緩衝器之時 衝仏旒；以及 f鐘脈 对卬之時
第60頁 )第2切換開關’選擇來自該第2輸入緩衝器 1241099 六、申請專利範圍 鐘脈衝信號及來自該第 之 乐2为頻電路之刀頻味綠阶朱 一，供應該第4延遲電路 屑日寸釦脈衝中 ^如申請專利範圍第i項之半導體積體電路裝置 中，该第1相位檢測器，以該第2延遲電路之輸出信，、、 準，檢測該分頻時鐘脈衝之相位的滯後、超前，β ^為基 =2相位檢測器’以由該虛設之第2緩衝器：輸 為基準，檢測由該輸入緩衝器所輸出之時鐘脈 k唬 位之滯後、超前。 °就的相 1中2.，： 2專利範圍第2項之半導體積體電路裝置，龙 _ 3玄弟1相位檢測器，以該第2延遲電路之 ^ 準，檢測由該輸入緩衝器所輸 产D唬為基 滯後、超前， T軋出之時釦脈衝信號的相位之 該第2相位檢測考，+兮 為基準，檢測由該輪入緩？Λ之/2緩衝器所輸出之信號 位之滯後、超前。所輪出之時鐘脈衝信號的相 1 3 ·如申請專利筋if)楚q 、 中，該相位檢測3| 由、半導體積體電路裝置，其 號為基準，檢測由节設之第2緩衝器所輸出之信 相位之滯後、超前二衝器所輸出之時鐘脈衝信號的 14. 導體積體電路裝置 其 如申請專利範圍第1項之半
第61頁 1241099 六、申請專利範圍 中，該分頻電路係將仏、， 予以輸出的2分頻電路入信號之頻率的2分之1頻率的信號 15· 一種延遲鎖定迴路穿 及第2延遲電路的延遲日士'，’二曰中，調整串聯連接之第i 將輸入信號延遲而成，使得由該第1及第2延遲電路 以將該輸入信號延遲該；3;:?入、信號的相位對準，藉 號由該第1延遲電路輪 仏入说的2分之1週期量而成的信 a) 分頻電路，用1八，包含： ° 以該第1及第2延遲f ^頻該輸入信號； b) 第1延遲調整7 °亥刀頻電路的輸出信號延遲；& 之延遲時間的控制Λ輸出調整該第1及第2延遲電路 第2延遲電路之輪 〜，以使该分頻電路之輸出信號蛊 心掏出k號的相位對準。 u兴遠 1 6 · —種延遲錯 及第2延遲鎖定迴路、裝置裝置’包含第1延遲鎖定迴路裴置 該第1延遲鎖定迴路；：’二：由 電路的延遲時Μ \置串聯連接之第1及第2延遲 延遲而成之信號鱼=由該第1及第2延遲電路將輸入作 信號延遲該輪入；广信號的相位對準，藉以將該；： 延遲電路輪出，分週期量而成的信號由該L Μ分頻電路，田、 以該第1及第2 用以分頻該輸入信號； IIIIHiUIUVUA1 ^vfivfuuT? '——-___ nuA .Ci ul .... b)第1延遲延么電路令該分頻電路的輪出信號延遲.b 遲调整機構，輸出調整該第丨以以‘#及 1241099 六、申請專利範圍 ____ =延遲時間的控制信號，以使該分頻電 f j4遲電路之輸出信號的相位對準； 輪出信號與該 二田2延遲鎖定迴路袭置，依照該輪入作|卢太 ::之時鐘脈衝信號，對選擇複數個資：虎’產生資料輸 應该資料輸出用之時鐘脈衝，具備：、+輪出的多工器供 a) 第3延遲電路，輸入該分頻電路之 遲後輸出第1信號； 輪出k號令其延 b) 第4延遲電路，輸入該第i延遲鎖 信號令其延遲後，@出第2信號； 、路袁置之輸出 c) 一電路，輪入由該第3及 1及第2信號’以該第丨及第2信號的各出 之上升及下降的定時，將以 邊規疋脈衝 規定之下-脈衝之上升及下降的定時？ ： 下降邊所 資料輸出用時鐘脈衝；以及 、^虎，輸出作為該 ^ ^ # X 3| Γ - β "Γ以使°亥貝料輸出用時鐘脈衝至少 =…之延遲時間量而得的信號與該輸入信號的相 17.如巾請專利範圍第15項之延遲 具備第鎖電路，以該扪延遲電路：二二 第1延遲調整機構之控制信號予 'D〜將來自3亥 第2延遲電路。 “虎予以閃鎖’而供應至該第！及
1241099 六、申請專利範圍 18. 如申請專刹m 具備以該資U:;!16項之延遲鎖定迴路裝置，其中， 之控制信號予二：Br=將來自該第2延遲調整機構 2閂鎖電路。 ’、μ至该第3及第4延遲電路的第 19· 一種延遲鎖定洄攸壯琪 ^ Α 及第2延遲鎖定迴路\路/置直包含第1延遲鎖定迴路裝置 該第'延遲鎖定迴路襄置具備：， a) 苐1延遲雷的 衝器所輸出之時鐘脈二藉卢由Λ入/鐘脈衝信號之輸入緩 脈衝信號輸入，於屮驻:唬、田作在力頻電路分頻後之時鐘 頭中所選擇之輪Ζ :由延遲時間各異之複數個輸出分接 號; 輪出分接頭令該分頻時鐘脈衝信號延遲= b) 第2延遲雷？々 土 出藉由延遲時間異;入:第二路之輸出信號，輪 d)第1計數:，v檢測:此等信號的相位差；及 照相位之超前/文该第1相位檢测器之輪出信號 M p /帶後’改轡計數佶，认I m ^電路㈣第2延遲電路之輸出;換該第i 览， 文貝的分接頭選擇信 第2延遲鎖定迴路具備： 岭所輸出之分頻時
第64頁 a)第3延遲電路，輸入由該分頻 1241099 六、申請專利範圍 _ 鐘脈衝信號，輪出藉由M、屈 中所選擇的輸出分接頭入7 =間各異之複數個輸出分接頭 號； 接頭7该分頻時鐘脈衝信號延遲的信 b)第4延遲電踗，认 出藉由延遲時間各異之m第^延遲電路之輸出信號，輸 分接頭，令該第丨延遲 個輪出分接頭中所選擇之輪出 C)第1多工器，出信號延遲的信號； 遲電路之輸出信號，葬遲電路之輸出信號及第4延 規定脈衝之上升及下^二，該輸出信號各自之上升邊， 之各下降邊所規定下r ::寺’冑出藉由二個該輸出信號 (〇第2相位檢測器，、上^升及下降之定時的信號； 所規定時間的延遲機7别入令第1多工器之輸出信號延遲 脈衝信號，及該；=構輸入緩衝器所輸出之時鐘 相位差；及 、構之輸出“號，檢測出此等信號的 照相位之超7、1帶接雙該第2相位檢測器之·出信號，依 延遲電路及該第i延遲’改拉變計數值、，輸出用以切換該第3 號。 遲電路之輸出分接頭的分接頭選擇信 Ο Λ • 一種延遲鎖定1回？々壯 及第2延遲鎖定迴路d:含第1延遲鎖定迴路裝置 該第1延遲搞… 凌置，其中’ 1鎖疋迴路裳置具備： 緩衝器所輪出之時鐘Λ入藉/輸入時鐘脈衝信號之輸入 ' 、衝^唬，輸出藉由延遲時間各異之 1241099 複數個輸出分接頭中所選擇之輸出 衝器所發出之時鐘脈衝信號延遲的信號；，々該由輸入緩 b)第2延遲電路，輸入該第丨延^雷"玖 號，輸出藉由延遲時間各異之複數 ^出之輸出信 之輸出分接頭’令該第!延遲 輸出刀接頭中所選擇 號； 纷I ^出^號延遲的信 C)第1相位檢測器，輸入該輪入 :及㈣2延遲電路之㈣號’檢測 照:二計前數V後接受:變=;檢=，信號，依 號； 接頭的分接頭選擇信 f )第1校準器，脾ώ， 閂鎖定時作f卢於人、”人 延遲電路所輪出之作垆 選擇信；;第1計數器所輸出二 卜、錢、遠第1延遲電路及兮筮 〜刀得碩 該第2延遲鎖定迴路具備： 及孩第2延遲電路； a) 第3延遲雷％ ， 脈衝信號，輸出藉路由延輸遲入時由入：Λ器所輪出之時鐘 延遲的信號，接頭，♦由該輸入緩衝器之時鐘以中 b) 第4延遲電路，輸入令第彳 號 «由延遲時間各異之==遲：路之輪出信號1 分接頭，令哕笙^ 輸出分接頭中所搜捏 輸 亥弟1延遲電路之輸出信號延遲：二虎擇之輪出 第66頁 1241099 六、申請專利範圍 =)第1多工器，輸入該第3延 4 ^ t ^ n ^, Λ Λ 疒，之ί氏衝之上升及下降的定時，輸出藉由二個兮於升* 信號；f邊所規疋之下―脈衝之上升及下降的定時= )第2相位檢測器，輸入令該第1多工琴之 =間之延遲機構，及由該輸入緩衝器所之 :=::ϊ號，及該延遲機構之輸出信號，檢測出 照相：Γ二數器”接受該第2相位檢測器之輸出信號，依 延遲電路哲 ’改變計數值’輸出用以切換該第3 巧路及峰延遲電路之輸出分接頭的分接頭選擇： 定時準V將由該第1多工器之輸出信號，以問鎖 信號：ΪΪ;第3延鎖第2計數器所輪出之純 仏應4第3延遲電路與該第4延遲電路。 h 種延遲鎖定迴路裝置，其中，包含： 輪出之時：：2户將由輸入時鐘脈衝信號之輸入緩衝器所 個輪出八^ t號輸入’輸出藉由延遲時間各異之複數 所= 所選擇之輸出分接頭，令由該輸入緩衝器 ^出^日寸鐘脈衝信號延遲的信號； 間 遲機構令邊延遲電路之輸出信號延遲所規定時
第67頁 1241099 a、申請專利範圍 C )相位檢測器，輸入由 *信號及該延遲機構之輸出U *器所輸出之時鐘脈 差； “虎，檢測出此等信號的相位 d)叶數器，接受該相位檢測器之 =超前、滯後，改變計數值，⑽出k號，依照相位 出分接頭的分接頭選擇信號； 以切換该延遲電路之 ^ f)校準器，將該延遲電路所發屮少认^ 疋時信號輸入，閃鎖由該計數器輸出信號，以閃鎖 號，供應該延遲電路。 °斤輸出之分接頭選擇信 # 22·如申請專利範圍第1 9項之延遲# ~、 包含： 、义I遲鎖疋迴路裝置，其中， a) 第1信號產生電路，該 _ 電路之輸出信號，輪出該第入該第3延遲 及下降切換時，預先制定之_ ~輸出^號的上升 b) 第2信號產生電制：之於規-寬度的脈衝； 號，輸出該第4延遲電路之第4延遲電路之輸出信 時，預先制定之規定\=的的及上升及下降切換 與低二|丨電源間Ϊ 連電接晶體於及第2電晶i ’高位側電源 號； 地連接，輪出由連接點發出之輸出信 該第1信號產生電敗鈐 第1電晶體之控制端子信號的反轉信號’供應該 令該第2信號產生電路之輪出信號延遲之信號，供應
第68頁 1241099 六、申請專利範圍 該第2電晶體之控制端子。 2 3·如申請專利範圍第1 9項之延遲鎖定迴路跋置，发 該第1延遲電路包含·· /、中’ a)苐1粗調延遲電路； b )第1微調延遲電路，輸入該第1粗調延遲 信號； ％的輸出 輪 c) 第2微調延遲電路，輸入將該第1粗調延遲電 出信號以反相器反轉之信號；以及 的 d) 第4多工器，輸入該第！微調延遲電路及第2微 遲電路的輸出信號，合成單相之信號； 該第2延遲電路包含： a) 第2粗調延遲電路； b) 第3微調延遲電路，輸入該第2粗調 信號； 々电格的輪出 〇第4微調延遲電路，輸入將該第2粗調 出信號以反相器反轉之信號；以及 幾寬路的輪 d)第5多工器，輸入該第3微調延遲 遲電路的輸出信號，合成單相之信號。 弟““周延 遲鎖定迴路裝置，其中， 2 4·如申請專利範圍第丨9項之延 該第3延遲電路包含： a) 第3粗調延遲電路； 之輸出 b) 第5微調延遲電路，輸入該第3粗調延遲電路 m 第69頁 1241099 六、申請專利範圍 信號；以及 c)第6微調延遲電路，輸入將該第3粗調延遲電 出信號以反相器反轉之信號； 勺輪 該第4延遲電路包含： a) 第4粗調延遲電路； b) 第7微調延遲電路，輸入該第4粗調延遲電路 信號；以及 心輸出 c) 第8微調延遲電路，輸入將該第4粗 出信號以反相器反轉之信號； 、遊冤路的輸 該第1多工器輸入由該第5至第8微調延 出之第i至第4延遲電路，#由該第! 所輸 雷路久白夕卜斗、真 土人 亥第4延遲 逼路各自之上升邊，輪出上升與下降的定時 及藉由該第2延遲電路及該第3延遲電路各 = 定之上升與下降的定時U 。 〈上升邊所規 25·如申請專利範圍第19項之延遲鎖定迴路 :備第1校準器，將由該第i延遲電路 2 /、二’ 作為⑽定時信號，以問鎖由該幻計數’輸人 頭選擇錢，供應至該第】延遲電路及該第2所延輪遲出電之路分接 2f:申請專利範圍第19項之延遲鎖定迴路穿晋“ J備第2校準器，將該㈣工器之輸出，Π，其中’ j :時信號’以閃鎖由該第2計數：：入作為問 “虎，供應至該第3延遲電路及該第4:遲出電之路刀接頭選擇 第70頁 1241099
7 ·如申凊專利範圍镇〗Q 、， 該分頻電路係將 σ員之延遲鎖定迴路裝置，其中， 出的2分頻電路。"j信號頻率的2分之1頻率之信號予以輸 2 8.如申請專利範圍笛〗β 具備第1閂鎖電路，、^々項之延遲鎖定迴路裝置，其中， 該第1延遲調整機構：;:：1延遲電路之輸出信號，將來自 及第2延遲電路。 工彳5唬予以閂鎖，而供應至該第1 2 9 ·如申凊專利範圍第 包含： 員之延遲鎖定迴路裝置，其中， a) 第1信號產生電踗， 路之輸出信號，輸出該當q μ第1多工器輸入該第3延遲電 下降切換時’預先制g延^遲電路之輸出信號的上升及 b) 第2信號產生電疋路之規：寬度的脈衝； 號，輸出該第4延遲電路二入^第4延遲電路之輸出信 時，預先制定之規定寛产别出^號的上升及下降切換 •…目互逆導電；3的雷脈曰衝；以及 於高位側電源與低位側電〃曰曰體及第2電晶體，串聯連接 信號； 相1電源間，輸出由連接點發出之輸出 該第1信號產生電路之於 該第1電晶體之控制端子輪出信號的反轉信號，供應至 令該第2信號產生電路之輪出信號延遲而成之信號，
1241099 六、申請專利範圍 供應至該第2電晶體之控制端子 30.如申請專利範圍第2〇項之延遲鎖定迴 该第1延遲電路包含·· 展置’其中， 信號； a )第1粗調延遲電路； b)第1微調延遲電路，’輸入該第1粗調延遲電路 的輪出 c)第2微調延遲電路，輸入將該第j粗 “號，反相夕器反轉之信號；以及 €電路的輪 延遲2 I4的之輸夕出W輸入該第1微調延遲電路及第2微調 =电峪的輸出b唬，合成單相之信號； η 该第2延遲電路包含： a)第2粗調延遲電路； 信號b:第3微調延遲電路’輸入該第2粗調延遲電路的輪出 的輪 d)第5多工器， 2第4微調延遲電路，輸入將該第2粗 出仏號以反相器反轉之信號；以& 電路 „、斥 輪入該第3微調延遲電路及該箆4火上 延遲電路的蚣Ψ π咕 久Α弟4微調 的輸出^旒，合成單相之信號。 31 中， 兮哲π如申請專利範圍第20項之延遲鎖定迴路裝置，复 邊弟3延遲電路包含·· "、 b)第5微調延遲電路，輸入該第3粗調延遲電路的
第72頁 a )第3粗調延遲電路； 1241099 六、申請專利範圍 信號；以及 c)第6微調延遲雷 出信號以反相器反轉之信號輸入將該第3粗調延遲電路的輪 該第4延遲電路包含： a) 第4粗調延遲電路. b) 第7微調延遲雷败 ^ 信號；以及 ’輸入該第4粗調延遲電路的輸出 出^==反€轉\^:將該第4粗調延遲電路的輪 出之第4延遲輸電入路分別:二第5 8微調延遲電路輪 延遲電路各自之上升邊的：=:苐1延遲電路及該第4 „ ^ 您的上升與下降定時所規定之衿咕 2由該第2延遲電路及該第3延遲電路各自之上升= 升與下降定時所規定之信號。 开邊的上 32·如申請專利範圍第2項之半導體積體電 中，包含： ，、 a上第1信，產生電路’該第】多卫器輸入該第3 路之輸出信號’輸出該第3延遲電路之輸出信號 J 下降切換時，予頁先制定之規定寬度的脈衝； 开及 b) 第2彳s號產生電路，輸入該第4延遲電路之輪 號，輪出該第4延遲電路之輪出信號的上升及下降切換 時，預先制定之規定寬度的脈衝；以及 、 c) 相互逆導電型之第1電晶體及第2電晶體，串聯連接
第73頁 I第生電路之輸出信號的反轉信號 1241099 -〜-- 信號；彳電源與低位側電源間，輸出由連接點發出之輸出 至°亥21電晶體之控制端子 供應至j 11就產生電路之輪出信號延遲而成之信號， 王邊第2電晶體之控制端子。 3 3 中·，如申請專利範圍第2項之半導體積體電路裝置，其 該第1延遲電路包含： a)第1粗調延遲電路； 枝％ W第1微5周延遲電路’輸入該第1粗調延遲電路的輸出 第2微調延遲電路，輸入將該第1粗調延遲電路的輸 L號以反相器反轉之信號；以及 、d)第4多工器，輸入該第1微調延遲電路及該第2微調 延遲電路的輸出信號，合成單相之信號； 該第2延遲電路包含： a) 第2粗調延遲電路· b) 第3微调延遲電路，輸入該第2粗調延遲電路的輸出 信號； c) 第4微調延遲電路，輸入將該第2粗調延遲電路的輪 出化號以反相器反轉之作號；以及 d) 第5多工器，輪入該第3微調延遲電路及第4微調延 第74頁
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