TW563131B - Semiconductor memory device having self-timing circuit - Google Patents

Description

563131 A7 B7_ 五、發明説明（丨） ' —'— 本發明係大致有關於半導體記憶體裝置，更特別地，係 有關於一種設置有一模擬訊號延遲之時序控制電路的半導 體記憶體裝置。 為了提升半導體記憶體裝置的運作速度，不管半導體記 5憶體裝置的運作，勤奮的時序控制係變得必須的。當試圖 製造越益細微的結構俾可增加半導體記憶體裝置的^路密 度時，在產品偏差上的增加會跟著發生。如果如此的產品 偏差存在的話，係不容易達成勤奮的時序控制。 在習知技術中，界定内部電路之運作時序的時序控制訊 10 號係藉由延遲電路或其類似的使用來從外部訊號產生。如 果與導線結合的寄生負載電容或電阻係由於該產品偏差而 出現變化的話，這樣產生之時序控制訊號的時序會偏離。 把如此的偏離列入考慮，時序設定必須因此被作成有足夠 的邊界，其是為妨礙朝高速半導體記憶體裝置之達成之努 15 力的因素。 為了避免這問題，一些類型的半導體記憶體裝置模擬在 該半導鱧記憶體裝置内部的訊號延遲，藉此產生精準的時 序控制訊號。如此的時序控制電路係被稱為自定時電路。 例如’於記憶體存取之時招致最長之時序延遲的路徑係被 20 列入考慮，而一電路係被設置來模擬沿著這路徑的訊號延 遲’藉此產生用於界定内部電路之運作時序的時序控制訊 號。在這方法中，該時序控制訊號具有模擬實際之記憶體 存取的時序，因此由產品偏差所引致的時序偏離能夠被抑 制到某程度。 第4頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ……----------—— (請先閲讀背面之注意事项再填寫本頁) -訂— 563131 A7 ____ B7___ 五、發明説明（2 ) 用於產生該時序控制訊號之招致該最長時序延遲的路徑 是為與該輸入/輸出電路距離最遠的路徑’及是為存取該與 該字解碼器距離最遠之記憶體細胞的路徑。 第1圖是為用於說明當與一輸入/輸出電路和一字解碼 5 器距離最遠之路徑被使用時之時序補償的舉例說明圖示。 第1圖的半導體記憶體裝置包括一控制電路11、一解 碼器電路12、一記憶體細胞陣列13、一讀寫放大器14、 一虛設字解碼器15、一虛設字線16、一虛設記憶體細胞 17、及一虚設位元線18。於一實際資料讀取運作之時，該 10 解碼器電路12係響應於從該裝置之外部供應到該控制電路 11的時鐘訊號ck和位址訊號address來選擇地作動該記 憶體細胞陣列13的字線，藉此把一讀取訊號供應到一記憶 體細胞19。一訊號路徑，該讀取訊號係沿著它傳播，係被 顯示如訊號路徑P1,P2和P3。在該記憶體細胞陣列13内 15 之被存取的記憶體細胞19係被顯示如一與該控制電路11 距離最遠的細胞。從該記憶趙細胞19讀取的資料係經由一 對應於該記憶體細胞陣列13之位元線的路徑P4來被供應 到該讀寫放大器14。該等資料擷取路徑P1,P2,P3和P4 一起形成該招致資料讀取運作之最長之延遲的路徑，且其 20 因此是為從時序之觀點看最重要的重要路徑。 另一方面，該虛設字解碼器15根據從該裝置之外部供 應到該控制電路11的時鐘訊號CK和位址訊號ADDRESS 來作動該虛設字線16，藉此把一讀取訊號供應到該虛設記 憶體細胞17。一路徑，這讀取訊號係沿著它傳播，係被顯 第5頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ------------------------裝：----------------訂 ----------------線· (請先閲讀背面之注意事項再填寫本頁) 563131 A7 _B7^____—--- 五、發明説明（乃） (請先閲讀背面之注意事項再填寫本頁) 示為路徑PI, P6,和P7。從該虛設記憶體細胞17讀取的 一虛設記憶體細胞訊號係經由該虛設位元線18供應到該控 制電路.11。根據這虛設記憶體細胞訊號，該控制電路11 把一感應放大器作動訊號供應到該讀取寫入放大器14俾可 5 把被讀取的實際資料放大。該路徑，該虛設記憶體細胞訊 號與該感應放大器作動訊號係沿著它傳播，係被顯示如路 徑 P8, P9,和 P5 0 在這形式下，經由該等資料擷取路徑P1,P2,P3,和P4 讀取的實際資料係由該讀取寫入放大器14放大而然後經由 10 一路徑P10來被輸出到該裝置的外部。該路徑，該虛設記 憶體細胞訊號係沿著它被擷取，具有一比該具有在該記憶 體細胞陣列I3中最長之時序延遲之重要路徑之時序延遲長 的時序延遲。這保證資料沿著該重要之路徑的讀取係被適 當地執行。在這形式中，該自定時電路產生一模擬真實記 15 憶體存取的時序控制訊號（即，該感應放大器作動訊號）， 藉此抵消由產品偏差所引致的時序偏離。 在以上所述的結構中，該虛設記憶體細胞17係被設置 得比該與該控制電路11距離最遠的記憶體細胞19更遠。 據此，驅動該虛設字解碼器15、該虛設字線16、該虛設位 20 元線18、等等的負載係比在從該記憶體細胞陣列13讀取 資料時會被招致的最大負載大。這導致由該自定時電路所 需之電力損耗增加的問題。由該自定時電路所需的電力損 耗不是在記憶體裝置上可忽略的大小，其之電力損耗的降 低是為主要的考量。 第6頁 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） 563131 A7 B7 5 10 15 五、發明説明（4 ) 據此，一種設置有用於模擬訊號延遲俾可確保對抗產品 偏差之穩定度之自定時電路的半導體記憶體裝置是為必須 的，該自定時電路招致相當小之電力損耗。 本發明之大致目的是為提供一種半導體記憶體裝置，該 半導體記憶體裝置實質上避免由習知技術之限制與缺點所 引致之該等問題中之一者或者數者。 本發明之特徵與優點將會被展示於後面的描述，而部份 將會由於該描述和附圖而變得明顯，或者可以藉著根據在 該描述中所提供之教示來實施本發明來獲悉。本發明之目 的及其他特徵和優點將會藉由特別在如此完整、清楚、簡 潔、與精確用詞以使熟知此項技術之人仕能夠實施本發明 之說明中所指出的半導體積體電路來實現與達成。 為了達成這些和其他優點及根據本發明的目的，如在此 中所實施及概略地描述，本發明的半導體記憶體裝置包括 一用於存取一記憶體細胞的資料存取路徑、一驅動在該資 料存取路徑上之訊號的訊號驅動電路、一效法該資料存取 路徑的虛設路徑、及一效法該訊號驅動電路的虛設驅動電 路，其中，該虛設路徑具有一比該資料存取路徑小的負載 ，而該虛設驅動電路具有一比該訊號驅動電路小的驅動能 20 力。 如上所述的該半導體記憶體裝置藉由具有比該實際之訊 號驅動電路小之驅動能力之虛設驅動電路的使用來驅動具 有一比該實際資料存取路徑小之負載的虛設路徑。這使得 要達成一消耗比習知自定時電路少之電力，並達成抵消由 第7頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） ------------------------裝..................訂·-----------------線· (請先閲讀背面之注意事項再填寫本頁) 563131 A7 ^^^----- 五、發明説明（5 ) —--------------------- (請先閲讀背面之注意事項再填窝本頁) 產品偏差所引致之時序偏離之時序控制的電路結構是有可 能的。 根據本發明的實施例，一虛設字解碼器、一虛設字線電 路、一虛設記憶體細胞、及一虛設位元件電路係位於靠近 5 該解碼器電路與該輸入/輸出電路之記憶體細胞陣列的角落 。此外，該虚設字線電路包括一虛設字線，該虚設字線係 在與該記憶體細胞陣列之字線相同的方向上延伸，並且係 被摺折以作成一U形轉折。該虛設位元線電路包括虛設位 元線，該等虚設位元線係在與該記憶體細胞陣列之位元線 10 之相同的方向上延伸，並且係被摺折以作成一U形轉折。 在如上所述的半導體記憶體裝置中，用於效法該資料存 取路徑的虛設路徑能夠被實施如一相當短的路徑。 、? 此外，根據本發明的一特徵，一半導體記憶體裝置包括 一效法對記憶體細胞之資料存取俾可產生一時序控制訊號 15 的自定時電路，該自定時電路利用一具有與被效法之電路 比較起來相當小之負載的虛設路徑，並且以係按比例地小 之驅動能力來驅動該虛設路徑。 如上所述的半導體記憶體裝置使用該具有與被效法之電 路比較起來相當小之負載的虛設路徑，並且以係按比例地 20小之驅動能力來驅動該虛設路徑，藉此使得要達成一消耗 比習知自定時電路少之電力，並達成抵消由產品偏差所引 致之時序偏離之時序控制的電路結構是有可能的。 本發明之其他目的和進一步的特徵將會由於後面配合該 等附圖的詳細描述而變得明顯。 第8頁 本紙張尺度適财關家鮮（CNS)職格UlGX297公爱) — 563131 A7 B7 五、發明説明（6 ) 第1圖是為用於說明當一與一輸入/輸出電路及一字解 碼器距離最遠之路徑被使用時之習知時序補償的舉例說明 圖不， 第2圖是為顯示本發明設置有自定時電路之半導體記 5 憶體裝置之結構的圖示； 第3圖是為一虛設字解碼器、一虛設字線電路、一虛 丨 設記憶體細胞、及一虛設位元線電路之訊號傳播路徑的放 大圖不， 第4圖是為用於說明在一解碼器電路與該虛設字解碼 10 器内之虛設負載與緩衝器驅動能力之設定的電路圖； 第5圖是為用於說明關於一記憶體細胞陣列之字線與 該虛設字線電路之虛設字線之虛設負載與緩衝器驅動能力 之設定的電路圖；及 第6圖是為用於說明關於該記憶體細胞陣列之位元線 15 與該虛設位元線電路之虛設位元線之虛設負載與緩衝器驅 動能力之設定的電路圖。 在後面，本發明的實施例將會配合該等附圖來作描述。 第2圖是為顯示本發明設置有一自定時電路之半導體 記憶體裝置之結構的圖示。 20 第2圖的半導體記憶體裝置包括該控制電路11、該解 碼器電路12、該記憶體細胞陣列13、該讀寫放大器14、 一虛設字解碼器25、一虛設字線電路26、一虛設記憶體細 胞27、及一虛設位元線電路28。 該虛設字解碼器25、該虛設字線電路26、該虛設記憶 第9頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ...... 裝 ...... 訂 ...... .線 (請先閲讀背面之注意事項再塡寫本頁) 563131 A7 £7_ 五、發明説明（1 ^ ： 體細胞27、和該虛設位元線電路28 一起構成本發明的自 定時電路。這自定時電路的虛設字解碼器25係位於一個比 該解碼器電路12更接近該控制電路11的位置。該虛設字 線電路26、該虛設記憶體細胞27、和該虛設位元線電路 5 28係被定位比該記憶體細胞陣列13更接近該控制電路工工 0 於一實際資料讀取運作之時，該解碼器電路12響應於 從該裝置之外部供應到該控制電路的一時鐘訊號CK與 一位址訊號ADDRESS來選擇地作動該記憶體細胞陣列：L3 10 的一字線，藉此把一讀取訊號供應到該記憶體細胞19。一 訊號路徑’該讀取訊说係沿者它傳播，係被顯示如訊號路 徑PI, P2和P3。在該記憶體細胞陣列19内之被存取的記 憶體細胞19係被顯示如一個與該控制電路11距離最遠的 細胞。從該記憶體細胞19讀取的資料係經由一對應於該記 15 憶體細胞陣列13之位元線的路徑P4來被供應到該讀寫放 大器I4。該等資料擷取路徑P1,P2,P3和P4 —起形成該 招致資料讀取運作之最長之延遲的路徑，且其因此是為從 時序之觀點看最重要的重要路徑。 另一方面，根據從該裝置之外部供應的該時鐘訊號CK 20 和該位址訊號ADDRESS，該控制電路11控制該比解碼器 電路12更接近該控制電路11的虛設字解碼器25。該虛設 字解碼器25作動該虛設字線電路26之在與該記憶體細胞 陣列13之字線相同之方向上延伸且係被摺折以作成一 U形 轉折的虛設字線，藉此把一讀取訊號供應到該虛設記憶體 第10頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) •訂— t 563131 A7 ______B7_ 五、發明説明（8Τ ) 細胞27。一路徑，這讀取訊號係沿著它傳播，係被顯示如 路徑PI, P6,和P7。 從該虛設記憶體細胞27讀取的一虛設記憶體細胞訊號 係經由該虛設位元線電路28之在與該記憶體細胞陣列13 5 之位元線相同之方向上延伸且係被摺折以作成一 u形轉折 的虛設位元線來被供應到該控制電路11。根據這虛設記憶 體細胞訊號，該控制電路11把一感應放大器作動訊號供應 到該讀寫放大器I4俾可把被讀取的實際資料放大。該路徑 ，該虛設記憶體細胞訊號和該感應放大器作動訊號係沿著 10 它傳播，係被顯示如路徑P8,P9,和P5。 在這形式中，經由該等資料擷取路徑P1,P2,P3,和P4 來被讀取的該實際資料係由該讀寫放大器14放大而然後係 經由一路徑P10來被輸出到該裝置的外部。 第3囷是為該虛設字解碼器25、該虛設字線電路26、 15 該虛設記憶體細胞27、及該虛設位元線電路28之訊號傳 播路徑的放大圖示。 如在第3圖中所示，該控制電路11係設置有一緩衝器 30，其供應一訊號來驅動該虛設字解碼器25的虛設解碼線 31。該虛設解碼線31係被摺折以作動一 U形轉折，而且係 20 在該回歸路徑的末端處連接到一緩衝器32。在這形式下， 來自該緩衝器30的訊號係被供應到該緩衝器32。響應於 該被供應的訊號，該緩衝器32驅動該虛設字線電路26的 虛設字線33。該虛設字線33作成一 U形轉折，如在第3 圖中所示，而且係在該回歸路徑的末端處連接到該虛設記 第11頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 訂 線 (請先閱讀背面之注意事項再填寫本頁) 563131 A7 _B7 五、發明説明（气） 憶體細胞27。該虛設字線33的作動導致一細胞訊號係從 該虛設記憶體細胞27讀取，而這細胞訊號係經由該虛設位 元線電.路28的虛設位元線34來被供應到一緩衝器35。該 虚設位元線34係被摺折以作成一 U形轉折，如在第3圖中 5 所示。 如上所述，本發明的結構使用如在第2和3圖中所示 的電路配置，並且把該虛設解碼線31、該虛設字線33、與 該虛設位元線34摺折以作成一 U形轉折，藉此使得要把該 自定時電路設置於在該控制電路11附近之該記憶體細胞陣 10 列13的角落是有可能的。 此外，在本發明中，每一虛設電路的負載與驅動該等對 應之虛設電路之緩衝器的驅動能力係被適當地調整於該虛 設字解碼器25、該虛設字線電路26、和該虛設位元線電路 28，藉此達成適當的時間延遲。這特徵將會在後面作描述 15 〇 第4圖是為一用於說明在該解碼器電路12與該虛設字 解碼器25中之虛設負載與緩衝器驅動能力之設定的電路圖 〇 如在第4圖中所示，實際資料讀取與資料寫入的解碼 20 器電路12包括NANC)電路41到44和反相器45到48， 例如。四條經解碼的訊號線S]_到係分別連接到該等 NAND電路41到44。這些訊號線中之一者係被設定到 HIGH來選擇在該記憶體細胞陣列13内部延伸之該等字線 WL1到WL4中之一者。該控制電路11的緩衝器30A驅動 第12頁 本紙張尺度適用中國國家標準（CNS) A4規格（21〇><297公爱） (請先閲讀背面之注意事項再填寫本頁) 、?τ· t 563131 A7 _____B7_ 五、發明説明（W ) 一解碼線49來驅動該等NAND電路俾可於適當的時序作動 該被選擇的字線。 該虚設字解碼器25包括一 NAND電路51和一反相器 32 (其係與第3圖的緩衝器32相同）。該NAND電路51具 5 有與該等NAND電路41到44相同的電路結構，而該反相 器32具有與該等反相器45到48相同的電路結構。於與 該解碼線49由該控制電路11之緩衝器3 〇A所作的作動相 同的時序，該控制電路11的緩衝器3〇作動該虛設解碼線 31。該NAND電路51係因此在適當的時序被驅動，藉此於 10 適當的時序作動該虛設字線33。 該緩衝器30的驅動能力係被設定為與該緩衝器3〇八之 驅動能力的四分之一相等，例如。該虛設解碼線31的導線 負載係被汉疋為該解碼線4 9之導線負載的四分之一。此外 ，該虛設解碼線31係連接至該在量上係與一個字相等的負 15 載，而該解碼線49係連接至該在量上係與四個字相等的負 載。結果，經由該緩衝器3〇A與該解碼線49來從一節點χ 到一節點Υ的一延遲將會與經由該緩衝器3〇與該虚設解蝎 線31來從該節點χ到一節點γγ的延遲相等。在這裡，該 節點Υ係對應於該具有在所有之資料讀取路徑之中之最長 20 之延遲的重要路徑。 第5圖是為一用於說明關於該記憶體細胞陣列13之字 線與該虛設字線電路26之虛設字線33之虛設負載與緩衝 器驅動能力之設定的電路圖。 如在第5圖中所示，該記憶體細胞陣列13包括一字線 第13頁 本紙張尺度適用中國國家標準（CNS) Α4規格（210 X 297公楚） ------------------------裝------------------訂-------------……線_ (請先閲讀背面之注意事項再填寫本頁) 563131 A7 ____B7 五、發明説明（丨l ) WL1和數個記憶體細胞61-1到61-n。該等記憶體細胞 61-1到61-η係連接至該字線WL。該字線WL1的選擇作 動允許經由位元線對該等記憶體細胞61-1到61-η的存取 被作成。該等記憶體細胞61-1到61-η的總數η可以是相 5 等於256，例如。該字線WL係對應於該重要路徑，而且係 由該解碼器電路12的反相器45所驅動（見第4圖）。 該虛設字線電路26包括該虚設字線和數個虛設記 憶體細胞62-1到62-m-l。該虛設字線33係連接至該等 虛設記憶體細胞62-1到62-m-l，而且係進一步被連接至 10 該虚設記憶體細胞27。該虛設字線33因此具有總數m個 虛設記憶體細胞被連接至其那裡。該等虛設記憶體細胞的 數目m可以是為16，例如。該虛設字線33係由該虛設字 解碼器25的反相器32所驅動。 該反相器32的驅動能力係被設定為該反相器45之驅 15 動能力的十六分之一，例如，而該虚設字線33的導線負載 係被設定為該字線WL1之導線負載的十六分之一。此外， 該虛設字線33具有16個虛設記憶體細胞被連接至其那裡 作為負載，而該字線WL1具有該個記憶體細胞被連接 至其那裡。結果，該虛設字線電路26的虛設負載是為該字 20 線WL1之負載的十六分之一。就這設置而言，經由該反相 器45與該字線WL1來從該節點Y到一節點Z的延遲變成 與經由該反相器32與該虛設字線33來從該節點YY到一 節點ΖΖ的延遲相同。在這裡，該節點ζ係對應於該具有在 所有之資料讀取路徑之中之最長之延遲的重要路徑° 第14頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) .訂丨 t 563131 A7 _B7 _ 五、發明説明（丨2 ) 第6圖是為一用於說明關於該記憶體細胞陣列13之位 元線與該虛設位元線電路28之虛設位元線34之虛設負載 與緩衝器驅動能力之設定的電路圖。 如在第6圖中所示，該記憶體細胞陣列1：3包括位元線 5 BL和/BL及數個記憶體細胞71-1到7l〜k。該記愧體細 胞71-1係與該在由第5圖中之字線WL1所選擇之記憶體 |l 細胞之中之属於該重要路徑的纟己憶體細胞6l-n相同。該等 記憶體細胞71-1到71_k係連接至該等位元線BL和/BL ，而被選擇之記憶想細胞71 -1的資料係經由該等，位元線 10 BL和/BL來被轉移到該讀寫放大器14。在這裡，該等記 憶艘細胞7 U到71 k的數目k可以是為2 5 g，例如。 該虛設位元線電路28包括' —對虛設位元線34和數個 虛設記憶體細胞7 2 "" 1到7 2 -1 - 1 ^該等虛設位元線3 4係 連接至該等虚設記憶體細胞72-1到72_1-1，且係進，步 15 被連接至該虚設記憶體細胞27 ^據此，該等虛設位元線34 具有總數1的虛設記憶體細胞被連接至其那裡。該虛設記 憶體細胞的數目1是為16，例如。該等虛設位元線34攜 帶該虛設記憶體細胞27的虛設資料（虛設記憶體細皰訊號） ，並且把它供應到在第3圖中所示的緩衝器5。該緩衝器 20 35可以是為一反相器’並且作用如一虛設感應放大器來把 被接收的訊號放大’接者把被放大的訊號供應到該控制電 路11。 該等虚設位元線34的導線負載係被設定為該等位元線 BL和/BL之導線負載的十六分之一。該等虛設位元線34 第15頁 本紙張尺度適用中關家標準（哪）A4規格（21GX297公楚） (請先閲讀背面之注意事項#填窝本頁) •訂· -線----- 563131 A7 ___B7_ 五、發明説明（/¾ ) 具有16個虛設記憶體細胞被連接至其那裡作為負載，而該 等位元線BL和/BL具有256個虛設記憶體細胞被連接至 其那裡。假設該記憶體細胞71-1和該虛設記憶體細胞27 具有相同的電路結構，在該等虛設位元線上之從該虛設 5 記憶體細胞27讀取的資料具有一個是為出現於該等位元線 BL和/BL上之從該記憶體細胞71-1讀取之資料之振幅之 十六分之一的振幅。 在該等虛設位元線34上的訊號係由該作用如虛設感應 放大器的緩衝器35放大，並且係被供應到該控制電路11 10 。響應它，該控制電路11產生一感應放大器作動訊號來作 動該讀寫放大器14的感應放大器。該感應放大器作動訊號 作用如一藉由模擬實際記憶體存取來界定之時序的時序控 制訊號，藉此使得要以可靠形式來抵消由產品偏差所引致 的時序偏離是有可能的。 15 在如上所述的本發明中，該自定時電路係被設置於接近 該字解碼器與該讀寫放大器之記憶體細胞陣列的角落，而 且由於降低的虛設負載而具有一縮減的尺寸。此外，驅動 該等虛設電路之緩衝器的能力係按照該等虛設負載之降低 的比例來被縮減。這使得要達成要達成一消耗比習知自定 20 時電路少之電力，並達成抵消由產品偏差所引致之時序偏 離之時序控制的電路結構是有可能的。 應要注意的是，沒有負載於其上之緩衝器的延遲需要像 在第4圖中所示之緩衝器30和30A —樣被列入考量，例 如。如果相同之技術的電晶體係被使用的話，在沒有負載 第16頁 木紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂— 563131 A7 一·· _____ Β7 五、發明説明（〖4 ) 下的延遲典型地係端視該閘極長度而定，不管該閘極寬度 。因此，具有相同之閘極長度之電晶體的使用確保沒有負 載於其上之緩衝器的延遲被設定為彼此相同。 此外，除了導線電容之外，導線電阻亦必須被列入考量 5 。在字線的情況中，一電容負載的基本單元是為一個記憶 體細胞的導線電容加上該閘極電容，因此該導線電容負載 對該整個電容負載的比率是恆久不變，不管記憶體細胞的 數目。在相同的形式下，導線電阻對整個延遲的影響是十亙 久不變，不管記憶體細胞的數目。由於這原因，僅該電容 10 負載需要列入考量。 此外，本發明不受限於這些實施例，在沒有離開本發明 的範圍下，各式各樣的變化和改變係可以被作成。 本發明係以在2〇01年6月15日向日本專利局提出申 請之曰本優先權申請案第2001-182〇67號案為基礎，其 15 之整個内容係被併合於此作為參考。 元件標號對照表 11 控制電路 12 解碼器電路 13 記憶體細胞陣列 14 讀寫放大器 15 虛設字解碼器 16 虛設字線 20 17 虛設記憶體細胞 18 虛設位元線 CK 時鐘訊號 ADDRESS 位址訊號 19 記憶體細胞 P1 訊號路徑 P2 訊號路徑 P3 訊號路徑 P4 訊號路徑 P6 訊號路徑 第17頁 .......................裝...........-......、k------------------線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格U10X297公釐） 563131 A7 B7 五 、發明説明 (‘5 ) P7 訊號路徑 P8 訊號路徑 P9 訊號路徑 P5 訊號路徑 25 虛設字解碼器 26 虛設字線電路 27 虛設記憶體細胞 28 虛設位元線電路 5 P10 路徑 30 緩衝器 31 虛設解碼線 32 緩衝器 33 虛設字線 35 緩衝器 34 虛設位元線 41 NAND電路 42 NAND電路 43 NAND電路 10 44 NAND電路 45 反相器 46 反相器 47 反相器 4 8 反相器 S1 訊號線 S2 訊號線 S3 訊號線 S4 訊號線 49 解碼器 15 3 0A 緩衝器 WL1 字線 WL2 字線 WL3 字線 WL4 字線 51 NAND電路 61-1 到 61-n 記憶體細胞 62-1 到 62 -m- 1 虛設記憶體細胞 20 X 節點 Y 節點 YY 節點 Z 節點 ZZ 節點 BL 位元線 /BL 位元線 71-1 到 71-k 記憶體細胞 (請先閲讀背面之注意事項再填寫本頁) 第18頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 563131 A7 B7 Φ 五、發明説明（士） 72-1到72-1-1 虛設記憶體細胞 (請先閲讀背面之注意事項再填寫本頁) 第19頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）

Claims (1)

1. 563131 as B8 C8 D8 專利範園 一 1. 一種半導體記憶體裝置’包含： 一資料存取路徑，該資料存取路徑係用於存取一記 憶體細胞； ° 一訊號驅動電路，該訊號驅動電路驅動一在該資料 5 存取路徑上的訊號； 一虛設路徑，該虛設路徑效法該資料存取路徑；及 一虛設驅動電路，該虛設驅動電路效法該訊號驅動 電路，其中，該虛設路徑具有一個比該資料存取路徑小 的負載，而該虛設驅動電路具有一個比該訊號驅動電路 1〇 小的驅動能力。 2·如申請專利範圍第1項所述之半導體記憶體裝置，更包 含： 一控制電路，該控制電路係響應於一經由該虛設路 徑來傳播之訊號來產生一時序控制訊號；及 15 一輸入/輸出電路，該輸入/輸出電路於響應該時序 控制訊號的時序把一訊號放大。 3·如申請專利範圍第2項所述之半導體記憶體裝置，其中 ，該資料存取路徑與該訊號驅動電路包括·· 一解碼器電路，該解碼器電路由該控制電路驅動； 20 及 一記憶體細胞陣列，該記憶體細胞陣列包括響應於 該解碼器電路來被驅動的字線、記憶體細胞、及位元線 ，且其中，該虛設路徑與該虛設驅動電路包括： 一虛設字解碼器，該虛設字解碼器效法該解碼器電 第20頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） .....................看…： (請先閲讀背面之注意事項再填寫本頁) •訂丨 563131 A8 B8 C8 D8 六、申請專利範園 路； (請先閲讀背面之注意事項再填寫本頁) 一虛設字線電路，該虛設字線電路效法該等字線中 之至少一者； 一虛設記憶體細胞，該虛設記憶體細胞效法該等記 5 憶體細胞中之至少一者；及 一虛設位元線電路，該虛設位元線電路效法該等位 元線，其中，該虛設字解碼器、該虛設字線電路、該虛 設記憶體細胞、及該虛設位元線電路係位於該接近該解 碼器電路與該輸入/輸出電路之記憶體細胞陣列的一角落 10 〇 4·如申請專利範圍第3項所述之半導體記憶體裝置，其中 ，該虛設字解碼器包括一虛設解碼線，該虛設解碼線具 有該解碼器電路之解碼線之負載的η分之一，且其中， 該控制電路包括： 15 一第一緩衝器，該第一緩衝器驅動該解碼器電路的 解碼線；及 一第二緩衝器，該第二緩衝器具有該第一緩衝器之 驅動能力的η分之一，並且驅動該虛設解碼線。 5·如申請專利範圍第3項所述之半導體記憶體裝置，其中 20 ，該虛設字線電路包括一虛設字線，該虛設字線具有該 記憶體細胞陣列之字線之負載的η分之一，而該解碼器 電路包括一用於驅動該記憶體細胞陣列之字線的第一緩 衝器，且其中，該虛設字解碼器包括一第二緩衝器，該 第二緩衝器具有該第一緩衝器之驅動能力的η分之一， 第21頁 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） 563131 A8 B8 C8 _ D8 六、申請專利範圍 · 並且驅動該虛設字線。 6·如申請專利範圍第3項所述之半導體記憶體裝置，其中 ，該虛設位元線電路包括虛設位元線，該等虛設位元線 具有比該記憶體細胞陣列之位元線小的負載。 5 7·如申請專利範圍第3項所述之半導體記憶體裝置，其中 ’該虛設字線電路包括一虛設字線，該虛設字線係在與 該等字線相同的方向上延伸並且係被指折以作成一 u形 轉折，且其中，該虚設位元線電路包括虛設位元線，該 等虛設位元線係在與該憶體細胞陣列之位元線相同的方 10 向上延伸並且係被摺折以作成一 u形轉折。 8·如申請專利範圍第1項所述之半導體記憶體裝置，其中 ，該虛設路徑具有該資料存取路徑之負載的η分之一， 而該虛設驅動電路實質上具有該訊號驅動電路之驅動能 力的η分之一。 15 9·如申請專利範圍第1項所述之半導體記憶體裝置，其中 ，該虛設路徑的訊號延遲係實質上與該資料存取路^的 訊號延遲相同。 10·一種半導體記憶體裝置，包含一自定時電路，該自定 時電路效法對一記憶體細胞的資料存取俾可產疋 20 序控制訊號’該自定時電路使用—具有與被效法之= 路比較起來相當小之負載的虛設路後，並且以—按匕 例地小的驅動能力驅動該虛設路徑。 第22頁 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂·