KR20020096866A - 반도체 기억장치 - Google Patents

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KR20020096866A
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 신호 지연을 모의(模擬)하는 셀프 타이밍 회로를 가지며, 제조변화에 대한 안정성이 뛰어남과 동시에 셀프 타이밍(self timing) 회로에 의한 전력 소비가 비교적 작은 반도체 기억장치를 제공하는 것을 목적으로 한다.
반도체 기억장치는 메모리 셀에 대한 데이터 액세스(access) 경로와, 데이터 액세스계(access) 경로 상의 신호선을 구동하는 신호 구동 회로와, 데이터 액세스 경로를 모의하는 더미(dummy) 경로와, 구동 회로를 모의하는 더미 구동 회로를 포함하고, 더미 경로는 데이터 액세스 경로보다 부하가 작고, 더미 구동 회로는 신호 구동 회로보다 구동 능력이 작다.

Description

반도체 기억장치 {SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억장치에 관한 것으로, 상세하게는 신호 지연을 모의(模擬)하는 타이밍 제어 회로를 갖춘 반도체 기억장치에 관한 것이다.
반도체 기억장치를 고속화하기 위해서는, 반도체 기억장치의 동작에 관해 치밀한 타이밍 제어 기술이 필요하게 된다. 한편, 반도체 기억장치를 고집적화 할 때, 보다 세밀한 구조를 프로세스로 제조하려고 하면, 보다 제조변화가 커지는 경향이 있다. 이와 같이 제조변화가 존재하는 조건에서 치밀한 타이밍 제어를 행하는 것은 용이하지 않다.
예를 들면, 외부 신호를 기초로 지연 회로 등을 이용하여 내부 회로의 동작 타이밍을 규정하는 타이밍 제어 신호를 생성하는 것이 종래부터 행해지고 있다. 그러나, 이 수법에서는 배선에 기생하는 부하 용량(capacity)이나 기생 저항이 제조변화에 의해 달라지면, 타이밍 제어 신호의 타이밍에 어긋남이 생겨 버린다. 따라서, 이 어긋남을 고려하여 여유를 갖는 타이밍 설정을 할 필요가 있어, 반도체 기억장치의 고속화를 방해하는 요인으로 되고 있다.
이를 해결하기 위해서, 어떤 종류의 반도체 기억장치에 있어서는, 반도체 기억장치 내에서의 신호 지연을 모의함으로써 정확한 타이밍 제어 신호를 생성하는 것이 행해진다. 이러한 타이밍 제어 회로는 셀프 타이밍 회로라고 불려진다. 예를 들면, 메모리 액세스에 관해서 가장 타이밍이 늦어지는 경로를 생각하고, 이 경로에 의한 신호 지연을 모의하는 회로를 설치하고, 이에 의해 내부 회로의 동작 타이밍을 규정하는 타이밍 제어 신호를 생성한다. 이 수법에서는, 타이밍 제어 신호는 실제의 메모리 액세스를 모의하는 타이밍으로 되기 때문에 제조변화를 어느 정도 억제하는 것이 가능하게 된다.
이 수법에 있어서 타이밍 제어 신호를 생성하기 위한 가장 타이밍이 늦은 경로로는, 입출력 회로로부터 가장 멀고, 또 워드 디코더로부터 가장 먼 메모리 셀을 액세스하는 경로를 이용하고 있다.
도 1은 타이밍 보상용으로 입출력 회로 및 워드 디코더로부터 가장 먼 경로를 이용하는 경우의 타이밍을 설명하기 위한 도이다.
도 1에 나타낸 반도체 기억장치는, 컨트롤 회로(11), 디코더 회로(12), 메모리 셀 어레이(13), 판독 기록(read write) 증폭기(14), 더미 워드 디코더(15), 더미 워드라인(16), 더미 메모리 셀(17), 및 더미 비트라인(18)을 포함한다. 실제의 데이터 판독(read) 동작에 관해서는, 외부로부터 컨트롤 회로(11)에 입력되는 클록 신호 CK 및 어드레스(address) 신호 ADDRESS에 근거하여, 디코더 회로(12)에 의해 메모리 셀 어레이(13)의 워드라인을 선택적으로 활성화함으로써, 메모리 셀(19)에대해 판독 신호를 공급한다. 이 경우의 판독 신호의 전달 경로는 ①, ②, 및 ③의 경로로 나타난다. 또한, 메모리 셀 어레이(13)에 있어서 판독의 대상인 메모리 셀(19)은 컨트롤 회로(11)로부터 가장 먼 셀로 나타나 있다. 셀(19)로부터 판독된 데이터는 메모리 셀 어레이(13)의 비트라인인 경로 ④를 개재하여, 판독 기록 증폭기(14)에 공급된다. 여기에 나타낸 데이터 판독 경로 ①, ②, ③, 및 ④는 데이터 판독에 가장 긴 시간이 걸리는 경로이고, 타이밍적으로 가장 엄격한 중요 패스(path)이다.
　또 한편, 외부로부터 컨트롤 회로(11)에 입력되는 클록 신호 CK 및 어드레스 신호 ADDRESS에 근거하여, 더미 워드 디코더(15)에 의해 더미 워드라인(16)을 활성화함으로써 더미 메모리 셀(17)에 판독 신호를 공급한다. 이 경우의 판독 신호의 전달 경로는 ①, ⑥, 및 ⑦의 경로로 나타난다. 더미 메모리 셀(17)로부터 판독되는 더미 메모리 셀의 신호는 더미 비트라인(18)을 개재하여 컨트롤 회로(11)에 공급된다. 컨트롤 회로(11)는 이 더미 메모리 셀의 신호에 근거하여, 판독 기록 증폭기(14)에 센스 증폭기 활성화 신호를 공급하고, 실제의 판독 데이터를 증폭한다. 이 더미 메모리 셀 신호 및 센스 증폭기 활성화 신호의 전달 경로는 ⑧, ⑨, 및 ⑤의 경로로 나타난다.
이에 의해, 데이터 판독 경로 ①, ②, ③, 및 ④를 개재하여 판독된 실제의 데이터가, 판독 기록 증폭기(14)에 의해 증폭되어 장치 외부로 경로 ⑩을 개재하여 출력된다. 여기서, 더미 메모리 셀 신호를 판독하는 경로는, 가장 타이밍이 늦은 중요 패스보다도 더욱 타이밍이 늦은 경로로 설정되어 있고, 이에 의해, 중요 패스에 대한 데이터 판독을 확실히 실행하는 것이 가능하게 된다. 이와 같이 셀프 타이밍 회로에 있어서는, 실제의 메모리 액세스를 모의하는 타이밍으로 타이밍 제어 신호(센스 증폭기 활성화 신호)를 생성함으로써, 제조변화에 의한 타이밍 오차를 상쇄하는 것이 가능하게 된다.
상기 수법에 있어서, 더미 메모리 셀(17)은 컨트롤 회로(11)로부터 가장 먼 메모리 셀(19)보다 더욱 먼 위치에 설치되어 있다. 따라서, 더미 워드 디코더(15), 더미 워드라인(16), 더미 비트라인(18) 등을 구동하기 위한 부하는, 메모리 셀 어레이(13)에 대한 데이터 판독의 최대 부하보다 더욱 커지게 되어 셀프 타이밍 회로에 있어서의 소비 전력이 커지게 된다고 하는 문제가 있다. 이 셀프 타이밍 회로에 있어서의 소비 전력은 소비 전력의 삭감을 중시하는 메모리에 있어서는 무시할 수 없는 크기이다.
이상을 감안하여, 본 발명은 신호 지연을 모의하는 셀프 타이밍 회로를 가지며, 제조변화에 대한 안정성이 뛰어남과 동시에 셀프 타이밍 회로에 의한 전력 소비가 비교적 작은 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명에 의한 반도체 기억장치는, 메모리 셀에 대한 데이터 액세스 경로와, 상기 데이터 액세스계 노상(路上)의 신호선을 구동하는 신호 구동 회로와, 상기 데이터 액세스 경로를 모의하는 더미 경로와, 상기 구동 회로를 모의하는 더미 구동 회로를 포함하고, 상기 더미 경로는 상기 데이터 액세스 경로보다 부하가 작고, 상기 더미 구동 회로는 상기 신호 구동 회로보다 구동 능력이 작은 것을 특징으로 한다.
상기 반도체 기억장치에 있어서는, 실제의 데이터 액세스 경로보다 부하가 작은 더미 경로를 실제의 신호 구동 회로보다 구동 능력이 작은 더미 구동 회로에 의해 구동함으로써, 제조변화에 의한 타이밍의 오차를 상쇄하는 타이밍 제어를 가능하게 하면서도, 종래의 셀프 타이밍 회로와 비교하여 소비 전력이 삭감된 회로 구성을 실현할 수가 있다.
또, 본 발명의 어떤 측면에 의하면, 상기 반도체 기억장치에 있어서, 메모리 셀 어레이의 디코더 회로측 및 입출력 회로측의 코너(coner) 부근에, 더미 워드 디코더, 더미 워드라인 회로, 더미 메모리 셀, 및 더미 비트라인 회로가 설치된다. 또한 더 나아가, 더미 워드라인 회로는 메모리 셀 어레이의 워드라인과 동일 방향으로 연장되고 접혀진 더미 워드라인을 포함하고, 더미 비트라인 회로는 메모리 셀 어레이의 비트라인과 동일 방향으로 연장되고 접혀진 더미 비트라인을 포함하는 것을 특징으로 한다.
상기 구성에 의하면, 데이터 액세스 경로를 모의하는 더미 경로를 짧은 길이로 용이하게 실현할 수가 있다.
또, 본 발명에 의한 반도체 기억장치는, 메모리 셀에 대한 데이터 액세스를 모의하여 타이밍 제어 신호를 생성할 때, 모의 대상의 회로보다도 상대적으로 작은 부하를 갖는 더미 경로를 상대적으로 작은 구동 능력으로 구동하는 셀프 타이밍 회로를 포함하는 것을 특징으로 한다.
상기 반도체 기억장치에 있어서는, 모의 대상의 회로보다도 상대적으로 작은부하를 갖는 더미 경로를 상대적으로 작은 구동 능력으로 구동하는 셀프 타이밍 회로를 이용함으로써, 제조변화에 의한 타이밍의 오차를 상쇄하는 타이밍 제어를 가능하게 하면서도, 종래의 셀프 타이밍 회로와 비교하여 소비 전력이 삭감된 회로 구성을 실현할 수가 있다.
도 1은 타이밍 보상용으로 입출력 회로 및 워드 디코더로부터 가장 먼 경로를 이용하는 경우의 셀프 타이밍 회로를 설명하기 위한 도이다.
도 2는 본 발명에 의한 셀프 타이밍 회로를 갖는 반도체 기억장치의 구성을 나타내는 도이다.
도 3은 더미 워드 디코더, 더미 워드라인 회로, 더미 메모리 셀, 및 더미 비트라인 회로의 신호 전달 경로를 확대하여 나타내는 도이다.
도 4는 디코더 회로 및 더미 워드 디코더에 관한 더미 부하 및 버퍼(buffer) 구동 능력의 설정을 설명하기 위한 도이다.
도 5는 메모리 셀 어레이의 워드라인 및 더미 워드라인 회로의 더미 워드라인에 관한 더미 부하 및 버퍼 구동 능력의 설정을 설명하기 위한 도이다.
도 6은 메모리 셀 어레이의 비트라인 및 더미 비트라인 회로의 더미 비트라인에 관한 더미 부하 및 버퍼 구동 능력의 설정을 설명하기 위한 도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
11　: 컨트롤(control) 회로
12　: 디코더(decoder) 회로
13　: 메모리 셀 어레이(memory cell array)
14　: 판독 기록(read write) 증폭기
25　: 더미 워드 디코더(dummy word decoder)
26　: 더미 워드라인(dummy word line) 회로
27　: 더미 메모리 셀(dummy memory cell)
28　: 더미 비트라인(dummy bit line) 회로
이하 본 발명의 실시예를 첨부의 도면을 이용하여 상세하게 설명한다.
도 2는 본 발명에 의한 셀프 타이밍 회로를 갖는 반도체 기억장치의 구성을 나타내는 도이다.
도 2에 나타낸 반도체 기억장치는, 컨트롤 회로(11), 디코더 회로(12), 메모리 셀 어레이(13), 판독 기록 증폭기(14), 더미 워드 디코더(25), 더미 워드라인 회로(26), 더미 메모리 셀(27), 및 더미 비트라인 회로(28)를 포함한다.
더미 워드 디코더(25), 더미 워드라인 회로(26), 더미 메모리 셀(27), 및 더미 비트라인 회로(28)는 본 발명의 셀프 타이밍 회로를 구성한다. 이 셀프 타이밍 회로의 더미 워드 디코더(25)는, 디코더 회로(12)보다 컨트롤 회로(11)에 가까운 위치에 설치되어 있다. 또, 더미 워드라인 회로(26), 더미 메모리 셀(27), 및 더미 비트라인 회로(28)는 메모리 셀 어레이(13)보다 컨트롤 회로(11)에 가까운 위치에 설치되어 있다.
실제의 데이터 판독 동작에 관해서는, 외부로부터 컨트롤 회로(11)에 입력되는 클록 신호 CK 및 어드레스 신호 ADDRESS에 근거하여, 디코더 회로(12)에 의해 메모리 셀 어레이(13)의 워드라인을 선택적으로 활성화함으로써, 메모리 셀(19)에대해 판독 신호를 공급한다. 이 경우의 판독 신호의 전달 경로는 ①, ②, 및 ③의 경로로 나타난다. 또한, 메모리 셀 어레이(13)에 있어서 판독의 대상인 메모리 셀(19)은 컨트롤 회로(11)로부터 가장 먼 셀로 나타나 있다. 셀(19)로부터 판독된 데이터는 메모리 셀 어레이(13)의 비트라인인 경로 ④를 개재하여 판독 기록 증폭기(14)에 공급된다. 여기에 나타낸 데이터 판독 경로 ①, ②, ③, 및 ④는 데이터 판독에 가장 긴 시간이 걸리는 경로이고, 타이밍(timing)적으로 가장 엄격한 중요(critical)패스(path)이다.
또 한편, 외부로부터 입력되는 클록 신호 CK 및 어드레스 신호 ADDRESS에 근거하여, 컨트롤 회로(11)는 디코더 회로(12)보다도 컨트롤 회로(11)에 가까운 측에 설치되는 더미 워드 디코더(25)를 제어한다. 더미 워드 디코더(25)는 메모리 셀 어레이(13)의 워드라인과 동일 방향으로 연장되고 접혀진 더미 워드라인 회로(26)의 더미 워드라인을 활성화함으로써, 더미 메모리 셀(27)에 판독 신호를 공급한다. 이 경우의 판독 신호의 전달 경로는 ①, ⑥, 및 ⑦의 경로로 나타난다.
더미 메모리 셀(27)로부터 판독되는 더미 메모리 셀의 신호는, 메모리 셀 어레이(13)의 비트라인과 동일 방향으로 연장되고 접혀진 더미 비트라인 회로(28)의 더미 비트라인을 개재하여 컨트롤 회로(11)에 공급된다. 컨트롤 회로(11)는 이 더미 메모리 셀의 신호에 근거하여, 판독 기록 증폭기(14)에 센스 증폭기 활성화 신호를 공급하고 실제의 판독 데이터를 증폭한다. 이 더미 메모리 셀 신호 및 센스 증폭기 활성화 신호의 전달 경로는 ⑧, ⑨, 및 ⑤의 경로로 나타난다.
이에 의해, 데이터 판독 경로 ①, ②, ③, 및 ④를 개재하여 판독된 실제의데이터가, 판독 기록 증폭기(14)에 의해 증폭되고, 장치 외부로 경로 ⑩을 개재하여 출력된다.
도 3은 더미 워드 디코더(25), 더미 워드라인 회로(26), 더미 메모리 셀(27), 및 더미 비트라인 회로(28)의 신호 전달 경로를 확대하여 나타내는 도이다.
도 3에 나타나듯이, 컨트롤 회로(11)에는 버퍼(30)가 설치되고 있고, 이 버퍼(30)로부터 신호를 공급함으로써 더미 워드 디코더(25) 내의 더미 디코드 라인(31)이 구동된다. 더미 디코드 라인(31)은 접혀서 버퍼(32)에 접속된다. 이에 의해, 버퍼(30)로부터의 신호가 버퍼(32)에 공급된다. 버퍼(32)는 입력되는 신호에 응답하여 더미 워드라인 회로(26)의 더미 워드라인(33)을 구동한다. 더미 워드라인(33)은 도시되듯이 접혀서 더미 메모리 셀(27)에 접속된다. 더미 워드라인(33)을 활성화함으로써 더미 메모리 셀(27)로부터 판독한 셀 신호는 더미 비트라인 회로(28)의 더미 비트라인(34)을 전파하여, 다음 단의 버퍼(35)에 공급된다. 더미 비트라인(34)은 도시되듯이 접혀진 배치로 되어 있다.
상기와 같이, 본 발명의 구성에서는 도 2 및 도 3에 나타낸 것 같은 회로 배치로 하고, 더미 디코드 라인(31), 더미 워드라인(33), 및 더미 비트라인(34)을 접음으로써, 메모리 셀 어레이(13)의 컨트롤 회로(11)에 가까운 측의 코너 부근에 셀프 타이밍 회로를 설치하고 있다.
또, 본 발명에 있어서는, 이하에 설명하듯이, 더미 워드 디코더(25), 더미 워드라인 회로(26), 및 더미 비트라인 회로(28)에 대해서, 각 더미 회로의 부하와각 더미 회로를 구동하는 버퍼의 구동 능력을 적당하게 설정함으로써 적절한 지연 시간을 실현하도록 하고 있다.
도 4는 디코더 회로(12) 및 더미 워드 디코더(25)에 관한 더미 부하 및 버퍼 구동 능력의 설정을 설명하기 위한 도이다.
도 4에 나타나듯이, 통상의 데이터 판독 및 데이터 기입을 위한 디코더 회로(12)는, 예를 들면 NAND 회로(41) 내지 (44) 및 인버터(45) 내지 (48)을 포함한다. 4개의 디코드 신호선 S1 내지 S4가 각각 NAND 회로(41) 내지 (44)에 접속되고, 어느 쪽이 HIGH로 되는가에 의해, 메모리 셀 어레이(13) 내에 연장되는 워드라인 WL1 내지 WL4의 어느 쪽인가를 선택한다. 또, 컨트롤 회로(11)의 버퍼(30A)가 디코드 라인(49)를 구동하고, NAND 회로를 구동함으로써 상기 선택된 워드라인을 적절한 타이밍으로 활성화한다.
또, 더미 워드 디코더(25)는, NAND 회로(51) 및 인버터(32)(도 3의 버퍼(32))를 포함한다. NAND 회로(51)는 NAND 회로(41) 내지 (44)와 동일한 회로 구성이고, 인버터(32)는 인버터(45) 내지 (48)와 동일한 회로 구성이다. 컨트롤 회로(11)의 버퍼(30A)가 디코드 라인(49)을 구동하는 것과 동일한 타이밍으로 컨트롤 회로(11)의 버퍼(30)가 더미 디코드 라인(31)을 구동한다. 이에 의해, NAND 회로(51)가 적당한 타이밍으로 구동되고, 더미 워드라인(33)이 적절한 타이밍으로 활성화된다.
여기서 예를 들면, 버퍼(30)의 구동 능력은, 버퍼(30A)의 구동 능력의 1/4로 설정된다. 또, 더미 디코드 라인(31)의 배선 부하는 디코드 라인(49)의 배선 부하의 1/4로 설정되고, 또한 더미 디코드 라인(31)에는 1 워드 분의 부하가 접속되고, 디코드 라인에는 4 워드 분의 부하가 접속되어 있다. 이에 의해 더미 워드 디코더(25)의 더미 부하는 디코더 회로(12)의 부하의 1/4로 된다. 따라서, 노드 X로부터 버퍼(30A) 및 디코드 라인(49)를 개재한 노드 Y까지의 지연 시간과, 노드 X로부터 버퍼(30) 및 더미 디코드 라인(31)을 개재한 노드 YY까지의 지연 시간을 동일하게 설정하는 것이 가능하게 된다. 또한, 노드 Y는 데이터 판독 경로 중에서 최대의 지연 시간을 갖는 중요 패스에 대응한다.
도 5는 메모리 셀 어레이(13)의 워드라인 및 더미 워드라인 회로(26)의 더미 워드라인(33)에 관한 더미 부하 및 버퍼 구동 능력의 설정을 설명하기 위한 도이다.
도 5에 나타나듯이, 메모리 셀 어레이(13)는, 워드라인 WL1과 복수의 메모리 셀(61-1) 내지 (61-n)를 포함한다. 메모리 셀(61-1) 내지 (61-n)는 워드라인 WL1에 접속되고, 워드라인 WL1이 선택 활성화함으로써, 비트라인을 개재하여 메모리 셀(61-1) 내지 (61-n)에 대한 액세스가 가능하게 된다. 여기서 메모리 셀(61-1) 내지 (61-n)의 개수 n은, 예를 들면 256개이다. 워드라인 WL1은 중요 패스에 대응하고 디코더 회로(12)의 인버터(45)에 의해 구동된다(도 4 참조).
더미 워드라인 회로(26)는 더미 워드라인(33)과 복수의 더미 메모리 셀(62-1) 내지 (62-(m－1))를 포함한다. 더미 워드라인(33)은 또한 더미 메모리 셀(27)에 접속된다. 따라서, 더미 워드라인(33)에는 합계 m개의 더미 메모리 셀이 접속되게 된다. 더미 메모리 셀의 개수 m은, 예를 들면 16개이다. 더미 워드라인(33)은 더미워드 디코더(25)의 인버터(32)에 의해 구동된다.
여기서 예를 들면, 인버터(32)의 구동 능력은 인버터(45)의 구동 능력의 1/16으로 설정된다. 또, 더미 워드라인(33)의 배선 부하는 워드라인 WL1의 배선 부하의 1/16으로 설정되고, 또한 더미 워드라인(33)에는 16개의 더미 메모리 셀이 부하로서 접속되고, 워드라인 WL1에는 256개의 더미 메모리 셀이 접속되어 있다. 이에 의해, 더미 워드라인 회로(26)의 더미 부하는 워드라인의 부하의 1/16으로 된다. 따라서, 노드 Y로부터 인버터(45) 및 워드라인 WL1을 개재한 노드 Z까지의 지연 시간과, 노드 YY로부터 인버터(32) 및 더미 워드라인(33)을 개재한 노드 ZZ까지의 지연 시간을 동일하게 설정하는 것이 가능하게 된다. 또한, 노드 Z는 데이터 판독 경로 중에서 최대의 지연 시간을 갖는 중요 패스에 대응한다.
도 6은 메모리 셀 어레이(13)의 비트라인 및 더미 비트라인 회로(28)의 더미 비트라인(34)에 관한 더미 부하 및 버퍼 구동 능력의 설정을 설명하기 위한 도이다.
도 6에 나타나듯이, 메모리 셀 어레이(13)는 비트라인 BL 및 /BL와 복수의 메모리 셀(71-1) 내지 (71-k)를 포함한다. 여기서 메모리 셀(71-1)은, 도 5에 있어서 워드라인 WL1에 의해 선택되는 메모리 셀 중에서 중요 패스에 대응하는 메모리 셀(61-n)에 상당한다. 메모리 셀(71-1) 내지 (71-k)는 비트라인 BL 및 /BL에 접속되고, 선택 메모리 셀(71-1)의 데이터가 비트라인 BL 및 /BL를 개재하여 판독 기록 증폭기(14)에 전송된다. 여기서 메모리 셀(71-1) 내지 (71-k)의 개수 k는, 예를 들면 256개이다.
더미 비트라인 회로(28)는 한 쌍의 더미 비트라인(34)과 복수의 더미 메모리 셀(72-1) 내지 (72-(l－l))를 포함한다. 더미 비트라인(34)은 또한 더미 메모리 셀(27)에 접속된다. 따라서, 더미 비트라인(34)에는 합계 l개의 더미 메모리 셀이 접속되게 된다. 더미 메모리 셀의 개수 l은, 예를 들면 16개이다. 더미 비트라인(34)은 더미 메모리 셀(27)의 더미 데이터(더미 메모리 셀 신호)를 전파하여, 도 3에 나타낸 버퍼(35)에 공급한다. 버퍼(35)는, 예를 들면 인버터이고, 더미 센스 증폭기로 기능하고, 수취한 신호를 증폭하여 컨트롤 회로(11)에 공급한다.
여기서 예를 들면, 더미 비트라인(34)의 배선 부하는 비트라인 BL 및 /BL의 배선 부하의 1/16으로 설정되고, 또한 더미 비트라인(34)에는 16개의 더미 메모리 셀이 부하로서 접속되고, 비트라인 BL 및 /BL에는 256개의 더미 메모리 셀이 부하로서 접속된다. 메모리 셀(71-1)과 더미 메모리 셀(27)이 동일한 회로 구성이라고 하면, 더미 메모리 셀(27)로부터 판독된 데이터가 더미 비트라인(34) 상에 나타나는 진폭은, 메모리 셀(71-1)로부터 판독된 데이터가 비트라인 BL 및 /BL상에 나타나는 진폭의 16배로 된다.
더미 비트라인(34)의 신호는, 더미 센스 증폭기로서 기능하는 버퍼(35)에 의해 증폭되고 컨트롤 회로(11)에 공급된다. 컨트롤 회로(11)는 이 신호에 응답하고 판독 기록 증폭기(14)의 센스 증폭기를 활성화하기 위한 센스 증폭기 활성화 신호를 생성한다. 이 센스 증폭기 활성화 신호가 실제의 메모리 액세스를 모의하여 타이밍을 규정하는 타이밍 제어 신호로 기능함으로써, 제조변화에 의한 타이밍 오차를 안정적으로 상쇄하는 것이 가능하게 된다.
상기와 같이 본 발명에 있어서, 메모리 셀 어레이의 워드 디코더 측 및 판독 기록 증폭기 측인 코너 부분에 셀프 타이밍 회로를 설치하고, 셀프 타이밍 회로의 규모를 작게 하여 더미 부하를 작게 함과 동시에, 각 더미 회로를 구동하는 구동 버퍼의 용량을 더미 부하에 맞추어 작게 함으로써, 제조변화에 의한 타이밍의 오차를 상쇄하는 타이밍 제어가 가능하면서도, 종래의 셀프 타이밍 회로와 비교하여 소비 전력이 삭감된 회로 구성을 실현할 수가 있다.
또한, 예를 들면 도 4에 있어서, 버퍼(30) 및 버퍼(30A)의 부하 없는 지연도 실제로는 고려할 필요가 있지만, 부하 없는 지연은 동일 기술의 트랜지스터를 사용하는 경우에는, 트랜지스터의 게이트 폭에는 의존하지 않고 게이트 길이에만 의존한다. 따라서, 동일 게이트 길이의 트랜지스터를 사용하면, 각 버퍼의 부하 없는 지연을 동일하게 설정할 수가 있다.
또, 부하로서는 용량 부하뿐만이 아니고 배선 저항도 고려할 필요가 있지만, 예를 들면 워드라인 부하의 경우, 기본이 되는 용량 부하의 단위는 메모리 셀 1개의 배선 용량＋게이트 용량이고, 전체 용량 부하에서 차지하는 배선 용량 부하의 비율은 메모리 셀의 수에 관계없이 일정하다. 마찬가지로, 배선 저항 성분에 의한 지연의 영향의 비율도 메모리 셀의 수에 관계없이 일정하므로 부하 용량만을 고려해도 좋다.
이상 본 발명을 실시예에 근거하여 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 특허 청구의 범위에 기재의 범위내에서 여러 가지 변형이 가능하다.
상술의 반도체 기억장치에 있어서는, 실제의 데이터 액세스 경로보다 부하가 작은 더미 경로를, 실제의 신호 구동 회로보다 구동 능력이 작은 더미 구동 회로에 의해 구동함으로써, 제조변화에 의한 타이밍의 오차를 상쇄하는 타이밍 제어를 가능하게 하면서도, 종래의 셀프 타이밍 회로와 비교하여 소비 전력이 삭감된 회로 구성을 실현할 수가 있다.

Claims (10)

  1. 메모리 셀에 대한 데이터 액세스 경로와,
    상기 데이터 액세스 경로 상의 신호선을 구동하는 신호 구동 회로와,
    상기 데이터 액세스 경로를 모의하는 더미 경로와,
    상기 구동 회로를 모의하는 더미 구동 회로를 포함하고,
    상기 더미 경로는 상기 데이터 액세스 경로보다 부하가 작고, 상기 더미 구동 회로는 상기 신호 구동 회로보다 구동 능력이 작은 것을 특징으로 하는 반도체 기억장치.
  2. 제 1항에 있어서,
    상기 더미 경로를 전파한 신호에 따라 타이밍 제어 신호를 생성하는 컨트롤 회로와,
    상기 타이밍 제어 신호에 따른 타이밍으로 신호 증폭을 행하는 입출력 회로를 더 포함하는 것을 특징으로 하는 반도체 기억장치.
  3. 제 2항에 있어서,
    상기 데이터 액세스 경로 및 상기 신호 구동 회로는, 상기 컨트롤 회로에 의해 구동되는 디코더 회로와, 상기 디코더 회로에 의해 구동되는 워드라인, 상기 메모리 셀, 및 비트라인을 포함한 메모리 셀 어레이를 포함하고,
    상기 더미 경로 및 상기 더미 구동 회로는, 상기 디코더 회로를 모의하는 더미 워드 디코더와, 상기 워드라인을 모의하는 더미 워드라인 회로와, 상기 메모리 셀을 모의하는 더미 메모리 셀과, 상기 비트라인을 모의하는 더미 비트라인 회로를 포함하고,
    상기 메모리 셀 어레이의 상기 디코더 회로측 및 상기 입출력 회로측의 코너 부근에, 상기 더미 워드 디코더, 상기 더미 워드라인 회로, 상기 더미 메모리 셀, 및 상기 더미 비트라인 회로가 설치되는 것을 특징으로 하는 반도체 기억장치.
  4. 제 3항에 있어서,
    상기 더미 워드 디코더는 상기 디코더 회로의 디코드 라인의 1/n의 부하를 갖는 더미 디코드 라인을 포함하고,
    상기 컨트롤 회로는, 상기 디코더 회로의 상기 디코드 라인을 구동하는 제 1의 버퍼와, 상기 제 1의 버퍼의 구동 능력의 1/n의 구동 능력을 가지며 상기 더미 디코드 라인을 구동하는 제 2의 버퍼를 포함하는 것을 특징으로 하는 반도체 기억장치.
  5. 제 3항에 있어서,
    상기 더미 워드라인 회로는, 상기 워드라인의 1/n의 부하를 갖는 더미 워드라인을 포함하고,
    상기 디코더 회로는, 상기 워드라인을 구동하는 버퍼를 포함하고,
    상기 더미 워드 디코더는, 상기 버퍼의 구동 능력의 1/n의 구동 능력을 가지고 상기 더미 워드라인을 구동하는 버퍼를 포함하는 것을 특징으로 하는 반도체 기억장치.
  6. 제 3항에 있어서,
    상기 더미 비트라인 회로는, 상기 메모리 셀 어레이의 상기 비트라인의 부하보다 작은 부하를 갖는 더미 비트라인을 포함하는 것을 특징으로 하는 반도체 기억장치.
  7. 제 3항에 있어서,
    상기 더미 워드라인 회로는, 상기 워드라인과 동일 방향으로 연장되고 접혀진 더미 워드라인을 포함하고,
    상기 더미 비트라인 회로는, 상기 비트라인과 동일 방향으로 연장되고 접혀진 더미 비트라인을 포함하는 것을 특징으로 하는 반도체 기억장치.
  8. 제 1항에 있어서,
    상기 더미 경로는, 상기 데이터 액세스 경로의 1/n의 부하를 가지고,
    상기 더미 구동 회로는, 상기 신호 구동 회로의 약 1/n의 구동 능력을 갖는 것을 특징으로 하는 반도체 기억장치.
  9. 제 1항에 있어서,
    상기 더미 경로의 신호 지연 시간은, 상기 데이터 액세스 경로의 신호 지연 시간과 대략 동일한 것을 특징으로 하는 반도체 기억장치.
  10. 메모리 셀에 대한 데이터 액세스를 모의하여 타이밍 제어 신호를 생성할 때, 모의 대상의 회로보다도 상대적으로 작은 부하를 갖는 더미 경로를 상대적으로 작은 구동 능력으로 구동하는 셀프 타이밍 회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
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