TW559983B - Method of forming a trench isolation without a dent thereof - Google Patents

Method of forming a trench isolation without a dent thereof Download PDF

Info

Publication number
TW559983B
TW559983B TW088106724A TW88106724A TW559983B TW 559983 B TW559983 B TW 559983B TW 088106724 A TW088106724 A TW 088106724A TW 88106724 A TW88106724 A TW 88106724A TW 559983 B TW559983 B TW 559983B
Authority
TW
Taiwan
Prior art keywords
trench
layer
forming
nitrided
nitride
Prior art date
Application number
TW088106724A
Other languages
English (en)
Inventor
Shin-Woo Nam
Jun Seo
Chang-Won Choi
Young-Ki Hong
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Application granted granted Critical
Publication of TW559983B publication Critical patent/TW559983B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Description

559983 4 7 46pi Γ/00: A7 B7 五、發明説明（丨） 本發明是有關於一種半導體元件的製造方法，且特別 是有關於一種無凹陷之溝渠隔離的製造方法。 當元件的尺寸越來越小，元件的密度越來越大，則要 建立有效且可靠的隔離製程來隔絕主動元件也就越來越困 難。標準的LOCOS製程之限制已經促使要發展新的隔離 製程，而溝渠隔離爲一個有希望的候選製程，因爲置入中 的氧化矽沒有鳥嘴結構’且完全平坦，也不會有場氧化層 之單薄效應（thinning effect)。 一般來說’淺溝渠隔離（shaH〇w trench isolation ; STI·) 包括使用溝渠罩幕以及蝕刻矽基底來形成溝渠於矽基底 中。在溝渠的內表面上形成氮化砂層’再沈積溝渠塡充層 來塡滿溝渠。接下來溝渠塡充層對執行平坦化一蝕刻步 驟，再移除溝渠罩幕。傳統的STI是成之缺點將會在第1A-1D圖中敘述。 第1A圖是溝渠16在半導體基底1〇中的剖面圖，半 導體基底之上有溝渠罩幕12和Η。溝渠罩幕是由氧化 矽層12和矽含量比氮含量多的富矽（silicon rich)氮化矽層 14所組成的。氧化矽層12是由熱氧化法所形成的，而溝 渠罩幕是利用傳統的微影蝕刻方法所形成的。蝕刻暴露出 的基底10的方法爲非等向性的乾蝕刻法。 請參考第1B圖，形成熱氧化層18在溝渠內表面上以 移除在蝕刻半導體基底10過程中所造成的傷害。形成襯 氮化層20在熱氧化層18的表面，以防止溝渠內表面被繼 續氧化。如熟悉此技藝之人所熟知的，氧化溝渠內表面會 4 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 -線赢 經濟部智慧財產局員工消費合作社印製 559983 4 746pif、")()2 A7 B7 五、發明説明（1) (請先閱讀背面之注意事項再填寫本頁) 導致體積膨脹以至於引起應力，結果會造成漏電流以及破 壞元件特性。沈積溝渠塡充層22來塡滿溝渠16來隔離主 動區。溝渠塡充層22的材質通常爲未摻雜的矽酸玻璃 (undoped silicate glass ； USG) 〇 請參照第ic圖，以富矽氮化矽層14爲平坦化終點來 平坦化溝渠塡充層22。此平坦化方法可包括化學機械硏磨 法。然後使用磷酸來移除富矽氮化矽層14。如第1D圖所 示，移除富矽氮化矽層14，會在襯氮化層20之上緣造成 凹陷24的現象。換句話說，在使用磷酸做濕蝕刻時，磷 酸會沿著襯氮化層往下滲透，導致此凹陷24的現象。此 乃因爲磷酸對富矽氮化矽層14的蝕刻速率約爲襯氮化層 20的三分之一左右之故。換句話說，磷酸對襯氮化層20 的蝕刻速率約爲富矽氮化矽層14的三倍。 襯氮化層20的凹陷24，將會導致後續所形成的閘氧 化層不均勻。位在凹陷區域之上的多晶矽閘極會因而有短 路失效的問題。襯氮化層最好厚一點，以改善氧化阻障層 的特性。增加溝渠的襯氮化層厚度，可減輕襯氮化層凹陷 的現象。 經濟部智慧財產局員工消費合作社印製 據以上所述，如何形成溝渠隔離，並且此溝渠隔離不 僅可減少其內表面被氧化的程度，還可抑止襯氮化層的凹 陷現象之需求是十分殷切的。 本發明爲基於前述問題而完成，因此本發明的目的就 是在提供一種在半導體裝置中製造溝渠隔離的方法，以抑 止溝渠襯層凹陷以及溝渠內表面被氧化的現象。本發明的 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 559983 4 7 4 6 p i I'/ 〇 〇 2 A7 B7 克、發明説明（多） 主要特徵爲溝渠罩幕層是使用含氯（C12)電漿來進行乾蝕 刻。此乾蝕刻法對富矽氮化物罩幕層和襯氮化層的蝕刻速 率實質上相等。在此所用之富砂氮化物層是指其砂含量比 氮化矽層的矽含量還多之氮化矽層之意。 依據本發明之上述以及其他目的，本發明之方法包括 在半導體基底上形成氧化矽層以及富矽氮化矽層。然後進 行微影製程，以形成溝渠的罩幕來暴露出特定的半導體基 底區域。對暴露出的半導體基底進行非等向性蝕刻，以形 成溝渠於基底中。在溝渠內部表面形成熱氧化矽層，以恢 復蝕刻過程中被破壞的基底表面。在熱氧化砂層的表面形 成襯氮化層以防止溝渠內表面被進一步氧化。沈積溝渠塡 充層，例如USG層，來塡滿溝渠的剩下空間。依製程步 驟，可進行回火步驟以密實化溝渠塡充層。然後利用化學 機械硏磨法來平坦化溝渠塡充層至富矽氮化矽層爲止。後 面的製程順序爲本發明的關鍵步驟。以含氯電漿來對富矽 氮化矽層進行乾蝕刻，以移除富矽氮化矽層。此乾蝕刻法 對富矽氮化矽層和襯氮化層的蝕刻速率是相等的。因爲利 用此乾蝕刻來移除富矽氮化矽層，使得習知的襯氮化層之 凹陷的現象得以避免。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式之簡單說明： 第1A - 1D圖是依據習知的方法，以半導體基底的剖 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 、τ b 經濟部智慧財產局員工消費合作社印製 559983 4746pi 170 02 八? B7 五、發明説明（V) 面圖來繪示出選擇出之一些步驟；以及 第2A - 2D圖是依照本發明一較佳實施例，以半導體 基底的剖面圖來繪示出選擇出之一些步驟。 (請先閲讀背面之注意事項再填寫本頁) 圖式之標記說明： 10、100 :基底 12、102 :氧化矽層 1 4 :富砂氮化砂層 16、106 :溝渠 18、108 :熱氧化層 20、110 :襯氮化層 22 :溝渠塡充層 24 :凹陷 104 :氮化物層 112 :絕緣層 實施例 經濟部智慧財產局員工消費合作社印製 本發明之較佳實施例，將會配合圖示做詳細說明。本 發明的方法和形半導體成基底中之溝渠隔離有關，此溝渠 隔離用來隔離相鄰的主動區。第2A圖爲半導體基底100 之剖面圖，顯示溝渠106和溝渠罩幕102、104。溝渠罩幕 是由氧化矽層102和氮化物層104所組成的。氧化矽層102 的形成方法爲熱氧化法，其厚度約160 - 200埃左右。氧 化矽層102可釋出氮化物層104施加於半導體基底100上 表面的應力，尤其是主動區。氮化物層104的材質爲富矽 氮化矽，其矽含量比氮含量多，以減少半導體基底100主 7 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 559983 4746pMV002 A7 B7 五、發明説明（C ) 動區所承受的應力。溝渠罩幕是利用傳統的微影方法所形 成的。將光阻（圖上未示出）旋塗在氮化物層104之上，再 圖案化成想要的輪廓。利用電漿灰化（ashing)來移除圖案 化的光阻層。利用圖案化的光阻層爲罩幕來蝕刻氮化物層 104和氧化矽層102，以形成溝渠罩幕來暴露出特定的半 導體1〇〇區域。利用溝渠罩幕，並蝕刻暴露出的半導體基 底100區域以形成溝渠106。蝕刻暴露出的半導體基底1〇〇 區域之方法爲非等向性蝕刻法。 請參照第2B圖，形成熱氧化層108在溝渠106的內 表面’即其底面和側壁，以移除在蝕刻半導體基底100時 所造成的結構損傷。形成襯氮化層110在熱氧化層108的 表面以防止溝渠內表面被繼續氧化。襯氮化層110可防止 氧氣穿透過後續形成的溝渠塡充層112到達溝渠106的側 壁。爲了要足以避免氧化反應發生，襯氮化層110的厚度 至少要60埃左右才行。如同熟悉此技藝之人所熟知的， 氧化溝渠內表面會導致體積膨脹以至於引起應力，結果會 增加漏電流以及破壞元件操作特性。沈積絕緣層112於溝 渠106中以塡滿溝渠106。絕緣層112的材質包括未摻雜 的矽酸玻璃。 請參照第2C圖，平坦化絕緣層ι12和襯氮化層110 至氮化物層104爲止。此平坦化方法可包括化學機械硏磨 法。在此，部份的氮化物層104會被蝕刻掉。 下一步驟爲移除氮化物層104。不像習知的方法使用 濕蝕刻法，本發明利用乾蝕刻技術以避免襯氮化層U0發 8 本紙張尺度適用宁國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
T 經濟部智慧財產局員工消費合作社印製 559983 4 7 46pil/0()2 A7 B7 五、發明説明（卜） " 〜~^ 生凹陷的現象。此乾触刻法對於氮化物層104和襯氮化層 110不具有蝕刈選擇率，亦即對二者的触刻速率大體上爲 相等的。因此在習知使用濕蝕刻法而造成的襯氯化層110 之凹fe現象，在此可被避免。所形成的溝渠隔離之輪廓如 第2D圖所不。因爲此乾蝕刻，襯氮化層1〇4的厚度可大 於6〇埃以增進恢復特性。 此乾触刻使用以氯氣爲基礎的氣體化學。爲了減少蝕 刻過程中對半導體基底的損傷，調整此乾蝕刻對氮化物層 104和氧化矽層1〇2的蝕刻速率比約3 : 1左右，或更多。 本發明提供兀件隔離區域，再利用淺溝渠隔離技術， 以電性隔絕相鄰的主動區。所形成的溝渠隔離具有良好的 絕緣特性，沒有來自鄰近主動區的漏電流。 熟悉此技藝之人將會承認本發明所揭露的創新槪念可 應用在許多不同的情況。而且較佳實施例可作各種之更動 與潤飾。因此應瞭解到後續以及上述之建議的修飾及變動 只是爲了說明以及作爲例證之用。這些例子可幫助以揭露 本發明之一些範圍以及一些發明槪念，但是這些例子所揭 露之創新槪念並非用以限定本發明之精神和範圍。 (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><297公釐）

Claims (1)

  1. 559983 4746pi 170 02 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 、申請專利範圍 1. 一種形成半導體元件的溝渠隔離之方法，該方法包 括下列步驟： 提供〜氮化物溝渠罩幕於一半導體基底上以暴露出該 半導體基底之一特定區域； 使用該氮化物溝榘罩幕並蝕刻暴露出之該半導體基底 以形成一溝渠於其中； 形成一熱氧化矽層於該溝渠之內表面上； 形成一襯氮化層於該熱氧化矽層之上以及該氮化物溝 渠罩幕之上； 形成一溝渠塡充層於該溝渠中以及該襯氮化層之上； 以該氮化物溝渠罩幕爲終點來平坦化該溝渠塡充層以 及該襯氮化層；以及 進行一乾触刻法以蝕刻位於該溝渠之外的該氮化物溝 渠罩幕以暴露出該半導體基底。 2. 如申請專利範圍第1項所述之形成半導體元件的溝 渠隔離之方法’其中該氮化^勿溝渠罩幕包括富矽氮化矽層 且該襯氣化層包括氮化砂層。 3. 如申請專利範圍第1項所述之形成半導體元件的溝 渠隔離之方法，其中該溝渠塡充層包括未摻雜矽酸玻璃。 4. 如申請專利範圍第1項所述之形成半導體元件的溝 渠隔離之方法，其中該襯氮化層的厚度至少約60埃。 5. 如申請專利範圍第1項所述之形成半導體元件的溝 渠隔離之方法，其中該乾蝕刻法包括使用氯氣。 1 〇 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 1Τ 1·. ί
TW088106724A 1998-06-24 1999-04-27 Method of forming a trench isolation without a dent thereof TW559983B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980023854A KR100286127B1 (ko) 1998-06-24 1998-06-24 반도체 장치의 트렌치 격리 형성 방법

Publications (1)

Publication Number Publication Date
TW559983B true TW559983B (en) 2003-11-01

Family

ID=19540599

Family Applications (1)

Application Number Title Priority Date Filing Date
TW088106724A TW559983B (en) 1998-06-24 1999-04-27 Method of forming a trench isolation without a dent thereof

Country Status (4)

Country Link
JP (1) JP2000031261A (zh)
KR (1) KR100286127B1 (zh)
CN (1) CN1239821A (zh)
TW (1) TW559983B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100698199B1 (ko) * 2001-06-05 2007-03-22 엘지전자 주식회사 전송 안테나 다이버시티 방법
JP2003273206A (ja) 2002-03-18 2003-09-26 Fujitsu Ltd 半導体装置とその製造方法
KR100429555B1 (ko) * 2002-06-29 2004-05-03 주식회사 하이닉스반도체 반도체 소자의 트렌치형 소자분리막 형성방법
JP2004193585A (ja) 2002-11-29 2004-07-08 Fujitsu Ltd 半導体装置の製造方法と半導体装置
KR100499642B1 (ko) * 2003-09-05 2005-07-05 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 제조 방법
CN1327503C (zh) * 2004-09-08 2007-07-18 上海宏力半导体制造有限公司 增进浅槽隔离结构高度均匀性的方法
US7514336B2 (en) * 2005-12-29 2009-04-07 Agere Systems Inc. Robust shallow trench isolation structures and a method for forming shallow trench isolation structures

Also Published As

Publication number Publication date
KR20000002887A (ko) 2000-01-15
JP2000031261A (ja) 2000-01-28
KR100286127B1 (ko) 2001-04-16
CN1239821A (zh) 1999-12-29

Similar Documents

Publication Publication Date Title
US6417073B2 (en) Method for forming element isolating region
US6261921B1 (en) Method of forming shallow trench isolation structure
KR100386946B1 (ko) 트렌치 소자 분리형 반도체 장치의 형성방법
TW396521B (en) Process for shallow trench isolation
US6559029B2 (en) Method of fabricating semiconductor device having trench isolation structure
KR100307651B1 (ko) 반도체장치의제조방법
JP2007081367A (ja) フラッシュメモリ素子の製造方法
TW559983B (en) Method of forming a trench isolation without a dent thereof
CN100477154C (zh) 浅沟槽隔离结构的制造方法
US6200881B1 (en) Method of forming a shallow trench isolation
KR19990066726A (ko) 반도체 장치의 제조 방법
US6355538B1 (en) Method of forming isolation material with edge extension structure
US6566225B2 (en) Formation method of shallow trench isolation
KR100672155B1 (ko) 반도체 소자의 소자분리막 형성방법
CN101501835A (zh) 一种用自对准氮化硅掩膜形成浅沟槽隔离的方法
JP2002043412A (ja) 半導体装置及びその製造方法
JP2000100927A (ja) トレンチ素子分離領域を有する半導体素子の製造方法
KR100596876B1 (ko) 반도체 소자의 소자 분리막 형성 방법
JP2000223704A (ja) 半導体装置およびその製造方法
JPH11251318A (ja) 半導体装置及びその製造方法
JPH0870039A (ja) 半導体装置の製造方法
TW451393B (en) Manufacturing method of shallow trench isolation
US20030186555A1 (en) Utilizing chemical dry etching for forming rounded corner in shallow trench isolation process
TW436975B (en) Shallow trench isolation process
JPH1167891A (ja) 素子分離体の形成方法