TW550687B - Semiconductor device - Google Patents

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550687 五、發明說明（1) -------- 發明詳細說明 【發明所屬技術領域】 本發明係關於半導體裝置；更具體而言，係關於採 接電晶體中所含的主動區域與配線之一個插塞配線，而達 細微化與其插塞配線低電阻化的半導體裝置。 【背景技術】 近年’隨半導體裝置的細微化、高集聚化及高速化的演k
進’狹窄間距的低電阻插塞配線便屬非常重要。圖4 3所示 W 係習知半導體裝置中，截至形成第二層配線1 1 4為止前之 階段的俯視圖。圖44係沿圖43 iXLIV-XLIV線之切剖圖。4 在圖43與圖44中’於矽基板1〇ι上設置元件隔離絕緣膜 10 2 ’俾將各元件予以隔離。在矽基板上所設置的閘氧化 膜1 0 3上形成閘極丨〇 4。於形成閘極之際一併設置並具有與 閘極相同構造的第一層配線丨54，係配置於元件隔離 膜1 0 2上。 4 ，包夾閘氧化膜下方的通道區域之方式，配置爪導電型 低濃f區域的擴散區丨06，並連接此擴散區而形成巾導電 型高濃度主動區域（源/汲極區域）1〇8。所謂「主動區域 指涵蓋上述n+導電型高濃度區域1〇8與擴散區二者°的區」 域0 、依覆蓋閘極1 〇 4側面與其邊緣部分的矽基板表面之方 二‘胰109。在層間絕緣膜109上形成第二層配線ιΐ4 ^ 此層間絕緣膜109中開設二個接觸窗119, 131。其中一個接
c: \2D-CODE\91·09\91114302.ptd
550687 五、發明說明（2) 觸窗1 1 9中埋藏入電導通第二層配線1 1 4與第一層配線1 5 4 的插塞配線1 2 9而形成。此外，另一接觸窗1 3 1中則埋藏入 電導通第二層配線11 4與主動區域1 0 8的插塞配線1 3 3而形 成在該等插塞配線1 2 9，1 3 3中，在插塞配線的側面與底面 上設置阻障金屬1 2 9 a，1 3 3 a。此外，在第二層配線底部亦 設有阻障金屬1 14a。 如上述圖43與圖44所示 以^…山μ扭wluo_ <1
線1 3 3，與接觸到第一層配線1 5 4的插塞配線1 2 9，由俯視 觀之在最小間距L以下係無法填塞的。因此，主動電晶體 中所設置的閘極與元件隔離絕緣膜丨〇 2上的閘極，便拓寬 為最小間距的1 · 5倍〜2倍程度，但是卻將產生如SRAM (Static Random Access Memory)記憶單元或邏輯的週邊 電路部俯視尺寸（佈局）變大之問題。 再者，若層間絕緣膜變厚而接觸窗變小的話，亦將產生 =^結主動區域108與主動區域108之含插塞配線在内的配 線電阻，將變得非常大的問題。 再Λ’彡千將主動區域108上之插塞配線133，與第一層配線 二> 配綠+基配線129，在層間絕緣膜109上予以連結的第 ^度的問Ϊ含的區域配線，亦將產生限制其他配線佈局 輯的週邊4路t:明之目的在於提供一種將記憶單元或邏 外，本發明之^二視尺寸予以細微化的半導體裝置；此 内之配i 0 f 一目的在於提供一種降低包含插塞配線在 線的電阻，並增加層間絕緣膜上之配線伟局自由度
C:\2D-C0DH\91- 〇9\9l]l43〇2. Ptd 550687
五、發明說明（3) 的半導體裝置。 緣是’本發明之半導體裝置係具備有：形成於半導體基 板上之電晶體所含的主動區域；形成於半導# | , 丁守肢丞扳上的配 線；覆蓋主動區域與配線的層間絕緣膜；以及I # ♦ 貝牙層間絕 緣膜，且由俯視觀之，具由重疊於配線與主動區域-者 形狀的插塞配線；其中，此插塞配線係電性連接配、 性區域。 ·、、杲與活 藉由此構造便可獲得降低插塞配線的電阻。此外，羽 受限於接觸窗間隔的SRAM記憶單元等半導體裝置俯視白1 寸，便可再予以細微化。另外，不再需要僅電性連接^自 區域與上述配線的第二層配線。因此，可增加声間^、纟矣: 上之第二層配線的佈局自由度。上述電晶體僅要屬^ =教 電晶體（Field Effect Transistor)的話便可，可為 (Metal-Oxide-Semiconductor)FET 等任何形式的電晶 ^。 譬如，本發明的配線若屬於含主動區域之電晶體内的閘極 的話便可，可為任何形式的配線。 本發明之半導體裝置係將配線設為位於含主動區域之電 晶體相鄰位置處之電晶體的閘極。 糟由此構造的活’便可將SRAM、多級放大裝置、佈線邏 輯（w i r e d - 1 〇 g i c )電路等予以細微化。此外，可降低插塞 配線本身的電阻。 本發明之半導體裝置係可使配線位於將含主動區域之電 晶體的元件區域，與其他元件區域予以隔離的元件隔離膜 上0
C:\2D-CODE\91-09\91114302.ptd 第7頁 550687 五、發明說明（4) ， 藉由此構造的話，便可實現將主動區域與配線間之電性 連接，由單一個插塞完成，而可促進半導體裝置的細微 ’ 化。此外，亦不需要再設置僅以將主動區域與配線間，予 以電性連接為目的而設的第二層配線。 本發明之半導體裝置係在配線側面覆蓋著絕緣層，此絕 緣層係在配線橫截面上，將連續覆蓋著配線側面與此邊緣 部分的半導體基板表面。 _ 藉由此構造，便可避免在去除閘極側壁外層間隔件時， / 造成對擴散區域表面的損傷等現象發生。 本發明之半導體裝置係配線側面覆蓋著絕緣層，且此絕 緣層係在配線橫截面上，僅覆蓋著配線側面。 藉由此構造，便可增加插塞配線與主動區域間的接觸面 積，並減少插塞配線與主動區域間的界面電阻。 可更具備有位於含主動區域之電晶體以外的其他配線相 鄰位置處之電晶體中所含的第二主動區域；插塞配線係除 配線與主動區域之外，設置為擁有由俯視觀之，重疊於第 二主動區域的形狀，並將配線及主動區域，及第二主動區 域予以電性連接。 藉由此構造，因為插塞橫截面面積將變大，並減少插塞 籲 配線的電阻，且將三個插塞歸納為一個，因此可大幅的實 現細微化。 【發明實施形態】 針對本發明之實施形態，採用圖式進行說明。 (實施形態1)
C:\2D-CODE\91-09\91114302.ptd 第 8 頁 550687 五、發明說明（5) 圖1係顯示本發明實施形態1之半導體裝置之俯視圖。圖 2為沿圖1之I I - I I線的切剖圖。在圖i中，在矽基板中設置 主動區域8，而閘極4則設置於此主動區域8上。此外，具 有與間極相同構造的的配線（第—層配線）54係與閘極並列 而形成。插塞配線1 5係接觸於主動區域8與第一層配線 二者，並電性連接主動區域8與第一層配線54。另外 '，鄰 接插基配線1 5上面設置弟《—層配線1 4。 在圖2中，石夕基板i係譬如p型石夕，屬於則.⑶電阻 =晶圓。閘極4係配置於閘絕緣膜3上，而與閘極相同截 面構造的第-層配線54則設置於元件隔離絕緣膜2上。 ，件隔離絕緣膜2係採用溝渠_法利用埋藏3〇〇 漿氧化膜（HDP : H i gh Dens i ty ρ 1 Q f 电 可採用3nm的氧氮化膜(Si ON)。a二,形成。閘氧化膜3 閑氧化膜3之情況時，並不形成二程序等而形成 元件氧化膜2上形成非常薄的氣^力品知、上’一而是僅在 緣膜2上閘氧化膜3係描繪誇大的圖2 =之兀件隔離絕 法形成閘絕緣膜之情況時，則不二又。但疋’當利用蒸鍍 離氧化膜上，配置著明顯可辨識 ，區域上亦在元件隔 閘極4係由1 0 0 n m的多晶；e夕所邢 ，厚度的閘氧化膜。 晶矽沉積lOOnm之後，在於n導雷刑二日日矽係將非摻雜多 中分別施行圖案化處理。然後，品5與ρ型導電型區域 加速能量及5〜密度植 依3keV加速能量及5x 15Cnr2密度植入硼（Β+) ^社域'
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的擴散區6。此擴散區6係藉由將砷依3〇keV加速能量、i χ 1 4 c m抬度、及4 5角度進行植入而形成的。閘極4側面與 邊緣部分的矽基板表面覆蓋著側壁内層絕緣膜7。此側壁、 内層絕緣膜係厚度1 〇nm的氮化膜，呈L字形。 在矽基板表面上連續著擴散區而設置n+導電型高濃度層 8。此導電型高濃度層8係藉由將砷依5〇keV加速能量與5 X 15cnr2密度進行植入而形成的。依覆蓋著該等之方式而 設置層間絕緣膜9。此層間絕緣膜係藉由沉積7〇〇nm的肋？ 氧化膜而形成的。
在此層間絕緣膜9中，接觸窗12依到達第一層配線54與 主動區域之方式而開設。依埋藏此接觸窗12之方式形成插 塞配線15, 15a。插塞配線係電性連接著閘極與主動區域。 此插塞配線係由構成外層的阻障金屬丨5a，與形成於其内 側的内層15所形成的。阻障金屬15a係TiN/Ti=2〇nm/2〇nm 的複合層。再於内側利用CVD(Chemical Vapor Deposition)法埋藏鎢（W)，而形成鎢插塞15。
第二^配線14係在插塞配線15,丨5a上電性連接而形成 的。此弟一層配線係由厚度1 〇 〇 n m的鎢（W )層1 4與τ丨n / τ i 二20nm/20nm的層積膜14a所形成的。 如上述，主動區域8與閘極4藉由寬廣截面形狀之插塞配 線1 5，1 5a而連接，便可降低插塞配線的電阻。此外，可縮 小習知依接觸窗間距所決定位置處的佈局。 其-人，採用圖3〜圖9，說明本實施形態的半導體裝置之 製造方法。如圖3與圖4所示，在矽基板j上依sn (Shal 1〇w
C:\2D-CODE\91-09\91114302.ptd 第10頁 550687 五、發明說明（7)
Trench Isolation)法形成300nm的溝渠隔離膜2。其次， 形成譬如3nm之氧氮化膜（Si 0N )3的閘氧化膜。再於其X上沉 積1 0 0 n m非推雜多晶石夕的閘極4。在此閘極形成之同時，亦 形成與閘極相同構造的第一層配線5 4。 其次’為在η導電型區域中設置開口而對光阻施行圖案 化處理’並依1 〇 k e V加速能量及5 X 1 5 c nr2密度植入如石粦 (P)。同樣的，亦對p導電型區域採用光阻罩幕，依3keV 加速能量及5 X 1 5cnr2密度植入硼（B+)。其次，採用光阻， 利用乾式姓刻施行圖案化處理而形成閘極4。接著，依 3 0keV加速能量、1 X 1 4cnr2密度、及45。角度植入如石申 (A s+)，而形成構成擴散區的n-導電型低濃度區6。 其次’如圖5所示，形成1 〇 n m氮化膜的側壁内層絕緣膜 7。接著，沉積的8 0nm氧化膜並經回蝕而形成側壁外層間 隔件1 7。然後’依5 0 k e V加速能量及5 X 1 5 c nr2密度植入石申 而形成n+導電型高濃度層8。 其次’經濕式钱刻而僅去除侧壁外層間隔件1 7。此時側 壁内層絕緣膜7的氮化膜並未被濕式蝕刻到而殘留L字形。 然後’沉積1 0 0 0 nmHDP氧化膜的層間絕緣膜9。接著，利用 CMP(Chemical Mechanical Pol ishing)法進行研磨而呈 30Οηπι。其次，如圖6與圖7所示，採用光阻罩幕經由乾式 蝕刻而開設0 · 2 // m徑的接觸窗1 2。此時乃利用對閘極4、 n+導電型高濃度層8、及層間絕緣膜9具充分高蝕刻選擇比 的條件進行姓刻。 其次，如圖8與圖9所示，將TiN/Ti分別形成20nm/20nm
C:\2D-CODE\91-09\91114302.ptd 第11頁 550687 五、發明說明（8) 而構成插塞配線之阻障金屬層1 5 a。接著，依c v D法沉積 2 0 0 π πι的鶴（W) ’然後利用C Μ P法進〃亍研磨而形成鎢插塞 15 ° 之後，利用沉積鎢1 0 0 n m的上層1 4，與T i N / T i = 2 0 n m / 20nm層積膜的下層14a，並施行圖案化處理而形成第二片 配線。 s 如上述’主動區域8與閘極4藉由寬廣戴面形狀之插塞配 線1 5, 1 5a而連接，便可降低插塞配線的電阻。此外，〇 小習知依接觸窗間距所決定位置處的佈局。 、、's 本實:m之構成部分(al)〜(al 0)可進行如下述 化二二i v月範圍的話，當然亦可為其他的變化例。 U1)閘極：在本實施形態中’閘極4雖針對多晶 進仃況明，但是亦可採用摻雜矽。此外，月况 用與如WSi2、C〇Si 、吱NiSi極材枓亦可採 〇12或Nlbl2寻矽化物之層積槿i告的夕日 矽化物。另外，亦可採用與如w、A i、Ru、p 厘夕日日 積構造的複金屬，亦可採用如w、A丨等金屬。、、’ ·之層 (a2 )主動區域：在此將插塞配線直 域“…型高濃度層。”，為降：主連:妾^ 塞配線的電阻’亦可將主動區域的表面層予H成至插 而由如WSi^、C〇Sl2、或NlSl2等所構成。卞以矽化物化， U3)插塞配線：在此插塞配線15材質針 進行說明。但是’插塞配線亦可為多'、用鶴的情況 Ru等金屬。 或A1、TiN、 (a4 )插塞配線之阻障金屬：如上述
針斟利用CVD法形成 5506S7
550687 五、發明說明（ίο) ------- 膜7係針對氮化膜為1 〇 n m的情況進行說明，但是，氮化膜 ‘ 亦可為1〜5 0 nm。此外，在去除侧壁外層間隔件丨7時，若 設定為選擇比取向較大的話，則側壁内層絕緣膜7亦可採 用氧化膜、氧化氮膜與氧化膜之層積膜的層積構造。 (a 1 0 )側壁外層間隔件：在本實施形態中，側壁外層間隔 件1 7係針對氧化膜之情況進行說明。但是，在去除側壁外 層間隔件1 7時’若設定為選擇比取向較大的話，則亦可採 . 用石粦石夕玻璃（PSG，Phospho - Silicate Glass)、石朋石粦石夕玻璃 (BPSG，Boro-Phospho-Silicate Galss)。 (實施形態2 ) · 圖1 0為本發明實施形態2之半導體裝置之俯視圖。圖1 1 為沿圖1 0之X I -X I線的切剖圖。本實施形態係實施形態1的 變化例，係將三個插塞整合為一個共用接觸插塞。 在圖1 0中，設置二條閘極4，2 4、與並列於該等閘極的配 線（第一層配線）5 4。依包炎右側的閘極4之方式設置主動 區域8。依包夾左側的閘極2 4之方式設置主動區域2 8。插 塞配線2 5係至少接觸到中央的第一層配線5 4、與二側的主 動區域8，2 8三處所，並將該等電性連接。此外，在此插塞 配線2 5上配置著第二層配線2 4。 · 在圖1 1中，矽基板1係譬如p型的矽晶圓。在此矽基板上 設置將各元件區域予以隔離的元件隔離絕緣膜2。此元件 隔離絕緣膜2係採用溝渠隔離法利用埋藏300nm的電漿氧化 膜而形成。在閘極下方設置閘氧化膜3，此閘氧化膜3係譬 如由3nm的氧氮化膜（Si〇N)所形成。問氧化膜上方的閘極4
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係由1 0 Onm的多晶矽所形成。依覆罢* 部分之石夕基板的方式配置側壁内層；者極4側面及其邊緣 絕緣膜7係沉積1 〇nm氮化膜，且截日二膜7 &側壁内層 板表面上連續著低濃度擴散區二=狀 8。此n+導電型高濃度層8係藉 n二? t : /辰度層 "5^密度進行植入而形成的將申依5〇keV加速能量與5 依覆蓋著該等之方式而今罟展鬥奶 ^ μ , ^ ^7ΠΠ Λ β置層間、纟巴緣膜g。此層間絕緣 肤係赭由 >儿積70〇nm的HDP氧化膜而形 ..^ ^ 膜9中開設接觸窗22，並利用成1 °在此層間絕緣
性連接第-層配線54 Λ / 的插塞25而電 ^ ^ Μ主其一側之主動區域8, 28。形成 =插，夕層的阻障金屬25a#TiN/Ti=2〇nm/2〇nm的複層構 1 &夕’上述阻障金屬内側層2 5係利用CVD法埋藏鎢 (W)，而形成鎢插塞。 如此便可藉由將第一層配線54與主動區域8, 28利用單一 個插塞25, 25a電性連接而達低阻化。此外，可縮小習知依 接觸窗間隔最小尺寸所決定位置處的佈局。藉由此插塞連 接’即便無區域配線亦彳。此情況下，增加第二層配線的 =局自由度在較嚴苛的間距位置處，亦可緩和佈局條件 其次’採用圖1 2〜圖1 8，說明本實施形態的半導體裝置 之製造方法。如圖][2與圖丨3所示，首先在矽基板1上依 STI(Shallow Trench Isolation)法形成300nm 的溝渠隔離 膜2 °其次’形成3nm氧氮化膜（SiON)的閘絕緣膜3。再於 其上沉積1 OOnm非摻雜多晶矽的閘極4，然後對^導電型區
C:\2D-CODE\91-09\91114302.ptd 第15頁 550687 五、發明說明（12) 域採用罩幕，依1 OkeV加速能量及5 x 1 5cnr2密度植入磷 (P+)。其次，同樣的，在ρ導電型區域中亦採用光阻罩 幕，依3keV加速能量及5x 1 5 cur2密度植入硼（B+)。其次， 採用光阻經由乾式姓刻而形成閘極。在此閘極形成之際， 在元件隔離絕緣膜2上面形成與閘極相同構造的第一層配 線5 4。 接著，依30keV加速能量、1 X 14cnr2密度、及45 °角度 植入如砷（A s+ )，而形成構成擴散區的rr導電型低濃度區
其次，如圖1 4所示，沉積構成側壁内層絕緣膜的1 〇 n m氮 化膜、構成側壁外層間隔件的8 0 nm氧化膜1 7，並經回姓而 形成側壁。然後，依50keV加速能量及5 X 1 5cnr2密度植入 _而形成n+導電型高濃度層8。
其次，如圖1 5與圖1 6所示，經濕式#刻而僅去除隙壁氧 化膜17。然後，沉積lOOOnmHDP氧化膜並經CMP研磨至 7 〇 〇 n m而形成層間絕緣膜9。此外，採用〇 · 2 // m徑的光阻罩 幕，首先依濕式蝕刻而開設接觸窗2 2。此時乃利用對第一 1配線54、Μ導電型高濃度層8, 28、及層間絕緣膜9具充 分高飯刻選擇比的條件進行餘刻。 其次，如圖1 7與圖1 8所示，在接觸窗的底壁與側壁上， 和用層積膜TiN/Ti為20nm/20nni而形成阻障金屬25a。接 著，依CVD法沉積2 0 0nm的鎢，並利用CMP法進行研磨而形 成鎢插塞25。然後，利用沉積鎢1〇〇nm的上層14，與TiN/ Tk2〇nm/2〇nm下層14a的層積膜，並施行圖案化處理而形
C:\2D-CODE\91-09\91114302.ptd 第16頁 550687 五、發明說明（13) 成第二層配線。 二:由將第一層配線54、與其二侧主動區域δ，28 $』二彡# J以連接，便可大幅降低插塞的電阻。此外， 另外，習知採用第，取小尺寸所決定位置處的佈局。 個或三個的插塞中所含的區域配線，並利用二 -個插塞連接，便;處：：在實施形態中僅要利用 外，即便不設置上述第分予以電性連接。此 非常狭窄的間距位置處的佈局等。 方了，戍和在 本實施形態之構成部分(bl)〜(bl〇)可進行 化。依照本發明範圍的話，當然亦 1的受 (b 1)閘極：在本實施來能由 ~八心日J欠化例。 ^ ^ ^ m 彳θ θ ^ 蜀極4雖針對多晶石夕的彳主 B曰 層 用與如wsl2、CoSl2、或NlSlj石夕化物之声m枓亦可採 石夕化物。另外，亦可採用與如w、A1、Ru曰、=的多 積構造的複金屬，亦可採用如w、A1等金 t寺金屬之 (b2)主動區域：，此將插塞配線直接的電性 區域8的n+導電型高濃度層。但是，為降低 於主動 插塞配線的電阻，亦可將主動區域的表面^生動區域至 化，而由如W S i2、C 〇 S i2、或N丨§丨2等所構成予以石夕化物 (b 3 )插基配線：在此插塞配線丨5材質針 進行說明。但是，插塞配線亦可為多晶、木用鎢的情況 Ru等金屬。 日日 、或Al、TiM、
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(b4 )插塞配線之阻障金屬·如上 插塞配線的阻障金屬l5a之情況進“：對利用CVD法形成 用錢鍍法形成插塞配線的阻障金 但是’亦可採 鍍法，由TiN/Ti層積膜形成杆。當利用CVD法或濺 況時，π膜厚與TlN膜厚線的阻障金屬15a之情 (剛二層配線:如上述取；：為1〜广㈣。 之後，再形成第二層酉己線14之情成插塞配線15，15a 亦可在形成接觸窗開口之後再 ^ 5兄明。此情況下， 線。此外，若僅連接問極4與主動的然後直接形成配 層配線14。 。主動£域8的話，亦可無第二
(b6)閘極之絕緣膜：在此雖針對 行說明。⑯是亦可在其上面配置著氧化膜 =積膜的硬罩幕。此情況下，⑨形成插塞I線之際或二 由將蝕刻條件最佳化’便可輕易的電性連接於閉極4上。曰 (b7)層間絕緣膜：在此層間絕緣膜9雖針對覆蓋閘極4盥 主動區域8之方式’直接形成HDP氧化膜，然後再開設接觸 ^的情況進行說明。除上述方法之外，亦可為形成氮化 膜、或氮化膜與氧化膜之層積膜之後，再依SAC(Sel f A 1 i g n C ο n t a c t)方式進行#刻而開設接觸窗1 2。
(b8)元件隔離絕緣膜等：在此元件隔離絕緣膜2或層間絕 緣膜9係針對形成HDp氧化膜的情況進行說明，但是亦可採 用FSG(F-Doped Silicate Glass)膜、BPSG膜、PSG 膜、 SiOC膜、有機膜、8丨(^膜、3丨(：膜、3丨〇?膜等。 (b9)側壁内層絕緣膜：在本實施形態中，側壁内層絕緣
(15) 550687 膜7係針對氮化膜為l〇nm的情況進行說明，但是，氮化膜 亦可為1〜30_。此外，在去除側壁外層間隔件17日^，若 設定為選擇比取向較大的話，則側壁絕緣膜7亦可 化膜、氧化氮膜與氧化膜之層積膜的層積構造。 (M0)側壁外層間隔件··在此側壁外層間隔件1?係針對 化膜之情況進行說明。但是，在去除側壁外層間隔件Η 時’若設定為選擇比取向較大的話，則亦可採用磷石夕玻 (PSG’Phospho-Silicate Glass)、硼麟石夕玻璃 (BPSG，Boro-Phospho-Silicate Gal ss)。 (實施形態3 )
、圖19為本發明實施形態3之半導體裝置之俯視圖。圖2〇 為沿圖1 9之XX-XX線的切剖圖。本實施形態3係實施形態工 的:化例’特彳政在於取代L字形的側壁内層絕緣膜，而改 為I字形側壁内層絕緣膜。 在圖19中，在石夕基板中設置主動區域8，並設置依位於 包夾此主動區域之方式的閘極4、與並列於此閘極的第一 層配線54 °在電性連接第一層配線54與主動區域8的插塞 1 5上配置著第二層配線1 4。
在圖20中’矽基板1係譬如p型矽晶圓。在此矽基板上設 置將各元件區域予以隔離的元件隔離絕緣膜2。此元件隔 離絕緣膜2係採用溝渠隔離法利用埋藏300nm的電漿氧化膜 而形成。在閘極4下方設置譬如由3nm氧氮化膜（SiON)所形 成的閘絶緣膜3。閘極4係由1 〇 〇nm的多晶石夕所構成的，且 其側面覆蓋著I字形的側壁内層絕緣膜7。側壁内層絕緣膜
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五、發明說明（16) 7係沉積1 〇nm氮化膜後，再經回蝕而形成I字形。 在石夕基板表面上設置著構成擴散區的n-導電型低濃声声 6 °此η-導電型低濃度層係將砷依30keV加速能量、】χ X曰 14cnr2密度、及45。角度進行植入而形成的。依延續上述 擴散區之方式形成n+導電型高濃度層8。n+導電型高濃度 8係藉由將砷依50keV加速能量與5 χ 15cnr2密度進行植二日 形成的。依覆蓋著該等之方式而設置層間絕緣膜9。層間而 絕緣膜9係藉由沉積7〇〇nm的HDP氧化膜而形成的。 曰曰 在此層間絕緣膜9中開設接觸窗2 2，並依埋藏此接觸窗 之方式形成鎢插塞配線1 5，1 5 a。插塞配線1 5，1 5 a係將第自_ 層配線54與主動區域8予以電性連接。構成插塞外層的阻一 障金屬15a係由TiN/Ti二20nm/2〇nm的複層所構成的。其内 層的插塞本體15係利用CVD法埋藏鎢（W)而形成鎢插塞'。依 連接插塞配線15, 15a之方式而形成第二層配線14, 14a。第 二層配線係由鎢l〇〇nm的上層14與了…/丁卜“錢/“㈣的下 層1 4a所層積而形成的。 其次，採用圖2 1〜圖2 7，說明本實施形態的半導體裝置 之製造方法。 如圖2 1與圖2 2所示，首先在矽基板1上依ST I法形成 30 0nm的溝渠隔離膜2。其次，形成3nm氧氮化膜（31〇们的 閘絶緣膜3之後，再形成閘極4與第一層配線5 4。此情況 下，沉積lOOnrn非摻雜多晶矽，然後對11導電型區域採用光 阻罩幕’依l〇keV加速能量及5 x 15cm-2密度植入如磷（p+) 。同樣的’在p導電型區域中亦採用光阻罩幕，依3keV加
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第20頁 550687 五、發明說明（17) 速能量及5 X 1 5cnr2密度植入如硼（B+)。其次，採用光阻並 施行乾式钱刻而修整出導電部。然後，形成氮化膜丨〇關並 經回蝕而在上述導電層侧面上，形成I字形的側壁内層絕 緣膜7。接著，將砷依3〇keV加速能量、1 X I4cnr2密度曰、及 45。角度進行植入而形成構成擴散區的『導電型^濃"度區 6。其次，如圖23所示，沉積BpsG8〇nm並經回蝕而形成X側 壁外^層間隔件17。然後，將砷依50keV加速能量及5 χ 15 cm 2岔度進行植入而形成η+導電型高濃度層8。 接著，經由氣相氟酸法而僅去除側壁外 絶‘膜9，亚利用CMp法進行研磨而呈3〇〇nm。直 24與圖25所示，採用。·2_徑的光阻 由乾人如圖 設，觸窗12。此時乃利用對具有與問極相而 層配線54、n+導電型高濃度層8、 、= 蝕刻選擇比的條件進行蝕刻。 具充分高 ^次’*圖26與圖27所示’依埋藏接觸窗^ 插基。插塞的阻障金屬15a係將ΤιΝ/ 方式形成 2〇rnn/20nm而構成的。然後，在於其内形成厚度 20〇nm厚度的豸’再採用CMp法進法〉儿積 ^ ^ ^τΓν/ UtS15 ° 層積膜的下層I4a，並對配線施行圖幸 ^2〇nm/2〇nm 層配線。 系化處理而形成第二 如上述 藉由 主動區域8與閘極4利用插塞 而連接，便可
550687 五、發明說明（18) 降低插塞的電阻。 位置處的佈局。 ，可縮小習知依接觸窗間距所決定 接觸窗底面的接觸^確=接於基板主動區域上的細微 化。 牛低間極重豐電容，而使電路更加高速 :本實施形態之構成部分(cl)〜(c ^ ^ ^ II ® Λ Λν/Δ'" (Cl)閘極··在本實施形態中，間極4雖針對多 進行說明，但是亦可採用摻雜石夕 ：：：：= 兄 用與如WSi2、CoSl2、或NiSij石夕化物之上ϋ科亦可採 石夕化物。另外，亦可採用與如w、Al、R二二：m 積構造的複金屬，亦可採用如w、A}等金屬。至屬曰 (c2)主動區域··在此將插塞配線直 區域8的n+導電型高濃度層。但是，為降低=妾於主動 插塞配線的電阻，亦可將主動區域面欠 品：t/至 化，而由如wSl2、C()Sl2、或NlSl2等‘面成層予以石夕化物 (C3)插塞配線：在此插塞配線i 5材質 進行說明。但是，插塞配線亦可為多貝晶針：、=
Ru等金屬。 或A1、ΤιΝ、 (c4 )插塞配線之阻障金屬··如上述， 插塞配線的阻障金屬1 5a之情況進行說明:J ? CVD法。形成 用濺鑛法形成插塞配線的阻障金屬15a。當以c’vD=^
111 C:\2D-CODE\91-09\91114302.ptd 第22頁 5506S7 五、發明說明（19) 鍍法，由hN/Ti層積膜形成插塞配線 況時，Tl膜厚與Τι JV膜厚，最好分別 阻卩早金屬1 ^之情 (c5)第二層配線··如上述，針形〜lOOnm。 之後，再形成第二層配線u之情況進；1插塞配線i5，】5a 亦可在形成接觸窗開口之後再形 ^5兄明。此情況下， 線。此外’若僅連接閘極4與主動區域δ的=後^形成配 層配線14。 — ◊洁’亦可無第二 (c6)閘極之絕緣膜··在此雖針對閘極 行說明。但是亦可在1上 為夕日日矽的情況進 等層積膜的硬罩幕。置；氮化膜、或該 由將崎件最佳化，便可：易 (c7)層間絕緣膜：在此層間絕緣 主動區域8之方式，直接报& Hnp # &訂對後盍閘極4與 m主、m n接成乳化膜，然後再開設接觸 膜：气化：：：。除上述方法之外，亦可為形成氮化 或孔化韻舁虱化膜之層積膜之後，再依 ign Contact)方式進行蝕刻而開設接觸窗丨之。 (=8)/元件隔離絕緣膜等：在此元件隔離絕緣膜2或層間 緣版9係針對形成HDP氧化膜的情況進行說明，但是亦可 用 FSG(F-D〇ped Silicate Glass)膜、Βρ% 膜、膜木 SiOC膜、有機膜、Si0N膜、Sic膜、SiCF膜等。 (c 9)側壁内層絕緣膜：在本實施形態中，側壁内層絕緣 膜7係針對氮化膜為1〇11111的情況進行說明，但是，氮化& 亦可為1〜50nm。此外，在去除側壁外層間隔件17時，若 設定為選擇比取向較大的話，則側壁内層絕緣膜7亦可採 第23頁 C:\2D-CODE\91-09\91114302.ptd 550687 五、發明說明（20) 用氧化膜、氧化氮膜與氧化膜之層積膜的層積構造。 (c 1 0 )側壁外層間隔件：在本實施形態中，側壁外層間隔 件1 7係針對氧化膜之情況進行說明。但是，在去除側壁外 層間隔件1 7時，若設定為選擇比取向較大的話，則亦可採 用石粦石夕玻璃（PSG，Phospho-Silicate Glass)、石朋石粦石夕玻璃 (BPSG，Boro-Phospho-Silicate Galss) 、TE0S 、MPTE0S 、 TEOS等絕緣膜。 (實施形態4 )
圖2 8所示為本發明實施形態4所示半導體裝置之俯視 圖。圖29所示為沿圖28之XX IX-XXIX線的切剖圖。本實施 形態係實施形態4的變化例，特徵在於接觸窗開口時，採 用雙金屬鑲嵌（Dual Damascene)之製造程序。 在圖28中，在矽基板中設置主動區域8並設置依位於包 夾此主動區域之方式的閘極4。此外，設置並列於此閘極 的第一層配線54。鎢插塞15係依埋藏二個接觸窗12,32之 方式而電性連接第一層配線54與主動區域8。二 1 2，3 2中，因為1中夕一招盔和始、致土丄％ ώ , 女J因 「 畫 /、中之一稱為配、，泉溝較為適當，因此亦稱 、 」 此接觸窗1 2與配線溝3 2何者先設開口均無
I —，矽基板1係譬如P型矽晶圓。在此矽基板上 置，口兀件严域予以隔離的元件隔離絕緣膜2。此元件^ 離絕緣膜2係採㈣渠隔離法利用埋藏綱⑽的電喷氧化 K二形,4氮化膜(Sl〇N)的閘絕緣膜3，在於其 〇又甲° /成1 0 0 nm多晶矽的閘極4。構成擴散區的η-
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導電型低濃度層6係將砷依30keV加速能量 度、及4 5 °角度進行植入而形成的。 x l4cnr2 密 在形成閘極4步驟之同時並列在元件隔離絕緣膜$ 與閘極相同構造的第一層配線54。所以，對第—、上形成 側面，亦如如下所說明般，形成與閘極相同的 二配線54 膜。 的側壁絕緣 m
在閘極側面上設置側壁内層絕緣膜7並沉積1 〇 〇， 之後’截面形狀形成L字形。延續於擴散區的n+導I化膜 濃度層係藉由將砷依50keV加速能量與5 X 15cnr2货“型高 植入而形成的。依覆蓋著該等之方式而設置層間#絕^^進行 9，藉由沉積700nm的HDP氧化膜而形成的。 ^ 在此層間絕緣膜9中開設二個接觸窗1 2 3 2，式 窗1 2與配線溝3 2，並依埋藏該等，而形成插塞1 $。“ 觸 插塞1 5 ’電性連接於閘極相同構造的第一層配線^ =由此 區域8。此插塞的阻障金屬15a係利用CV])法而形成丁&^動 = 2 0nm/2 0nm。此阻障金屬内層中，利用電鍍法埋藏鋼/Ti (Cu)，而形成銅雙金屬鑲嵌。
如上述，藉由主動區域8與第一層配線54利用Cu雙金屬 鑲嵌的插塞1 5而連接，便可降低插塞的電阻。此外，可縮 小習知依接觸窗間距所決定位置處的佈局。 其次’採用圖3 0〜圖3 3，說明本實施形態的半導體裝置 之製造方法。 首先在石夕基板1上依STI法形成30 Onm的溝渠隔離膜2。其 次’形成3nm氧氮化膜（s i ON ) 3的閘絕緣膜。為在閘絕緣膜
550687 五、發明說明（22) 上形成閘極4，而沉積1 0 0 n m非摻雜多晶石夕。對η導電型區 域採用光阻罩幕，依1 0 k e V加速能量及5 X 1 5 c nr2密度植入 磷（P+ )。同樣的，在p導電型區域中亦採用光阻罩幕，依 3 k e V加速能量及5 X 1 5 c nr2密度植入石朋（B+ )。然後，採用光 阻並施行乾式蝕刻而形成閘極4與第一層配線。將砷（As+) 依30keV加速能量、lx 14c nr2密度、及45°角度進行植入 而形成構成擴散區的。 與形成此閘極形成之處理步驟同時進行，在元件隔離絕 緣膜2上形成與閘極相同構造的第一層配線5 4。對第一層 配線5 4側面，亦如下所說明般，形成側壁内層絕緣膜與側 壁外層間隔件，並在雜質植入後再去除侧壁外層間隔件。 接著rr導電型低濃度層6的形成，依覆蓋著閘極側面與 其邊緣之矽基板上的方式，形成1 〇 nm氮化膜7的側壁内層 絕緣膜。其次，沉積8 0 nm的氧化膜1 7並經回蝕處理而形成 側壁外層間隔件。以該等側壁内層絕緣膜與側壁外層間隔 件為罩幕，依5 0 k e V加速能量及5 X 1 5 c nr2密度植入珅而形 成n+導電型高濃度層8。 其次，如圖3 1所示，沉積1 0 0 0 n m H D P氧化膜並經C Μ P研磨 至3 0 0 nm而形成層間絕緣膜9。接著，採用光阻罩幕施行乾 式餘刻處理開設0 · 2 // m徑的開口而形成接觸窗1 2 (圖3 0、 圖3 1 )。此第一接觸窗開口將開設直達主動區域8。此時乃 利用對n+導電型高濃度層8、及層間絕緣膜9具充分高蝕刻 選擇比的條件進行姓刻。 其次，如圖3 2與圖3 3所示，採用光阻施行乾式蝕刻而形
C:\2D-CODE\91-09\91114302.ptd 第26頁 550687 五、發明說明（23) ' -- 成第二接觸窗的溝渠32。此第二接觸窗開口將開設直達第 一層配線54。此時乃利用對n+導電型高濃度層8、第一層 配線54、及層間絕緣膜9具充分高蝕刻選擇比^的條件進^ 餘刻。 其次，如圖29所示，利用CVD法沉積TiN/Ti厚度2〇nm/ 20ηπι而形成插塞的阻障金屬丨5a。然後，在阻障金屬内 側，利用電鑛法沉積鋼400nm厚度之後，再利用cMp法進行 研磨而形成Cu雙金屬鑲嵌15。 如亡述’，由將主動區域8與第一層配線54利用Cu雙金 屬Π:基15’ l5a而電性連接，便可降低插塞的電阻。 ，可細小習知依接觸窗間隔最小尺寸所位置處的 佈局。 本實施形態之構成部分（d n〜 li ® }A^ # T ^ ^ ^ (di)閘極：在本實施形態“、、亦=其他的變化例。 進行說明，但是亦可採用換雜閘極4雖針對多晶矽的情況 用與如WSi2、CoSi2、或Ni/i :矽。此外，閘極材料亦可採 矽化物。另外，亦可採用與2如寺矽:匕物之層積構造的多晶 積構造的複金屬，亦可採 Ru、pt等金屬之層 以9、士私π θ 士木用如〜、Α1等金屬〇 (d2)主動區域：在此將插塞 蜀 區域8的n+導電型高濃度層。曰:、妾的電性連接於主動 插塞配線的電阻，亦可將主 ^，為降低從主動區域至 化，而*如叫、c〇Sl2.、或的表面層予以石夕化物 (d3)插塞配線:在此插塞配;2 ::構成。 綠1 5材質針對採用鎢的情況
$ 27頁 550687 五、發明說明（24) 進行說明。但 Ru寺金屬。 (d 4 )插塞配 插塞配線的阻 錢法。亦可形 屬材質亦可採 積膜。 (d5)第二層 之後，再形成 亦可在形成接 線。此外，若 層配線1 4。 (d 6 )閘極之 況進行說明。 或該等層積膜 際，藉由將蝕 4上。 是，插塞配線亦可為多晶矽、或A 1、τ丨N、 線之阻障金屬：如上述，針對利用CVD法形成 障金屬之情況進行說明’但是，亦可採用濺 成膜厚1〜l〇〇nn^〇Ta或TaN。此外，阻障金 用 Ta、TaN、Wn、WS1N、Π、丁 lN、或該等層 =線：如上述，針對在形成插塞配線丨5, } 5a 第二層配線1 4之情況進行說明。此情況下， 觸窗開口之後再形成鐵膜，然後直接形成配 僅連接閘極4與主動區域8的話，亦可無第二 上層絕緣膜：在此雖針對閘極4為多晶矽的情 但是亦可在其上面配置著氧化膜、氮化膜、 的硬罩幕。此情況下，於形成插塞配線之 刻條件最佳化，便可輕易的電性連接於閘極 主動區域8 弋 b層間、、、巴*朕9雖針對覆蓋閘極4與 力&成8之方冬，直接形成HDp氧化 窗的情況進行說明。除p汁古氺夕冰 …、後再開e又接觸 胰、或氮化膜與氧化膜之声藉膜之接$ ^ ^ ^ ΑΠση “ 1賤之盾積腺之後’再依SAC (Self f ontact)方式進行蝕刻而開設接觸窗i2。 (d8)凡件隔離絕緣膜等：在此元件隔 緣膜9係針對形成HDP氧 一、味、或層間、、，巴 膜的丨月况進仃說明，但是亦可採
550687 五、發明說明（25) 用FSG(F-D〇Ped Slllcate Glass)膜、州⑼、psG 膜、 SiOC膜、有機膜、3丨(^膜、3丨(：膜、8丨（：1?膜等。 (d9)側壁内層絕緣膜：在本實施形態中，$壁内層絕缘 膜7係針對氮化膜為1 〇nm的情況進行說明，但是，^化膜 亦可為1〜50·。此外，在去除側壁外層間隔件”時，若 設定為選擇比取向較大的話，則侧壁絕緣膜7亦可採用氧 化膜、氧化氮膜與氧化膜之層積膜的層積構造。 (dio)側壁外層間隔件：在此側壁外層間隔^17係針對氧 化膜之情況進行說明。但是，在去除側壁外層間隔件17 時，若設定為選擇比取向較大的言舌，則亦可採用磷石夕玻璃 (PSG，Phospho-Silicate Glass)、硼磷石夕破璃 (BPSG，Boro-Phosph〇-Silicate Galss)。 (實施形態5 ) 圖34所示為本發明實施形態5所示半導體裝置之俯視 圖。圖35所示為沿圖34之XXXV-XXXV線的切^圖。^ ^施 形態係實施形態1的變化例，特徵在於接觸窗的開口 ^也 法’係合併使用濕式钱刻與乾式钱刻。 在圖34中，在矽基板中設置主動區域8，並依包 動區域之方式設置閘極4。此外，在與閘極相同^ 置第一層配線54。插塞15係埋藏經上述蝕刻處理而曰& 接觸窗1 2之方式，而電性連接第一層配線54與主動^二 8 〇 " 在圖35令，矽基板1係譬如p型矽晶圓，且在 设置兀件隔離絕緣膜2。此元件隔離絕緣膜2 · ^ 1尔刼用溝渠隔
550687 五、發明說明（26) 離法利用埋藏30 〇nm的電漿氧化膜而形成。閘氧化膜3 的氧氮化膜（Sl〇N)，在其上面配置閘極4。此聞極 ^ 1 0 Onm的多晶石夕所構成的。覆蓋著閘極側面與其週邊= 分之石夕基板的絕緣膜7係依沉積丨〇nm氮化膜而形成L字形^。 間極4與第一層配線54具有相同截面構造。 夕 構成電晶體主動區域的n+導電型高濃度層8係將砷依 5^〇1?V加速能量與5 x 1 5cnr2密度進行植入而形成的。依覆 f著該等之方式，藉由沉積50 Οηπι的HDP氧化膜而形成層设間 絕緣膜9。在此層間絕緣膜9中開設接觸窗〗2。藉由依^二 此接觸窗之方式所形成的插塞丨5,丨5a，而將閘極與主動區 域電性連接。阻障金屬15a係由TiN/Ti=20nm/20nm的複層 所構j的。此阻障金屬的内側係利用CVD法埋藏鎢而形^ 鎢插基1 5。依連接此插塞丨5之方式而形成由第二層配線之 上層 14a 為 l〇〇nnU|，與下層 Ua 之 TiN/Ti=2〇nm/2〇· 積膜所形成的。 曰 士上述藉由主動區域8與第一層配線5 4利用插塞1 5 15a而電性連接，便可降低插塞的電阻。此外，可縮習 知依接觸窗間距所決定位置處的佈局。 之用圖36〜圖42，說明本實施形態的半導體裝置
、共：tqnrl *圖36與圖37所示’首先在矽基板1上依STI ⑻二二1的，渠隔離膜2。接*，形成3雜氧氮化膜 、，：r田^巧、、巴‘膑3。然後，再沉積1 〇〇關非摻雜多晶矽， 亚採用光阻罩幕對n導電型區域，依驗v =夕 ―密度植入鱗(P+)，而形成問極4。同樣。在里二
550687
，=域中亦採用光阻罩幕，依3keV加速能量及5 χ l5cm_2密 =入如硼（B+)。此時，當然亦在元件隔離絕緣膜上同 ^成第一層配線54。 45 Γ後，將砷（As+)依30keV加速能量、1 X 14cnr2密度、及 角度進行植入而形成構成擴散區的η-導電型低濃度層 伽啟著，形成1〇nm的氮化膜7，並於其上沉積80nm之構成 展=外層間隔件的氧化膜丨7，並經回蝕處理而形成側壁内 石曰％緣膜。然後，依5〇keV加速能量及5 X i5cm_2密度植入 八而形成n+導電型高濃度層8。其次，如圖3 8與圖3 g所 不’利用濕式蝕刻而僅去除氧化膜丨7。 Μη接著’沉積1〇〇〇nmHDP氧化膜並經CMP法進行研磨至 幕而形成層間絕緣膜9 ^其次，採用〇· 2以爪徑的光阻罩 7丄首先經由濕式蝕刻而開設接觸窗5 2。在濕式蝕刻 鰺j藥液將從光阻罩幕37的開口部37a滲入，便使層間絕 不膜9壬如圖3 9所示在截面形狀設開口。此時乃利用對第 、層配線54、及層間絕緣膜9具充分高蝕刻選擇比的條件 進行餘刻。 、其次，直接採用之前的光阻罩幕37，依挖掘接觸窗之方 式’經乾式蝕刻而形成接觸窗5 2 (圖4 〇 )。此時乃利用對第 =層配線5 4、n+導電型高濃度層8、及層間絕緣膜9具充分 南钱刻·選擇比的條件進行姓刻。 其次，如圖4 1與圖4 2所示，依埋藏接觸窗5 2之方式形成 插基配線1 5。此插塞配線的阻障金屬係利用
550687
nN/TidOnmaOnmi複層膜15a所構成的。在此阻障金 =側更利用C V D法沉積2 0 0 n m厚度的鶴，再採用c μ p法、佳 订研磨而形成鎢插塞丨5。之後，利用沉積上層14的 lOOnm，與下層 l4a 的 TiN/Tl=2〇nm/2〇nm 的層積膜，;^ 圖案化處理而形成第二層配線。 、' 亚知行 15 ：由主動區域8與第一層配線54利用插塞配绰 15而連接，便可降低插塞的電阻。此外，可 配線 觸窗間距所決定位置處的佈局。 白D依接 本實施形態之構成部分（el )〜（el 〇)可進行如下.十、 化。依照本發明範圍的咭，木妒 丁 下迷的變 ie" PI K / 士亦可為其他的變化例。 (el)閘極.在本實施形態中，閘極 厂 進行說明，但是亦可採 十：：：=情況 用與如wsl2、c〇Sl 、^ 閘極材枓亦可採 欲仆物。12或Nlsl2寺矽化物之層積構造的多晶 夕化物另外，亦可採用與如f、A1、Ru、p 積構造的複，屬，亦可採用如w、A1等金屬。寺-屬之層 (e2)主動區域：在此將插塞配線直接的 區域8的n+導電型高：f痄厗Μ日A 1^連接於主動 ,_ , 问/辰度層。但是，為降低從主動區κ = 插塞配線的電阻，亦可將 ：主動。域至 化，而由如wsl2、CnSl•二I上面層予以矽化物 2 L〇Si2、或N iSi2等所構成。 (e3)插基配線：在此插塞配線1 5材質針對M 雒 進行說明。但*，插塞配線亦可為多晶 Ru等金屬。 ’或Al、TlN、 針對利用CVD法形成 月值是，亦可採 (e4)插塞配線之阻障金屬··如上述， 插塞配線的阻障金屬15a之情況進行說
550687 五、發明說明（29) 用濺鍍法形成插突耐μ 鍍法，由TiN/Ti居浐二的阻Ρ早金屬15a。當利用CVD法或濺 況時，T〗膜厚與T: N知腹形成n插塞配線的阻障金屬1 5 a之情 ⑹第二層配二 =最=為1〜〜。 之後，再形成第二声述，針主對在形成插塞配線15，15a 亦可在形成接觸窗/ .己線M之况進行說明。此情況下， 線。此外，若僅連‘ 口之後再形成鎢膜，然後直接形成配 層配線14。 4接間極4與主動區域8的話，亦可無第二 (e 6 )閘極之卜恩々刀：上 況進行說明。^ =膜：在此雖針對閘極4為多晶石夕的情 或該等層積膜的；Π在置著氧化膜、氮化膜、 際，藉由將钱刻停：1二=下：於形成插塞配線之 4上。 ^ 佐化，便可輕易的電性連接於閘極 (e 7 )層間絕緣膜·尤^ 主動區域8之方式、：古4層、，'巴 '膜雖針對覆蓋閘極4與 ^ ^ ^ ^ % - ^直接形成HDP氧化膜，然後再開設接觸 由的情況進行說明。除上述方法之外，亦可為形成氮=觸 胺.、或虱化艇與氧化膜之層積膜之後，再依SAC(Self Align Contact)方式進行'钱刻而開設接觸窗12。 (=8 \元件隔離 '纟巴緣膜等：在此元件隔離絕緣膜2或層間 緣膜9係針對形成猜氧化膜的情況進行說明，但是亦可採 用FSG(F Doped Silicate Glass)膜、BPSG 膜、PSG膜、
SiOC膜、有機膜、si〇N膜、SiC膜、SiCF膜等。 (e9)側壁内層絕緣膜：在本實施形態中，側壁内層絕緣 膜7係針對氮化膜為10㈣的情況進行說明，但是，氮化膜 第33頁 C:\2D-CODE\91-09\91114302.ptd 550687 五、發明說明（30) 亦可為1〜9 0 nm。此外，在去除侧壁外層間隔件1 7時，若 設定為選擇比取向較大的話，則側壁内層絕緣膜7亦可採 用氧化膜、氧化氮膜與氧化膜之層積膜的層積構造。 (e 1 0 )側壁外層間隔件：在本實施形態中，側壁外層間隔 件1 7係針對氧化膜之情況進行說明。但是，在去除侧壁外 層間隔件1 7時，若設定為選擇比取向較大的話，則亦可採 用石粦石夕玻璃（PSG，Phosph〇- Silicate Glass)、石朋石粦石夕玻璃 (BPSG，Boro-Phosph〇-Silicate Galss)等。 【元件編號說明】 1 矽基板 2 元件隔離絕緣膜 3 閘氧化膜 4 閘極 6 擴散區 7 侧壁内層絕緣膜 8 n+導電型高濃度層 9 層間絕緣膜 12, 32 接觸窗 14, 14a 第二層配線 14a 層積膜 15 嫣插塞 15, 15a 插塞配線 15a 阻障金屬 17 側壁外層間隔件
C:\2D-CODE\91-09\91114302.ptd 第 34 頁 550687 五、發明說明（31) 22 接觸窗 24 閘極 25 插塞配線 25a 阻障金屬 28 主動區域 32 配線溝 37 光阻罩幕 37a 開口部 52 接觸窗 54 第一層配線 101 $夕基板 102 元件隔離絕緣膜 103 閘氧化膜 104 閘極 106 擴散區 107 側壁絕緣膜 108 主動區域 109 層間絕緣膜 114 第二層配線 114a 阻障金屬 119 接觸窗 129 插塞配線 1 29a，133a 阻障金屬 131 接觸窗
C:\2D-CODE\91-09\91114302.ptd 第35頁 550687 五、發明說明（32) 133 插塞配線 15 4 第一層配線
C:\2D-CODE\91-09\91114302.ptd 第36頁 550687 圖式簡單說明 圖1為本發明實施形態i之半導體裝置的俯視圖。 圖2為沿圖1之π - II線的切剖圖。 曲S 3+為在圖1的半導體裝置之製造中，形成閘極並形成低 濃度雜質層之階段的俯視圖。 圖4為沿圖3之I v - I V線的切剖圖。 圖5為將側壁絕緣膜使用為罩幕，並形成高濃度雜質層 之階段的切剖圖。 圖6為層間絕緣膜中開設接觸窗之階段的俯視圖。
圖7為沿圖6之V I I - V I I線的切别圖。 圖8為在接觸窗内形成插塞用導電層之階段的俯視圖。 圖9為沿圖8之I X— I X線的切剖圖。 圖1 〇為本發明實施形態2之半導體裝置俯視圖。 圖11為沿圖1 〇之X I —X I線的切剖圖。 ^12為在圖10的半導體裝置之製造中，形成閘極並形成 低濃度雜質層之階段的俯視圖。 圖1 3為沿圖丨2之义丨丨丨_χ丨π線的切剖圖。 圖1 4為將側壁絕緣膜使用為罩幕，並形成高濃度雜質層 之階段的切剖圖。
圖1 5為層間絕緣膜中開設接觸窗之階段的俯視圖。 圖16為沿圖15之χν丨—χΗ線的切剖圖。 圖1 7為在接觸窗内形成插塞用導電層之階段的俯視圖。 圖1 8為沿圖1 7之χν I I I _XV I I I線的切剖圖。 圖1 9為本發明實施形態3之半導體裝置俯視圖。 圖20為沿圖19之χχ-χχ線的切剖圖。
C:\2D-CODE\91-09\91114302.ptd 第37頁 550687 圖式簡單說明 圖21為 低？辰度雜 圖22為 圖23為 之階段的 圖24為 圖25為 圖26為 圖27為 圖28為 圖29為 圖30為 開設第一 圖31為 圖32為 開設第二 圖33為 圖34為 圖3 5為 圖3 6為 用為罩幕 圖37為 圖38為 開設第一 在圖1 9的半導體裝置之製造中，形成閘極並形成 質層之階段的俯視圖。 沿圖2 1之XX I I I -XX I I I線的切剖圖。 將側壁絕緣膜使用為罩幕，並形成高濃度雜質層 切剖圖。 層間絕緣膜中開設接觸窗之階段的切剖圖。 沿圖24之XXV-XXV線的切剖圖。 在接觸窗内形成插塞用導電層之階段的俯視圖。 沿圖26之XXV II-XXVII線的切剖圖。 本發明實施形態4之半導體裝置俯視圖。 沿圖28之XXIX-XXIX線的切剖圖。 在圖2 8的半導體裝置之製造中，在層間絕緣膜中 接觸窗之階段的俯視圖。 沿圖30之XXXI-XXXI線的切剖圖。 在圖2 8的半導體裝置之製造中，在層間絕緣膜中 接觸窗之階段的俯視圖。 沿圖32之XXX III-XXXIII線的切剖圖。 本發明實施形態5之半導體裝置俯視圖。 沿圖34之XXXV-XXXV線的切剖圖。 在圖34的半導體裝置之製造中，將側壁絕緣膜使 ，並形成高濃度雜質層之階段的切剖圖。 沿圖36之XXXVII-XXXVII線的切剖圖。 在圖3 6的半導體裝置之製造中，在層間絕緣膜中 接觸窗之階段的俯視圖。 «
C:\2D-CODE\91-09\91114302.ptd 第38頁 550687 圖式簡單說明 圖39為沿圖38之XXX IX-XXX IX線的切剖圖。 圖4 0為在圖3 6的半導體裝置之製造中，在層間絕緣膜中 開設第二接觸窗之階段的俯視圖。 圖4 1為在接觸窗内形成插塞用導電層之階段的俯視圖。 圖42為沿圖41之XL II-XLII線的切剖圖。 圖4 3為習知半導體裝置之俯視圖。 圖44為沿圖43之XLIV-XLIV線的切剖圖。
C:\2D-CODE\91-09\91114302.ptd 第 39 頁

Claims (1)

  1. 550687 六、申請專利範圍 1. 一種半導體裝置，係具備有： 形成於半導體基板上之電晶體所含的主動區域； 形成於上述半導體基板上的配線； 覆蓋上述主動區域與上述配線的層間絕緣膜；以及 貫穿上述層間絕緣膜，且由俯視觀之，具由重疊於上述 配線與上述主動區域二者之形狀的插塞配線； 其中，此插塞配線係電性連接上述配線與上述活性區 域。 2. 如申請專利範圍第1項之半導體裝置，其中，上述配 線係位於含上述主動區域之電晶體相鄰位置處之電晶體的 閘極。 3. 如申請專利範圍第1項之半導體裝置，其中，上述配 線係位於將含上述主動區域之電晶體所屬的元件區域，與 其他元件區域予以隔離的元件隔離膜上。 4. 如申請專利範圍第1項之半導體裝置，其中，上述配 線係具備有與含上述主動區域之電晶體的閘極相同的構 造。 5. 如申請專利範圍第1項之半導體裝置，其中，至少上 述主動區域的表面係由矽氧化物層所構成；上述插塞配線 與上述主動區域係隔著上述石夕化物層而電性連接。 6. 如申請專利範圍第1項之半導體裝置，其中，在上述 層間絕緣膜上，更具備有電性連接於上述插塞配線的第二 配線。 7. 如申請專利範圍第1項之半導體裝置，其中，上述配 wlm
    C:\2D-CODE\91-09\91114302.ptd 第40頁 550687 六、申請專利範圍 線側面係被絕緣層所覆蓋著；此絕緣層係在上述配線的橫 截面中，連續覆蓋著上述配線側面與其邊緣部分的上述半 導體基板表面。 8. 如申請專利範圍第1項之半導體裝置，其中，上述配 線側面係被絕緣層所覆蓋著；此絕緣層係在上述配線的橫 截面中，僅覆蓋著上述配線的側面。 9. 如申請專利範圍第1項之半導體裝置，其更具備有：位 於含上述主動區域之電晶體以外，其他配線相鄰位置處之 電晶體中所含的第二主動區域；而上述插塞配線係除上述 配線與上述主動區域之外，設置為具有由俯視觀之，重疊 於上述第二主動區域的形狀，並將上述配線、上述主動區 域，及上述第二主動區域予以電性連接。 1 0.如申請專利範圍第1項之半導體裝置，其中，上述插 塞配線係經由鍍銅而形成者。
    C:\2D-CODE\91-09\91114302.ptd 第41頁
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