TW550389B - Test signal generating circuit of a semiconductor device with pins receiving signals of multiple voltage levels and method for invoking test modes - Google Patents

Test signal generating circuit of a semiconductor device with pins receiving signals of multiple voltage levels and method for invoking test modes Download PDF

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Sang-Seok Kang
Jong-Hyun Choi
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Description

550389 五、發明說明（1) 發明領域 發明背景 本發明乃關係到—半導 ，係到-信號產生器電路體；S，，而更為特別地乃名 k號用於在一運算模式期門生數個測試模式選濟 —正常作業模式中產生作=執行一種測試並且更進一步名 先前技藝說明 。。 通常半導體裝置的運算可被八 試模式可在分成數個測試項：：：常與測試模式， 決:-個產品是否良好或係為有缺陷。斤執订的個別刺試來 在；試項目的半導體裝置，需 測試模式，為信號以便設立 體裝置的位址或資料接腳間一預定數f接該半導 用為測試模式選擇接腳以緩衝並 成，其被 號’因而產生測試握★、g樓姑 、傳遞至該接腳的信 今丰：ίίΐ 擇信號用於測試數個測試項目。 該丰導體裝置的習知測試模式選擇電路僅可 試模式選擇信號，此處的η指示了接腳數目，例如若第在一’:測 模=Γΐ的測試項目數係為8則需3個測試模式選
LiL 了需更多的測試項目則更多的測試模式選擇接聊 對於在正常運算模式下内部所產生的信號亦同，其最大 的數目為2的η次方（2η)，此處的η代表接腳數，因此若需 内部所產生的信號則亦較多的接腳來運算。 550389 五、發明說明（2) 易s之無論在測試或堂苴 於測試所分配的接腳數在内部所產1的==體展置中用 減少晶片尺寸的努力。 數的增加限制了對於 圖1係為一方塊圖用於舉例說明一 的測試模式選擇電路，纟已 千導體裝置之-習知 5，036, 272中加以掘* 、專和申請案號碼 於圖1中的方i ®者曰士 μ π兩參照。 塊圖處具有輸入接腳ίο，m，14 9 一3，14一4，鳐來3^〇 , Λ ^ 1 —2， 14—3，β ，14—1，U — 4 後衝器1?，16-1，16-2，ΐβ 9 , 壓感測電路18，解碼S9n 99 丨6-3，16-4， 鮮崎器2 0，2 2以及一握彳、西碑& ^ 可見者於正常運算禮模式選擇電路24,如 預定數目的接腳被用於正常運算的半導體裝置之 式選擇信號的接腳。 舁模式下用於產生測試模 因為僅有4個輸入接腳^ 中所顯示習知的測試模式 4 2 14-3，“-4，於圖i 16個選擇信號，此舉依序地限可產生高達 當需求更多的測試項項目的數目。 ，因而在習知的“=擇；= 中即需要更多的接腳 —個問題，即被用A如Μ選擇4唬產生電路中仍舊保留了
亦不·T im A ;測式運算模式下儘管一曰>!尺十、ά I 丌不可限制接腳數的增加。 、r玀&曰曰片尺寸減少 ± ^ αα 發明概要 發月認知到該先前技蓺 試輪入腳位去接收僅:乃極為侷限因為其僅容許各測 僅有兩種可能數值(高和低)的一個信號 m 550389 五、發明說明（3) ’本發明提 入腳位去接 更多測試模 本發明因 及用於呼叫 該發明裝 接收各別已 以上的可能 該裝置更 的測試腳位 聯的輸入測 信號，該指 一解碼器 選擇電路產 碼信號。 供了 一種裝置與一種方法，其可容許各測試輪 收多個數值，而因此得以允許不要多個腳位的 式。 而提供了一半導體裝置之一信號產生電路，以 該半導體内測試模式的一種。 置之4號產生電路包括n個輸入測試腳位用於 解碼的輸入信號，至少一個輸入信號係在兩個 位準中加以解碼（像是3個位準或4個位準）。 包括η個指示器信號產生器分別地各與一關聯 連接，各指示器信號產生器用於回應於由其 試腳位所接收的已編碼輸入信號來產生指示器 示器信號僅具備兩個位準。 接收指不器信號以便產生已解碼信號而一模式 生模式選擇信號與回應於模式設定信號的已解 ^該指示器信號產生器最好包括一緩衝器用於輸出一規則 信號指示是否該關聯的輸入信號具備一通常的低位準，一 第一較高位準的電壓檢測器用於輸出一較高的第一位準信 號指示是否該關聯的輸入信號具備較通常的低位準為高^ 一第一額外高位準，以及一編碼電路用於回應於該規=的鲁 信號以及較高的第一位準信號來產生一控制信號指示是否 該關聯的輸入信號具備較通常的低位準為高而較第^額外 高位準為低之一通常的高位準。 若超過3個位準係被使用’該指示器信號產生器更包括
550389 ... 發明說明（4) 第二較高電壓檢測器用於輸 否該關聯的輸入信號呈備輕^ :第二較高位準信號指示是 二額外高位準。 、 心第一額外高位準為高之一第 本發明之該方法係用於呼 — -個測試模式，該方法包括：半導體裝置之-電路中的 入該電路的測試端子，於=用已編碼的輪入信號以便輸 能的位準，接著回庫於至少一個輸入信號具備兩個可 ，以及解碼該指示“作浐：：f入信號來產生指示器信號 本發明# + i ^號便產生被解碼信號。 將得以瞭解。 一優點從砰細的說明與附圖
I 、 簡单圖不說明 一 ：ι係為一方塊圖用於舉例說明一習知的 一模式選擇信號產生電路； 裝置之 圖2係為一方塊圖用於舉例說明根據本發明之— 例之二半導體裝置之-模式選擇信號產生電路，其、體實 入測試腳位可接收三個輸入值； 各輪 圖3係為一圖式顯示了被施加至圖3的裝置之一 、 端子處的一個信號之3個可能位準； μ入>XI试 圖4係為一電路圖用於實施圖2中所顯示的一 • | 丁刀万塊圖 圖5係為一電路圖用於舉例說明根據本發明之_具體— 例之一高電壓檢測器； 〃貫 圖6係為一電路圖用於舉例説明根據本發明之一具體— 例之一高電壓檢測器； /、 貫
550389 五、發明說明（5) 圖7係為圖4中所顯示之一電路圖之一真假 圖8係為一方塊圖用於舉例說明根據本發明之另’一具體 輸IS試：導體裝置，一模式選擇信號產生電路，其中各 ’ J试腳位可接收高達四個輸入值； :9係為—圖式顯示了被施加至圖8的裝置之一輸入測試 端子處的一個信號之4個可能位準； 圖10係為一電路圖用於實施圖8中所顯示的一部份方塊 圖； 圖11係為圖10中所顯示之一電路圖之一真假值表；以及 圖1 2係為一流程圖舉例說明了該發明之一方法。 ^ 元件對照表 10 ’30 ’50 input pin 輸入接腳 12 ’ 32 buffer 緩衝器 14-1 ， 14-2 ， 14-3 ， 14-4 ， 34-1 ， 34-2 ， 34-η ， 34-I ， 54-1 ’54-2，54-n input pin 輸入接腳 16，52，16-1，16-2，16-3，16-4，36-1，36-2，36-n， 56-1 ’56-2，56-n buffer 緩衝器 18 ’42 ’64 high voltage sensing circuit 高壓感湏丨】電 路 20 decoder 解碼器 22，44，66 decoder 解碼器 24，46，68 mode selecting circuit 模式選擇電路 38-1，38-2，38-n high voltage detector 高壓檢剩器 40-1 ， 40-2 ， 40-η ， 62-1 ， 62-2 ， 62-n scrambling
第10頁 550389
34 i ’54-1 input pin 輸入接腳 c i r c u i ΐ 編竭電路 ^ 2 58-n first high vo1tage detector 第一 高麼檢測器 60-1，60〜2，fin一d , u ., n second h1gh vo 1 tage detec tor 第- 高壓檢測器 示一 汁、_固祝a月 知之一半導體裝置之一信號產生電路將參照附圖來 /1^ 2¾ 0 例ΓΛν/塊圖用於舉例說明根據本發明之-具體實， 以導體装置之信號產生電路，該電路包括輸入接腳3〇 3H，”·；；，34 —η，緩衝器36一1，…，Μι，高壓檢測器 ，一古古 2，···，38一η，編碼電路40-1，40-2，…，40-η ^。W壓檢測電路42，—解碼器44以及_模式選擇電路 試2 ΐ ♦中★該輸入接腳3 〇係被用於傳遞信號以便選擇測 亦i經ίϊ算模式，輸入測試接腳34—1，34,2，…，34一η 被=接腳且通常接收一輸入信號，該輪入接腳係 測：信號的接腳以便選擇在測試模式下欲加、 指J:?32二1，36-2，·，.，36_η通常輪出-規則信號 別地緩1= 信號具備—通常的低位準’肖別是其分 幻地緩衝了輸入信號Ai (i=1，2，…） 兩個信咖"Ai (i=1，2，...，n),:;別的產生
550389 、發明說明（Ό 該高壓檢測器38-1，38-2，…，38-η通常輸出一較高的 第一位準彳a號SA1指示是否該輸入信號具備較通常的高位 準為高之一第一額外高位準，特別是其產生信號SAi (i = 1 ，2 ’ η) ’這些對應於另外可能的信號值，也就是說 電塵較π高π位準為高。 此外1編碼電路40-i，40 —2，·· · ，4〇_η用於回應於該 規則的信號以及任何較高的位準信號來產生控制信號，特 別疋其各別的編碼輸入信號ΡΑ丨β，ρΑ丨，sa i (i = 1，2，… ，n)以便產生控制信號PAiB ,ppAi，SAj· (i==2，…，n， j=i，2，…，n—13，該控制信號指示了是否該輸入信號具 備在該通常低位準與第一額外高位準之間一個通常的高位 準。 該規則的信號，控制作辨以芬絲古& ^ , ^ ^ ^ l钔乜就以及較咼的位準信號共同地被 ^ C ^ ^ f溉用於將被應用於測試接腳之多位 準的已被解碼信號加以解碼成為兩種位準。 愿路42感測到來自輸入接腳3。所輸入的高電 ’信號mrs在測試運算模式之下係為高 而在正兩運算模式之下係為低位準。 該解碼器44將來自編碼電路4〇-1，4〇〜9 生的輸出信號加以解碼以便產模式選擇信垆·，♦•蟑—n =產 ΐ路46回應於高位準的MRS信號 。)u，“ 、式選擇 44所產生的掇,| β % 使選擇與鎖存由解碼器 μ w座生的模式選擇信號，所產生 導體裝晉内邱肿$ #批—ϊ #擇信：號像7^作成半 导篮I置内部狀態針對在測試運算槿 人丁 設定。 异攝式之下的測試項目而
550389 五、發明說明（8) 於圖2&中所顯示的該半導體裝置之信號產生電路中，3種 位準的，號係從測試器加以輸入到測試運算模式下的至少 個測試接腳，而2或3種位準的信號係從該半導體裝置外 的個外#系統加以輸入，最好種位準的信號係被傳遞至 所有的測試接腳。 不同的位準參照圖3更為詳細地加以解釋，該輸入接腳 34-i接收—輸入信號153，通常信號ι§3具備3個預選的位 準之一，也就是說一通常低位準（〇L)，一通常高位準（〇H) 以及一第一額外高或超高（SH)位準，其他的名字亦可應用 至如此的值，於此案例中該信號IS3具備SH值。 此等位準可以任何有利的方式加以選擇，如此方式之一 係將0L位準選擇為〇伏特（Qv)，通常被用在電路間之位 準係為高位準，而SH位準則更高，然而並非需要如此，最 好$用互補型金屬氧化物半導體技術，因為其可提供一較 大範圍的運算電壓以便選擇位準。 ^言之低位準信號，高位準或高電壓位準可在測試運算 f式下加以輸入，@低位準或高位準信號或低，高或高電 、位準可在正常運算模式下加以輸入，若3種位準的信穿 係=正常運算模式下加以輸入至位趾輸入接腳，該位趾； 數可被減少’然而此舉在—非測試,環境下 他的電路的合作。 ^ 一 圖4係為-電路圖用於舉例說明圖2中所顯示的 :具體實例的構造，其中3種位準的輸入信號係 圓1 輸入接腳以便產生9個模式選擇信號"，M2，…，㈣。
第13頁 550389 五、發明說明（9) '- 該編碼電路40-1係以反向器11，12，13與一“〇閘“1 加以構築，而編碼電路40-2係以反向器14，15，16與一 NAND閘NA2加以構築。 、 此外該解碼器44係以NAND閉ΝΑ3，ΝΑ4，…，ΝΑ11與反向 器17，18，…，Π5加以構築。 該模式選擇電路46係以CMOS傳遞閘Cl，C2，…，C9，一 反向器116與鎖存LI , L2，…，L9加以構築。 該電路中因此加以構築與圖4中加以顯示之個別部份的 功能將加以敘述如下。 緩衝器36-1，36-2個別地緩衝自輸入接腳34-1，34-2所籲 輸入的信號以便產生互補的輸出信號（PA2B，PA2)，（PA3B ’ P A 3 ) ’該尚電壓檢測器3 8 -1，3 8 _ 2各別地檢測與緩衝自 輸入接腳34-1，34-2所輸入的高電壓以便產生高位準的信 號SA1 ， SA2 。 該編碼電路40-l不變地輸出信號PA2B，SAl，且經由反 向器11，12將信號PA2B，SA1反向，並且將反向器π，12 之輸出與信號PA2經由NAND閘NA1與一反向器I 3作邏輯π及，， 運算以便產生一信號ΡΡΑ2，編碼電路40-2相似地不變地輸 出信號ΡΑ3Β，SA2而產生一信號ΡΡΑ3 。 該解碼器44將經過一NAND閉ΝΑ3與一反向器17的信號 ® ΡΑ2Β，ΡΑ3Β作邏輯"及"運算以便產生一信號di，將將經過 一NAND閘NA4與一反向器18的信號PA2B，PPA3作邏輯"及” 運算以便產生一信號d2，將經過一NAND閘NA5與一反向器 19的信號PA2B，SA2作邏輯”及”運算以便產生一信號d3，
第14頁 550389 五、發明說明（ίο) 將經過一NAND閘NA6與一反向器11〇的信號ppA2，PA3B作邏 輯”及11運算以便產生一信號d4，將經過一NAND閘NA7與一 反向器111信號PPA2，PPA3作邏輯ff及，，運算以便產生一信 號d5，將將經過一NAND閘NA8與一反向器112的信號ppA2， S A 2作邏輯"及”運算以便產生一信號d 6，將經過一 n a n d閘 NA9與一反向器113的信號SA1，PA3B作邏輯π及，，運算以便 產生一信號d7，將經過一NAND閘ΝΑ10與一反向器114的信 號SA1，PPA3作邏輯，’及”運算以便產生一信號⑽，將經^ 一 NAND閘NA11與一反向器115的信號SA1，SA2作邏輯”及” 運算以便產生一信號d9。 該模式選擇電路46回應於一高位準的一個模式設定信號 MRS以分別地傳遞自解碼器44至CMOS(互補式金屬氧化物半 導體）傳遞閘Cl，C2，…，C9所輸出的輸出信號di， d2，…，d9，該鎖存LI，L2，…，L9分別地鎖存該CMOS傳 遞閘Cl，C2，…，C9的輸出信號以輸出模式選擇信號M1， M2，…，Μ9 〇 圖5係為根據本發明之一具體實例之高電壓檢測器之一 電路圖’其包含PM0S電晶体PI，Ρ2，NM0S電晶体Nl，Ν2以 及反向器11 7，易言之圖5中所顯示的高電壓檢測器係為 分放大器所構成。 圖5中所顯示的電路運算現將加以敘述。 、首，被輸入至該高電壓檢測器的參考電壓訐以係被設定 ，一高電壓位準，較此處的高位準為高，例如若低，高與 问電壓位準的電壓係分別地被設定在〇7，3^與6^，則自談
第15頁 550389 五、發明說明（ii) -- 高電壓檢測器所輸入的參考電壓Vref應被設定在像是4V或 5V之一數值，在所有的那些電壓位準皆被設定為如此的假 設之下，該高電壓檢測器的運算將加以敘述於下。 若被輸入至一輸入接腳的該信號Ai的電壓係為一低電壓 位準’該NM0S電晶体N1關閉而NM0S電晶体N2打開因而打開 P>M0S電晶体Pi，P2，因此在pM〇s電晶体ρι的汲極處設定一 向位準電壓，該反向器117反向一高位準電壓以便產生一 低位準的輸出電壓SAi。 一若此處被輸入至一輸入接腳的該信號△丨的電壓亦係為一 高電壓位準，則該NM〇s電晶体N1關閉而NM〇s電晶体们打開鲁 以便產生一低位準的輸出電壓SAi 0 幵 若被輸入至一輸入接腳的該信號A i的電壓在此係為一高 電壓位準’該龍〇S電晶体N1打開而NM0S電晶体N2關閉因S ^PMOS電晶体p〗的汲極處設定一低位準電壓，接著該反向 fU17將低位準電麼為反向為一低位準電壓以便產生_ 高位準的輪出電壓SAi。 即疋右一高電壓位準的電壓係經由輸入接腳A i加以施加 則圖5中所顯示的高電壓檢測器會產生一高位準的輸出電 壓SAi ’而若一高或低電壓位準的電壓係經由輸入接腳μ 加以施加則會產生一低位準的輸出電壓S A i。 ® 一圖6係為根據本發明之另一具體實彳列之一高電壓檢測器 一電路圖’通長該電路包括一電壓下落電路（像是由一系 列的一極体所作成者），其亦包括一緩衝器用於缓衝與 出來自電壓位準下落電路之已降低的信號，於此具体實例
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中該二極体係由NM0S電晶体N3，N4，…，N7所製成而該緩 衝器係由反向器118，119與一電阻R所製成。 圖6中所顯示的高電壓檢測器的運算現將加以敘述。 假a又被傳遞至輸入接腳之信號Ai的低（QL)，高（QJJ)以及 高電壓（SH )位準係各別地被設定為〇 v (伏特），3 v與6 v而被 串接至該NM0S電晶体N3 ’ N4，…，N7的打開電阻遠低於電 阻R，則在測試運算模式下於圖6中所顯示的高電壓檢測器 的運算將加以敘述如下。 首先若被傳遞至輸入接腳的信號Ai之電壓係為〇v或叮， 則一低位準的信號係經由NM0S電晶体N3，N4，…，N7加以 輸出，該反向器118，119緩衝該低準的信號以便產生一低 電壓檢測信號SAi。 ~ 在另一方面若一高電壓位準的信號Ai係被傳遞，則被串 接的NM0S電晶体作動如二極体，換言之其打開而經由電阻 R輸出一咼位準的信號，該二極体係為如此數目以便將一 SH位準轉變成一〇H信號，反向器118，119緩衝一高位準的 信號以便產生一高位準的高電壓檢測信號SAi。 因此可作成結論即圖5與6中所顯示的高電壓檢測器乃執 行相同的運算。 圖4中所顯示的該電路的真偽表係於圖7的表格中加以顯 不，於彼表格中L，Η與SH各自代表電壓的低，高，高電壓 位準，Α2與A3將各別傳遞至輸入接腳34 —丨，34_2的信號符 號化；ΡΑ3Β與ΡΑ3輸出信號係自緩衝器36 —2所輸出；SA1係 為自高電壓檢測器38-1所輸出的一個輸出信號；SA2係為
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五、發明說明（13) 藉著使用圖7的表格，產生模式選擇信號M1，M2， M4，M5，M6，M7，M8，M9的運算將根據本發明的’ 置加以敘述於下。 干导體裝 自高電壓檢測 編碼電路40- 1 40-2所輸出之 d7 ， d8 及d9 係 器38-2所輸出 所輸出之一輸 一輸出信號； 為檢測器44所 的一個輸出信 出信號；PPA3 而dl ， d2 ， d3 輸出的輸出信 號；PPA2係為自 係為自編碼電路 ，d4 ， d5 ， d6 ， 號。 於圖7的圖表中，若該輸入信號A2，A3的所有位準在此 皆為L位準，從緩衝器μ — 〗與高壓檢測器38 — }所輪出 出k號PA2B，PA2，SA1在此係各別地被設定為u，L，L位 準，而輸出信號PA3B，PA3，SA2在此係各別地被設定 ，l，l位準，此外該輸出信號（PA2B，ppA2)，（pA3B /、 PPA3 ’，SA2)在此係各別地被設定為H，L，L位準，因此該 檢測器44的輸出信號dl，d2，…，“在此係被設定為h ，…，L位準，該模式選擇電路46回應於在高位準的模式 設定信號MRS以便將從解碼器44所輸出的輸出信號轉變成 模式選擇信號Ml ’M2，···，M9且將之輸出。
此外於圖7的圖表中，若該輸入信號人2，A3的位準係各 自被設定為SH，Η，從緩衝器36-1與高壓檢測器38-1所輸 出的輸出信號ΡΑ2Β，ΡΑ2，SA1在此係各別地被設定為l，H ，Η位準，而輸出信號PA3B，pA3，SA2在此係各別地被設 定為L，Η，L位準，此外該輸出信號（pA2B，ppA2)，（pA3B ，PPA3，SA2)在此係各別地被設定為[，l，H位準，因此 該檢測器44的輸出信號dl，d2，…，d9在此係被設定為[
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五、發明說明（14) , 、L H，L位準，該模式選擇電路4 6回應於古 =的模式設定信細s以便將從解碼器^同 號：^橋信號M1，M2，...，M9且將之出輸的出輸^ 由撕Γ之右二種位準的輸入信號被傳遞2個輸入接腳，圖4 中所顯示的本發明+ 圃4 ㈣Μ = 丰導體裝置内部產生9個不同的模式 ή右三種位準的輸入㈣被傳遞3個輸入接腳， 則27個不同的模式選擇信號可在内部加以產生。 因此若在測試運算桓；# -p Ca,r TS σ I 4，登抵於站+ ^异模式下右測試項目增加，則不同的模 式選擇信唬可籍由少數接腳加以產生。 、 此外在正常運算模式之下可自緩衝器Μ — 〗，Μ —2，...， 一η 產生輸出信號ΡΑ2Β , ρΑ2，ρΑ3β，…，ρΑηβ，，且 自=碼電路62-i，62-2，…，“〜輸出信號pA2，ppA2， 正常二，：.，ΡΑΠΒ，PPAn，⑽1"1)，SB(n_1)，即在 常運算模式之下若2或3種位準的輸入信號 腳則該緩衝器的輸出信號係被產生成為位址或資料。接 係為根據本發明之另一具體實例之一信號產生電路 之方塊圖，該電路包括輸入接腳50，54-1，54-2，...， 54 - η’ 緩衝器 52，56-l，RR9 r 〇 ^ ^ 1 56一2，…，56-η，第一高電壓檢 ，―2，…，58 —η，第二高電壓檢測器60 — i， 一’…’ 60-η，邊碼電路62一 J，62一2，…，62 — η，一言 感測電路64與一模式選擇電路68。 回 於圖8中，該輸入接腳5〇係被用作傳遞一個信號之一接 54=便選擇一個測試模式或正常運算模式，而該輸入接腳 ’ 54 —2，…’ 54 — η係被用作傳遞模式選擇信號之接腳
HI 第19頁 550389 五、發明說明（15) U5^測試運算模式之下選擇測試項目，此外該緩衝器52 56 2，···，5 6-n分別緩衝該輸入信號以便產生互 位準的兩個信號pAi，PAiB (i = ;l，2，···，n)。 虛ίϊ一高電廢檢測器58_1，58一2，…，58~n分別比較此 一番3入彳5號與參考電壓，此時若施加以高於參考電壓之 -電壓位準，該第一高電壓檢測器即產生信號s ， 2，…，n-l) 〇 輕Ϊ ί :同電壓檢測器⑼一1，6〇一2，…，6〇 — n通常輸出一 « 第二位準電壓指**否該輸入信號具備較第一高電 器第-額外高位準為高之—第二額外高電壓位準， 時若施加以高於參考電壓之一電壓位準， 古 檢測器即產生信號SBi (卜丨，2，…，n —n。該弟一阿電壓 PA^^g^62；1 ；6^2> ^ SAj，SBj (1 = 2，3，···，n)(卜i，2，…， 便產生信號PAiB，PPAi，PSAj，SBj (i = 2，3，···，n)) 〇 = l，2，…，n-1)，該高電壓感測電路64感測來自 接腳50所輸入的高電壓以便在測試運算模式之下分’ =位準的信號以及在正常運算模式之下產生一低位準的 該解碼器66將自編碼電路62一i，62一2，…，62 —n 的輸出“號解碼以便產生模式選擇信號Μ。 u 該模式選擇電路68回應於一高位準信號MRS以便 解碼器66所輸出的模式鎖存信號，如此所產生的模 信號使得該半導體裝置的内部狀態設定用來在測試運算模
ϋ^· 第20頁 550389 五、發明說明（16) 式之下測試特別指定的測試項目。 若於圖8中所顯示的半導體裝置之案例中，4種位 號在測試運算模式之下可自測試器加以輸入，而在正^ 算模式之下2，3或4種位準的信號可自該半導體裝置 一外部系統加以輸出。 現參照圖9更為詳細地加以解釋該不同的位準，將一 =4號二輸入測試接腳上54]，通常輸入信號m 八有4種預選位準之一，即一種一般低（〇L)，— (0H)，一種第一高(SH1)(亦知為一第一額外高)以及3 :兩（SH2)(亦知為一第二額外高）位準，於先前的案例中< 二他：名字亦可應用’重要的是不同位準可運送不同 額外的位準（像是第二額外高電壓）可針對該系統 試Si匕第一高電壓或第二高電壓位準可在測 局電壓位準可在正常運算模式下加以輸入。電壓或第一 在正常運算模式下若4種信冑位準可被 接腳’則位址輸入接腳的數目可以顯著地位址輪入 圖1 〇係為一電路圖用於舉例說 - 的另-個具體實例的結構，二月種圖;=示的方塊圖 分別地被傳遞至兩個輸入接腳n 的輸入信號
Ml，M2，…，M16。 擇腳以便產生16種模式選擇信號 該高電壓檢測器58”，6〇]可藉由個別電 類似於參考3種位準信號所教示者 百 右圖b中所顯示的高電
第21頁 550389 五、發明說明（π) 壓檢測器係被應用於圖1 〇的第一與第二高電壓檢測器，該 第一高電壓檢測器58-1，58-2的參考電壓yrefi之位準應 被設定在此處的高位準與第一高電壓位準間之一電壓位準 ，該第一高電壓檢測器60-1，60-2的參考電壓Vref 2之位 準應被設定在高於此處的第一高電壓位準為高之一電壓位 準。 該編碼電路62-1係以反向器120，121，122，123與NAND 閘NA12，NA13所構成而編碼電路62-2係以反向器124，125 ，126，127與NAND閘NA14，NA15所構成，於此案例中的編 碼電路62-1可被視為已產生兩種控制信號等。 此外該解碼器66係以NAND閘NA16，NA17，…，NA31以及 反向器128，129，···，143加以構成。 該模式選擇電路68係以CMOS傳遞閘CIO，C11，…，C25 ’鎖存L10，L11，···，L25以及反向器144加以構成。 如此加以構成且於圖丨〇中加以顯示之電路中的零件功能 將加以敛述如下。 該緩衝器56-1，56-2分別地緩衝自輸入接腳54-1，54 - 2 所輸入的信號以便產生互補的輸出信號（PA2B，PA2)， (PA3B ’ PA3)，該高電壓檢測器58- 1，58-2分別地檢測且 緩衝自輸入接腳54-1，54-2所輸入的第一高電壓以便產 生高位準的信號（SA1，SA2)，（PA3B，PA3)，該高電壓檢 測器60-1，6〇 - 2分別地檢測且緩衝自輸入接腳54-1，54-2 所輸入的第二高電壓信號以便產生高位準的信號SB1，SB2 ’該編碼電路62-1輸出信號PA2B，SB1，經由反向器120，
第22頁 550389 五、發明說明（18) 121將信號SA1，SB1反向且經由NAND閘NA12與反向器122將 一#號？人2與經由反向器120，121所反向的信號加算以便 產生一信號PPA2 ’以及將一信號SA1與經由反向器121所反 向的一個信號加算以便產生一信號PSA1，此外該編碼電路 62 - 2執行如編碼電路6 2-1的相同運算以便產生信號ρΑ3β， ΡΡΑ3 ， PSA2 ， SB2 〇 該解碼器66將自編碼電路62-1所輸出的輸出信號pa 2Β， PA2，SA1，SB1 與經由 NAND 閘 NA16，NA17，…，NA31 與反 向器128，129，…，143自編碼電路62-2所輸出的輪出信 號PA3B，PA3，SA2，SB2加算以便產生被解碼信號dl，d2翁 ，…，d 1 6 〇 該模式選擇電路68回應於一高位準的模式設定信號MRS 以便經由CMOS傳遞閘CIO ’C11，…，C25傳遞來自解碼器 66所解碼的輸出信號di，d2，…，dl6，而該鎖存L10， L11，…，L25分別地鎖存來自CMOS傳遞閘CIO，C11，…， C25所輸出的輸出信號而因此輸出模式選擇信號…，M2， …，Μ1 6 〇 圖10的電路之真偽表係於圖丨丨之一表格中加以顯示，於 那個表格中，L，Η，SH1與SH2分別地代表低，高，第一高籲丨 電壓與第二高電壓位準的電壓，…與…將各別傳遞至輸入· 接腳54-1，54-2的信號符號化；ΡΑ3Β與？八2輸出信號係自 緩衝器56-2所輸出；SA1係為自高電壓檢測器58一；[所輸出 的一個輸出信號；SA2係為自高電壓檢測器58一2所輸出的 一個輸出信號；SB 1係為自高電壓檢測器6〇 一}所輸出之一
第23頁 550389 五、發明說明（19) 輸出信號；SB2係為自高電壓檢測器60-2所輸出之一輪出 信號；PP A 2與PS A1輸出信號係為自編碼電路62-1所輪出； PPA3與PSA2輸出信號係為自編碼電路62 - 2所輸出；而di， d2···及dl6輸出信號係自解碼器66所輸出的輸出信號。 藉著使用圖11的表格，產生模式選擇信號Ml，M2，M3， M4，M5，M6，M7，M8，M16的運算將根據本發明的半導體 · 裝置加以敘述於下。 ’ 於圖11的圖表中，若該輸入信號A 2，A3的所有位準在此 ； 皆為L位準，輸出信號PA2B，PA2，SA1，SB1在此係各別地 被設定為Η，L，L，L位準，而從緩衝器5 6 -1與高壓檢測器籲 58-1，60-1所輸出的輸出信號ΡΑ3Β，ΡΑ3，SA2，SB2在此 係各別地被設定為Η，L，L，L位準，此外該輸出信號 (ΡΑ2Β ， ΡΡΑ2 ， PSA1 ， SB1) ， （ΡΑ3Β ， ΡΡΑ3 ， PSA2 ， SB2)在 此係各別地被設定為H，L，L，L位準，因此自該解碼器ββ 所輸出的輸出#號dl ’d2，…，dl6在此係被設定為η，L ’位準’該模式選擇電路68回應於模式設，定信號狀^以 便將從解碼器66所輸出的輸出信號轉變成模式選擇信號M1 ，M2，…，Μ1 6且將之輸出。 此外於圖11的圖表中，若該輸入信號人2，Α3的位準在此 係各自被設定為SH2，Η，緩衝器56-1與高壓檢測器58-1，-的輸出信號ΡΑ2Β，ΡΑ2，SA1，SB1在此係各別地被設 ： 定為L，Η，Η，Η位準，而緩衝器56一2與高壓檢測器58 —2， ^
第24頁 550389 五、發明說明（20) " 仏號（PA2B，PPA2 ’ PSA1 ’ SB1)，（pa3B，PPA3，PSA2， SB2)係各別地被設定為l，l，L，Η位準及L，Η，L，L位準 ’因此解媽器66之輸出信號dl，d2，…，dl6係各別地被 設定為L，L，…，L，Η，L，L位準，該模式選擇電路68回 應於模式設定信號MRS以便輸出模式選擇信號祕丨，M2，… ，M16 〇 換s圖10中所顯示的本發明的半導體裝置之信號產生電 路在内部產生16種不同的模式選擇信號，若四種位準的輪 入信號被傳遞3個輸入接腳，則64種不同的模式選擇信號 可在内部加以產生。 因此在正常運算模式之下產生該緩衝器56 —丄，56-2，··· ’ 56-η 的輸出信號ΡΑ2Β，ρΑ2，ρΑ3β，pA3，…，， pA=以及編碼電路62一}，62 —2，…，62 — n的輸出信號 ，PA2 ， PSAl ， SB1 ，…，pAnB ， PPAn ， PSA(n—^ ， SB(n-1 )變成可能。 = 卩在正常運算模式之下若在兩種位準的輸入信號係被傳 腳時，該緩衝器的輸出信號係被產生成為位址與賢 雪’若在三種位準的輸入信號係被傳遞至接腳時，該編碼 路的輪出信號係被產生成為位址與資料。 因此在本發明的半導體裝置之信號產生電路中，n個接 η係被用為接腳以產生測試模式選擇信號，而若被輸入至 ^接聊的位準種類係為Μ時，則欲加以產生之模式選擇信 琥的數目可為Μ的η次方（Μη)。 、 因而若在測試運算模式下若欲加以測試項目增加，則少
第25頁 550389
數接腳可產 大部份的 然而本發明 至一系統， 加以構築， 信號，少數 此使因晶片 因此本發 算模式之下 的信號至輸 項目。 生不同 先前敘 之半導 若本發 且若欲 的接腳 尺寸減 明之該 產生並 入接腳 的模式 述已以 體裝置 明的模 自外部 可被用 小而接 半導體 且自一 ，因此 選擇信號。 測試運算模式的方式加以作成， 乃為一記憶体裝置而係可被施加 式叹疋電路係在位址輪入接腳處 加以輸入的位址具有四種位準的 來產生大量的位址解碼信號，因 腳數文限制的問題可以克服。 裝置的信號產生電路在一測試運 測試器處傳遞超過3種可能位準 能夠測試較先前技藝為多的測試儀 此外若超過3種位準的信號係在正常運算模式之下自一 置被傳遞則較少數的信號即可產生較多數的信號， 的限^服了接腳數應隨著降低晶片尺寸的傾向而予以增加 ，發明的方法現將參照圖12更為詳細地加以敘述， 法係用於呼叫在-半導體裝置的-個電路内之一測試；ί ，據功能盒122，已解碼的輪入信號係被施加 =測試端子，至少-個該輸人錢具有超過兩種可能電的路位 接著指示器信號回應於已編碼的輸入信號加以產生， ，曰不器信號僅具有兩種位準，此係藉由數種方式加以完= 該較佳的方法係在圖1 2中加以顯示。
第26頁 550389 發明說明（22) — =據功能盒124，若一已編碼的輸入信號具有一 通常低位準則規則信號係被產生。 預汉的 根據功能盒126，若該輸入信號具有一祜葙讲々 常低位準為高之一第一額外高位準則較高的第^成為較通 係被產生。 千⑴較问的第一位準信號 較 預 常 根據功能盒128，控制信號係回應於該規則信 =信號所產生，該控制信號係在該輸入信魂號與具第備： 狄，較通常的低位準為高與第一額外高位準為低 的高位準時所產生。 ^以上的說明若在輸入信號具備3種可能位準時报適用， f f具有更多位準則接著更多信號會被產生，例如根據功 能30，較高的第二位準信號若在該輸入信號具有一被 預設為較第一額外高電壓位準為高之第二額外高電壓位準 時加以產生，接著該控制信號亦回應於該較高的第二位準 信號而被產生。 根據下一個功能盒丨32，該指示器信號係被解碼以便產 生被解碼信號，根據下一個功能盒1 34，該被解碼信號係 被選擇性地加以鎖存，從此敘述的其餘部份可使該方法的 其餘部份變得顯而易見。 雖然本發明之半導體裝置的信號產生電路已以較佳具體 實例的方式加以敘述，然而對於一般熟習於該技藝者將會 · 認明該發明並不限於該等具體實例且可在該發明的精神與 範疇下加以改良實施。
第27頁

Claims (1)

  1. 550389 92「4730^H · 年月曰 _案號89101388 &年修正_ 六、申請專利範圍 1. 一種半導體裝置之一個信號產生電路，包含： 一 輸入測試腳位用於接收一輸入信號； 一缓衝器用於輸出一規則信號指示是否該輸入信號具備 一通常的低位準； 一第一較高位準電壓檢測器用於輸出一較高的第一位準 信號指示是否該輸入信號具備較該通常的低位準為高之一 第一額外高位準；以及 一編碼電路用於回應於該規則的信號以及較高的第一位 準信號來產生一控制信號指示是否該輸入信號具備較該通 常的低位準為高而較該第一額外高位準為低之一通常的高 位準。 2. 如申請範圍第1項之電路，其中該第一較高電壓檢測 器包括微分比較器用於比較輸入信號以及具備處在通常的 高位準與第一額外高位準間的一個位準之一預設參考電壓 〇 3. 如申請範圍第1項之電路，其中該第一較高電壓檢測 器包括 一電壓位準下落電路用於將輸入信號降低至一預設水準 ；以及 一緩衝器用於緩衝與輸出來自具有的一個電壓位準下落 電路之已降低的信號。 4. 如申請範圍第1項之電路，其中該編碼電路包括： 一反向器用於將該較高的第一位準信號反向；以及 一 A N D閘用於將該規貝U信號之一反向信號與該較高第一位
    O:\62\62423-920430.ptc 第29頁 550389 松 4· 3〇修正 年月s、> 、 _案號89101388_於年4月％曰 修正 六、申請專利範圍 準信號的已反向信號加算以便產生控制信號。 5. 如申請範圍第1項之電路，更包含： 一第二較高位準電壓檢測器用於輸出一較高的第二位準 信號指示是否該輸入信號具備較第一額外高位準為高之一 第二額外高電壓位準；以及 其中該編碼電路亦回應於該較高的第二位準信號產生控 制信號。 6. 如申請範圍第5項之電路，其中該第二較高電壓檢測 器包括微分比較器用於比較輸入信號以及具備處在通常的 高位準與第一額外高位準間的一個位準之一預設參考電壓 〇 7. 如申請範圍第5項之電路，其中該第二較高電壓檢測 器包括 一電壓位準下落電路用於將輸入信號降低至一預設水準 ；以及 一緩衝器用於緩衝與輸出來自具有的一個電壓位準下落 電路之已降低的信號。 8. 如申請範圍第5項之電路，其中該編碼電路包括： 一第一反向器用於將該較高的第一位準信號反向； 一第二反向器用於將該較高的第二位準信號反向；以及 一 A N D閘用於將該規貝'Μ言號之一反向信號與該較高第一 位準信號的已反向的較高第二位準信號加算以便產生控制 信號。 9. 一種半導體裝置之一信號產生電路，包含：
    O:\62\62423-920430.ptc 第30頁 550389 92. · 年月曰 ι_案號891Q1388_f上年卒月曰 修正 _系·_ 六、申請專利範圍 η個輸入測試腳位用於接收已解碼的輸入信號，此處的η 係為大於1的一個整數而至少一個輸入信號係在兩個以上 的可能位準中加以解碼； η個指示器信號產生器分別地各與一關聯的測試腳位連 接，各指示器信號產生器用於回應於由其關聯的輸入測試 腳位所接收的已編碼輸入信號來產生指示器信號，該指示 器信號僅具備兩個位準； 一解碼器用於接收指示器信號以便產生已解碼信號；以 及 一模式選擇電路用於回應於模式設定信號而產生具該已 解碼信號之模式選擇信號。 10. 如申請範圍第9項之電路，其中至少一指示器信號 產生器包含： 一緩衝器用於輸出一規則信號指示是否該關聯的輸入信 號具備一通常的低位準； 一第一較高位準電壓檢測器用於輸出一較高的第一位準 信號指示是否該輸入信號具備較通常的低位準為高之一第 一額外高位準；以及 一編碼電路用於回應於該規則的信號以及較高的第一位 準信號來產生一控制信號指示是否該輸入信號具備較通常 的低位準為高而較第一額外高位準為低之一通常的高位準 0 11. 如申請範圍第1 0項之電路，其中該第一較高電壓檢 測器包括微分比較器用於比較輸入信號以及具備處在通常
    O:\62\62423-920430.ptc 第31頁
    550389 年λ日$ _案號89101388_年孕月；^曰 修正] 六、申請專利範圍 測器包括 一電壓位準下落電路用於將輸入信號降低至一預設水準 ；以及 一緩衝器用於緩衝與輸出來自具有的一個電壓位準下落 電路之已降低的信號。 17. 一種呼叫一半導體裝置之一電路中的一個測試模式 之方法，包含： 應用已編碼的輸入信號以便輸入該電路的測試端子’至 少一個輸入信號具備兩個可能的位準； 回應於已編碼輸入信號來產生指示器信號，該指示器信 號僅具備兩個位準；以及 解碼該指示器信號以便產生被解碼信號。 18. 如申請範圍第1 7項之方法，其中產生指示器信號包 含以下步驟： 若一已編碼的輸入信號具有一通常的低位準則產生一規 則的信號； 若該輸入信號具備較通常的低位準為高之一第一額外高 位準則產生一第一較高位準信號；以及 若該輸入信號具備較通常的低位準為高與第一額外高位 準為低之一通常的位準則回應於該規則信號與第一較高位 準信號來產生一控制信號。 19. 如申請範圍第1 8項之方法，更包含以下步驟： 若該輸入信號具備較第一額外高電壓位準為高之一第二 額外高電壓位準則產生一第二較高位準信號；以及
    O:\62\62423-920430.ptc 第33頁 550389 修正 案號 89101388 六、申請專利範圍 其中該控制信號亦係回應於該第二較高位準信號所產生
    O:\62\62423-920430.ptc 第34頁
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