TW548655B - MRAM-module arrangement - Google Patents
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- 238000003491 array Methods 0.000 claims abstract description 8
- 230000002093 peripheral effect Effects 0.000 claims description 16
- 238000004806 packaging method and process Methods 0.000 abstract description 3
- 230000005415 magnetization Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description
548655 五、發明説明(1 ) 本發明是有關於一種磁性隨機存取記憶體(MRAM)配 置,其由多個記憶胞陣列所構成,此記憶胞陣列各由具 有多個記憶胞之記憶體陣列,以及圍繞此記憶體陣列之 面上之外圍電路所構成,其中此外圍(periphery)電路須 圍繞此記憶體陣列,使得在俯視中每一個記憶體陣列在 基本上具有十字形的結構。 在磁阻式記憶體(MRAM= magnetoresisti,ver memory)中 存在所熟知的記憶胞之磁性可變電阻中之儲存效應。第 2圖顯示在字元線WL與此在基本上垂直並且隔絕相交 之位元線BL之間的MR AM記憶胞。在字元線WL與位 元線BL之間的相交位置上是一多層系統,其由固定的 或硬磁性層HML與自由可變的或軟磁性層WML以及位 於HML與WML之間的隧道阻障層TL所構成。此硬磁 性層HML、隧道阻障層TL以及軟磁性層WML形成”磁 性_道界面胞 n(MTJ: Magnetic Tunnel Junction cell)。 在此MTJ胞中以此方式實施資訊之儲存,即,係軟磁 性層WML的磁化方向相對於硬磁性層HML的磁化方向 改變。對此所須的磁場藉由'在字元線WL中的電流Iwt 與在位元線BL中的電流IBt產生。此磁場在字元線WL 與位元線BL之相交位置上,因此在MT]胞的區域中重 疊。若此兩個磁性層HML與WML的磁化方向相同,因 此,此MTJ胞具有低的電阻Re,如同在第3圖中’所說 明者。反之,在磁性層HML與WML之不同或反平行之 的磁化方向中產生高的電阻値,如此在第4圖中所說明 548655 五、發明説明(2 ) 者。 特別是電流I W L·與I B L·之接通,其在程式所控制過程中 在各個MTJ胞中·用於產生磁場所需要,由於相當高一直 至數毫安(mA),而需要由特別大的電晶體所構成耗費面 積之外圍電路圍繞各個記憶體陣列周圍。此外圍電路必 須在每個記憶體陣列的側面邊緣上提供有效之佈線與短 的信號路徑,如同此在第5圖中所示者。在此處的記憶 體陣列A在其側面邊緣上由四個外周電路P圍繞。此記 憶體陣列A在不同的平面上上下堆疊得愈多,則此外圍 電路P愈大。在足夠多的記憶體平面中因此形成此在第 5圖中所顯示之十字形結構。 此外圍電路(p e 1· i p h e n y c i r c u i t)除了包括用於控制電流 的元件外,在程式控制過程中還包括像是例如用於控制 讀取電壓等之切換單元。 此在第5圖中所顯示之由記憶體陣列A與四個圍繞此 記憶體陣列之外圍電路P所構成之記憶體陣列,是足以 儲存數個MB的資訊。具有更大容量之MR AM模組配置 ,則須要將多個此種記憶胞陣列組合。 如同由第5圖而明顯,此具有十字形結構之記憶體陣 列不是以DRAM ( DRAM =動態之RAM )以及其他標準記 憶體之所熟悉的方式簡單地彼此組合至記憶體晶片中之 MR AM模組配置。藉由此在十字形結構角落上未使用的 自由平面,在晶片表面上造成高度的浪費,這是適宜避 免的。 -4- 548655 五、發明説明(3 ) 可以看出,此記憶體陣列沒有必要必須具有正方形的 結構,此在角落上的未使用之自由表面亦不須要如此理 想地自由如同在第5圖中所顯示者。因此在"十字形結 構"下應被理解爲一種結構,其中在記憶體陣列的角落 上無論如何至少存在一個自由的表面。 本發明的目的是說明一種MR AM模組配置,其中在使 用自由角落表面的情況下達成記憶胞儘可能高之封裝密 度。 此目的是在一開始所提到特性之MR AM模組配置中根 據本發明以此方式達成,即,須將此等記憶體陣列彼此 交錯嵌入,使得在使用十字形結構之自由角落表面的情 況下,達成模組配置之高的封裝密度。 因此須設計十字形記憶體陣列,使得它可以彼此交錯 嵌入(interleave)因而達成明確提高的封裝密度。 當沒有理想的十字形結構存在,而是每一個記憶體陣 列之至少一個角落具有自由表面時,此亦適用。 本發明有利的其他發展由申請專利範圍附屬項產生。 本發明以下根據圖式作進一步說明。 圖式之簡單說明 第1圖爲根據本發明實施例之MR AM模組配置之槪要 俯視圖。 第2圖爲在字元線WL與位元線BL之間之MTJ胞之 槪要圖式說明。 第3圖爲槪要圖式說明用以描述磁性層之平行磁化定 548655 五、發明説明(4 ) 向。 第4圖爲槪要圖式說明用以描述磁性層之反平行磁化 定向。 第5圖具有記憶體陣列A與外圍電路P之記憶體陣列 之槪要俯視圖。 第2至5圖已經在一開始就說明過。 在圖中彼此對之構件各具有相同的參考號碼。 如同在第1圖中顯示,在此根據本發明之MR AM模組 配置中,各個由記憶體陣列A所構成之記憶體陣列,以 及其所配置之外圍電路P須彼此交錯嵌入,使得在使用 十字形結構之自由角落表面的情況下,存在模組配置之 高的封裝密度。在此MR AM模組配置之列(ro w)l、2、3 是彼此交錯地設置,因此例如在列2中,此鄰接列1或 3的週邊電路P被準確地嵌入列1與3之記憶體陣列之 角落表面中。 此各個記憶體陣列沒有必要使用具有第1圖實施例之 理想十字形的結構,更正確地說,當此記憶體陣列大致 具有此種十字形的結構,其允許不同列之各個記憶體陣 列彼此交錯嵌入時就足夠。 - 同樣的外圍電路P並不絕對須要具有理想的矩形結構 ,此記憶體陣列在基本上較佳是配置成正方形。然而它 還可以具有長方形的邊緣或以其他的方式實施。當須配 置此外圍電路P與記憶體陣列A,使得它們可以彼此交 錯嵌入以節省晶片面積時’則足以完全實現本發明。 -6- 548655
五、發明説明( α ^ 1 f、,$封裝密度之MRAM模組配置 本發明因此使得可以現向β疼 。其基本的優點是獨自藉由記憶體陣列之各個列之父錯 嵌入之配置而達成,其與截止目前爲止的習知技術例如 DRAM與快閃式記億體在基本上不同。 -7-
Claims (1)
- 5^8655 :絶3:1_補充_ 六、申請專利範圍 第9 01 2 246 1號「磁性隨機存取記憶體(MRAM)-模組配置」 專利案 (92年3月修正) 六申請專利範圍: 1. 一種由多個記憶胞陣列(A,P )所構成之磁性隨機存取 記憶體(MRAM)-模組配置,其各由具有多個記憶胞 (WML,TL,HML )之記憶體陣列(A ),以及由在此記憶體 陣列(A )之面上所圍繞之外圍電路(P )所構成,其特 徵爲此外圍電路(P )須圍繞此記憶體陣列(A ),使得 在俯視中各記憶胞陣列(A,P)在基本上具有十字形的 結構,並且此等記億胞陣列(A,P )因此彼此交錯嵌入 ;此記憶胞陣列(A,P )在各列(1 , 2,3 )中彼此交錯設 置。 2. 如申請專利範圍第1項之磁性隨機存取記憶體 (MRAM )-模組配置,其中記憶胞陣列(A,P )之例如列 (2 )之外圍電路(P )突入於例如相鄰列(1,3 )之記憶胞 陣列(A,P)之自由角落表面中。 3. 如申請專利範圍第1或2項之磁性隨機存取記憶體 (MR AM)-模組配置,其中外圍電路(P)在基本上具有 長方形結構。 4. 如申請專利範圍第1或2項之磁性隨機存取記憶體 (MR AM )-模組配置,其中記憶體陣列(A )在基本上是 正方形或長方形。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10045042A DE10045042C1 (de) | 2000-09-12 | 2000-09-12 | MRAM-Modulanordnung |
Publications (1)
Publication Number | Publication Date |
---|---|
TW548655B true TW548655B (en) | 2003-08-21 |
Family
ID=7655907
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW090122461A TW548655B (en) | 2000-09-12 | 2001-09-11 | MRAM-module arrangement |
Country Status (7)
Country | Link |
---|---|
US (1) | US6545900B2 (zh) |
EP (1) | EP1187137B1 (zh) |
JP (1) | JP2002164515A (zh) |
KR (1) | KR100415974B1 (zh) |
CN (1) | CN1207717C (zh) |
DE (2) | DE10045042C1 (zh) |
TW (1) | TW548655B (zh) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6466475B1 (en) * | 2001-10-31 | 2002-10-15 | Hewlett-Packard Company | Uniform magnetic environment for cells in an MRAM array |
KR100434956B1 (ko) * | 2002-05-29 | 2004-06-11 | 주식회사 하이닉스반도체 | 마그네틱 램의 제조방법 |
JP4208500B2 (ja) * | 2002-06-27 | 2009-01-14 | 株式会社ルネサステクノロジ | 薄膜磁性体記憶装置 |
US7071009B2 (en) * | 2004-04-01 | 2006-07-04 | Headway Technologies, Inc. | MRAM arrays with reduced bit line resistance and method to make the same |
US7486550B2 (en) * | 2006-06-06 | 2009-02-03 | Micron Technology, Inc. | Semiconductor magnetic memory integrating a magnetic tunneling junction above a floating-gate memory cell |
KR101527193B1 (ko) | 2008-12-10 | 2015-06-08 | 삼성전자주식회사 | 반도체 소자 및 그의 셀 블록 배치 방법 |
CN110581213B (zh) * | 2018-06-08 | 2023-05-12 | 联华电子股份有限公司 | 半导体元件 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS626484A (ja) | 1985-07-03 | 1987-01-13 | Hitachi Maxell Ltd | 磁性薄膜コアメモリ |
JPS6435945A (en) | 1987-07-30 | 1989-02-07 | Nec Corp | Semiconductor integrated circuit |
FR2630859B1 (fr) * | 1988-04-27 | 1990-07-13 | Thomson Composants Militaires | Boitier ceramique multicouches a plusieurs puces de circuit-integre |
EP0543673A3 (en) * | 1991-11-20 | 1994-06-01 | Nec Corp | A method for the production of semiconductor memories |
US5966323A (en) * | 1997-12-18 | 1999-10-12 | Motorola, Inc. | Low switching field magnetoresistive tunneling junction for high density arrays |
US5946227A (en) * | 1998-07-20 | 1999-08-31 | Motorola, Inc. | Magnetoresistive random access memory with shared word and digit lines |
US6111781A (en) * | 1998-08-03 | 2000-08-29 | Motorola, Inc. | Magnetic random access memory array divided into a plurality of memory banks |
US6178131B1 (en) * | 1999-01-11 | 2001-01-23 | Ball Semiconductor, Inc. | Magnetic random access memory |
US6111783A (en) * | 1999-06-16 | 2000-08-29 | Hewlett-Packard Company | MRAM device including write circuit for supplying word and bit line current having unequal magnitudes |
-
2000
- 2000-09-12 DE DE10045042A patent/DE10045042C1/de not_active Expired - Fee Related
-
2001
- 2001-08-17 EP EP01119939A patent/EP1187137B1/de not_active Expired - Lifetime
- 2001-08-17 DE DE50100269T patent/DE50100269D1/de not_active Expired - Lifetime
- 2001-09-06 KR KR10-2001-0054700A patent/KR100415974B1/ko not_active IP Right Cessation
- 2001-09-11 TW TW090122461A patent/TW548655B/zh not_active IP Right Cessation
- 2001-09-11 JP JP2001275812A patent/JP2002164515A/ja active Pending
- 2001-09-12 CN CNB011329831A patent/CN1207717C/zh not_active Expired - Fee Related
- 2001-09-12 US US09/951,242 patent/US6545900B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE10045042C1 (de) | 2002-05-23 |
DE50100269D1 (de) | 2003-07-03 |
EP1187137A1 (de) | 2002-03-13 |
JP2002164515A (ja) | 2002-06-07 |
KR20020021009A (ko) | 2002-03-18 |
US20020075718A1 (en) | 2002-06-20 |
CN1207717C (zh) | 2005-06-22 |
KR100415974B1 (ko) | 2004-01-24 |
CN1343986A (zh) | 2002-04-10 |
US6545900B2 (en) | 2003-04-08 |
EP1187137B1 (de) | 2003-05-28 |
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Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |