TW540108B - MOS-gated power device with doped polysilicon body and process for forming same - Google Patents

MOS-gated power device with doped polysilicon body and process for forming same Download PDF

Info

Publication number
TW540108B
TW540108B TW090130031A TW90130031A TW540108B TW 540108 B TW540108 B TW 540108B TW 090130031 A TW090130031 A TW 090130031A TW 90130031 A TW90130031 A TW 90130031A TW 540108 B TW540108 B TW 540108B
Authority
TW
Taiwan
Prior art keywords
layer
substrate
gate
scope
patent application
Prior art date
Application number
TW090130031A
Other languages
English (en)
Inventor
Christopher B Kocon
Rodney S Ridley
Thomas E Grebs
Original Assignee
Fairchild Semiconductor
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor filed Critical Fairchild Semiconductor
Application granted granted Critical
Publication of TW540108B publication Critical patent/TW540108B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816Lateral DMOS transistors, i.e. LDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/914Doping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thyristors (AREA)

Description

540108 五、發明說明(1) 相_關-寸請I參考 本申請案為美國專利申請案序號09/731,169,於200 0年 12月6日提出(律師案號9〇〇 6 5. 1 445 〇〇)。
發明範」I 本項發明乃有關半導體裝置,更詳細地說,是有關具有摻 雜多層矽主體的金屬氧化物半導體閘門功率裝置,以及形 成此裝置的方法。 參 發明背景_ 圖1為習知技藝之溝槽式金屬氧化物半導體閘門裝置1 〇 〇的 橫斷面圖,其在摻雜N+的底材101上形成一上層l〇la。裝 置1 〇 〇包括了 一溝槽1 〇 2,其側壁1 〇 4與底層1 0 3内覆溝槽絕 緣材質如二氧化矽。溝槽1 0 2注入導電材質1 0 5如摻雜多晶 石夕’以作為閘極1 〇 6的電極。 底材101的上層10 h尚包含P-井層107,覆蓋在N-汲極108 之上。位在P—井層1 〇 7與上層1 0 1 a上表面1 0 9的,是重摻雜 的P+基區1 3 〇與重接雜的N+源極1 1卜覆蓋在閘極1 0 6與源 極1 1 1上的疋中介絶緣層1 1 2。連接的空隙1 1 3能讓金屬層 11 4與基區11 0和源極1丨丨接觸。汲極金屬層丨丨5則塗覆於N + 底材1 0 1背面。 圖2為習知技藝之A + π < S直平面場效電晶體裝置2 0 0的橫斷面圖 ’在Ν+底材101上形成上層101a。裝置2 0 0包含了一個平面 間極2 〇 1 ’ & —閑絕緣層2 0 2 (如二氧化矽)與導電層2 0 3 (如
第8頁 540108 五、發明說明(2) 摻雜多晶矽,作為閘極電極)構成。 裝置2 0 0與裝置1 0 0相似之處,在於上層1 0 1 a尚包含P-井層 1 07,其覆蓋於N-汲極1 08之上,而重摻雜的P+基區1 1 0與 重摻雜的N +源極1 1 1則位在P -井層1 0 7與上層1 0 1 a的上表面 1 0 9之間。覆蓋在閘極2 0 1與源極1 1 1上的是中介絕緣層1 1 2 ,而連接的空隙1 1 3能讓金屬層1 1 4個別與基區1 1 0和源極 1 1 1接觸。汲極金屬層1 1 5層則塗覆於N+底材1 0 1背面。目 前使用的裝置,如圖1與圖2的裝置1 0 0與裝置2 0 0,其基區 與源極典型的形成方式,是在半導體底材上,連續注入不 同導電類型的摻雜物並使其擴散,此種作法必須使用兩個 光阻遮罩,一個用於源極,另一個用於基區。摻雜物向側 面擴散、在基區形成時高能量注入的消散、以及錯誤調校 的可能性,對於裝置尺寸的縮小可能產生負面影響。目前 使用的功率裝置有降低尺寸的需要性,而本項發明正能滿 足此項需求。 發明概要 本項發明乃指一種改良式的金屬氧化物半導體閘門功率裝 置,其底材具有第一導電類型的摻雜單晶矽上層,其中包 含一第二導電類型的摻雜井層。底材至少還包含一個第一 導電類型的重摻雜源極,覆蓋於上層上表面與井層之間; 還有一閘極,其包含一導電材質,藉絕緣材質而與源極絕 緣;還有一中介絕緣層,覆蓋在閘極與源極的上表面;以 及一第一導電類型的重摻雜汲極。改良之處包括:基區包
540108 五、發明說明(3) 含第二導電類型的重摻雜多晶矽,位在井層與單晶矽底材 的上表面之間。 本項發明 置的方法,包 材,底材具有上表面,並包 層。底材還包含一第一導電類型的重摻 上表面與井層 材質而與源;ί虽 乃指 括: 一種製造金屬氧化物 提供一第一導電類型 含一第二導 一中介絕緣層 此方法尚包含 除源極離閘極 一個凹陷基區 的重換雜多晶 填注凹陷基區 覆蓋層的一部 此形成一基區 層,以使源極 以連接底材沒 間; 絕緣 ,覆 ••在 遠端 •,移 矽覆 ;選 分, ;在 與基 極0 以及 ;還 蓋在 底材 的一 除基 蓋層 擇性 留下 上表 區互 閘極,包含一 有一第一 閘極 上形 部分 區遮 ,覆 地從 填注 面與 相導 輿源 成一 5而 罩, 蓋於 源極 凹陷 中介 電; 導電類 極的上 基體遮 藉此使 並形成 底材與 與中介 基區的 絕緣層 並形成 半導體閘 的摻雜單 電類型的 雜源極, 導電材質 型的重摻 表面。 罩,並選 底材在井 一個第二 中介絕緣 絕緣層移 重摻雜多 上沈積一 一個沒極 門功率裝 晶石夕底 摻雜井 位於上層 ,藉絕緣 雜汲極; 擇性地移 層上形成 導電類型 層上,並 除多晶矽 晶石夕’藉 源極金屬 金屬層, 發明之詳細說明 圖3表示本項發明之溝槽式金屬氧化物半導體閘門裝置3 0 0 的橫斷面圖,形成於Ν +底材101的上層101 a上。如同習知 技藝的裝置1 0 0,裝置3 0 0包含一溝槽1 0 2,溝槽的側壁1 0 4 與底層1 0 3内覆溝槽絕緣材質(如二氧化矽)。溝槽1 0 2注入 參
第10頁 540108
導電材質1 0 5 (如摻雜多晶矽),以作為閘極1 〇 6的電極。 底材101的上層1013尚包含?-井層1〇7,覆蓋在^汲極1〇8 之上。位在P-井層107與上層101a上表面1〇9之間的,是重 摻雜的N +源極1 1 1 ;而同樣位在上表面} 〇 9與p _井層i 〇 7之 間的’重摻雜的P+基區3 0 1,在本項發明中,基區為重摻 雜的多晶矽。裝置3 0 0尚包含中介絕緣層丨丨2、連接空隙 1 1 3、源極金屬層1 1 4與汲極金屬層i丨5,與習知技藝之裝 置1 0 0相同。 & 圖4為本項發明之平面場效電’晶體裝置4 〇 〇的橫斷面圖,在 N +底材1 〇 1上形成上層1 〇 1 a,還包含一個平面閘極2 〇 1,由 一閘絕緣層2 0 2 (如二氧化矽)與導電層2 〇 3 (如摻雜多晶矽 ’作為閘極電極)構成。平面裝置4 〇 〇與習知技藝裝置2 〇 〇 相似之處,在於上層l〇la尚包含p_井層1〇7,其覆蓋於N — 汲極108之上,而重摻雜的N+源極111則位在p—井層1〇7與 上層1 0 1 a的上表面1 0 9之間。位在p-井層丨〇 7與上表面i 〇 9 之間的,還有P+基區401,在本項發明中,基區為重摻雜 的多晶矽。裝置4 0 0還包含中介絕緣層1 1 2、連接空隙i i 3 、源極金屬層1 1 4與汲極金屬層1 1 5,與習知技藝之裝置 2 0 〇相同。 雖然圖3與圖4僅描述一個金屬氧化物半導體場效電晶體, 但目前業界使用的裝置乃為一整列的裝置並排,而且是條 狀的開放室拓樸或封閉室拓樸。 圖5A-D表示形成本項發明之溝槽式金屬氧化物半導體問門 裝置3 0 0的方法。圖5A中的結構乃依業界標準程序處理而 540108 五 、發明說明(5) 形 曰曰 成者,包含一底材101,具有一上層101a,最好是一磊 層’其上形成P -井層1 0 7與溝槽閘極丨〇 6,溝槽1 〇 2内的 側壁1 0 4與底層1 0 3内覆絕緣材質,並大量注入半導體材杯 105。其注入N+摻雜物,以形成N+源極覆蓋層ula,並在貝 底材1 0 1上形成中介絕緣層11 2。 圖與5C中,採用光阻遮罩(圖中未顯示)來蝕刻以源 覆盎層111 a與Ρ-井層1 〇 7,在遮罩移除後,中介絕緣層 與底材1 0 1上則形成重摻雜多晶矽的覆蓋層3 〇丨a,注入 =的501中,凹陷的5〇1乃是籍由蝕刻與1〇7而形 f D為控制地姓刻重摻雜多晶石夕的覆蓋層3〇^,留 二,尸其包含P+重摻雜多晶石夕層,鄰接N+源極U1。加= 以所層示1:1 2與沒極金屬層"3,則完成裝置嶋製造 因為其避開在源極使用光阻遮罩 :可=免了基區形成時,摻雜物橫:擴= ,了此 ',因此本項發明的方法能夠形成非常窄的基區政 尺寸比習知技藝的裝置尺寸更小乍。了❹,而使裝置_的 t述的特殊方法在本項發明中亦可加以變化。例如
第12頁 1 0 述用來製造溝槽式金屬氧化物半導體閘門裝; 2 =的裝方Λ。。”用續本項發明之平面金屬氧化物半 3 f I表=本項發明之橫向場效電晶體6〇〇的橫斷面圖,立 底材6〇1有一上層1〇la,在上層1〇1吓可視需要加入^埋 540108 五、發明說明(6) 層(圖中未顯示)。裝置6 0 0包含一閘絕緣層6 0 2 (如二氧 化矽),以及一導電層6 0 3 (如摻雜多晶矽,作為閘電極 )。橫向裝置6 0 0尚包含一 P-井層6 04與重摻雜N+源極605 和沒極6 0 6,位於上層1 0 1 a的上表面1 0 9下,而源極6 0 5則 位於P-井層6 0 4間。位於上表面1 09下與P-井層6 04間的, 還有P+基區6 0 7,在本項發明中為重摻雜多晶矽。裝置6 0 0 尚包含中介絕緣層6 0 8、源極金屬層6 0 9與沒極金屬層6 1 0 ,個別與源極6 0 5和汲極6 0 6相連。 雖然上述為金氧半導體功率袭置相關的具體實例,但熟悉 此方面的專業人員仍可將本項發明應用於其它裝置上,包 含絕緣閘雙極晶體管與金屬氧化物半導體控制晶閘管。 本項發明已有詳細說明,但描述細節僅供舉例之用,專業 人員仍可能對細部加以變動,而不脫離本項發明之精神與 範疇。本項發明之精神與範疇如下列之申請專利範圍所述 元件符號說明表 1 0 0金屬氧化物半導體閘門裝置 101 N+的底材 101a上層 1 0 2溝槽 103底層 1 0 4側壁 105導電材質(半導體材質)
第13頁 540108 五、發明說明(7) 1 0 6閘極 107 P-井層 1 0 8 N -;及極 1 0 9上表面 110 P+基區 1 1 1 N +源極 1 1 la N+源極覆蓋層 1 1 2中介絕緣層 1 1 3空隙 ’ 1 14金屬層 1 1 5没極金屬層 2 0 0垂直平面場效電晶體裝置 2 0 1平面閘極 2 0 2閘絕緣層 2 0 3導電層 3 0 0溝槽式金屬氧化物半導體閘門裝置 301重摻雜P+基區 301a覆蓋層 40 0平面場效電晶體裝置(平面金屬氧化物半導體裝置) 401重摻雜P+基區 501凹陷 600橫向場效電晶體 601 P+底材 6 0 2閘絕緣層
540108 五、發明說明(8) 6 0 3閘電極導電層 6 04 P-井層 6 0 5 N +源極 6 0 6汲極 6 0 7重摻雜P+基區 6 0 8中介絕緣層 6 0 9源極金屬層 6 1 0沒極金屬層
第15頁
540108 圖式簡单說明 圖1與圖2為習知技藝之溝槽式金屬氧化物半導體閘門裝置 與垂直平面金氧半導體裝置的橫斷面圖。 圖3與圖4表示本項發明之溝槽式金屬氧化物半導體閘門裝 置與垂直平面金氧半導體裝置的橫斷面圖。 圖5A-D表示形成本項發明之溝槽式金屬氧化物半導體閘門 裝置的方法。 圖6表不本項發明之橫向場效電晶體的橫斷面圖。
第16頁

Claims (1)

  1. 540108 六、申請專利範圍 1. 一種改良式的金屬氧化物半導體閘門功率裝置,其底材 具有第一導電類型的摻雜單晶矽上層,以及第二導電類型 的摻雜井層,該底材至少還包含一個第一導電類型的重摻 雜源極,覆蓋於上層上表面與井層之間;還有一閘極,其 包含一導電材質,藉絕緣材質而與源極絕緣;還有一中介 絕緣層,覆蓋在閘極與源極的上表面;以及一第一導電類 型的重摻雜汲極; 改良之處包括: 至少有一基區,為第二導電ί員型,位在井層與底材的上表 面之間’該基區包含重換雜多晶碎。 2 .如申請專利範圍第1項所述之裝置,該裝置中上層為一 蠢晶層。 3. 如申請專利範圍第1項所述之裝置,該裝置中第一導電 類型為Ν,第二導電類型為Ρ。 4. 如申請專利範圍第1項所述之裝置,該裝置中閘極内的 導電材質為換雜多晶碎。 5 .如申請專利範圍第1項所述之裝置,該裝置中閘極内的 絕緣材質為二氧化矽。 6 .如申請專利範圍第1項所述之裝置,該裝置中包含溝槽 式金屬氧化物半導體閘門裝置。 7. 如申請專利範圍第1項所述之裝置,該裝置中包含垂直 平面式金氧半導體裝置。 8. 如申請專利範圍第1項所述之裝置,該裝置中包含橫向 場效電晶體。
    540108 六、申請專利範圍 9 .如申請專利範圍第6項所述之裝置,該裝置中包含多個 延伸的溝槽。 1 0 .如申請專利範圍第9項所述之裝置,該裝置中多個延伸 的溝槽具有開放室條狀拓樸或封閉室條狀拓樸。 1 1.如申請專利範圍第1項所述之裝置,該裝置中包含功率 場效電晶體、絕緣閘雙極晶體管與金屬氧化物半導體控制 晶閘管。 1 2. —種形成金屬氧化物半導體閘門功率裝置的製程,其 包含: 提供一具有上層的底材,底材包含第一導電類型的摻雜單 晶矽上層,並包含一第二導電類型的摻雜井層;底材還包 含至少一個第一導電類型的重摻雜源極,位於上層上表面 與井層間;以及一閘極,包含一導電材質,藉絕緣材質而 與源極絕緣;還有一第一導電類型的重摻雜汲極;一中介 絕緣層,覆蓋在閘極與源極的上表面; 此製程尚包含:在底材上形成一基體遮罩,並選擇性地移 除源極離閘極遠端的一部分,而藉此使底材在井層上形成 一個凹陷基區, 移除基區遮罩,並形成一個第二導電類型的重摻雜多晶矽 覆蓋層,覆蓋於底材與中介絕緣層上,並填注凹陷基區; 選擇性地從源極與中介絕緣層移除多晶矽覆蓋層的一部分 ,留下填注凹陷基區的重摻雜多晶矽,藉此形成一基區; 在上表面與中介絕緣層上沈積一源極金屬層,以使源極與 基區互相導電;以及形成一個汲極金屬層,以連接底材汲
    540108 六、申請專利範圍 極。 1 3 .如申請專利範圍第1 2項所述之製程,該製程中上層為 一蠢晶層。 1 4.如申請專利範圍第1 2項所述之製程,該製程中第一導 電類型為N,第二導電類型為P。 1 5 .如申請專利範圍第1 2項之製程,該製程中閘極内的導 電材質為摻雜多晶矽,而該閘極内的絕緣材質為二氧化 石夕〇
    1 6 .如申請專利範圍第1 2項之製程,該製程中功率裝置包 含溝槽式金屬氧化物半導體閘門裝置。 17.如申請專利範圍第12項之製程,該製程中功率裝置包 含平面式金氧半導體裝置。 1 8 .如申請專利範圍第1 2項之製程,該製程中功率裝置包 含橫向場效電晶體。 1 9 .如申請專利範圍第1 6項之製程,該製程中裝置包含多 個延伸的溝槽。 2 0 .如申請專利範圍第1 9項之製程,該製程中多個延伸的 溝槽具有開放室條狀拓樸或封閉室條狀拓樸。
    2 1.如申請專利範圍第1 2項之製程,該製程中功率裝置包 含功率場效電晶體、絕緣閘雙極晶體管與金屬氧化物半導 體控制晶閘管。
    第19頁 發明專利說明書
    中文 540108 發明名稱 發明人 申請人 英文 姓名 (中文) 姓名(英文) 國籍 住、居所 姓名 (名稱) (中文) 姓名 (名稱) (英文) 國籍 剛似wiTH D0PED POLYSILICON_BUJjY —PR0CESS F°R' 1. 克里斯多福B.庫肯 2. 羅尼S.瑞德里 3. 湯瑪士 E.葛瑞伯 1. Christopher B. Kocon 2. Rodney S. Ridley 3. Thomas E. Grebs 1.美國2.美國3.美國 1 ·美國g州丨87〇5普蘭市葛瑞斯路16號 2·养國賓州187〇7山頂市奥登‘露虎現 3.美國賓爿18707山頂+S德布魯克路28號 •美商菲爾恰爾半導體公司 1.Fairchild Semiconductor Corporation 1.美國 住、居所 (事務所) 1.美國緬因州南波特蘭市MS 35-4E朗西路82號 _ 代表人 姓名 (中文) 1.史帝芬史考特 1. Stephen Schott 代表人 姓名 (英文)
TW090130031A 2000-12-06 2001-12-04 MOS-gated power device with doped polysilicon body and process for forming same TW540108B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/731,169 US6365942B1 (en) 2000-12-06 2000-12-06 MOS-gated power device with doped polysilicon body and process for forming same

Publications (1)

Publication Number Publication Date
TW540108B true TW540108B (en) 2003-07-01

Family

ID=24938349

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090130031A TW540108B (en) 2000-12-06 2001-12-04 MOS-gated power device with doped polysilicon body and process for forming same

Country Status (5)

Country Link
US (3) US6365942B1 (zh)
JP (1) JP4195293B2 (zh)
DE (1) DE10197046T1 (zh)
TW (1) TW540108B (zh)
WO (1) WO2002058159A2 (zh)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365942B1 (en) * 2000-12-06 2002-04-02 Fairchild Semiconductor Corporation MOS-gated power device with doped polysilicon body and process for forming same
JP2003060064A (ja) * 2001-08-08 2003-02-28 Sharp Corp Mosfet、半導体装置及びその製造方法
JP4024503B2 (ja) * 2001-09-19 2007-12-19 株式会社東芝 半導体装置及びその製造方法
US6573569B2 (en) * 2001-11-06 2003-06-03 Fairchild Semiconductor Corporation Trench MOSFET with low gate charge
TW511297B (en) * 2001-11-21 2002-11-21 Mosel Vitelic Inc Manufacture method of DMOS transistor
JP5008247B2 (ja) * 2003-04-03 2012-08-22 セイコーインスツル株式会社 縦形mosトランジスタの製造方法
JP4145757B2 (ja) * 2003-09-02 2008-09-03 シャープ株式会社 フォトサイリスタ素子および電子機器
CN103094348B (zh) 2005-06-10 2016-08-10 飞兆半导体公司 场效应晶体管
US7618896B2 (en) 2006-04-24 2009-11-17 Fairchild Semiconductor Corporation Semiconductor die package including multiple dies and a common node structure
US7768105B2 (en) * 2007-01-24 2010-08-03 Fairchild Semiconductor Corporation Pre-molded clip structure
US7745274B2 (en) * 2007-03-08 2010-06-29 Texas Instruments Incorporated Gate self aligned low noise JFET
US7737548B2 (en) 2007-08-29 2010-06-15 Fairchild Semiconductor Corporation Semiconductor die package including heat sinks
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
JP5588670B2 (ja) * 2008-12-25 2014-09-10 ローム株式会社 半導体装置
US8188538B2 (en) 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US8227855B2 (en) 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
JP2011134910A (ja) 2009-12-24 2011-07-07 Rohm Co Ltd SiC電界効果トランジスタ
US8598660B2 (en) * 2011-06-01 2013-12-03 International Business Machines Corporation Stress enhanced LDMOS transistor to minimize on-resistance and maintain high breakdown voltage
US8829609B2 (en) * 2011-07-28 2014-09-09 Stmicroelectronics S.R.L. Insulated gate semiconductor device with optimized breakdown voltage, and manufacturing method thereof
JP5464192B2 (ja) * 2011-09-29 2014-04-09 株式会社デンソー 半導体装置の製造方法
US8863064B1 (en) * 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
JP2013258333A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 電力用半導体装置
TWI484629B (zh) * 2012-11-01 2015-05-11 Chip Integration Tech Co Ltd 溝渠式mos整流器及其製造方法
CN103824774B (zh) * 2012-11-16 2017-04-12 竹懋科技股份有限公司 沟渠式mos整流器及其制造方法
CN106158955A (zh) 2015-03-30 2016-11-23 中芯国际集成电路制造(上海)有限公司 功率半导体器件及其形成方法
CN107204336B (zh) * 2016-03-16 2023-10-20 重庆中科渝芯电子有限公司 一种高效整流器及其制造方法
US10199475B2 (en) * 2016-05-24 2019-02-05 Maxim Integrated Products, Inc. LDMOS transistors and associated systems and methods
CN111406323B (zh) * 2017-12-14 2024-03-01 新电元工业株式会社 宽带隙半导体装置
IT201800007780A1 (it) * 2018-08-02 2020-02-02 St Microelectronics Srl Dispositivo mosfet in carburo di silicio e relativo metodo di fabbricazione
CN110416284B (zh) * 2019-07-18 2021-04-06 东南大学 一种沟槽型半导体功率器件终端保护结构及功率器件
CN112447822A (zh) * 2019-09-03 2021-03-05 苏州东微半导体股份有限公司 一种半导体功率器件
CN113990931B (zh) * 2021-10-28 2023-05-26 电子科技大学 击穿电压温度系数可调的Trench MOSFET器件及制备方法
CN113990930B (zh) * 2021-10-28 2023-05-26 电子科技大学 击穿电压温度系数可调的sgt-mosfet器件及制备方法
CN114551570B (zh) * 2022-02-18 2023-05-26 电子科技大学 一种低功耗功率器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0654829A1 (en) * 1993-11-12 1995-05-24 STMicroelectronics, Inc. Increased density MOS-gated double diffused semiconductor devices
US5717241A (en) * 1993-12-09 1998-02-10 Northern Telecom Limited Gate controlled lateral bipolar junction transistor
US5795793A (en) * 1994-09-01 1998-08-18 International Rectifier Corporation Process for manufacture of MOS gated device with reduced mask count
DE4435458C2 (de) * 1994-10-04 1998-07-02 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
US5648670A (en) * 1995-06-07 1997-07-15 Sgs-Thomson Microelectronics, Inc. Trench MOS-gated device with a minimum number of masks
US5926714A (en) * 1996-12-03 1999-07-20 Advanced Micro Devices, Inc. Detached drain MOSFET
DE19840402C2 (de) * 1997-12-12 2003-07-31 Nat Semiconductor Corp Verfahren zum Herstellen einer Struktur eines DMOS-Leistungselementes und Struktur eines DMOS-Leistungselementes
US6034388A (en) * 1998-05-15 2000-03-07 International Business Machines Corporation Depleted polysilicon circuit element and method for producing the same
US6188105B1 (en) * 1999-04-01 2001-02-13 Intersil Corporation High density MOS-gated power device and process for forming same
US6198127B1 (en) * 1999-05-19 2001-03-06 Intersil Corporation MOS-gated power device having extended trench and doping zone and process for forming same
US6365942B1 (en) * 2000-12-06 2002-04-02 Fairchild Semiconductor Corporation MOS-gated power device with doped polysilicon body and process for forming same

Also Published As

Publication number Publication date
WO2002058159A9 (en) 2003-04-17
WO2002058159A3 (en) 2003-08-28
US6602768B2 (en) 2003-08-05
JP4195293B2 (ja) 2008-12-10
WO2002058159A2 (en) 2002-07-25
US20020175383A1 (en) 2002-11-28
US6365942B1 (en) 2002-04-02
DE10197046T1 (de) 2003-11-06
JP2004518286A (ja) 2004-06-17

Similar Documents

Publication Publication Date Title
TW540108B (en) MOS-gated power device with doped polysilicon body and process for forming same
US6987305B2 (en) Integrated FET and schottky device
TWI536462B (zh) 具有突出源極和汲極區之積體電路及形成積體電路之方法
US10002921B2 (en) Nanowire semiconductor device including lateral-etch barrier region
US8053897B2 (en) Production of a carrier wafer contact in trench insulated integrated SOI circuits having high-voltage components
JP5936616B2 (ja) ハイブリッド能動フィールドギャップ拡張ドレインmosトランジスタ
US9660055B2 (en) Method of manufacturing a semiconductor device with lateral FET cells and field plates
TWI648789B (zh) 複合屏蔽自對準的溝槽mosfet及其製備方法
JP2003523089A (ja) 交互導電性ゾーンを有するmosゲートデバイス
EP3258498B1 (en) Ldmos design for a finfet device
TW201301408A (zh) 整合鑲嵌體鰭式場效電晶體與平面裝置於共同基板上的半導體結構及其形成方法
JP2000252468A (ja) 埋め込みゲートを有するmosゲート装置およびその製造方法
CN108878535A (zh) 具有单扩散中断的鳍式场效应晶体管及方法
JP2008270811A (ja) トレンチ金属酸化物半導体
KR20050085608A (ko) 종형 절연 게이트 트랜지스터의 제조 방법 및 반도체 장치
KR20090072043A (ko) 반도체 소자의 제조방법
CN108400166A (zh) 在端子降低表面电场区域中具有端子沟槽的功率晶体管
US10290712B1 (en) LDMOS finFET structures with shallow trench isolation inside the fin
KR101088207B1 (ko) 반도체 소자의 제조 방법
JP2000349289A (ja) 半導体装置およびその製造方法
US20110215411A1 (en) Method for Forming an Independent Bottom Gate Connection For Buried Interconnection Including Bottom Gate of a Planar Double Gate MOSFET
KR100578745B1 (ko) 다중 게이트 모스 트랜지스터 및 그 제조 방법
KR100942975B1 (ko) 리세스게이트를 갖는 반도체 소자 및 그 제조방법
JP4992179B2 (ja) 半導体装置およびその製造方法
TW202338938A (zh) 半導體結構以及閘極結構的製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees