TW508802B - Semiconductor integrated circuit device and its manufacturing process - Google Patents

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Description

508802 A7 B7 五、發明説明（1 ) 【發明領域】 本發明係關於半導體積體電路裝置及其製造技術，特 別是關於適用於嵌入（Embedded) D R A Μ (動態隨機存取記 憶體，Dynamic Random Access Memory)與邏輯積體電路等的 半導體積體電路裝置的構造及其製造之有效技術。 【發明背景】 【習知技藝之說明】 爲了謀求MI SFET (金屬一絕緣體一半導體場效 電晶體，Metal Insulator Semiconductor Field Effec· Transistor )的閘電極的低電阻化，有令閘電極爲多晶矽 (?〇&$111〇〇11)膜與金屬矽化物（3丨14丨〇^)膜的疊層膜，或者令閘 電極爲多晶矽膜與鎢等的高熔點金屬的疊層膜（所謂的多金 屬閘極（Ρ ο 1 y m e t a 1 g a t e ))之技術。 .另一方面，謀求邏輯積體電路的高速化之手段，有在 構成邏輯電路的Μ I S F E T的源極/汲極表面形成金屬 矽化物層之技術。
請 先 閱 讀 背 it 之 注 意 事 項J 填 I裝 頁 訂 線 經濟部智慧財產局員工消費合作社印製 2 ， 化 開 6 矽 特 P 屬 本 S 金 日 U 與 如利膜 例專矽 國 日BB 美多 ο ο ο 9 的 6 膜 ο 物 '應爲置 對極裝 {電路 報閘電 公令體 號有積 5 示體 3 揭導 5 ) 半 1—- 00 之 9 3 膜 ο ο 層 國多 美爲 C極 號電 1 鬧 5 令 9 有 ο示 5 揭\ } 8 7 9 4 〇 οW， 開 3 公 2 際 4 國 / 如 9 例 ο 且 〇 而N 請 甲 的 路 電 輯 邏 成 構 在 且 而 膜 層 疊 的 膜 N—/W f\ 鎢 與 膜 矽 晶 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 508802 經濟部智慧財產局員工消費合作社印製 A7 __ B7五、發明説明（2 ) M I S F E T的源極/汲極表面形成金屬矽化物層之半導 體積體電路裝置。 【發明槪要】 本發明者們進行將D RAM與邏輯L S I形成於同一 半導體基板上之所謂系統L S I的硏究、開發。 形成於此系統L S I中的D R A Μ具有由資訊轉送用 MI SFET以及與此資訊轉送用MI SFET串聯連接 的資訊儲存用電容元件所構成的記憶胞（Memory cell )。 而且，邏輯LSI具有適宜組合η通道型MISFE丁或 P通道型MISFET的邏輯電路。 因此，對於將這些D R A Μ與邏輯L S I形成於同一 基板上，最好儘可能以共通的製程製造記憶胞形成區域的 資訊轉送用Μ I S F Ε Τ與形成有邏輯L S I的周邊電路 形成區域的η通道型Μ I S F Ε Τ或ρ通道型 Μ I S F Ε Τ。 資訊轉送用Μ I S F Ε Τ的閘電極以及周邊電路形成 區域的η通道型MISFET或ρ通道型MISFET的 閘電極或源極/汲極，爲了提高動作速度而要求低電阻。 而且，資訊轉送用Μ I S F Ε Τ的源極/汲極間爲了 D R A Μ的再新（Refresh)特性的改善而要求遺漏電流 (Leakage current )非常小。 降低此閘電極的電阻之手段，有採用·多晶砂化金屬（ Polycide )閘極構造的手段。多晶矽化金屬閘極係指藉由形 €--- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公董） (請先閲讀背面之注意事項再填寫本頁) .裝· 訂 508802 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（3) 成多晶矽膜與金屬矽化物膜的疊層膜的圖案，以形成閘電 極的方法。 但是若採取此方法的話，因無法過度提高金屬矽化物 膜的金屬濃度，故很難充分地形成電阻低的閘電極。無法 過度提高此多晶矽化金屬閘電極中的金屬矽化物膜的金屬 濃度的理由如以下所示。即在閘電極形成製程後，需要爲 了源極/汲極區域形成的離子植入製程以及接著離子植入 製程的爲了雜質活化的熱處理製程，惟前述金屬矽化物膜 需要採用具有可耐爲了此雜質活化的高溫熱處理之耐熱性 的膜。例如將金屬濃度比具有合金層的理想配比（ Stoichiometry)還高的導電膜形成於多晶矽膜的上部的話，因 前述的高溫熱處理製程使金屬擴散，有污染通道（Channel)區 域的半導體基板之虞。 而且，在多晶矽化金屬閘極構造中，藉由增大金屬矽 化物膜的膜厚，可謀求閘電極的低電阻化，惟爲了加工厚 膜，必須有可承受該加工的厚光阻膜。 此厚光阻膜因解析度（Resolution )不佳，故無法精度 良好地進行在狹窄間隔配置的閘電極的加工。其結果無法 對應L S I的微細化。 而且，對於在狹窄間隔配置以厚膜構成的閘電極的情 形，間隔與閘極高度的比（縱橫比，Aspect ratio )大，故 很難以絕緣膜等埋入閘電極之間。 因此，在金屬濃度高、低電阻的導電體膜與多晶矽膜 之間，藉由夾住防止金屬的擴散以及金屬矽化物化反應的 —§- 請 先 閲 讀 背 之 注 意項I 填 寫 本 頁 裝 訂 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210X29*7公釐） 508802 A7 __B7_ 五、發明説明（4) 阻障金屬（B a it i e r m e t a U膜·，以解決上述問題的多金屬閘 極構造被檢討。 此多金屬閘極構造有藉由例如多晶矽、氮化鎢（W N )膜以及鎢（W )膜的疊層膜構成閘電極者。阻障金屬膜 除了氮化鎢膜外，也能適宜採用其他的氮化金屬、氮化合 金等。而且，金屬濃度高、低電阻的導電體膜除了鎢外也 $適宜採用其他金屬等。 而且如前述，降低周邊電路形成區域的MI SFET 的源極/汲極區域的薄片電阻（S h e e t r e s i s t a n c e )以及接觸 電阻，再者降低資訊轉送用Μ I S F E T的源極/汲極間 的遺漏電流的方法，有僅對周邊電路形成區域的 Μ I S F E T適用自行對準矽化物（Salicide )製程的方法。 此自行對準矽化物製程係指在矽基板上形成鈷（C 〇 )或鈦（T i )等的金屬膜，藉由實施熱處理僅在露出多 晶矽或矽基板等的矽層的區域上選擇性地形成金屬矽化物 層。 另一方面，在資訊轉送用Μ I S F E 丁的聞電極上或 側壁上需要形成自對準接觸（S A C : Self Aligned Contact)製程所必須的膜厚之蝕刻中止（Etching stopper)膜。 倉虫刻中止膜係可取層間絕緣膜（Intermetal dielectric film ) 與蝕刻的選擇比的膜，例如S i N膜等。 但是，伴隨著資訊轉送用Μ I S F E T的閘電極上或 側壁上的蝕刻中止膜的形成，對於在周邊·電路形成區域的 Μ I S F Ε Τ的閘電極上也形成有蝕刻中止膜的情形，在 1丨丨丨| |"丨丨丨_丨 " - ..................... —.... - —- -.. ....—...........- .....--..... .....................................-......................................—— -— **7 ..................................... ................- 本紙張尺度適用中國國家標準（CNS ) Α4規格U10X297公餐1 (請先閱讀背面之注意事項#(填寫本頁) -裝. 訂 經濟部智慧財產局員工消費合作社印製 508802 A7 B7 五、發明説明（5) 接觸孔（Contact hole )形成前，需要除去周邊電路形成區 域的Μ I S F E T的閘電極上的蝕刻中止膜。 此乃若想在周邊電路區域的源極/汲極區域上以及閘 電極上同時開口接觸孔的話，元件隔離區域被暴露於長蝕 刻的狀態下而被過度蝕刻（0vei. etch )。其結果在接觸插 塞（Contact plug )與基板之間產生短路。爲了防止這種短 路’發生需要以不同製程形成周邊電路區域的源極/汲極 區域上的接觸孔與閘電極上的接觸孔。 但是’對於以不同製程形成這些接觸孔的情形，必須 在各個製程採取對準餘裕，否則無法謀求元件的微細化。 因此，在曰本特開平2000 - 09 1 5 3 5號公報 揭示對於採用多晶矽化金屬閘極構造的情形，預先除去周 邊電路形成區域的閘電極上的鈾刻中止膜之方法： 經濟部智慧財產局員工消費合作社印製 但是，若欲適用該公報所記載的方法於多金屬閘極構 造的話，發生在自行對準矽化物製程之前因用以淸洗基板 表面的氫氟酸淸洗等的淸洗處理，使構成多金屬閘極構造 的金屬層以及阻障金屬層溶解的問題。此爲比較構成多晶 矽化金屬閘極的金屬矽化物膜，因構成多金屬閘極的金屬 膜化學性地不穩定所產生的問題。 如此，多金屬閘極上的金屬膜在除去蝕刻中止膜使其 露出的狀態下，很難穩定殘留。而且，若金屬膜的膜厚改 變的話，閘電極的薄片電阻變大。帶給元件的動作不良影 響。因此，即使是除去周邊電路形成區域的多金屬閘極上 的蝕刻中止膜的情形，也需要可抑制閘電極的薄片電阻的 % 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 508802 Α7 Β7 五、發明説明（6) 變動之半導體積體電路裝置及其製造方法。 本發明的目的係降低資訊轉送用Μ I S F E T的源極 /〗及@部中的遺漏電流，謀求D r a Μ的再新特性的提高 〇 ’本發明的其他目的係提供謀求閘電極的低電阻 化’而且在周邊電路形成區域中源極/汲極的低電阻化， 而且’可對應元件的微細化的技術。 而且·，本發明的其他目的係謀求D R A Μ部與邏輯 L S I部的高性能化·以及高積集化。 本發明的前述以及其他目的與新穎的特徵可由本說明 書的記述以及添付圖面而明瞭。 在本案中所揭示的發明之中，若簡單地說明代表的發 明槪要的話如以下所示。 1、本發明的半導體積體電路裝置，記憶胞形成區域 的資訊轉送用Μ I s F Ε 丁的閘電極具有金屬層，周邊電 路形成區域的η通道型Μ I S F Ε Τ以及ρ通道型 Μ I S F Ε Τ的閘電極具有第一金屬砂化物層，在這些 Μ I S F Ε Τ的源極以及汲極上形成有第二金屬矽化物層 。如果依照這種手段，可謀求資訊轉送用Μ I S F Ε Τ的 閘電極的低電阻化。而且，可謀求周邊電路形成區域的η 通道型MISFET以及ρ通道型MISFET的閘電極 的低電阻化以及源極以及汲極的低電阻化。 而且’因在資訊轉送用Μ I S F Ε T的源極以及汲極 上未形成有金屬矽化物層，故可謀求因遺漏電流的降低所 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) -棄· 缓濟部智慧財產局8工消費合作ii邱絮 508802 Α7 Β7 五、發明説明（7) 造成的再新特性的提高。 可令資訊轉送用Μ I S F E T的閘電極爲矽層與形成 於其上部的金屬層的疊層膜，而且，可令周邊電路形成區 域的η通道型MISFET以及ρ通道型MISFET的 閘電極爲砂層與形成於其上部的金屬矽化物層。此金屬層 例如爲鎢。而且，金屬矽化物例如爲鈷或鈦矽化物。而且 ’金屬矽化物層係藉由金屬矽化物化反應而形成。 而且.，在周邊電路形成區域的η通道型Μ I S F Ε Τ 或Ρ通道型Μ I S F Ε Τ的閘電極上可形成埋入導電層。 如果依照這種手段，在η通道型Μ I S F Ε Τ或ρ通道型 Μ I S F Ε Τ的閘電極上無保護膜，可精度良好地形成形 成埋入導電層的接觸孔。 2、本發明的半導體積體電路裝置，記憶胞形成區域 的資訊轉送甩Μ I S F Ε Τ的閘電極具有金屬層，構成周 邊電路形成區域的S R A Μ記憶胞之η通道型 MI SFET以及ρ通道型MI SFET的閘電極具有第 一金屬矽化物層，在這些Μ I S F Ε T的源極以及汲極上 形成有第二金屬矽化物層。如果依照這種手段，可謀求資 訊轉送用Μ I S F Ε 丁的閘電極的低電阻化。而且，可謀 求構成SRAM的η通道型MISFET以及ρ通道型 Μ I S F Ε T的閘電極的低電阻化以及源極/汲極的低電 阻化。 而且，因在資訊轉送用Μ I S F Ε Τ的源極以及汲極 上未形成有金屬矽化物層，故可謀求因遺漏電流的降低所 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -裝-- (請先閲讀背面之注意事填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 508802 A7 B7 五、發明説明（8) 經 濟 部 智 慧 財 產 局 消 资 合 作 社 印 製 造成的再新特性的提高。 可令資訊轉送用Μ I S F E T的閘電極爲矽層與形成 於其上部的金屬層的疊層膜，而且，可令構成S R A Μ的 η通道型MI SFET以及ρ通道型MI SFET的閘電 極爲矽層與形成於其上部的金屬矽化物層。此金屬層例如 爲鎢。而且’金屬矽化物例如爲鈷或鈦矽化物。而且，金 屬矽化物層係藉由金屬矽化物化反應而形成。 而且·，在構成SRAM的η通道型MI SFET或ρ 通道型Μ I S F E T的閘電極上可形成埋入導電層。如果 依照這種手段，在η通道型Μ I S F Ε Τ或ρ通道型 Μ I S F Ε Τ的閘電極上無保護膜，可精度良好地形成形 成埋入導電層的接觸孔。 3、本發明的半導體積體電路裝置的製造方法，包含 在閘極絕緣膜上依次形成多晶矽膜以及高熔點金屬膜 ’藉由形成圖案，在記憶胞形成區域以及周邊電路形成區 域形成閘電極之製程； 除去周邊電路形成區域的閘電極中的高熔點金屬膜之 製程；以及 在周邊電路形成區域上沉積金屬層，藉由實施熱處理 ，在周邊電路形成區域的閘電極中的多晶矽膜上以及高濃 度擴散層上形成金屬矽化物膜之製程。如果依照這種手段 ，可獲得高性能、高積集化的半導體積體電路裝置。而且 ，之後即使是在周邊電路形成區域的多晶矽膜上的金屬矽 —Ή-- 請 先 閲 讀 背 之 注 意 事 填 窝 本 頁 裝 訂 線 本纸張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） 508802 A7 B7 五、發明説明（9) 化物膜上形成接觸孔的情形.，在金屬矽化物膜上無保護膜 ’可精度良好地形成接觸孔。 4 '前述手段可適用於具有構成形成於周邊電路形成 區域的SRAM的η通道型MISFET與p通道型 Μ. I S F Ε Τ的半導體積體電路裝置。 【圖式之簡單說明】 圖1係顯示本發明的實施形態一之半導體積體電路裝 置的製造方法的基板4要部位剖面圖。 圖2係顯示本發明的實施形態一之半導體積體電路裝 置的製造方法的基板主要部位剖面圖。 圖3係顯示本發明的實施形態一之半導體積體電路裝 置的製造方法的基.板主要部位剖面圖.。 圖4係顯示本發明的實施形態一之半導體積體電路裝 置的製造方法的基板主要部位剖面圖。 圖5係顯示本發明的實施形態一之半導體積體電路裝 置的製造方法的基板主要部位剖面圖。 經.濟部智慧財產局員工消費合作社印製 圖6係顯示本發明的實施形態一之半導體積體電路裝 置的製造方法的基板主要部位剖面圖。 圖7係顯示本發明的實施形態一之半導體積體電路裝 置的製造方法的基板主要部位剖面圖。 圖8係顯示本發明的賓施形態一之半導體積體電路裝 置的製造方法的基板主要部位剖面圖。 圖9係顯不本發明的實施形態一之半導體積體電路裝
508802 A7 B7 五、發明説明（10) 置的製造方法的基板主要部位剖面圖。 圖1 0係顯示本發明的實施形態一之半導體積體電路 裝置的製造方法的基板主要部位剖面圖。 圖1 1係顯示本發明的實施形態一之半導體積體電路 裝置的製造方法的基板主要部位剖面圖。 圖1 2係顯示本發明的實施形態一之半導體積體電路 裝置的製造方法的基板主要部位剖面圖。 圖1 .3係顯示本發明的實施形態一之半導體積體電路 裝置的製造方法的基板主要部位剖面圖。 圖1 4係顯示本發明的實施形態一之半導體積體電路 裝置的製造方法的基板主要部位剖面圖。 圖1 5係顯示本發明的實施形態一之半導體積體電路 裝置的製造方法的基板主要部位剖面圖。 圖1 6係顯示本發明的實施形態一之半導體積體電路 裝置的製造方法的基板主要部位俯視圖。 圖1 7係用以說明本發明的功效的基板主要部位剖面 圖。 圖1 8係顯示本發明的實施形態二之半導體積體電路 裝置的製造方法的基板主要部位剖面圖。 圖1 9係顯示本發明的實施形態二之半導體積體電路 裝置的製造方法的基板主要部位剖面圖。 圖2 0係顯示本發明的實施形態二之半導體積體電路 裝置的製造方法的基板主要部位剖面圖。· 圖2 1係顯示本發明的實施形態二之半導體積體電路 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事填寫本頁) -裝. 訂 經濟部智慧財產局員工消費合作社印製 508802 經济部智慧財產局員工消費合作社印製 A7 B7五、發明説明（11) 裝置的製造方法的基板主要部位剖面圖。 圖2 2係顯示本發明的實施形態三之半導體積體電路 裝置的製造方法的基板主要部位剖面圖。 圖2 3係顯示本發明的實施形態三之半導體積體電路 裝置的製造方法的基板主要部位剖面圖。 圖2 4係顯示本發明的實施形態三之半導體積體電路 裝置的製造方法的基板主要部位剖面圖。 圖2 .5係顯示本發明的實施形態三之半導體積體電路 裝置的製造方法的基版主要部位剖面圖。 圖2 6係顯示本發明的實施形態四之半導體積體電路 裝置的製造方法的基板主要部位剖面圖。 圖2 7係顯示本發明的實施形態四之半導體積體電路 裝置的製造方法的基板主要部位剖面圖。 圖2 8係顯示本發明的實施形態四之半導體積體電路 裝置的製造方法的基板主要部位剖面圖。 圖2 9係顯示本發明的實施形態五之半導體積體電路 裝置的製造方法的基板主要部位剖面圖。 圖3 0係顯示本發明的實施形態五之半導體積體電路 裝置的製造方法的基板主要部位俯視圖。 【符號說明】 1 :半導體基板 2 :元件隔離 3 : p型井 44- (請先閲讀背面之注意事 寫本頁) -裝· 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐） 508802 Α7 Β7 五、發明説明（θ 4 : η型井 5:氧化矽膜 8 a、8 b :閘極氧化膜 9 :閘電極 9 a :多晶砂膜 9 b : W 膜 9 s :閘電極 1 2 ;氮化矽膜 1 2 s :側壁膜· 1 3、1 4 : η _型半導體區域 15:ρ—型半導體區域 1 7 : η +型半導體區域 1 8 : ρ +型半導體區域 1 9 : C 〇 膜 2 0 ·· C 〇 S 1 層 經濟部智慧財產局員工消費合作社印製 2 1 :氮化矽膜插塞 2 2.:層間絕緣膜 2 3 :接觸孔 2 6 :插塞 2 7、2 8 :接觸孔 2 9 :插塞 3 0 :第一層配線 3 1 :氮化矽膜 3 2 :氧化砍膜 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 508802 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（切 3 4 :溝槽 3 5 :下部電極 3 6 :電容絕緣膜 3 7 :上部電極 3 8 :氧化砂膜4 0 ·接觸孔 4 2 :插塞 4 4 ;第二層配線 2 0 1 :氮化砂膜 4 0 1 :絕緣膜 C 1 :接觸孔P 1〜P 5 :插塞 P R :光阻. C Η :接觸孔 Η Μ :氮化矽膜 5 W :側壁膜 P G :插塞 R :電阻元件 B L :位元線 W L :字線 C : ’資訊儲存用電容元件 〇111、〇112:11通道型麗18?迟丁 Qpl、Qp2 ·· Ρ 通道型 MI SFET Q s :資訊轉送用Μ I S F E T ----^46- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝. 訂 A7 —^— _ 87 _ 一 五、發明説明（^ (請先閱讀背面之注意事寫本f )
Qn41、Qn42 : η.通道型 MI SFET Qp41、QP42 : ρ 通道型MI SFET Qnt 1 、Qnt2 :轉送用 MI SFET 【較佳實施例之詳細說明】 以下根據圖示詳細說明本發明的實施形態。此外，在 用以說明實施形態的全圖中，對具有相同功能的構件附加 相同的符號，省略其重複說明。 (實施形態一） 使用圖1〜圖1 6依照製程順序說明本發明的實施形 態一之半導體積體電路裝置的製造方法。此外·.，·顯示半導 體基板剖面的各圖的左側部分係顯示形成有D R A Μ的記 憶胞之區域（記億胞形成區域），右側部分係顯示形成有 邏輯電路等的周邊電路形成區域。 經濟部智慧財產局員工消費合作社印製 首先，如圖1所示在半導體基板1中形成元件隔離2 。此元件隔離2係如以下而形成。例如在由具有1〜1 〇 Ώ c m左右的電阻率的ρ型單晶矽所構成的半導體基板1 的元件形成區域上形成氮化矽膜（未圖示），藉由以此氮 化矽膜爲罩幕（M a s k )蝕刻半導體基板1 ，形成深度 3 5 0 n m左右的溝槽。 然後，藉由熱氧化半導體基板1 ，在溝槽的內壁形成 薄的氧化矽膜（未圖示）。其次，在包含溝槽內部的半導 體基板1的上部利用C V D (化學氣相沉積，Chemical -- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 508802 Α7 Β7 五、發明説明（1与 請 先 閲 讀 背 ιέ 之 注 意 事 再钃 填· I裝 頁
Vapor Deposition)法，沉積膜厚450〜500nm左右的氧化矽膜 5，利用化學機械硏磨（C Μ P: C h e m i c a 1 M e c h a n i c a 1 Ρ ο 1 i s h i n g)法 硏磨溝槽上部的氧化矽膜5，平坦化其表面。其次，除去前述 氮化矽膜。此氮化矽膜係當作之前的熱氧化時的耐氧化性 罩幕而動作，而且，當作硏磨時的中止膜而動作。 其次’對半導體基板1離子植入ρ型雜質（硼）以及 η型雜質（例如磷）後，藉由實施約1 〇 〇 〇 °c的熱處理 ，在記憶胞形成區域的半導體基板1形成ρ型井3以及深 的η型井4，在周邊電路形成區域的半導體基板1形成ρ 型井3以及η型井4。此熱處理係爲了雜質離子的活化、 在半導體基板1所產生的結晶缺陷等而進行。 訂 而且’此時在ρ型井3以及η型井4的表面藉由離子 植入形成與構成這些井的雜質同電位型的雜質區域（未圖 示）°此雜質區域係爲了之後用以調整形成於這些井上的 資訊轉送用MI SFETQs、η通道型 MI SFETQnl 以及 ρ 通道型MI SFETQpl、 經濟部智慧財產局員工消費合作社印製 Q ρ 2的啓始電壓（ Threshold voltage)而形成。此外，使用 R T P (快速熱製程，Rapid Thermal Process)法進行前述熱 處理也可以。’ 其次’如圖2所示使用氫氟酸系的淸洗液，濕式淸洗 半導體基板1 ( ρ型井3以及η型井4 )的表面後，以約 8 0 0 °C的熱氧化在ρ型井3以及η型井4的各個表面形 成膜厚？〜8 n m左右的潔淨的閘極氧化膜8 a。其次， 在周邊電路形成區域之中，使用形成有高速邏輯電路的區 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） _^- 508802 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（1弓 域（Μ I S F E T Q η 1 、q p 2形成區域）的氫氟酸系 的淸洗液’選擇性地除去半導體基板1 ( ρ型井3以及η 型并4 )的閘極氧化膜8 a ，藉由熱氧化在形成有高速邏 輯電路的區域形成膜厚2〜4 n m左右的潔淨的閘極氧化 膜8 b。具有閘極氧化膜8 a的Μ I S F E T的動作電壓 爲2 · 5〜3 . 3 V，具有閘極氧化膜8 b的 MI SFET的動作電壓爲1 · 〇〜1 . 8V。此外，因 閘極氧化膜8 a 、8 b爲薄的膜，故在圖2中視爲同程度 的膜厚。此外，之後形成用以調整前述啓始電壓之雜質區 域也可以。 其次，在閘極氧化膜8 a、8 b的上部利用C V D法 沉積未摻雜雜質的膜厚1 0 0 n m左右的多晶矽膜9 a。 接著，在周邊電路形成區域的η型井4上以及記憶胞形成 區域的多晶矽膜9 a中，離子植入η型雜質（磷或砷或者 其兩者）。而且，在周邊電路形成區域的ρ型井3上的多 晶矽膜9 a中離子植入ρ型雜質（硼）。 接著，在多晶矽膜9 a的上部利用濺鍍（Sputtering ) 法沉積膜厚5 0 n m左右的W (鎢）膜9 b。 其次，如圖3所示藉由以光阻膜（未圖示）爲罩幕乾 式蝕刻（D r y e t c h i n g) W膜9 b (申請專利範圍所記載的金屬層 )以及多晶矽膜9a，在記憶胞形成區域以及周邊電路形成區 域形成由多晶矽膜9a以及W膜9b所構成的閘電極9。此 外，形成於記憶胞形成區域的閘電極9係當作字線W L的 功能。其次，利用Wet · Hydrogen (濕氫）氧化在多晶5夕膜 - 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇、〆297公釐） (請先閲讀背面之注意事項！寫本頁} -裝 -訂 508802 A7 B7 五、發明説明（1》 9 a的側壁形成4 n m左右.的薄氧化膜（未圖示）。此：冑 化係用以回復W膜9 b以及多晶政膜9 a的乾式蝕刻時所 產生的閘極絕緣膜的損傷C Damage)而進行。 如此如果依照本實施形態，因藉由鈾刻多晶矽膜9 a 與W膜9 b的疊層膜而形成閘電極9 ，故可對應元件的微 細化。即可避免伴隨著前述的閘極絕緣膜的厚膜化之光阻 膜的解析度降低或閘極間隔與閘極高度的比（縱橫比）的 增加。. 其次，藉由對閘電極9兩側的記憶胞形成區域的p型 井3植入η型雜質（磷以及砷），形成η -型半導體區域 1 3 (源極/汲極），而且，藉由對周邊電路形成區域的 ρ型井3植入η型雜質（砷），形成η —型半導體區域（擴 散層）1 4，對η型井4植入ρ型雜質（硼或硼與銦）形 成1)_型半導體區域15。 此處，在形成周邊電路形成區域的ρ型井3的η —型半 導體區域1 4時，藉由離子植入硼在周邊電路形成區域的 ρ型井3的11._型半導體區域14周圍（通道區域除外）形 成逆導電型（ρ型）的半導體區域（擊穿中止（Punch-through )區域，未圖示）也可以。而且，在形成η型井4 的Ρ _型半導體區域1 5時，藉由離子植入磷或砷在η型井 4的ρ ~ ’型半導體區域1 5的周圍形成逆導電型（η型）的 半導體區域（擊穿中止區韻，未圖示）也可以。此擊穿中 止區域係抑制來自η —型半導體區域1 4或Ρ —型半導體區 域1 5的空乏層的擴張，完成抑制短通道效應（Short 本紙張尺度適用中國國家標準（CNS〉A4規格（210X29*7公釐） (請先閲讀背面之注意事項 ㈣填寫本頁) •裝· 訂 經濟部智慧財產局員工消費合作社印製 508802 A7 __B7 五、發明説明（1$ channel effect )的角色。其次.，藉由9 0 0 °C、1分鐘的 R T P進行雜質的活化。 其次，如圖4所示在半導體基板1的上部利用C V D 法沉積膜厚5 0 n m左右的氮化矽膜1 2，以光阻膜P R 覆蓋記憶胞形成區域上。此氮化矽膜1 2在記憶胞形成區 域中，當作後述的W膜9 b的除去製程或金屬矽化物膜形 成製程的罩幕，在周邊電路形成區域中當作側壁（Side wall )膜形成用的膜而使用。 其次，如圖7所示藉由非等向性蝕刻（Anisotropic etch)周邊電路形成區域上的氮化矽膜12,在周邊電路形成區 域的閘電極9的側壁形成側壁膜1 2s。此時，閘電極9上的 氮化矽膜12被除去，露出W膜9b。而且，η —型半導體區 域1 4以及ρ -型半導體區域1 5上的氮化矽膜1 2也被除 去，露出η —型半導體區域1 4以及Ρ_型半導體區域1 5 的表面。 其次，藉由對周邊電路形成區域的Ρ型井3離子植入 η型雜質（磷或砷），形成η +型半導體區域1 7 (源極/ 汲極），藉由對η型井4離子植入ρ型雜質（硼）’形成 Ρ τ型半導體區域1 8 (源極/汲極）。其次，藉由9 0 0 °C、1分鐘的R Τ Ρ進行雜質的活化。此外，在本實施形 態中在周·邊電路形成區域的閘電極9的側壁形成側壁膜 1 2 s後，形成η，型半導體區域1 7以及P +型半導體區 域1 8，惟在周邊電路形成區域之中，於η型井4上的閘 電極9的側壁形成側壁膜1 2 s後形成Ρ +型半導體區域 ------ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項_填寫本頁) •裝· 訂 經‘濟部智慧財產局員工消費合作社印製 508802 A7 B7 五、發明説明（1自 1 8 ，其次，在周邊電路形成區域之中，於p型井3上的 閘電極9的側壁形成側壁膜1 2 s後形成η +型半導體區域 1 7也可以。如果依照這種製程，可藉由同一罩幕進行側 壁膜1 2 s的形成與雜質的離子植入。 到此爲止的製程在周邊電路形成區域形成有具備 L D D (輕摻雜汲極，Lightly Doped Drain)構造的源極/汲 極的η通道型MISFETQnl以及p通道型MISFETQpl、Qp2 ο 接著，如圖6所示藉由蝕刻除去周邊電路形成區域的 W膜9 b，此鈾刻係使用氫氟酸或過氧化氫水。若使用這 些水溶液的話就能容易除去W膜9 b。因此，在周邊電路 形成區域變成露出多晶矽膜9 a的狀態。此處，記憶胞形 成區域的W膜9 b因被氮化矽膜1 2覆蓋，故不被蝕刻。 其次，如圖7所示在半導體基板1的上部利用濺鍍法 沉積鈷（C 〇 )膜1 9。此C 〇膜1 9以鈦（T i )膜也 可以。其次，在C 〇膜1 9與周邊電路形成區域的多晶矽 膜9 a的接觸部，以及C 〇膜1 9與η +型半導體區域1 7 以及Ρ +型半導體區域1 8的接觸部中，藉由使金屬矽化物 化反應發生以形成鈷矽化物（C 〇 S 1 )層2 0。此 C 〇 S i層（申請專利範圍所記載的金屬矽化層）2 0係 藉由500 °C〜600 °C、一分鐘的RTP形成。其次， 除去未反應的Co膜19。再者，藉由實施7〇〇 °C〜 800 °C、一分鐘的RTP，以謀求Co. Si層20的低 電阻化（圖8 )。因此，在周邊電路形成區域的多晶矽膜 _____ 22__ 本紙張尺度適用中國國家標準（CNS〉A4規格（210X29*7公釐） (請先閲讀背面之注意事項 ^填寫本頁) -裝- 訂 經濟部智慧財產局員工消費合作社印製 508802 A7 B7 五、發明説明（20 9 a上形成有C 〇 S 1層2 0 ，在周邊電路形成區域形成 有由多晶矽膜9 a與C 〇 S i層2 0的疊層膜所構成的閘 電極9 s。而且，在周邊電路形成區域的型半導體區域 1 7 (源極/汲極）以及P +型半導體區域1 8 (源極/汲 極）上也形成有C 〇 S i層2 0。此處，記憶胞形成區域 因被氮化矽膜1 2覆蓋，故不形成C 〇 S i層2 0。 如此如果依照本實施形態，因藉由多晶矽膜9 a與 C 〇 S i層2 0的疊層膜構成周邊電路形成區域的閘電極 9 s ，故可謀求閘電極9 s的低電阻化。而且，因在周邊 電路形成區域的η +型半導體區域1 7 (源極/汲極）以及 ρ +型半導體區域1 8 (源極/汲極）上形成C 〇 S i層 2 0，故可謀求源極/汲極的低電阻化。再者，可謀求後 述的源極/汲極上的插塞與源極/汲極的接觸電阻的降低 〇 再者，因在記憶胞形成區域的η _型半導體區域1 3上 未形成有C 〇 S 1層2 0，故可謀求接合遺漏電流的降低 。其結果可延長再新時間。此再新時間係指可讀出（ 經濟部智慧財產局員工消費合作社印製 R e a d )儲存在連接於資訊轉送用Μ I S F E T Q s的 資訊儲存用電容元件C的電荷之時間（保持時間）。 接著，如圖9所示在半導體基板1的上部利用C V D 法沉積膜厚2 0 n m〜5 0 n m左右的氮化矽膜2 1。此 氮化矽膜2 1係當作後述的接觸孔2 3、2 4、2 7、 2 8形成時的中止膜使用。 其次，在氮化矽膜2 1的上部利用C V D法沉積膜厚 -------------g-g g ______ 本紙張度適用中國國家標準（CNS ) A4規格（210X297公釐） 508802 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（2) 7 〇 〇 n m〜8 0 0 n m左右的氧化矽膜後，藉由利用 C Μ P法硏磨氧化矽膜平坦化其表面，形成層間絕緣膜 2 2。以P S G膜、B P S G膜等形成此層間絕緣膜2 2 也可以。而且，以氧化矽膜、P S G膜或B P S G膜的疊 層膜也可以。在此層間絕緣膜2 2中當含有磷時，藉由吸 取（Gettenng )作用可使Μ I S F Ε Τ的啓始電位穩定化。 其次，如圖1 0所示藉由利用蝕刻除去記憶胞形成區 域的η -型半導體區域1 3上部的層間絕緣膜2 2以及氮化 矽膜2 1、1 2 (申請專利範圍所記載的第一、第二以及 第三絕緣膜），形成接觸孔2 3、2 4，使半導體基板1 (η ~型半導體區域1 3 )的表面露出。 此處，此層間絕緣膜2 2 (氧化矽膜）的蝕刻係在與 氮化矽比較，氧化矽的蝕刻速度大的條件下進行，使氮化 矽膜2 1、1 2不完全被除去。而且，氮化矽膜2 1、 1 2的鈾刻係在與矽（半導體基板）或氧化矽比較，氮化 矽的蝕刻速度大的條件下進行，使半導體基板1或氧化矽 膜5不被深深削除。其結果具有微細直徑的接觸孔2 3、 2 4對閘電極9 (字線W L )自對準（Self-aligned )地被 形成。 其次，藉由透過接觸孔2 3、2 4對記憶胞形成區域 的p型井3 ( n _型半導體區域1 3 )離子植入η型雜質（ 磷或砷），形成η +型半導體區域（未圖示）。到此爲止的 製程在記憶胞形成區域形成有以η通道型構成的資訊轉送 用 Μ I S F E T Q s。 24- (請先閱讀背面之注意事項寫本頁) 裝- 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 508802 A7 B7 五、發明説明（2i) 經濟部智慧財產局員工消費合作社印製 其次，在接觸孔2 3、2 4的內部形成插塞2 6。插 塞2 6係藉由在包含接觸孔2 3、2 4內部的層間絕緣膜 2 2的上部，利用C V D法沉積摻雜4 X 1 0 2 Q / c m 3 左右的磷（P )等的η型雜質之低電阻多晶矽膜，接著， 回蝕（Etchback )(或以c Μ Ρ法硏磨）此多晶矽膜，僅在 接觸孔2 3、2 4的內部殘留而形成。 其次’如圖1 1所不錯由乾式蝕刻周邊電路形成區域 的層間絕緣膜2 2以及其下層的氮化矽膜2 1 ，在η通道 型MI SFETQn‘l的源極/汲極（η +型半導體區域 1 7 )的上部形成接觸孔2 7，在ρ通道型 Μ I S F E T Q ρ 1、Q ρ 2的源極/汲極C Ρ +型半導體 區域1 8 )的上部形成接觸孔2 8。而且，此時同時在周 邊電路形成區域的ρ通道型Μ I S F Ε Τ以及η通道型 Μ I S F Ε Τ的閘電極上部形成接觸孔（未圖示）。而且 ，此時形成由周邊電路形成區域的ρ通道型Μ I S F Ε Τ 等的閘電極上延伸到ρ通道型Μ I S F Ε Τ或其他 Μ I S F Ε Τ的源極/汲極區域的接觸孔也可以。 此層間絕緣膜（氧化矽膜）的蝕刻也在與氮化矽比較 ’氧化矽的蝕刻速度大的條件下進行，使氮化矽膜2 1不 完全被除去。而且，氮化矽膜2 1的蝕刻係在與矽（半導 體基板）·或氧化矽比較，氮化矽的蝕刻速度大的條件下進 行，使半導體基板1或氧化矽膜5不被深深削除。其結果 具有微細直徑的接觸孔2 7、2 8對閘電極9 s自對準地 被形成。 請 先 閱 讀 背 面 5 意 事 項 本 頁 裝 訂 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） A7 B7 五、發明説明（2$ 如此在本實施形態中，因令周邊電路形成區域的_ '® 極9 s的上部爲C 〇 S i層2 0 ，故在閘電極9 s的上部 不殘存保護闱的氮化矽膜，可精度良好地形成接觸孔2 7 、2 8 等。 即如圖1 了所示，對於形成周邊電路形成區域的w S莫 於閘電極上部的情形，W膜上需要保護用的氮化矽膜η Μ 。另一方面，爲了形成上述L D D構造的源極/汲極’在 閘電極側壁形成側壁膜S W。因此，對於在這種構造的 Μ I S F E T的閘電極上以及源極或汲極上同時形成接觸 孔C Η的情形，有閘電極上的氮化矽Η Μ的膜厚部分，源 極/汲極（1 8 )附近被深深地蝕刻之虞。 特別是元件隔離2中因被氧化矽膜5埋入，故更深地 被蝕刻，有形成溝槽（凹部）U之虞。再者，在形成有這 種溝槽（凹部）U的接觸孔內埋入導電性膜形成有插塞 P G的情形，中介此溝槽（凹部）υ產生遺漏電流。 但是，如前述在本實施形態中，可精度良好地形成接 •觸孔2 7 、2 8等（在閘電極的上部包含接觸孔（未圖示 ))。 此外’雖然未圖示但是在記億胞形成區域中存在字線 w L的引出區域。即在字線w L (閘電極9 )上形成接觸 孔’在此.接觸孔內埋入導電性膜，使上層的配線與字線 W L連接。此字線w ^上的接觸孔因在字線w L上存在氮 化砂膜1 2 ’故需以與前述接觸孔2 7、. 2 8等不同的製 程來形成。而且，除去此字線W L的引出區域上的w膜 本紙張尽度適用CNS) μ規格（2i〇X297公t) 请 先 閲 讀 背 面 之 注 意 事 項 I裝 頁
tT 經濟部智慧財產局員工消費合作社印製 5^8^ Α7 Β7 五、發明説明（24) (請先閲讀背面之注意事項再填寫本頁) 9 b ，與周邊電路形成區域一樣形成C 〇 S 1層2 0也可 以。這種情形可以相同製程形成字線W L上的接觸孔與前 述接觸孔27、28等。 其次，利用C V D法在接觸孔2 7、2 8以及包含未 圖示的Μ I S F E T的閘電極上的接觸孔內部的層間絕緣 膜2 2上，依次沉積薄的Τ 1以及T i Ν膜（未圖示）後 ，爲了降低C 〇 S 1層2 0與這些層的接觸電阻，實施 500〜6 0 0 °C、一分鐘的RTP。其次，在TiN膜 上沉積膜厚3 0 0 n m左右的W膜後，利用C Μ P法硏磨 層間絕緣膜2 2上部的W膜，藉由僅在接觸孔2 7、2 8 等的內部殘留以形成插塞2 9 (申請專利範圍所記載的埋 入導電層）。 Μ.濟部智慧財產局員工消費合作社印製 其次，如圖1 2所示在周邊電路形成區域的插塞2 9 上部形成第一層配線3 0。第一層配線3 0係例如在包含 插塞2 9上的層間絕緣膜2 2的上部，利用C V D法沉積 膜厚1 0 0 n m左右的W膜後，藉由以光阻膜爲罩幕乾式 鈾刻此W膜而形成。此外，在W膜的下層利用C V D法形 成薄的W N膜，以W N膜以及W膜的兩層構成第一層配線 3 0也可以。W膜爲熱的穩定，即使進行後述的資訊儲存 用電容元件C的形成時的熱處理也不變質。 其次，在第一層配線3 0的上部利用C V D法沉積膜 厚2 0〜5 0 n m左右的氮化矽膜3 1。此氮化矽膜3 1 係當作形成形成有後述的資訊儲存用電容元件C之溝槽 3 4時的中止膜使用。 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297公釐） - -— 508802 A7 B7 五、發明説明（29 其次，如圖1 3所示在氮化矽膜3 1上利用C V D法 沉積膜厚3 0 0 n m左右的氧化砂膜3 2。 (請先閲讀背面之注意事項再填寫本頁) 其次，藉由乾式蝕刻記憶胞形成區域的氧化矽膜3 2 以及氮化矽膜3 1 ，在插塞2 6的上部形成溝槽3 4。其 次，如圖1 4所示在包含前述溝槽3 4內部的氧化砂膜 3 2的上部，利用C V D法沉積摻雜磷（P )等的η型雜 質的膜厚5 0 n m左右的低電阻多晶矽膜。此低電阻多晶 矽膜其表面爲凹凸形狀（未圖示）。因此，由於此凹凸使 表面積變大，可謀求資訊儲存用電容元件C的高電容化。 其次，爲了提高此凹凸中的雜質濃度，在包含磷的環境中 以7 0 0°C〜7 5 0°C實施一分鐘的RTP。進行熱處理 其次，在溝槽3 4的內部埋入光阻膜等，藉由回蝕氧 化矽膜3 2上部的多晶矽膜，僅殘留於溝槽3 4的內壁。 據此，沿著溝槽3 4的內壁形成有資訊儲存用電容元件C 的下部電極3 5。 經，濟部智慧財產局員工消費合作社印製 其次，在下部電極3 5的上部形成以氮化矽膜或氧化 鉅（T a 2〇5 )膜等的高介電常數膜所構成的電容絕緣膜 3 6。對於使用氧化钽膜的情形，爲了使氧化鉅結晶化提 高介電常數，以7 5 0 °C實施一分鐘的R T P。其次’在 電容絕緣膜3 6上形成上部電極3 7。上部電極3 7係使 用摻雜η型雜質的低電阻多晶矽膜或T i N膜。使用 T i N膜的情形因不產生空乏層，故可增大電容。其次’ 形成電容絕緣膜3 6以及上部電極3 7的圖案。此時，需 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） B7 五、發明説明（2弓 要不使用以連接後述的位元線B L與插塞2 6的插塞4 2 與上部電極3 7接觸，以確保此插塞4 2的形成區域而進 行圖案形成（P a 11 e r n i n g )。 藉由到此爲止的製程，完成以資訊轉送用 MI SFETQs以及與此資訊轉送用MI SFETQs 串聯連接的資訊儲存用電容元件C構成的D R A Μ的記憶 胞。 其次，·如圖1 5所示在上部電極3 7以及氧化矽膜 3 2上利用C. V D珐沉積氧化矽膜3 8。其次，藉由利用 蝕刻除去記憶胞形成區域的插塞2 6 (與資訊儲存用電容 兀件C連接者除外）以及周邊電路形成區域的插塞2 9上 部的氧化矽膜3 8、3 2，形成接觸孔4 0、4 1。 其次，在接觸孔4 0、4 1的內部形成插塞4 2、 經·濟部智慧財產局員工消費合作社印製 4 3。插塞4 2、4 3係在包含接觸孔4 0、4 1內部的 氧化矽膜3 8的上部利用C V D法沉積摻雜4 X 1 0 2 Q / c m 3左右的磷（P )等的η型雜質之低電阻多晶矽膜，接 著，回鈾（或以C Μ Ρ法硏磨）此多晶矽膜，僅在接觸孔 4 0、4 1的內部殘留而形成。 其次，在插塞4 2、4 3上形成位元線B L以及第二 層配線4 4。位元線B L以及第二層配線4 4係在包含插 塞4 2、· 4 3上的氧化矽膜3 8上沉積T ji以及Τ 1 Ν的 疊層膜，其次，沉積A 1 (鋁）膜。然後，在A 1膜上沉 積T i以及T i N膜的疊層膜後，藉由形成這些膜的圖案 而形成。使用像C u (銅）膜的低電阻金屬形成此位元線 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X 297公釐） 508802 Α7 Β7 五、發明説明（27) 請 先 閲 讀 背 之 注 意 事 填鬌 寫奘 本衣 頁 B L以及第二層配線4 4也可以。圖1 6係位元線B L形 成後的周邊電路形成區域的俯視圖。圖1 5係例如對應圖 1 6的Α - Α剖面。 其次，藉由在位元線B L以及第二層配線4 4的上部 交互地形成氧化矽膜以及A 1膜等的導電性膜，形成複數 條配線，惟這些配線的圖示省略。再者，在這些複數條配 線之中最上層配線上，形成由氮化矽膜等所構成的保護（ P a s s .i v a t i ο η )膜，使最上層配線上的銲接（ Β ο n d i n g ) Μ域上開孔。藉由以上的製程，大致完 成本實施形態的D R A Μ。 訂 在本實施形態中，閘電極9中係使用W膜9 b，惟使 用Μ 〇等的其他高熔點金屬也可以。 而且，在本實施形態中係使用C 〇 S i層2 0惟使用 T i S 1 2也可以。 (實施形態二）
在實施形態一中係在記憶胞形成區域的閘電極9 ( W 經·濟部智慧財產局員工消费合作社印製 膜9 b )上形成氮化矽膜1 2，惟在閘電極9 ( W膜9 b )上形成保護用的氮化矽膜2 0 1後，在其上部形成氮化 矽膜1 2也可以。 使用圖1 8〜圖2 6依照製程順序說明本發明的實施 形態二之半導體積體電路裝置的製造方法。 首先，如圖1 8所不與實施形態一的情形一樣，形成 埋入有氧化矽膜5的元件隔離2、P型井3以及η型井4 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） ^30 - -— 508802 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（ 。其次，與實施形態一的情形一樣，形成閘極氧化膜8 a 、8 b 〇 其次，在閘極氧化膜8 a 、8 b的上部利用C V D法 沉積未摻雜雜質的膜厚1 〇 〇 n m左右的多晶矽膜9 a。 接著，在周邊電路形成區域的η型井4上以及記憶胞形成 區域的多晶矽膜9 a中，離子植入η型雜質（磷或砷或者 其兩者）。而且，在周邊電路形成區域的Ρ型井3上的多 晶矽膜9 a中離子植入ρ型雜質（硼）。 - 接著，在多晶矽膜9 a的上部利用濺鍍法沉積膜厚 5 0 n m左右的W (鎢）膜9 b。 接著，在W (鎢）膜9 b上利用C V D法沉積5 0〜 1 0 0 n m左右膜厚的氮化矽膜2 0 1。 其次，以光阻膜（未圖示）爲罩幕鈾刻氮化矽膜 2 0 1。接著，藉由以此氮化矽膜2 0 1爲罩幕乾式蝕刻 W膜9 b以及多晶矽膜9 a ，在記憶胞形成區域以及周邊 電路形成區域形成由多晶矽膜9 a以及W膜9 b所構成的 閘電極9。在此閘電極9上形成有閘電極9 ( W膜9 b ) 的保護用的氮化矽膜2 0 1。 其次，與實施形態一的情形一樣，在閘電極9兩側的 記憶胞形成區域的P型井3形成η -型半導體區域1 3，而 且，在周‘邊電路形成區域的ρ型井3形成η _型半導體區域 1 4，在η型井4形成Ρ~型半導體區域1 5。 其次，如圖1 9所示與實施形態一的·情形一樣，在半 導體基板1的上部利用C V D法沉積膜厚5 0 n m左右的 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' (請先閱讀背面之注意事項再填寫本頁)
508802 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（2^) 氮化矽膜1 2 ，在周邊電路形成區域的閘電極9的側壁形 成側壁膜1 2 s。 其次，在周邊電路形成區域的p型井3形成η，型半導 體區域1 7 (源極/汲極）’ η型井4形成ρ+型半導體區 域1 8 (源極/汲極）。 接著，如圖2 0所示藉由蝕刻除去周邊電路形成區域 的氮化矽膜2 0 1。此時，側壁膜1 2 s的上部也被鈾刻 。其次’藉由蝕刻除去周邊電路形成區域的W膜9 b。此 蝕刻係使用氫氟酸或過氧化氫水。其結果在周邊電路形成 區域變成多晶矽膜9 a露出的狀態。此處，記憶胞形成區 域的W膜9 b因被氮化砂膜1 2覆蓋，故不被鈾刻。 其次，與實施形態一的情形一樣，在半導體基板1的 上部利用濺鏡法沉積銘（C 〇 )膜1 9。在C 〇膜1 9與 周邊電路形成區域的多晶矽膜9 a的接觸部，以及C 〇膜 1 9與ητ型半導體區域1 7以及pf型半導體區域1 8的 接觸部中，藉由使金屬矽化物化反應發生以形成鈷矽化物 (C 〇 S i )層2 0。其次，除去未反應的C 〇膜1 9 ( 圖 2 1 )。 因此，與實施形態一的情形一樣，在周邊電路形成區 域的多晶矽膜9 a上形成有C 〇 S i層2 0 ，在周邊電路 形成區域形成有由多晶矽膜9 a與C 〇 S i層2 0的疊層 膜所構成的閘電極9 s。而且，在周邊電路形成區域的η + 型半導體區域1 7 (源極/汲極）以及ρ +型半導體區域 18 (源極/汲極）上也形成有c〇S i層20。此處， --- (請先閲讀背面之注意事項再填寫本頁) .裝·
、1T 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 508802 經·濟部智慧財產局員工消費合作社印製 A7 _B7_五、發明説明（30) . 記憶胞形成區域因被氮化矽膜1 2覆蓋，故不形成 C 〇 S 1 層 2 0。 在以後的製程因與使用圖9〜圖1 6所說明的實施形 態一的情形一樣，故省略其說明。 如此，在本實施形態中由於在除去閘電極9上的保護 用氮化矽膜2 0 1以及W膜9 b後才形成C 〇 S i層2 0 ，故可精度良好地形成η通道型MI SFETQnl或p 通道型MI SFETQp 1、Qp2的源極/汲極（n+型 半導體區域1 7、型半導體區域1 8 )的上部以及形成 於這些Μ I S F E T的閘電極上的接觸孔2 7 _、2 8等。 而且，與實施形態一的情形一樣，因藉由餓刻多晶矽 膜9 a與W膜9 b的疊層膜而形成閘電極9 ，故可對應元 件的微細化。而且，因以多晶矽膜9 a與C 〇 S' i層2 0 的疊層膜構成周邊電路形成區域的閘電極9 s ，故可謀求 閘電極9 s的低電阻化。而且，因在周邊電路形成區域的 n f型半導體區域1 7 (源極/汲極）以及p +型半導體區 域1 8 (源極/汲極）上形成C 〇 S i層2 0 ，故可謀求 源極/汲極的低電阻化。再者，可謀求形成於源極/汲極 上的插塞與源極/汲極的接觸電阻的降低。 而且，因在記憶胞形成區域的η _型半導體區域1 3上 未形成有‘ C 〇 S 1層2 0，故可謀求接合遺漏電流的降低 。其結果可延長再新時間。而且，藉由在記憶胞形成區域 的閘電極9 a上形成有氮化矽膜2 0 1 ，即使使其覆蓋在 閘電極9 a上而形成有接觸孔的情形，因氮化矽膜2 0 1 —- 請 閲 讀 背 面 意 事 項* 填1 % 本 頁 裝 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 508802 A7 __ B7 五、發明説明（31) 當作蝕刻中止層而動作，故可防止插塞與閘電極9 a的短 路，可提高記憶胞形成區域的積集度。 (實施形態三） 在實施形態一中雖然以同一製程形成記憶胞形成區域 以及周邊電路形成區域的閘電極9 ，惟以不同製程形成也 可以。 圖2 2〜圖2 5係依照製程順序顯示本發明的實施形 態三之半導體積體電路裝置的製造方法的剖面圖。 首先，如圖2 2所示與實施形態一的情形一樣，形成 埋入有氧化矽膜5的元件隔離2、p型井3以及n型井4 。其次，與實施形態一的情形一樣，形成閘極氧化·膜8 a 、8 b 〇 其次，在閘極氧化膜8 a、8 b的上部利用c v d法 沉積未摻雜雜質的膜厚1 0 0 n m左右的多晶矽膜9 a。 接著，在周邊電路形成區域的η型井4上以及記憶胞形成 區域的多晶矽膜9 a中，離子植入η型雜質（磷或砷或者 其兩者）。而且，在周邊電路形成區域的ρ型井3上的多 晶矽膜9 a中離子植入ρ型雜質（硼）。接著，在多晶砂 膜9 a的上部利用濺鎪法沉積膜厚5 0 n m左右的W (鎢 )膜 9 b .。 接著，藉由以光阻膜（未圖示）爲罩幕乾式蝕刻W膜 9 b以及多晶矽膜9 a ，在周邊電路形成區域形成由多晶 矽膜9 a以及w膜9 b所構成的閘電極9。此時，記憶胞 ------—-—-~---一 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） .................I il--— -............. 1-1*- i iii -- I --* =_*£==1 _'..........I ill n (請先閲讀背面之注意事項再填寫本頁) 訂 經·濟部智慧財產局員工消費合作社印製 508802 A7 B7 五、發明説明（33 形成區域被光阻膜覆蓋。 其次，與實施形態一的情形一樣，在閘電極9兩側的 周邊電路形成區域的P型井3形成n_型半導體區域14， 在η型井4形成P —型半導體區域1 5。 其次，與實施形態一的情形一樣，在半導體基板1的 上部利用C V D法沉積膜厚5 0 n m左右的氮化矽膜1 2 ，在周邊電路形成區域的閘電極9的側壁形成側壁膜 1 2 s (圖 2 3 )。 其次，在周邊電’路形成區域的p型井3形成n +型半導 體區域17(源極/汲極），在η型井4形成P+型半導體 區域1 8 (源極/汲極）。 接著，如圖2 4所示藉由蝕刻除去周邊電路形成區域 的W膜9 b。此蝕刻係使用氫氟酸或過氧化氫水。其結果 在周邊電路形成區域變成多晶矽膜9 a露出的狀態。此處 ，記憶胞形成區域的W膜9 b因被氮化矽膜1 2覆蓋，故 不被蝕刻。 其次，與實施形態一的情形一樣，在半導體基板1的 上部利用濺鍍法沉積鈷（C 〇 )膜1 9。在C 〇膜與周邊 電路形成區域的多晶矽膜9 a的接觸部，以及C 〇膜與η + 型半導體區域1 7以及ρ +型半導體區域1 8的接觸部中， 藉由使金屬矽化物化反應發生以形成鈷矽化物（C 〇 S i )層2 0。其次，除去未反應的C 〇膜1 9。此時，記憶 胞形成區域被光阻膜（未圖示）覆蓋。 因此，與實施形態一的情形一樣，在周邊電路形成區 本紙張尺度適用中國國家標準（CNS ) A4規格(210X297公釐) 杂 (諸先閱讀背面之注意事項再填寫本頁) •裝· 訂 經濟部智慧財產局員工消費合作社印製 508802 A7 B7 —_ιπ 11111 一一-—-------------一-.............................................................-——..................... — ------------ ........-—一........________........-...........-............................................. . 旧11·1111111 五、發明説明（33) 域的多晶矽膜9 a上形成有C 〇 S i層2 0，在周邊電路 形成區域形成有由多晶矽膜9 a與C 〇 S i層2 0的疊層 膜所構成的閘電極9 s。而且，在周邊電路形成區域的η τ 型半導體區域1 7 (源極/汲極）以及ρ +型半導體區域 1 8 (源極/汲極）上也形成有C 〇 S i層2 0。 其次，藉由以光阻膜（未圖示）爲罩幕乾式蝕刻W膜 9 b以及多晶矽膜9 a ，在記憶胞形成區域形成由多晶矽 膜9 a以及W膜9 b所構成的閘電極9。 其次，藉由在此閘電極9兩側的記憶胞形成區域的P 型井3植入η型雜質（磷或砷），形成η-型半導體區域 13° 其次，在半導體基板1的上部利用C V D法沉積氮化 矽膜2 1 (圖2 5 .)。 在以後的製程因與參照圖9〜圖1 6所說明的實施形 態一的氮化矽膜2 1的形成後的製程一樣，故省略其說明 〇 如此，在本實施形態中因在閘電極9 S上形成
CoS ^層20，故可精度良好地形成η通道型 MI SFETQnl 或 ρ 通道型MI SFETQpl、 Q P 2的源極/汲極（η +型半導體區域1 7、P +型半導 體區域Γ 8 )的上部以及形成於這些Μ I S F Ε Τ的閘電 極9 s上的接觸孔2 7、2 8等。 而且，與實施形態一的情形一樣，因藉由蝕刻多晶矽 膜9 ‘ a與W膜9 b的疊層膜而形成閘電極9 ，故可對應元 -_一-丨·丨丨·—丨丨丨丨丨丨丨丨丨丨丨 -:------ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ^ (請先閲讀背面之注意事項再填寫本頁) •裝· 經·濟部智慧財產局員工消費合作社印製 508802 A7 B7 五、發明説明（34 (請先閲讀背面之注意事項再填寫本頁) 件的微細化。而且，因以多晶矽膜9 a與C 〇 S i層2 0 的疊層膜構成周邊電路形成區域的閘電極9 s ，故可謀求 閘電極9 s的低電阻化。而且，因在周邊電路形成區域的 n+型半導體區域1 7 (源極/汲極）以及p+型半導體區 域18 (源極/汲極）上形成CoSi層20，故可謀求 源極/汲極的低電阻化。再者，可謀求形成於此源極/汲 極上的插塞與源極/汲極的接觸電阻的降低。 而且；因在記憶胞形成區域的η —型半導體區域1 3上 未形成有C 〇 S i唐2 0，故可謀求接合遺漏電流的降低 。其結果可延長再新時間。 (實施形態四） 在實施形態一中雖然於周邊電路形成區域形成η通道 型 MI SFETQnl 以及 ρ 通道型MI SFETQpl 、Q P 2，惟形成其他元件也可以。 經.濟部智慧財產局員工消費合作社印製 圖2 6〜圖2 8係依照製程順序顯示本發明的實施形 態四之半導體積體電路裝置的製造方法之剖面圖。在本實 施形態中，於周邊電路形成區域形成有電阻元件R。 首先，如圖2 6所示與實施形態一的情形一樣，形成 埋入有氧化矽膜5的元件隔離2、P型井3以及η型井4 。其次，·與實施形態一的情形一樣，形成閘極氧化膜8 a 、8 b (未圖示）。 其次，在閘極氧化膜8 a 、8 b (未圖示）的上部利 用C V D法沉積未摻雜雜質的膜厚1 〇 〇 n m左右的多晶 ____ — —- _ .............................................— … — 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 一 508802 經濟部智慧財產局員工消費合作社印製 A7 ____B7五、發明説明（34 矽膜9 a 。接著，在周邊電路形成區域的p型井3上的多 晶矽膜9 a以及記憶胞形成區域的多晶矽膜9 a中，離子 植入η型雜質（硼）。而且，在周邊電路形成區域的η型 并4上的多晶矽膜9 a中以及元件隔離2上的多晶矽膜 9 a中，離子植入η型雜質（磷或砷或者其兩者）。在多 晶矽膜9 a的上部利用濺鍍法沉積膜厚5 0 n m左右的W (鎢）膜9 b。 其次·，藉由以光阻膜（未圖示）爲罩幕乾式鈾刻W膜 9 b以及多晶矽膜9' a ，在記憶胞形成區域以及周邊電路 形成區域形成由多晶矽膜9 a以及W膜9 b所構成的閘電 極9。此時，在周邊電路形成區域的廣元件隔離2上使W 膜9 b以及多晶矽膜9 a殘存。 其次，與實施形態一的情形一樣，在閘電極9兩側的 記憶胞形成區域的P型井3形成η —型半導體區域1 3，而 且，在周邊電路形成區域的ρ型井3形成η -型半導體區域 1 4 (未圖示），在η型井4形成ρ-型半導體區域1 5。 其次，與實施形態一的情形一樣，在半導體基板1的 上部利用C V D法沉積膜厚5 0 n m左右的氮化矽膜1 2 ，在周邊電路形成區域的閘電極9的側壁以及在殘存於周 邊電路形成區域的廣元件隔離2上的W膜9 b以及多晶矽 膜9 a的‘側壁形成側壁膜1 2 s。此時，記億胞形成區域 被光阻膜（未圖示）覆蓋。 其次，在周邊電路形成區域的ρ型井3形成η +型半導 體區域17 (源極/汲極），在η型井4形成Ρ+型半導體 3Β 一 請 先 閲 讀 背 之 注 意 事 項 I裝 頁 訂 本纸張尺度適用中國國家標隼（CNS ) Α4規格（210X297公釐） ____B7 五、發明説明（36) 區域1 8 (源極/汲極）。. 接著’藉由蝕刻除去周邊電路形成區域的w膜9 b。 此蝕刻係使用氫氟酸或過氧化氫水。其結果在周邊電路形 成區域變成多晶矽膜9 a露出的狀態。此處，記憶胞形成 區域的W膜9 b因被氮化矽膜1 2覆蓋，故不被蝕刻。 其次’如圖2 7所示在周邊電路形成區域的^通道型 Μ I S F E T Q η形成區域以外的區域上形成氧化矽膜等 的絕緣膜4 0 1。此絕緣膜係完成防止殘存於周邊電路形 成區域的廣元件隔離2上的多晶矽膜9 a上，以及非所希 望的在半導體基板1形成有金屬矽化物層的角色。- 其次，與實施形態一的情形一樣，在半導體基板1的 上部利用濺鍍法沉積銘（C 〇 )膜1 9。在C 〇膜與周邊 電路形成區域的多晶砂膜9 a的接觸部，以及C 〇膜與ρ + 型半導體區域1 8的接觸部中，藉由使金屬矽化物化反應 發生以形成鈷矽化物（C 〇 S i )層2 0。其次，除去未 反應的C 〇膜1 9 (圖2 8 )。 經濟部智慧財產局員工消費合作社印製 藉由以上的製程，在周邊電路形成區域的廣元件隔離 2上形成有由多晶矽膜9 a所構成的電阻元件R。此電阻 元件R具有數十〜數百Ω /□的電阻値，例如可當作靜電 破壞防止用的電阻或類比/數位轉換器的電阻。 其次·，與實施形態一的情形一樣，在半導體基板1的 上部沉積氮化矽膜2 1 (未圖示）。 在以後的製程因與參照圖9〜圖1 6 ·所說明的實施形 態一的氮化矽膜2 1的形成後的製程一樣，故省略其說明 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 6^ 508802 A7 B7 五、發明説明（37) 經濟部智慈財產局員工消費合作社印製 如此，在本實施形態中因在閘電極9 s上形成 CoS 1層20 ’故可精度良好地形成p通道型 Ml SFETQp 1的源極/汲極（p+型半導體區域1 8 )的上部以及形成於此Μ I S F E T的閘電極上的接觸孔 〇 而且，與實施形態一的情形一樣，因藉由鈾刻多晶矽 膜9 a與W膜9 b的疊層膜而形成閘電極9 s ，故可對應 元件的微細化。而且、因以多晶矽膜9 a與C 〇 S i層 2 〇的疊層膜構成周邊電路形成區域的閘電極9 s ，故可 謀求閘電極9 s的低電阻化。而且，因在周邊電路形成區 域的pt型半導體區域1 8 (源極/汲極）上形成C 〇 S i 層2 0，故可謀求源極/汲極的低電阻化。再者，可謀求 形成於此源極/汲極上的插塞與源極/汲極的接觸電阻的 降低。 而且，因在記憶胞形成區域的η —型半導體區域1 3上 未形成有C 〇 S ^層2 0，故可謀求接合遺漏電流的降低 。其結果可延長再新時間。 (實施形態五） 在實’施形態一中雖然於周邊電路形成區域形成構成邏 輯電路的η通道型MI SFETQnl以及p通道型 MISFETQpl、Qp2，惟使用這些 Μ I S F E T 形成S R A Μ記憶胞也可以。 —-—- 請 先 閲 讀 背 ί 事 項 填鬵I裝 頁 訂 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 508802 A7 B7 五、發明说明（3d) (請先閲讀背面之注意事項再填寫本頁) 圖2 9係顯示本發明的實施形態五之半導體積體電路 裝置的製k方法之剖面圖。在本實施形感中’於Q邊電路 形成區域形成有S R A Μ記憶胞。此外，本實施形態之半 導體積體電路裝置的製造方法因與實施形態一的情形一樣 ，.故省略其詳細的說明。 首先，如圖2 9所示在周邊電路形成區域的Ρ型井3 上形成有構成S R A V[記憶胞的η通道型 MlSFETQn4 1，在η型井4上形成有Ρ通道型 MI SFETQp4’l 。而且，這些MI SFET的閘電 極9 s係延伸到存在於ρ型井3以及η型井4間的元件隔 離2上。而且，未圖示的與這些MISFET面對的η通 道型M^S F ETQn 4 2以及ρ通道型 Μ I S F E T Q ρ 4 2的閘電極9 s係延伸到存在於P型 井3以及η型井4間的元件隔離2上。8 b (參照圖3 0 圖3 0係顯示本實施形態的半導體積體電路的周邊電 路形成區域的俯視圖。 經濟部智慧財產局g(工消費合作社印製 圖2 9係對應圖3 0的Α - Α剖面圖。 如圖30所示，η通道型MI SFETQn42以及 P通道型MISFETQp42的閘電極9s ，與η通道 型Μ I S ‘ F E T Q η 4 1的η +型半導體區域1 7係藉由插 塞Ρ 1 (配線）連接。 而且，在Ρ通道型MI SFETQp41的Ρ+型半導 體區域1 8上形成有插塞Ρ 2，插塞Ρ 1以及插塞Ρ 2係 :41 · 本纸張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） 508802 A7 B7 五、發明説明（39) 藉由第一層配線3 0連接。.. 此外，圖3 0的B - B剖面圖也成爲與圖2 9同樣的 圖。而且，圖3〇中的Qntl 、Qnt2爲轉送用 MISFET°P4、P5、P6爲插塞。 即本實施形態的s R A Μ記憶胞係以六個 MISFET 構成，以 MISFETQn41 (驅動用） 以及MISFETQp4 1 (負荷用）構成CMOS反相 器（I n y e r t e r )，以 Μ I S F E T Q n 4 2 (驅 動用）以及MIS^ETQp42 (負荷用）構成 CMO S反相器。這些一對CM〇S反相器的相互輸入輸 出端子係被交叉結合，構成當作記憶一位元（B i t )資 訊的資訊儲存部的正反器（F 1 i p — f 1 〇 p )電路。 而且，這些一對C Μ 0 S反相器的相互輸入輸出端子係分 別連接於轉送用Μ I S F E T Q n t 1 、Q n t 2的源極 一汲極的一方。 如此，在本實施形態中因在閘電極9上形成C 〇 S i 層2 0，故可精度良好地形成形成於構成S R A Μ的η通 道 MI SFETQn41 或 ρ 通道MI SFETQp41 的源極/汲極_ ( η +型半導體區域1 7、p +型半導體區域 1 8 )上的接觸孔2 7。而且，可精度良好地形成形成於 這些Μ Γ S F Ε Τ的閘電極上的接觸孔C 1。而且，可謀 求S R A Μ記憶胞的微細化。 而且，與實施形態一的情形一樣，因藉由蝕刻多晶矽 膜9 a與W膜9 b的疊層膜而形成閘電極9 ，故可對應元 ____________丨丨丨_________________________________________________匕42--— 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 請 先 閲 讀 背 意 事 項 填 本 頁 經·濟部智慧財產局員工消費合作社印製 508802 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（40) 件的微細化。而且，因以多晶矽膜9 a與C 〇 S 1層2 0 的疊層膜構成周邊電路形成區域的閘電極9 s ，故可謀求 閘電極9 s的低電阻化。而且’因在周邊電路形成區域的 η 型半導體區域1 7 (源極/汲極）以及p+型半導體區 域.18 (源極/汲極）上形成CoS i層20，故可謀求 源極/汲極的低電阻化。再者，可謀求形成於此源極/汲 極上的插塞與源極/汲極的接觸電阻的降低。 而且.，因在記億胞形成區域的η -型半導體區域1 3上 未形成有C 〇 S i層2 0，故可謀求接合遺漏電流的降低 。其結果可延長再新時間。 以上根據發明的實施形態具體地說明了由本發明者所 創作的發明’惟本發明並非限定於前述發明的實施形態， 當然在不脫離其要旨的範圍可進行種種的變更。 特別是在實施形態一等中雖然採用在位元線的下部形 成資訊儲存用電容元件的C U B (位元線下的電容器， Capacitor Under Bit-line)構造，惟採用在位元線的上部形成 食訊儲存用電容兀件的C 0 B (位元線上的電容器 ，Capacitor Over Bit-line)構造也可以。 而且’在實施形態一等中多金屬構造的金屬膜雖然採 用W膜，惟取代w膜使用利用氮化鎢（W N )膜等的阻障 金屬層與W膜等的金屬層的疊層構造膜也可以。而且，即 使在這種情形中藉由使用氫氟酸或過氧化氫水等的蝕刻處 理，也能除去W膜以及W N膜的雙方，依照以下的實施形 態可適用本發明。 -4S------ (請先閲讀背面之注意事項寫本頁) 裝·
、1T 本紙張尺度適用中國國家榡準（CNS ) Α4規格（210Χ 297公釐） 508802 Α7 Β7 五、發明説明（41) 【發明的功效】 (請先閲讀背面之注意事項寫本頁) 如果簡單地說明藉由在本案中所揭示的發明之中代表 的發明所獲得的功效的話，如以下所示。 如果依照本發明’因在閘電極上形成金屬矽化物層， 故可精度良好地形成形成於周邊電路形成區域的η通道型 Μ I S F Ε Τ或Ρ通道型Μ I S F Ε Τ的源極/汲極上部 ，以及形成於這些Μ I S F Ε Τ的閘電極上的接觸孔。 而且，因藉由蝕刻矽層與金屬層的疊層膜而形成閘電 極，故可對應元件的微細化。而且，因以砍膜與金屬5夕化 物層的疊層膜構成周邊電路形成區域的閘電極，故可謀求 閘電極的低電阻化。而且，因在周邊電路形成區域的η +型 半導體區域（源極/汲極）以及Ρ +型半導體區域（源極/ 汲極）上形成金屬矽化物層，故可謀求源極/汲極的低電 阻化。再者，可謀求形成於此源極/汲極上的插塞與源極 /汲極的接觸電阻的降低。 經濟部智慧財產局員工消費合作社印製 而且，因在記憶胞形成區域的η ~型半導體區域（源極 /汲極）上未形成有金屬矽化物層，故可謀求接合遺漏電 流的降低。其結果可延長再新時間。 44 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐）

Claims (1)

  1. 508802 A8 B8 C8 D8 六、申請專利範圍 ---L----- (請先閲讀背面之注意事項再填寫本頁} 1 、一種半導體積體電路裝置，係具有由形成於半導 體基板的記憶胞形成區域之資訊轉送用Μ I S F E T與電 容元件所構成的記憶胞，以及形成於周邊電路形成區域的 η通道型MI SFET與ρ通道型MI SFET，其特徵 爲· 該資訊轉送用Μ I S F Ε 丁、η通道型Μ I S F Ε Τ 以及Ρ通道型MI SFET具有： 形成於該半導體基板中的源極以及汲極、形成於該源 極與汲極之間的半導體基板上的閘極絕緣膜以及形成於該 閘極絕緣膜上的閘電極， (a )、該資訊轉送用Μ I S F Ε T的閘電極具有金 屬層， (b)、該η通道型MISFET以及ρ通道型 Μ I S F Ε Τ的閘電極具有第一金屬矽化物層，在η通道 型MI SFET以及ρ通道型MI SFET的源極以及汲 極上，形成有第二金屬矽化物層。 經濟部智慧財產局員工消費合作社印製 2、 如申請專利範圍第1項所述之半導體積體電路裝 置，其中在該資訊轉送用Μ I S F Ε T的源極以及汲極上 ，未形成有金屬砂化物層。 3、 一種半導體積體電路裝置·，係具有由形成於半導 體基板的.記憶胞形成區域之資訊轉送用Μ I S Τ Ε Τ與電 容元件所構成的記憶胞，以及形成於周邊電路形成區域的 η通道型MI SFET與ρ通道型MI S.FET，其特徵 爲· 本紙張尺度速用中國國家標準（CNS ) A4規格（210X297公釐） -45- 508802 8 8 8 8 A BCD 六、申請專利範圍 該資訊轉送用Μ I S F Ε Τ、η通道型Μ I S F E 丁 以及Ρ通道型MISFET具有： (請先閲讀背面之注意事項再填寫本頁) 形成於該半導體基板中的源極以及汲極、形成於該源 極與汲極之間的半導體基板上的閘極絕緣膜以及形成於該 閘極絕緣膜上的閘電極， (a )、該資訊轉送用Μ I S F Ε Τ的閘電極係由矽 層與形成於其上部的金屬層的疊層膜所構成， (13)、該11通道型“13?£丁以及？通道型 Μ I S F Ε Τ的閘電極係由矽層與形成於其上部的第一金 屬矽化物層所構成，在η通道型Μ I S F Ε Τ以及ρ通道 型Μ I S F Ε Τ的源極以及汲極上，形成有第二金屬矽化 物層。 4、 如申請專利範圍第3項所述之半導體積體電路裝 置，其中在該資訊轉送用Μ I S F Ε Τ的源極以及汲極上 ，未形成有金屬砂化物層。 5、 如申請專利範圍第3項所述之半導體積體電路裝 置，其中該金屬層係由鎢所構成。 經濟部智慧財產局員工消費合作社印製 6、 如申請專利範圍第3項所述之半導體積體電路裝 置，其中該第一以及第二金屬矽化物層爲鈷或鈦矽化物層 〇 . 了、.如申請專利範圍第3項所述之半導體積體電路裝 置，其中該第一以及第二金屬矽化物層係藉由金屬層與矽 層的接觸部中的金屬矽化物化反應而形成的層。· 8、如申請專利範圍第3項所述之半導體積體電路裝 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 麵_ 508802 Α8 Β8 C8 D8 六、申請專利範圍 置，其中在該η通道型MI S F ET或p通道型 Μ I S F Ε Τ上，形成有絕緣層，在該η通道型 (請先閲讀背面之注意事項再填寫本頁) Μ I S F Ε Τ或ρ通道型Μ I S F Ε Τ的閘電極上的該絕 緣層中形成有第一埋入導電層，在該η通道型 MISFE丁或ρ通道型MISFET的源極或汲極上的 該絕緣層中形成有第二埋入導電層。 9、如申請專利範圍第8項所述之半導體積體電路裝 置，其中該η通道型MISFET或ρ通道型 Μ I S F Ε Τ上係形·成於被隔離區域包圍的區域，該第一 埋入導電層或第二埋入導電層係延伸到隔離區域上。 1 〇、如申請專利範圍第3項所述之半導體積體電路 裝置，其中在該資訊轉送用Μ I S F Ε 丁上形成有第一以 及第二絕緣膜，在該η通道型MISFET與ρ通道型 Μ I S F Ε T上形成有與第二絕緣膜同層而形成的絕緣膜 〇 經濟部智慧財產局員工消費合作社印製 1 1 、如申請專利範圍第8項所述之半導體積體電路 裝置，其中在該資訊轉送用Μ I S F Ε Τ上形成有第一.、 第二以及第三絕緣膜，在該η通道型Μ I S F Ε Τ與ρ通 道型Μ I S F Ε Τ上形成有與第二、第三絕緣膜同層而形 成的兩層絕緣膜，該第一以及第二埋入導電餍係形成於在 .該η通道型MI SFET或ρ通道型MI SFET上形成 的該兩層絕緣膜中。 1 2、一種半導體積體電路裝置，係.具有由形成於半 導體基板的記憶胞形成區域之資訊轉送用Μ I S F Ε T與 -47- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 508802 Α8 Β8 C8 D8 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 電容元件所構成的記憶胞，以及具有形成於周邊電路形成 區域的η通道型MI.SFET與p通道型MI SFET之 S R A Μ記憶胞，其特徵爲： 該資訊轉送用Μ I S F Ε Τ、η通道型Μ I S F Ε Τ 以及Ρ通道型MI SFET具有：. 形成於該半導體基板中的源極以及汲極、形成於該源 極與汲極之間的半導體基板上的閘極絕緣膜以及形成於該 閘極絕緣膜上的閘電極， (a )、該資訊轉送用Μ I S F E T的閘電極係由矽 層與金屬層的疊層膜所構成， Cb)、該η通道型MISFET以及ρ通道型 Μ I s F Ε Τ的閘電極係由矽層與形成於其上部的第一金 屬矽化物層所構成，在η通道型Μ I S F Ε Τ以及ρ通道 型Μ I S F Ε Τ的源極以及汲極上，形成有第二金屬矽化 物層。 經濟部智慧財產局員工消費合作社印製 1 3、如申請專利範圍第1 2項所述之半導體積體電 路裝置，其中在該資訊轉送用Μ I S F Ε Τ的源極以及汲 極上，未形成有金屬矽化物層。 1 4、如申請專利範圍第1 2項所述之半導體積體電 路裝置，其中該金屬層係由鎢所構成·。 . 1 5 .、如申請專利範圍第1 2項所述之半導體積體電 路裝置，其中該第一以及第二金屬矽化物層爲鈷或鈦矽化 物層。 . 1 6、如申請專利範圍第1 2項所述之半導體積體電 -48- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 508802 A8 B8 C8 _ D8 六、申請專利範圍 路裝置’其中該第一以及第二金屬矽化物層係藉由金屬層 與政層的接觸部中的金屬矽化物化反應而形成的層。 (請先閲讀背面之注意事項再填寫本頁) 1 7、如申請專利範圍第1 2項所述之半導體積體電 路裝置’其中該p通道型MISFET的閘電極與該η通 道型Μ I S F Ε Τ的源極或汲極係藉由埋入導電層連接， 該埋入導電層係形成於在該η通道型Μ I S F Ε Τ或ρ通 道型Μ I S F Ε Τ上形成的絕緣層中。 1 8、.如申請專利範圍第1 2項所述之半導體積體電 路裝置，其中該η通.道型Μ I S F Ε Τ的閘電極與該ρ通 道型Μ I S F Ε Τ的源極或汲極係藉由埋入導電層連接， 該埋入導電層係形成於在該η通道型Μ I S F Ε Τ或D通 道型Μ I S F Ε Τ上形成的絕緣層中。· 1 9、一種半導體積體電路裝置的製造方法，係具有 甶形成於半導體基板的記憶胞形成區域之資訊轉送用 Μ I S F Ε Τ與電容元件所構成的記憶胞，以及形成於周 邊電路形成區域的η通道型MISFET與ρ通道型 MISFET，其特徵包含： 經濟部智慧財產局員工消費合作社印製 (a )、在半導體基板上形成閘極絕緣膜之製程； (b )、在該閘極絕緣膜上依次形成多晶矽膜以及高 熔點金屬膜，藉由形成圖案，在記憶胞形成區.域以及周邊 電路形成區域形成閘電極之製程； (c )、除去該周邊電路形成區域的閘電極中的高熔 點金屬膜之製程；以及 · (d)、在該周邊電路形成區域上沉積金屬層，藉由 本紙張尺度適用中國國家梂準（CNS ) A4規格(210X297公釐） 7^ ^- 508802 A8 B8 C8 D8 六、申請專利範圍 實施熱處理，在該周邊電路形成區域的閘電極中的多晶矽 膜上以及高濃度擴散層上形成金屬矽化物膜之製程。 (請先閲讀背面之注意事項再填寫本頁) 2 〇、一種半導體積體電路裝置的製造方法，係具有 由形成於半導體基板的記憶胞形成區域之資訊轉送用 Μ I S F E T與電容元件所構成的記憶胞，以及形成於周 邊電路形成區域的η通道型‘Μ I S F Ε Τ與ρ通道型 MISFET，其特徵包含： (a )、在半導體基板上形成閘極絕緣膜之製程； (b )、在該閘.極絕緣膜上依次形成多晶矽膜以及高 熔點金屬膜’藉由形成圖案，在記憶胞形成區域以及周邊 電路形成區域形成閘電極之製程； (c )、藉由在該閘電極兩側植入雜質，形成低濃度 擴散層之製程； (d )、在該閘電極上沉積第一絕緣膜之製程； (e )、藉由非等向性地鈾刻形成於周邊電路形成區 域的第一絕緣膜，在形成於周邊電路形成區域的閘電極側 壁形成側壁膜之製程； 經濟部智慧財產局員工消費合作社印製 (f )、藉由以該側壁膜爲罩幕對周邊電路形成區域 植入雜質’形成高濃度擴散層之製程； (S )、除去該周邊電路形成區域的閘電極中的高熔 點金屬膜之製程； (h )、在該周邊電路形成區域上沉積金屬層，藉由 實施熱處理，在該周邊電路形成區域的閘電極中的多晶矽 膜上以及高濃度擴散層上形成金屬矽化物膜之製程；以及 •50- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 508802 A8 B8 C8 D8 六、申請專利範圍 (1 )、除去未反應的該金屬層，在記憶胞形成區域 以及周邊電路形成區域上形成第二絕緣膜之製程。 (請先閲讀背面之注意事項再填寫本頁) 2 1 、如申請專利範圍第2 0項所述之半導體積體電 路裝置的製造方法，其中更包含： (j )、在該第二絕緣膜上沉積第三絕緣膜，藉由除 去第二以及第三絕緣膜，在該周邊電路形成區域的該多晶 矽膜上的金屬矽化物膜上或該高濃度擴散層上形成接觸孔 之製程；以及 (k )、在該接觸孔內埋入導電性膜之製程。 2 2、如申請專利範圍第2 1項所述之半導體積體電 路裝置的製造方法，其中該η通道型Μ I S F ET或p通 道型Μ I S F Ε Τ係形成於被隔離區域包圍的區域，該接 觸孔係延伸到該隔離區域上。 經濟部智慧財產局員工消費合作社印製 2 3、一種半導體積體電路裝置的製造方法，係具有 由形成於半導體基板的記憶胞形成區域之資訊轉送用 Μ I S F Ε Τ與電容元件所構成的記憶胞，以及具有形成 於周邊電路形成區域的η通道型Μ I S F Ε Τ與ρ通道型 Μ I S F Ε Τ之S R A Μ記憶胞，其特徵包含： (a )、在半導體基板上形成閘極絕緣膜之製程； (b )、在該閘極絕緣膜上依次形成多晶.矽膜以及高 熔點金屬膜，藉由形成圖案，在記憶胞形成區域以及周邊 電路形成區域形成閘電極之.製程； (c )、藉由在該閘電極兩側植入雜質，形·成低濃度 擴散層之製程； 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） · 51 - 508802 A8 B8 C8 D8 六、申請專利範圍 (d )、在該閘電極上沉積第一絕緣膜之製程； (請先閲讀背面之注意事項再填寫本頁) (e )、藉由非等向性地蝕刻形成於周邊電路形成區 域的第一絕緣膜，在形成於周邊電路形成區域的閘電極側 壁形成側壁膜之製程； (f )、藉由以該側壁膜爲罩幕對周邊電路形成區域 植入雜質，形成高濃度擴散.層之製程； (g )、除去該周邊電路形成區域的閘電極中的高熔 點金屬膜之製程； (h )、在該周·邊電路形成區域上沉積金屬層，藉由 實施熱處理，在該周邊電路形成區域的閘電極中的多晶矽 膜上以及高濃度擴散層上形成金屬矽化物膜之製程；以及 (1 )、除去未反應的該金屬層，在記憶胞形成區域 以及周邊電路形成區域上形成第二絕緣膜之製程。 2 4 '如申請專利範圍第2 3項所述之半導體積體電 路裝置的製造方法，其中更包含： 經濟部智慧財產局員工消費合作社印製 (j )、在該第二絕緣膜上沉積第三絕緣膜，藉由除 去第二以及第三絕緣膜，形成由該p通道型Μ I S F E T 的閘電極中的多晶矽膜上延伸到該η通道型Μ I S F Ε Τ 的高濃度擴散層上的金屬矽化物膜的接觸孔之製程；以及 (k )、藉由在該接觸孔內埋入導電性膜.，形成配線 之製程。. 2 5、如申請專利範圍第2 3項所述之半導體積體電 路裝置的製造方法，其中更包含： · (j )、在該第二絕緣膜上沉積第三絕緣膜，藉由除 -52- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 508802 經务部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 去第二以及第三絕緣膜，形成由該η通道型Μ I $ f e T 的閘電極中的多晶矽膜上延伸到該ρ通道型Μ I s F Ε： Τ 的高濃度擴散層上的金屬矽化物膜的接觸孔之製程；以及 (k )、藉由在該接觸孔內埋入導電性膜，形成配線 之製程。 2 6、一種半導體積體電路裝置的製造方法，係具有 由形成於半導體基板的記憶胞形成區域之資訊轉送用 Μ I S F E T與電容元件所構成的記憶胞，以及形成於周 邊電路形成區域的η通道型Μ I S F Ε Τ與ρ通道型 Μ I S· F Ε Τ，其特徵包含： (a )、在半導體基板上形成閘極絕緣膜之製程； (b )、在該閘極絕緣膜上依次形成多晶矽膜、高熔 點金屬膜以及氮化砂膜，藉由形成圖案，在記憶胞形成區 域以及周邊電路形成區域形成閘電極之製程； (c )、藉由在該閘電極兩側植入雜質，形成低濃度 擴散層之製程； (d )、在該閘電極上沉積第一絕緣膜之製程； (e )、藉由非等向性地蝕刻形成於周邊電路形成區 域的第一絕緣膜，在形成於周邊電路形成區域的閘電極側 壁形成側壁膜之製程； · ^ . (f .)、藉由以該側壁膜爲罩幕對周邊電路形成區域 植入雜質，形成高濃度擴散層之製程； (g )、除去該周邊電路形成區域的閘電極中的高熔 點金屬膜以及氮化矽膜之製程； 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -53 - (請先閲讀背面之注意事項再填寫本頁)
    508802 A8 B8 C8 ___ D8 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) (h )、在該周邊電路形成區域上沉積金屬層，藉由 實施熱處理，在該周邊電路形成區域的閘電極中的多晶矽 膜上以及高濃度擴散層上形成金屬矽化物膜之製程.；以及 (i )、除去未反應的該金屬層，在記憶胞形成區域 以及周邊電路形成區域上形成第二絕緣膜之製程。 2 7、一種半導體積體電路裝置的製造方法，係具有 由形成於半導體基板的記憶胞形成區域之資訊轉送用 Μ I S F E T與電容元件所構成的記憶胞，以及形成於周 邊電路形成區域的η通道型M IS F Ε Τ與ρ通道型 MISFET，其特徵包含： (a )、在半導體基板上形成閘極絕緣膜之製程； (b )、在該閘極絕緣膜上依次形成多晶矽膜、高熔 點金屬膜之製程； (c )、藉由形成該周邊電路形成區域上的閘極絕緣 膜、多晶矽膜以及高熔點金屬膜的圖案，在周邊電路形成 區域形成閘電極之製程； 經濟部智慧財產局員工消費合作社印製 (d )、藉由在I亥周邊電路形成區域的閘電極兩側植 入雜質，形成低濃度擴散層之製程； (e )、在該周邊電路形成區域的閘電極上沉積第一 絕緣膜之製程； · < (f.)、藉由非等向性地蝕刻該第一絕緣膜，在周邊 電路形成區域的閘電極側壁形成側壁膜之製程； (g )、藉由以該側壁膜爲罩幕對周邊電路·形成區域 植入雜質，形成高濃度擴散層之製程； 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐) ^54- ~ 508802 A8 B8 C8 D8 六、申請專利範圍 (h )、除去該周邊電路形成區域的閘電極中的高熔 點金屬膜之製程； (1 )、在該周邊電路形成區域上沉積金屬層，藉由 實施熱處理，在該周邊電路形成區域的閘電極中的多晶矽 膜上以及高濃度擴散層上形成金屬矽化物膜之製程； (j )、除去未反應的該金屬層之製程；以及 (k )、藉由形成該記憶胞形成區域上的閘極絕緣膜 、多晶矽膜、高熔點金屬膜以及第二絕緣膜的圖案，在記 憶胞形成區域形成閘電極之製程。 (請先閱讀背面之注意事項再填寫本頁) 經聲部智慧財產局員工消費合作社印製 -55- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X：297公釐）
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