JP2003060080A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

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康則 十河
Hidenori Sato
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Abstract

(57)【要約】 【課題】 ＤＲＡＭ・ロジック混載型の半導体装置に関
して、ロジックデバイスのゲート電極を低抵抗化し得る
半導体装置の製造方法を得る。 【解決手段】 ドープトポリシリコン膜４ａ，４ｂ及び
ＴＥＯＳ酸化膜５ａ，５ｂが積層されたゲート構造６
ａ，６ｂを、ＤＲＡＭ形成領域及びロジック形成領域に
形成した後、不純物拡散領域７ａ１，７ａ２，７ｂを各
領域に形成する。次に、各ゲート構造６ａ，６ｂの側面
にサイドウォール８ａ，８ｂを形成する。次に、ロジッ
ク形成領域にソース・ドレイン領域９を形成した後、ロ
ジック形成領域のＴＥＯＳ酸化膜５ｂを除去する。次
に、シリサイド化を行うことにより、ＤＲＡＭ形成領域
の不純物拡散領域７ａ１，７ａ２上、ロジック形成領域
のソース・ドレイン領域９上、及びロジック形成領域の
ドープトポリシリコン膜４ｂ上に、コバルトシリサイド
層５０ａ１，５０ａ２，５０ｂ１，５０ｂ２を形成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法及び半導体装置の構造に関し、特に、同一の半導
体基板上にＤＲＡＭデバイスとロジックデバイスとが形
成された、ＤＲＡＭ・ロジック混載型の半導体装置の製
造方法及び半導体装置の構造に関するものである。
【０００２】
【従来の技術】図１２〜２１は、ＤＲＡＭ・ロジック混
載型の半導体装置の、従来の製造方法を工程順に示す断
面図である。図１２を参照して、まず、周知のＬＯＣＯ
Ｓ分離技術やトレンチ分離技術によって、シリコン基板
１０１の上面内に素子分離絶縁膜１０２を形成する。次
に、ＤＲＡＭデバイスが形成される予定の領域（「ＤＲ
ＡＭ形成領域」と称する）におけるシリコン基板１０１
の上面上に、ゲート構造１０６ａを形成する。ゲート構
造１０６ａは、ゲート絶縁膜として機能するシリコン酸
化膜１０３ａと、ゲート電極として機能するドープトポ
リシリコン膜１０４ａと、ＴＥＯＳ（Tetra Etyle Orth
o Silicate）酸化膜１０５ａとがこの順に積層された構
造を成している。また、ロジックデバイスが形成される
予定の領域（「ロジック形成領域」と称する）における
シリコン基板１０１の上面上に、ゲート構造１０６ｂを
形成する。ゲート構造１０６ｂは、ゲート絶縁膜として
機能するシリコン酸化膜１０３ｂと、ゲート電極として
機能するドープトポリシリコン膜１０４ｂと、ＴＥＯＳ
酸化膜１０５ｂとがこの順に積層された構造を成してい
る。但し、ドープトポリシリコン膜１０４ａ，１０４ｂ
の代わりに、不純物が導入されていないポリシリコン膜
を形成してもよい。
【０００３】図１３を参照して、次に、ゲート構造１０
６ａ，１０６ｂ及び素子分離絶縁膜１０２を注入マスク
に用いて、リンやヒ素等の不純物を、比較的低濃度でシ
リコン基板１０１の上面内にイオン注入する。これによ
り、ＤＲＡＭ形成領域におけるシリコン基板１０１の上
面内に、ｎ-形の不純物拡散領域１０７ａ（図１３にお
ける符号１０７ａ１，１０７ａ２）が形成されるととも
に、ロジック形成領域におけるシリコン基板１０１の上
面内に、ｎ-形の不純物拡散領域１０７ｂが形成され
る。図１３には、互いに隣接する２つのゲート構造１０
６ａが示されており、ゲート構造１０６ａと素子分離絶
縁膜１０２との間には不純物拡散領域１０７ａ１が形成
されており、ゲート構造１０６ａ同士の間には不純物拡
散領域１０７ａ２が形成されている。
【０００４】図１４を参照して、次に、ＣＶＤ法によっ
てシリコン窒化膜を全面に形成した後、シリコン基板１
０１の深さ方向にエッチングレートの高い異方性ドライ
エッチング法によって、該シリコン窒化膜をエッチング
する。これにより、ゲート構造１０６ａの側面にサイド
ウォール１０８ａが形成されるとともに、ゲート構造１
０６ｂの側面にサイドウォール１０８ｂが形成される。
【０００５】図１５を参照して、次に、写真製版法によ
って、ＤＲＡＭ形成領域におけるシリコン基板１０１の
上面上に、ゲート構造１０６ａ及びサイドウォール１０
８ａを覆ってフォトレジスト１１０を形成する。次に、
ゲート構造１０６ｂ、素子分離絶縁膜１０２、及びフォ
トレジスト１１０を注入マスクに用いて、リンやヒ素等
の不純物を、比較的高濃度でシリコン基板１０１の上面
内にイオン注入する。これにより、ロジック形成領域に
おけるシリコン基板１０１の上面内に、ｎ+形のソース
・ドレイン領域１０９が形成される。なお、ＤＲＡＭ形
成領域にはｎ+形のソース・ドレイン領域を形成しない
のは、高濃度の不純物が製造プロセス中に過剰に熱拡散
して、ＤＲＡＭのチャネルリークを誘発することを防止
するためである。
【０００６】図１６を参照して、次に、スパッタリング
法等によってコバルト膜を全面に形成した後、熱処理を
行うことにより、互いに接触している部分のコバルトと
シリコンとを反応させる。これにより、ソース・ドレイ
ン領域１０９の上面がシリサイド化されて、コバルトシ
リサイド（ＣｏＳｉ2）層１１１が形成される。その
後、未反応のコバルト膜を除去する。
【０００７】図１７を参照して、次に、フォトレジスト
１１０を除去した後、層間絶縁膜として機能するシリコ
ン酸化膜１１２を、ＣＶＤ法によって全面に形成する。
次に、所定の開口パターンを有するフォトレジスト（図
示しない）を、写真製版法によってシリコン酸化膜１１
２の上面上に形成する。次に、該フォトレジストをエッ
チングマスクに用いて、シリコン基板１０１の深さ方向
にエッチングレートの高い異方性ドライエッチング法に
よって、シリコン酸化膜１１２を除去する。これによ
り、ＤＲＡＭ形成領域において、シリコン酸化膜１１２
の上面からシリコン基板１０１の上面に到達するコンタ
クトホール１１３ａ（図１７における符号１１３ａ１，
１１３ａ２）が形成されるとともに、ロジック形成領域
において、シリコン酸化膜１１２の上面からコバルトシ
リサイド層１１１の上面に到達するコンタクトホール１
１３ｂが形成される。コンタクトホール１１３ａ，１１
３ｂの直径は、いずれも０．２μｍ以下である。
【０００８】具体的にＤＲＡＭ形成領域においては、不
純物拡散領域１０７ａ１が形成されている部分のシリコ
ン基板１０１の上面に到達するコンタクトホール１１３
ａ１と、不純物拡散領域１０７ａ２が形成されている部
分のシリコン基板１０１の上面に到達するコンタクトホ
ール１１３ａ２とが形成される。コンタクトホール１１
３ａ１，１１３ａ２は、サイドウォール１０８ａ及びＴ
ＥＯＳ酸化膜１０５ａを用いて、自己整合的に形成され
る。
【０００９】次に、スパッタリング法によって、チタン
ナイトライド膜を４０〜５０ｎｍ程度の膜厚で全面に形
成する。次に、シリコン酸化膜１１２の上面上に形成さ
れている部分のチタンナイトライド膜を、エッチバック
によって除去する。これにより、コンタクトホール１１
３ａ１，１１３ａ２，１１３ｂの内部が、それぞれチタ
ンナイトライド膜１１４ａ１，１１４ａ２，１１４ｂに
よって充填されて、プラグが形成される。
【００１０】なお、コンタクトホール１１３ａ，１１３
ｂの直径が比較的大きい場合は、バリアメタルとして機
能するチタンナイトライド膜を形成した後、ＣＶＤ法に
よってタングステン膜を形成することにより、比較的低
抵抗のプラグを形成することができる。しかしながらこ
の例の場合は、コンタクトホール１１３ａ，１１３ｂの
直径がいずれも０．２μｍ以下であるため、チタンナイ
トライド膜を形成した後にタングステン膜を形成するこ
とができず、チタンナイトライド膜のみから成る比較的
高抵抗のプラグが形成されている。
【００１１】図１８を参照して、次に、ＣＶＤ法によっ
て、シリコン窒化膜１１５及びシリコン酸化膜１１６を
この順に全面に形成する。次に、写真製版法及び異方性
ドライエッチング法によって、シリコン窒化膜１１５及
びシリコン酸化膜１１６を部分的に除去することによ
り、凹部１１７を形成する。凹部１１７の形成によっ
て、チタンナイトライド膜１１４ａ１の上面が露出す
る。
【００１２】図１９を参照して、次に、凹部１１７内に
ＤＲＡＭのキャパシタ１２１を形成する。具体的には以
下の通りである。まず、凹部１１７の側面及び底面上
に、キャパシタ１２１の下部電極１１８を形成する。下
部電極１１８は、まず、スパッタリング法によってＴｉ
膜を全面に形成し、次に、ＣＶＤ法によってＲｕ膜を全
面に形成し、次に、写真製版法及び異方性ドライエッチ
ング法によって、シリコン酸化膜１１６上に形成されて
いる部分のＴｉ膜及びＲｕ膜を除去することにより形成
される。
【００１３】下部電極１１８を形成した後、キャパシタ
１２１の誘電体膜１１９及び上部電極１２０を形成す
る。具体的には、ＣＶＤ法によってＴａ膜を全面に形成
した後、ＲＴＡによってＴａ膜を酸化させることによ
り、Ｔａ2Ｏ5膜を形成する。次に、ＣＶＤ法によってＲ
ｕ膜を全面に形成する。次に、写真製版法及び異方性ド
ライエッチング法によってＴａ2Ｏ5膜及びＲｕ膜をパタ
ーニングすることにより、誘電体膜１１９及び上部電極
１２０を形成する。
【００１４】図２０を参照して、次に、ＣＶＤ法によっ
て、シリコン酸化膜１２２を全面に形成する。次に、写
真製版法及び異方性ドライエッチング法によって、シリ
コン酸化膜１２２，１１６及びシリコン窒化膜１１５を
部分的に除去することにより、コンタクトホール１２３
ａ，１２３ｂを形成する。コンタクトホール１２３ａの
形成によってチタンナイトライド膜１１４ａ２の上面が
露出し、また、コンタクトホール１２３ｂの形成によっ
てチタンナイトライド膜１１４ｂの上面が露出する。
【００１５】図２１を参照して、次に、コンタクトホー
ル１２３ａ，１２３ｂ内を、それぞれタングステンプラ
グ１２４ａ，１２４ｂによって埋め込む。次に、タング
ステンプラグ１２４ａに接触するアルミニウム配線１２
５ａと、タングステンプラグ１２４ｂに接触するアルミ
ニウム配線１２５ｂとを、シリコン酸化膜１２２上に形
成する。
【００１６】
【発明が解決しようとする課題】しかしながら、以上の
ような半導体装置の従来の製造方法によると、コンタク
トホール１１３ａ１，１１３ａ２のセルフアライン開口
を実現するために、ドープトポリシリコン膜１０４ａ，
１０４ｂ上には、ＴＥＯＳ酸化膜１０５ａ，１０５ｂが
形成されている。従って、図１６に示した工程でコバル
トシリサイド層１１１を形成するにあたり、ドープトポ
リシリコン膜１０４ｂの上面がＴＥＯＳ酸化膜１０５ｂ
によって覆われているため、ドープトポリシリコン膜１
０４ｂ上にはコバルトシリサイド層を形成することがで
きず、ロジックデバイスのゲート電極が比較的高抵抗で
あるという問題があった。
【００１７】本発明はかかる問題を解決するために成さ
れたものであり、ＤＲＡＭ・ロジック混載型の半導体装
置に関して、ロジックデバイスのゲート電極を低抵抗化
し得る半導体装置の製造方法及び半導体装置の構造を得
ることを目的とするものである。
【００１８】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置の製造方法は、（ａ）メモリデバイ
スが形成される第１領域と、ロジックデバイスが形成さ
れる第２領域とを有する半導体基板を準備する工程と、
（ｂ）第１のゲート絶縁膜、第１のゲート電極、及び第
１の絶縁膜がこの順に積層された第１のゲート構造を、
第１領域における半導体基板の主面上に形成するととも
に、第２のゲート絶縁膜、第２のゲート電極、及び第２
の絶縁膜がこの順に積層された第２のゲート構造を、第
２領域における半導体基板の主面上に形成する工程と、
（ｃ）第１のゲート構造の側面に、第１のサイドウォー
ルを形成する工程と、（ｄ）第２の絶縁膜を除去するこ
とにより、第２のゲート電極の主面を露出する工程と、
（ｅ）第２のゲート電極の主面上に、第１の金属−半導
体化合物層を形成する工程と（ｆ）第１のゲート構造及
び第１のサイドウォールを覆って、層間絶縁膜を形成す
る工程と、（ｇ）第１領域における半導体基板の主面に
到達するコンタクトホールを、第１の絶縁膜及び第１の
サイドウォールを用いて自己整合的に、層間絶縁膜内に
形成する工程と、（ｈ）導電性のプラグよって、コンタ
クトホール内を充填する工程と、（ｉ）プラグに接触す
るキャパシタを形成する工程とを備えるものである。
【００１９】また、この発明のうち請求項２に記載の半
導体装置の製造方法は、請求項１に記載の半導体装置の
製造方法であって、（ｊ）工程（ｃ）とともに実行さ
れ、第２のゲート構造の側面に、第２のサイドウォール
を形成する工程と、（ｋ）第２領域において、第２のサ
イドウォール及び第２のゲート構造から露出している部
分の半導体基板の主面上に、第２の金属−半導体化合物
層を形成する工程とをさらに備えることを特徴とするも
のである。
【００２０】また、この発明のうち請求項３に記載の半
導体装置の製造方法は、請求項２に記載の半導体装置の
製造方法であって、工程（ｅ）と工程（ｋ）とは、同一
の工程によって実行されることを特徴とするものであ
る。
【００２１】また、この発明のうち請求項４に記載の半
導体装置の製造方法は、請求項２又は３に記載の半導体
装置の製造方法であって、（ｌ）工程（ｆ）よりも前に
実行され、第１領域において、第１のサイドウォール及
び第１のゲート構造から露出している部分の半導体基板
の主面上に、第３の金属−半導体化合物層を形成する工
程をさらに備えることを特徴とするものである。
【００２２】また、この発明のうち請求項５に記載の半
導体装置の製造方法は、請求項４に記載の半導体装置の
製造方法であって、工程（ｌ）、工程（ｅ）、及び工程
（ｋ）は、同一の工程によって実行されることを特徴と
するものである。
【００２３】また、この発明のうち請求項６に記載の半
導体装置の製造方法は、請求項１に記載の半導体装置の
製造方法であって、（ｊ）工程（ｆ）よりも前に実行さ
れ、第１領域において、第１のサイドウォール及び第１
のゲート構造から露出している部分の半導体基板の主面
上に、第２の金属−半導体化合物層を形成する工程をさ
らに備えることを特徴とするものである。
【００２４】また、この発明のうち請求項７に記載の半
導体装置の製造方法は、請求項６に記載の半導体装置の
製造方法であって、工程（ｅ）と工程（ｊ）とは、同一
の工程によって実行されることを特徴とするものであ
る。
【００２５】また、この発明のうち請求項８に記載の半
導体装置は、半導体基板と、半導体基板の第１領域にお
ける主面上に形成され、第１のゲート絶縁膜、第１のゲ
ート電極、及び第１の絶縁膜がこの順に積層された第１
のゲート構造と、半導体基板の第２領域における主面上
に形成され、第２のゲート絶縁膜及び第２のゲート電極
がこの順に積層された第２のゲート構造と、第１のゲー
ト構造の側面に形成された第１のサイドウォールと、第
２のゲート構造の側面に形成され、第２のゲート構造よ
りも高く延びる第２のサイドウォールと、第１のゲート
構造及び第１のサイドウォールを覆って形成された層間
絶縁膜と、層間絶縁膜内に形成され、第１のサイドウォ
ールに接触し、第１領域における半導体基板の主面に到
達するコンタクトホールと、コンタクトホール内を充填
して形成された導電性のプラグと、プラグに接触して形
成されたキャパシタと、第２のゲート電極上に形成され
た第１の金属−半導体化合物層とを備えるものである。
【００２６】また、この発明のうち請求項９に記載の半
導体装置は、請求項８に記載の半導体装置であって、第
２領域において、第２のサイドウォール及び第２のゲー
ト構造から露出している部分の半導体基板の主面上に形
成された第２の金属−半導体化合物層をさらに備えるこ
とを特徴とするものである。
【００２７】また、この発明のうち請求項１０に記載の
半導体装置は、請求項９に記載の半導体装置であって、
第１領域において、第１のサイドウォール及び第１のゲ
ート構造から露出している部分の半導体基板の主面上に
形成された第３の金属−半導体化合物層をさらに備える
ことを特徴とするものである。
【００２８】また、この発明のうち請求項１１に記載の
半導体装置は、請求項８に記載の半導体装置であって、
第１領域において、第１のサイドウォール及び第１のゲ
ート構造から露出している部分の半導体基板の主面上に
形成された第２の金属−半導体化合物層をさらに備える
ことを特徴とするものである。
【００２９】
【発明の実施の形態】図１〜１１は、本発明の実施の形
態に係る半導体装置の製造方法を工程順に示す断面図で
ある。図１を参照して、まず、周知のＬＯＣＯＳ分離技
術やトレンチ分離技術によって、シリコン基板１の上面
内に素子分離絶縁膜２を形成する。次に、熱酸化法やＣ
ＶＤ法によって、シリコン酸化膜、ドープトポリシリコ
ン膜、及びＴＥＯＳ酸化膜をこの順に全面に形成する。
次に、写真製版法及び異方性ドライエッチング法によっ
てこれらの膜をパターニングすることにより、ＤＲＡＭ
形成領域におけるシリコン基板１の上面上にゲート構造
６ａを形成するとともに、ロジック形成領域におけるシ
リコン基板１の上面上にゲート構造６ｂを形成する。ゲ
ート構造６ａは、ゲート絶縁膜として機能するシリコン
酸化膜３ａと、ゲート電極として機能するドープトポリ
シリコン膜４ａと、ＴＥＯＳ酸化膜５ａとがこの順に積
層された構造を成している。また、ゲート構造６ｂは、
ゲート絶縁膜として機能するシリコン酸化膜３ｂと、ゲ
ート電極として機能するドープトポリシリコン膜４ｂ
と、ＴＥＯＳ酸化膜５ｂとがこの順に積層された構造を
成している。但し、ドープトポリシリコン膜４ａ，４ｂ
の代わりに、不純物が導入されていないポリシリコン膜
を形成してもよい。
【００３０】図２を参照して、次に、ゲート構造６ａ，
６ｂ及び素子分離絶縁膜２を注入マスクに用いて、リン
やヒ素等の不純物を、比較的低濃度でシリコン基板１の
上面内にイオン注入する。これにより、ＤＲＡＭ形成領
域におけるシリコン基板１の上面内に、ｎ-形の不純物
拡散領域７ａ（図２における符号７ａ１，７ａ２）が形
成されるとともに、ロジック形成領域におけるシリコン
基板１の上面内に、ｎ -形の不純物拡散領域７ｂが形成
される。図２には、互いに隣接する２つのゲート構造６
ａが示されており、ゲート構造６ａと素子分離絶縁膜２
との間には不純物拡散領域７ａ１が形成されており、ゲ
ート構造６ａ同士の間には不純物拡散領域７ａ２が形成
されている。
【００３１】図３を参照して、次に、ＣＶＤ法によって
シリコン窒化膜を全面に形成した後、シリコン基板１の
深さ方向にエッチングレートの高い異方性ドライエッチ
ング法によって、該シリコン窒化膜をエッチングする。
これにより、ゲート構造６ａの側面にサイドウォール８
ａが形成されるとともに、ゲート構造６ｂの側面にサイ
ドウォール８ｂが形成される。
【００３２】図４を参照して、次に、写真製版法によっ
て、ＤＲＡＭ形成領域におけるシリコン基板１の上面上
に、ゲート構造６ａ及びサイドウォール８ａを覆ってフ
ォトレジスト１０を形成する。次に、ゲート構造６ｂ、
素子分離絶縁膜２、及びフォトレジスト１０を注入マス
クに用いて、リンやヒ素等の不純物を、比較的高濃度で
シリコン基板１の上面内にイオン注入する。これによ
り、ロジック形成領域におけるシリコン基板１の上面内
に、ｎ+形のソース・ドレイン領域９が形成される。
【００３３】図５を参照して、次に、シリコン窒化膜及
びシリコンは除去されずにＴＥＯＳ酸化膜は除去される
条件下でエッチングを行うことにより、ＴＥＯＳ酸化膜
５ｂを除去する。これにより、ドープトポリシリコン膜
４ｂの上面が露出する。図５に示されるように、シリコ
ン酸化膜３ｂ及びドープトポリシリコン膜４ｂから成る
ゲート構造の側面にはサイドウォール８ｂが形成されて
おり、サイドウォール８ｂは、該ゲート構造よりも高く
上方に延びている。
【００３４】図６を参照して、次に、フォトレジスト１
０を除去した後、スパッタリング法等によってコバルト
膜を全面に形成する。次に、熱処理を行うことにより、
互いに接触している部分のコバルトとシリコンとを反応
させる。これにより、サイドウォール８ａから露出して
いる部分の不純物拡散領域７ａ１，７ａ２の上面がシリ
サイド化されて、コバルトシリサイド層５０ａ１，５０
ａ２が形成される。また、ソース・ドレイン領域９の上
面がシリサイド化されて、コバルトシリサイド層５０ｂ
１が形成される。さらに、ドープトポリシリコン膜４ｂ
の上面がシリサイド化されて、コバルトシリサイド層５
０ｂ２が形成される。その後、未反応のコバルト膜を除
去する。
【００３５】なお、フォトレジスト１０を除去した後、
上記のコバルト膜の代わりにチタン膜を形成してもよ
く、この場合は、コバルトシリサイド層５０ａ１，５０
ａ２，５０ｂ１，５０ｂ２の代わりに、チタンシリサイ
ド層がそれぞれ形成される。
【００３６】図７を参照して、次に、層間絶縁膜として
機能するシリコン酸化膜１２を、ＣＶＤ法によって全面
に形成する。次に、所定の開口パターンを有するフォト
レジスト（図示しない）を、写真製版法によってシリコ
ン酸化膜１２の上面上に形成する。次に、該フォトレジ
ストをエッチングマスクに用いて、シリコン基板１の深
さ方向にエッチングレートの高い異方性ドライエッチン
グ法によって、シリコン酸化膜１２を除去する。これに
より、ＤＲＡＭ形成領域において、シリコン酸化膜１２
の上面からコバルトシリサイド層５０ａ１，５０ａ２の
上面にそれぞれ到達するコンタクトホール１３ａ１，１
３ａ２が形成されるとともに、ロジック形成領域におい
て、シリコン酸化膜１２の上面からコバルトシリサイド
層５０ｂ１の上面に到達するコンタクトホール１３ｂが
形成される。コンタクトホール１３ａ１，１３ａ２は、
サイドウォール８ａ及びＴＥＯＳ酸化膜５ａを用いて、
自己整合的に形成される。その結果、コンタクトホール
１３ａ１，１３ａ２は、いずれもサイドウォール８ａに
接触している。なお、コンタクトホール１３ａ，１３ｂ
の直径は、いずれも０．２μｍ以下である。
【００３７】次に、スパッタリング法によって、チタン
ナイトライド膜を４０〜５０ｎｍ程度の膜厚で全面に形
成する。次に、シリコン酸化膜１２の上面上に形成され
ている部分のチタンナイトライド膜を、エッチバックに
よって除去する。これにより、コンタクトホール１３ａ
１，１３ａ２，１３ｂの内部が、それぞれチタンナイト
ライド膜１４ａ１，１４ａ２，１４ｂによって充填され
て、プラグが形成される。
【００３８】図８を参照して、次に、ＣＶＤ法によっ
て、シリコン窒化膜１５及びシリコン酸化膜１６をこの
順に全面に形成する。次に、写真製版法及び異方性ドラ
イエッチング法によって、シリコン窒化膜１５及びシリ
コン酸化膜１６を部分的に除去することにより、凹部１
７を形成する。凹部１７の形成によって、チタンナイト
ライド膜１４ａ１の上面が露出する。
【００３９】図９を参照して、次に、凹部１７内にＤＲ
ＡＭのキャパシタ２１を形成する。具体的には以下の通
りである。まず、凹部１７の側面及び底面上に、キャパ
シタ２１の下部電極１８を形成する。下部電極１８は、
まず、スパッタリング法によってＴｉ膜を全面に形成
し、次に、ＣＶＤ法によってＲｕ膜を全面に形成し、次
に、写真製版法及び異方性ドライエッチング法によっ
て、シリコン酸化膜１６上に形成されている部分のＴｉ
膜及びＲｕ膜を除去することにより形成される。
【００４０】下部電極１８を形成した後、キャパシタ２
１の誘電体膜１９及び上部電極２０を形成する。具体的
には、ＣＶＤ法によってＴａ膜を全面に形成した後、Ｒ
ＴＡによってＴａ膜を酸化させることにより、Ｔａ2Ｏ5
膜を形成する。次に、ＣＶＤ法によってＲｕ膜を全面に
形成する。次に、写真製版法及び異方性ドライエッチン
グ法によってＴａ2Ｏ5膜及びＲｕ膜をパターニングする
ことにより、誘電体膜１９及び上部電極２０を形成す
る。
【００４１】図１０を参照して、次に、ＣＶＤ法によっ
て、シリコン酸化膜２２を全面に形成する。次に、写真
製版法及び異方性ドライエッチング法によって、シリコ
ン酸化膜２２，１６及びシリコン窒化膜１５を部分的に
除去することにより、コンタクトホール２３ａ，２３ｂ
を形成する。コンタクトホール２３ａの形成によってチ
タンナイトライド膜１４ａ２の上面が露出し、また、コ
ンタクトホール２３ｂの形成によってチタンナイトライ
ド膜１４ｂの上面が露出する。
【００４２】図１１を参照して、次に、コンタクトホー
ル２３ａ，２３ｂ内を、それぞれタングステンプラグ２
４ａ，２４ｂによって埋め込む。次に、タングステンプ
ラグ２４ａに接触するアルミニウム配線２５ａと、タン
グステンプラグ２４ｂに接触するアルミニウム配線２５
ｂとを、シリコン酸化膜２２上に形成する。以上の工程
により、図１１に示すように、ＤＲＡＭ形成領域にＤＲ
ＡＭデバイスが形成され、ロジック形成領域にロジック
デバイスが形成される。
【００４３】このように本発明の実施の形態に係る半導
体装置及びその製造方法によれば、図５に示した工程で
ＴＥＯＳ酸化膜５ｂを除去してドープトポリシリコン膜
４ｂの上面を露出した後に、図６に示した工程でシリコ
ンのシリサイド化を行う。従って、ＤＲＡＭ形成領域の
コバルトシリサイド層５０ａ１，５０ａ２及びロジック
形成領域のコバルトシリサイド層５０ｂ１を形成する工
程において、ドープトポリシリコン膜４ｂの上面上にコ
バルトシリサイド層５０ｂ２を併せて形成することがで
きる。その結果、ロジックデバイスにおけるゲート電極
の低抵抗化を図ることができる。
【００４４】また、ＤＲＡＭ形成領域において、コバル
トシリサイド層５０ａ１，５０ａ２が不純物拡散領域７
ａ１，７ａ２上にそれぞれ形成され、チタンナイトライ
ド膜１４ａ１，１４ａ２は、ｎ-形の不純物拡散領域７
ａ１，７ａ２ではなく、コバルトシリサイド層５０ａ
１，５０ａ２にそれぞれコンタクトされる。従って、図
２１に示した従来の半導体装置と比較すると、チタンナ
イトライド膜１４ａ１，１４ａ２のコンタクト抵抗を低
減することができる。
【００４５】
【発明の効果】この発明のうち請求項１に係るものによ
れば、工程（ｄ）で第２のゲート電極の主面を露出した
後に、工程（ｅ）で、第２のゲート電極の主面上に第１
の金属−半導体化合物層が形成される。従って、ロジッ
クデバイスにおいて、第２のゲート電極の低抵抗化を図
ることができる。
【００４６】また、この発明のうち請求項２に係るもの
によれば、第２の金属−半導体化合物層を形成すること
により、ロジックデバイスにおいて、ソース・ドレイン
領域の低抵抗化を図ることができる。
【００４７】また、この発明のうち請求項３に係るもの
によれば、工程（ｅ）と工程（ｋ）とが別工程で実行さ
れる場合と比較すると、製造工程数の削減を図ることが
できる。
【００４８】また、この発明のうち請求項４に係るもの
によれば、第３の金属−半導体化合物層を形成すること
により、メモリデバイスにおいて、プラグのコンタクト
抵抗を低減することができる。
【００４９】また、この発明のうち請求項５に係るもの
によれば、工程（ｌ）、工程（ｅ）、及び工程（ｋ）が
別工程で実行される場合と比較すると、製造工程数の削
減を図ることができる。
【００５０】また、この発明のうち請求項６に係るもの
によれば、第２の金属−半導体化合物層を形成すること
により、メモリデバイスにおいて、プラグのコンタクト
抵抗を低減することができる。
【００５１】また、この発明のうち請求項７に係るもの
によれば、工程（ｅ）と工程（ｊ）とが別工程で実行さ
れる場合と比較すると、製造工程数の削減を図ることが
できる。
【００５２】また、この発明のうち請求項８に係るもの
によれば、第２のゲート電極上に形成された第１の金属
−半導体化合物層を備えるため、ロジックデバイスにお
いて、第２のゲート電極の低抵抗化を図ることができ
る。
【００５３】しかも、第２のサイドウォールを有する第
２のゲート構造は、第１の絶縁膜に相当する絶縁膜を第
２のゲート電極上に形成することによって得られる構造
の側面に第２のサイドウォールを形成した後、該絶縁膜
を除去することによって形成することができる。従っ
て、該絶縁膜を除去した後にロジックデバイスのソース
・ドレイン領域上に金属−半導体化合物層を形成する工
程を実行することにより、第１の金属−半導体化合物層
を併せて形成することができる。
【００５４】また、この発明のうち請求項９に係るもの
によれば、第２の金属−半導体化合物層を備えるため、
ロジックデバイスにおいて、ソース・ドレイン領域の低
抵抗化を図ることができる。
【００５５】また、この発明のうち請求項１０に係るも
のによれば、第３の金属−半導体化合物層を備えるた
め、メモリデバイスにおいて、プラグのコンタクト抵抗
を低減することができる。
【００５６】また、この発明のうち請求項１１に係るも
のによれば、第２の金属−半導体化合物層を備えるた
め、メモリデバイスにおいて、プラグのコンタクト抵抗
を低減することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
【図２】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
【図３】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
【図４】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
【図５】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
【図６】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
【図７】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
【図８】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
【図９】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
【図１０】 本発明の実施の形態に係る半導体装置の製
造方法を工程順に示す断面図である。
【図１１】 本発明の実施の形態に係る半導体装置の製
造方法を工程順に示す断面図である。
【図１２】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図１３】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図１４】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図１５】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図１６】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図１７】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図１８】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図１９】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図２０】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図２１】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【符号の説明】
１ シリコン基板、３ａ，３ｂ，１２ シリコン酸化
膜、４ａ，４ｂ ドープトポリシリコン膜、５ａ，５ｂ
ＴＥＯＳ酸化膜、６ａ，６ｂ ゲート構造、７ａ１，
７ａ２，７ｂ 不純物拡散領域、８ａ，８ｂ サイドウ
ォール、９ ソース・ドレイン領域、５０ａ１，５０ａ
２，５０ｂ１，５０ｂ２ コバルトシリサイド層、１３
ａ１，１３ａ２，１３ｂ コンタクトホール、１４ａ
１，１４ａ２，１４ｂ チタンナイトライド膜、２１
キャパシタ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AB01 AC01 BA01 BB05 BB08 BC06 BF06 BF16 BG01 BG13 DA27 5F083 AD24 JA06 JA35 JA36 JA38 JA39 JA40 MA06 MA17 MA19 NA01 NA08 PR39 PR43 PR44 PR54 PR55 ZA12

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）メモリデバイスが形成される第１
    領域と、ロジックデバイスが形成される第２領域とを有
    する半導体基板を準備する工程と、 （ｂ）第１のゲート絶縁膜、第１のゲート電極、及び第
    １の絶縁膜がこの順に積層された第１のゲート構造を、
    前記第１領域における前記半導体基板の主面上に形成す
    るとともに、第２のゲート絶縁膜、第２のゲート電極、
    及び第２の絶縁膜がこの順に積層された第２のゲート構
    造を、前記第２領域における前記半導体基板の前記主面
    上に形成する工程と、 （ｃ）前記第１のゲート構造の側面に、第１のサイドウ
    ォールを形成する工程と、 （ｄ）前記第２の絶縁膜を除去することにより、前記第
    ２のゲート電極の主面を露出する工程と、 （ｅ）前記第２のゲート電極の前記主面上に、第１の金
    属−半導体化合物層を形成する工程と （ｆ）前記第１のゲート構造及び前記第１のサイドウォ
    ールを覆って、層間絶縁膜を形成する工程と、 （ｇ）前記第１領域における前記半導体基板の前記主面
    に到達するコンタクトホールを、前記第１の絶縁膜及び
    前記第１のサイドウォールを用いて自己整合的に、前記
    層間絶縁膜内に形成する工程と、 （ｈ）導電性のプラグよって、前記コンタクトホール内
    を充填する工程と、 （ｉ）前記プラグに接触するキャパシタを形成する工程
    とを備える、半導体装置の製造方法。
  2. 【請求項２】 （ｊ）前記工程（ｃ）とともに実行さ
    れ、前記第２のゲート構造の側面に、第２のサイドウォ
    ールを形成する工程と、 （ｋ）前記第２領域において、前記第２のサイドウォー
    ル及び前記第２のゲート構造から露出している部分の前
    記半導体基板の前記主面上に、第２の金属−半導体化合
    物層を形成する工程とをさらに備える、請求項１に記載
    の半導体装置の製造方法。
  3. 【請求項３】 前記工程（ｅ）と前記工程（ｋ）とは、
    同一の工程によって実行される、請求項２に記載の半導
    体装置の製造方法。
  4. 【請求項４】 （ｌ）前記工程（ｆ）よりも前に実行さ
    れ、前記第１領域において、前記第１のサイドウォール
    及び前記第１のゲート構造から露出している部分の前記
    半導体基板の前記主面上に、第３の金属−半導体化合物
    層を形成する工程をさらに備える、請求項２又は３に記
    載の半導体装置の製造方法。
  5. 【請求項５】 前記工程（ｌ）、前記工程（ｅ）、及び
    前記工程（ｋ）は、同一の工程によって実行される、請
    求項４に記載の半導体装置の製造方法。
  6. 【請求項６】 （ｊ）前記工程（ｆ）よりも前に実行さ
    れ、前記第１領域において、前記第１のサイドウォール
    及び前記第１のゲート構造から露出している部分の前記
    半導体基板の前記主面上に、第２の金属−半導体化合物
    層を形成する工程をさらに備える、請求項１に記載の半
    導体装置の製造方法。
  7. 【請求項７】 前記工程（ｅ）と前記工程（ｊ）とは、
    同一の工程によって実行される、請求項６に記載の半導
    体装置の製造方法。
  8. 【請求項８】 半導体基板と、 前記半導体基板の第１領域における主面上に形成され、
    第１のゲート絶縁膜、第１のゲート電極、及び第１の絶
    縁膜がこの順に積層された第１のゲート構造と、 前記半導体基板の第２領域における前記主面上に形成さ
    れ、第２のゲート絶縁膜及び第２のゲート電極がこの順
    に積層された第２のゲート構造と、 前記第１のゲート構造の側面に形成された第１のサイド
    ウォールと、 前記第２のゲート構造の側面に形成され、前記第２のゲ
    ート構造よりも高く延びる第２のサイドウォールと、 前記第１のゲート構造及び前記第１のサイドウォールを
    覆って形成された層間絶縁膜と、 前記層間絶縁膜内に形成され、前記第１のサイドウォー
    ルに接触し、前記第１領域における前記半導体基板の前
    記主面に到達するコンタクトホールと、 前記コンタクトホール内を充填して形成された導電性の
    プラグと、 前記プラグに接触して形成されたキャパシタと、 前記第２のゲート電極上に形成された第１の金属−半導
    体化合物層とを備える半導体装置。
  9. 【請求項９】 前記第２領域において、前記第２のサイ
    ドウォール及び前記第２のゲート構造から露出している
    部分の前記半導体基板の前記主面上に形成された第２の
    金属−半導体化合物層をさらに備える、請求項８に記載
    の半導体装置。
  10. 【請求項１０】 前記第１領域において、前記第１のサ
    イドウォール及び前記第１のゲート構造から露出してい
    る部分の前記半導体基板の前記主面上に形成された第３
    の金属−半導体化合物層をさらに備える、請求項９に記
    載の半導体装置。
  11. 【請求項１１】 前記第１領域において、前記第１のサ
    イドウォール及び前記第１のゲート構造から露出してい
    る部分の前記半導体基板の前記主面上に形成された第２
    の金属−半導体化合物層をさらに備える、請求項８に記
    載の半導体装置。
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