KR100531418B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
셀영역과 페리퍼럴영역과 코아영역의 게이트전극의 저항을 줄이고, 셀영역에서 졍션 누설전류를 줄이고 셀프얼라인 콘택공정을 할 수 있으며, 또한 코아영역과 페리퍼럴영역에서 소자의 재현성을 높이기에 알맞은 반도체소자의 제조방법을 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 반도체소자의 제조방법은 셀영역과 페리퍼럴/코아영역으로 정의된 반도체기판에 있어서, 상기 반도체기판 전영역에 게이트절연막과 반도체층을 차례로 증착하는 공정, 상기 반도체층에 제 1 실리사이드막을 형성하는 공정, 상기 셀영역과 페리퍼럴/코아영역의 상기 각 제 1 실리사이드막의 일영역상에 게이트캡절연막을 형성하는 공정, 상기 게이트캡절연막을 마스크로 상기 각 제 1 실리사이드막과 상기 폴리실리콘층과 게이트절연막을 패터닝해서 게이트실리사이드막과 게이트전극을 형성하는 공정, 상기 게이트전극 양측의 상기 반도체기판에 불순물영역을 형성하는 공정, 상기 게이트캡절연막과 게이트실리사이드막과 게이트전극과 게이트절연막의 양측면에 측벽스페이서를 형성하는 공정, 상기 셀영역에 층간절연막을 형성하는 공정, 상기 페리퍼럴/코아영역의 상기 불순물영역의 표면에 제 2 실리사이드막을 증착하는 공정을 통하여 제조됨을 특징으로 한다.
Description
본 발명은 반도체소자에 대한 것으로, 특히 셀영역 및 코아영역과 페리영역의 게이트전극의 저항을 줄이고, 공정 재현성을 높일 수 있는 반도체소자의 제조방법에 관한 것이다.
첨부 도면을 참조하여 종래 반도체소자의 제조방법에 대하여 설명하면 다음과 같다.
도 1은 종래 반도체소자의 구조단면도이다.
종래 반도체소자는 도 1에 도시한 바와 같이 셀(Cell)영역 및 코아(Core)영역,페리퍼럴(Peripheral)영역에 각각 형성되었다.
이때 셀영역은 도 1에 도시한 바와 같이 반도체기판(1)상에 게이트산화막(2)과 게이트전극(3)이 적층되어 있고, 상기 게이트전극(3)상에 게이트캡절연막(4)이 적층되어 있다. 여기서 게이트캡절연막(4)은 질화막이나 고온저압 증착법으로 형성된 고온저압 절연막(High Temperature Low Pressure Dieletric:HLD)으로 구성되었다. 그리고 상기 게이트산화막(2), 게이트전극(3), 게이트캡절연막(4)의 양측면에 측벽스페이서(6)가 형성되어있다. 그리고 상기 측벽스페이서(6)의 하부 반도체기판(1)의 표면에 저농도 소오스/드레인영역(5)이 형성되어 있으며, 상기 게이트전극(3) 하부를 제외한 상기 측벽스페이서(6)의 양측 반도체기판(1)에 상기 저농도 불순물영역(5)보다 깊게 고농도 소오스/드레인영역(8)이 형성되어있다.
그리고 페리퍼럴(Peripheral)영역과 코아(Core)영역의 반도체소자는 도 1에 도시한 바와 같이 상기 고농도 소오스/드레인영역(8)의 표면내에 코발트(Co)나 티타늄(Ti)을 포함하여 형성된 실리사이드층(7)이 있는 것을 제외하고는 셀영역과 동일하게 구성되었다.
상기와 같은 종래 반도체소자는 다음과 같은 문제가 있다.
칩 사이즈가 감소됨에 따라서 셀영역과 코아,페리영역의 게이트전극 및 소오스/드레인영역에서의 저항이 커지게 되는 문제가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 셀영역과 페리퍼럴영역과 코아영역의 게이트전극의 저항을 줄이고, 셀영역에서 졍션 누설전류를 줄이고 셀프얼라인 콘택공정을 할 수 있으며, 또한 코아영역과 페리퍼럴영역에서 소자의 재현성을 높이기에 알맞은 반도체소자의 제조방법을 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 제조방법은 셀영역과 페리퍼럴/코아영역으로 정의된 반도체기판에 있어서, 상기 반도체기판 전영역에 게이트절연막과 반도체층을 차례로 증착하는 공정, 상기 반도체층에 제 1 실리사이드막을 형성하는 공정, 상기 셀영역과 페리퍼럴/코아영역의 상기 각 제 1 실리사이드막의 일영역상에 게이트캡절연막을 형성하는 공정, 상기 게이트캡절연막을 마스크로 상기 각 제 1 실리사이드막과 상기 폴리실리콘층과 게이트절연막을 패터닝해서 게이트실리사이드막과 게이트전극을 형성하는 공정, 상기 게이트전극 양측의 상기 반도체기판에 불순물영역을 형성하는 공정, 상기 게이트캡절연막과 게이트실리사이드막과 게이트전극과 게이트절연막의 양측면에 측벽스페이서를 형성하는 공정, 상기 셀영역에 층간절연막을 형성하는 공정, 상기 페리퍼럴/코아영역의 상기 불순물영역의 표면에 제 2 실리사이드막을 증착하는 공정을 통하여 제조됨을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체소자의 제조방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명 반도체소자의 제조방법을 나타낸 공정단면도이다.
본 발명 반도체소자의 제조방법은 셀영역과 코아(Core),페리퍼럴(Peripheral)영역(이하 페리(Peri)영역이라함)에 동시에 진행하는 것으로, 특별히 지칭할 경우를 제외하고 셀, 코아, 페리영역에 동시에 진행되는 것이다.
먼저 도 2a에 도시한 바와 같이 P형이나 N형의 반도체기판(21)에 실리콘산화막(22)과 폴리실리콘층(23)을 차례로 증착시킨다. 그리고 코발트(Co)나 티타늄(Ti) 물질을 증착한 후 열공정하여 폴리실리콘층(23)상에 금속실리사이드막(24)을 형성한다. 이후에 금속실리사이드막(24)상에 게이트캡절연물질층(25)을 증착한다. 이때 게이트캡절연물질층(25)으로 질화막 또는 고온저압절연막(High temperature Low pressure Dielectric:HLD)을 사용할 수 있다.
그리고 도 2b에 도시한 바와 같이 사진식각 공정으로 게이트전극 패턴 마스크를 이용해서 게이트캡절연물질층(25)을 패터닝한다.
그리고 도 2c에 도시한 바와 같이 게이트캡절연물질층(25)을 마스크로 이용한 플라즈마 식각공정으로 금속실리사이드막(24)과 폴리실리콘층(23)과 실리콘산화막(22)을 차례로 이방성 식각해서 게이트금속실리사이드막(24a)과 게이트전극(23a)과 게이트산화막(22a)을 형성한다. 이때 플라즈마 식각공정은 마이크로웨이브(Microwave) 플라즈마 장치나, 씨씨피(CCP) 플라즈마 장치나, 아이씨피(Inductively Coupled Plasma:ICP) 플라즈마 장치나, 이씨알(ECR:Electron Cyclotron Resonance) 플라즈마 장치나, 헬리콘(Helicon) 플라즈마 장치나, 반응성 이온(Reactive ion) 식각장치에서 진행할 수 있다.
이후에 게이트전극(23a) 양측의 반도체기판(21)의 표면내에 저농도 N형이나 P형 불순물이온을 주입해서 저농도 소오스/드레인영역(26)을 형성한다.
다음에 도 2d에 도시한 바와 같이 전면에 질화막이나 HLD를 증착하고 에치백하여 게이트캡절연물질층(25)과 게이트금속실리사이드막(24a)과 게이트전극(23a)과 게이트산화막(22a)의 양측면에 측벽스페이서(27)를 형성한다. 이후에 게이트캡절연물질층(25)과 측벽스페이서(27)를 마스크로 반도체기판(21)에 고농도 N형이나 고농도 P형 이온을 주입하여서 저농도 소오스/드레인영역(26)보다 깊게 고농도 소오스/드레인영역(28)을 형성한다.
다음에 셀영역에만 층간절연막(29)을 형성한다. 이때 층간절연막(29)으로 BPSG(Boro-Phospho-Silicate Glass)막이나 HLD막이나 SOG(Silicon On Glass)등을 사용할 수 있다.
전면에 코발트나 티타늄막을 증착한 후 열공정을 하여 페리,코아영역의 고농도 소오스/드레인영역(28)의 표면내에 실리사이드막(30)을 형성한다. 이후에 실리사이드화 되지 않은 코발트나 티타늄막을 제거한다.
상기와 같은 본 발명 반도체소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 셀영역을 제외한 코아영역과 페리영역의 소오스/드레인영역의 표면을 실리사이드화 하므로써 코아영역과 페리영역의 시트 레지스턴스(Sheet Resistance)와 콘택저항을 줄여서 소자의 재현성을 높일 수 있다.
둘째, 셀영역의 소오스/드레인영역은 실리사이드화하지 않으므로 금속물질로부터 오염되는 것을 방지할 수 있고, 리프래쉬에 영향을 미치지 않도록 할 수 있다.
셋째, 셀영역과 코아영역과 페리영역의 게이트전극를 실리사이드화 하므로써 각 게이트전극의 시트 레지스턴스를 줄일 수 있다.
넷째, 셀영역에서 게이트금속실리사이드막상에 게이트캡절연막을 형성하므로써 셀프얼라인된 콘택(Self-Aliged Contact) 공정이 쓰일 수 있다.
도 1은 종래 반도체소자의 구조단면도
도 2a 내지 도 2d는 본 발명 반도체소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21: 반도체기판 22: 실리콘산화막
22a: 게이트산화막 23: 폴리실리콘층
23a: 게이트전극 24: 금속실리사이드막
24a: 게이트금속실리사이드막 25: 게이트캡절연물질층
26: 저농도 소오스/드레인영역 27: 측벽스페이서
28:고농도 소오스/드레인영역 29: 층간절연막
30: 실리사이드막
Claims (3)
- 셀영역과 페리퍼럴/코아영역으로 정의된 반도체기판에 있어서,상기 반도체기판 전영역에 게이트절연막과 반도체층을 차례로 증착하는 공정,상기 반도체층에 제 1 실리사이드막을 형성하는 공정,상기 셀영역과 페리퍼럴/코아영역의 상기 각 제 1 실리사이드막의 일영역상에 게이트캡절연막을 형성하는 공정,상기 게이트캡절연막을 마스크로 상기 각 제 1 실리사이드막과 상기 폴리실리콘층과 게이트절연막을 패터닝해서 게이트실리사이드막과 게이트전극을 형성하는 공정,상기 게이트전극 양측의 상기 반도체기판에 불순물영역을 형성하는 공정,상기 게이트캡절연막과 게이트실리사이드막과 게이트전극과 게이트절연막의 양측면에 측벽스페이서를 형성하는 공정,상기 셀영역에 층간절연막을 형성하는 공정,상기 페리퍼럴/코아영역의 상기 불순물영역의 표면에 제 2 실리사이드막을 증착하는 공정을 통하여 제조됨을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1, 제 2 실리사이드막은 코발트나 티타늄을 증착한 후 열처리하여 형성함을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 절연막은 실리콘질화막이나 고온저압절연막으로 형성함을 특징으로 하는 반도체소자의 제조방법.
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