TW495964B - Semiconductor integrated circuit device and its manufacturing method - Google Patents

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Masayuki Suzuki
Kentaro Yamada
Masashi Sahara
Takashi Nakajima
Naoki Kanda
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Hitachi Ltd
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495964 A7 B7 五、發明說明（1 ) 【發明之背景】 (請先閱讀背面之注意事項再填寫本頁) 本發明是關於半導體積體電路裝置及其製造方法’特 別是有關適用於具有D R A M ( D y n a m 1 c R a n d 〇 m A c c e s s Memory )的半導體積體電路裝置之有效技術。 D R A Μ的記憶格是在半導體基板的主面上配置於配 成矩陣狀的複數條字元線與複數條位元線的交點，由1個 記憶格選擇用Μ I S F Ε Τ與直列連接彼之1個資訊儲存 用電容元件（電容）所構成。又，記憶格選擇用 Μ I S F Ε Τ主要是由閘極氧化膜，及與字元線一體構成 的閘極電極，及構成源極與汲極的一對半導體領域所構成 。又，位元線是被配置於記憶格選擇用Μ I S F Ε Τ的上 部，且電氣性連接於源極，汲極的一方。又，資訊儲存用 電容元件同樣是配置於記憶格選擇用Μ I S F Ε Τ的上部 ，且電氣性連接於源極，汲極的另一方。 經濟部智慧財產局員工消費合作社印製 如上述’近年來D R A Μ爲了彌補記憶格的微細化所 造成之資訊儲存用電容元件的儲存電荷量減少，而採用所 謂的層零容:携造，亦即將資訊儲存用電容元件配置於記 憶格選擇用Μ I S F Ε Τ的上方。此疊層電容構造大致可 分爲：將資訊儲存用電容元件配置於位元線的下方之 C U Β構造（Capacitor Under Bitline )，以及將資訊儲存 用電容元件配置於位元線的上方之C 0 B構造（Capacitor Over B i 11 i n e )。 在上述兩種的疊層電容構造中，將資訊儲存用電容元 件配置於位元線的上方之C〇B構造要比將資訊儲存用電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -4- 495964 A7
(請先閱讀背面之注意事項再填寫本頁) 容元件配置於位元線的下方之c U B構造來得合適於記憶 格的微化。這是因爲若使被微細化之資訊儲存用電容元 件的儲存電荷量增加，則必須使其構造立體化而來增加其 表面積’所以就C U B構造（在資訊儲存用電容兀件的 部配置位兀線）而言，連接位元線與記憶格選擇用 Μ I S F E T的接觸孔之長徑比（aspect jretio )會極端地 變大，而造成難以開孔所.致。 又，對於64Mb i t或256Mb 1 t之最近的大 容量DRAM而言，光是靠資訊儲存用電容元件的立體化 而來增加表面積的做法，將漸難以確保儲存電荷量，因此 最近除了電容元件的立體化以外，還一倂考量到電容絕緣 膜的材質，亦即以T a 2〇5 (氧化鉬），（B a ，S j ) T 1〇3 (以下簡稱爲B S T ) ，S r T i3 (以下簡稱 爲S T 0 )等之高介電質材料來構成電容絕緣膜。 在日本特開平1 1 一 1 8 6 5 1 8號公報（對應美國 專利 US Serial No.9/209,0 1 3 ( field '98，12，11 ))及曰本 特開平1 1 — 2 3 8 8 6 2號公報（對應美國專利US Serial No.9/2 1 5,270 ( field '98，12，18 ))中揭示有關具有 經濟部智慧財產局員工消費合作社印製 ς〇B構造的記憶格之D R A Μ。記載於這些公報中的 D R A Μ是以釋一過程來同時形成位元線及周邊電路的第 1層配線，而來謀求製程的簡略化。在此，位線及第1 層配線是由：在T 1 N (氮化鈦）膜的上部層疊W (鎢） 膜後的兩層導電膜等所搆成。 在最初的公報中，構成位元線及周邊電路的第1層配 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 在日本特開平 4 495964 A7 ____B7_ 五、發明說明（3 ) 線的一部份之T i N膜是作爲蝕刻阻擋番甩，亦即在使兩 層的導電膜形成圖案而來形成位元線及第1層配線時’可 防止連接第1層配線與周邊電路的Μ I S F E T之接觸孔 內的W柱塞被切削。又，在第2個公報中，周邊電路的第 1層配線是在未經柱塞的狀況下與Μ I S F Ε Τ的源極， 汲極連接。因此，W膜下層的Τ 1 Ν膜可作爲位障（ barnei:)金屬層用，亦即可防止W.膜與矽基板反應，而使 得在兩者的界面間形成不期待的矽化物層。 〇號公報中揭示有關 :在形成於絕緣膜的配線溝內部埋入兩層的導電膜（該兩 層的導電膜是在W N (氮化鎢）膜的上部層疊W膜而成） ，亦即藉由所謂的金屬鑲崁法（Damascene )來同時形成位 元線及周邊電路的第1層配線之D R A Μ。此情況，W膜 uJ Ai 下層的膜可作爲位麗金屬層闬，亦即可防止埋入配 線溝的W膜與絕緣膜的接合層及W膜與矽層的界面形成不 期望的矽化物層。 【發明之慨要】 本發明者所開發中的D R A Μ爲了確保資訊儲存用電 容兀件的儲存電荷量，而採用在位元線的上方配g資訊儲 存用電.容元件之C Ο B構造，藉此來推展電容元件的立體‘ 化的同時，以a 2〇5 (氧化鉬）等之高介電質材料來構 惑電容絕緣膜。並且，該D R A Μ是以W等之高熔點金屬 爲主體的低阻抗導電材料來構成位元線（作爲位元線的信 裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -6- 495964 A7
經濟部智慧財產局員工消費合作社印製 五、發明說明（4 ) 號延遲對策）’及以同一過程來形成位元線與周邊電路的 第1層配線（作爲減少配線的形成過程之對策）。 由於該D R A Μ在位元線與鄰接的位元線間的空間領 域中配置有用以電氣性連接資訊儲存甩電容元件與記憶格 選擇用MI SFETQ之貫通孔，因此爲了確保與埋入該 Μ通孔的柱塞之短界限，而須要求使泣元線的Ε靡微紐化 至0 . 1 μ m以下。 但，經由本發明者的檢討結果發現在使堆積於氧化矽 等絕緣膜上的W、膜形成圖案，而來形成線寬〇 . 下的位元線時，會因爲執行:高..溫..熱處理（供以使構成資訊 儲存用電容元件的電容絕緣膜之T a 2〇5等高介電質材料 結晶化），而導致在構成位元線的W的結晶粒界產生間隙 ，進而引_發斷線。 因應於此，本發明的目的是在於提供一種在記憶格尺 寸被微細化的D RAM中可以有效地防止位元線發生斷線 之技術。 本發明之上述及其他目的與新穎的特徵，由本案說明 書的記述內容與圖面可明確得知。 本案之具代表性發明的槪要，簡單說明如下。 本發明之半導體積體電路裝置具備複數個記憶格，該 記憶格具有： 形成於半導體基板的主面，且具有與字元線一體構成 的閘極電極之記憶格選擇用Μ I S F E T ;及 形成於覆蓋上述記憶格選擇用Μ I S F Ε Τ的第1絕 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 且電氣 汲極的 Μ 495964 A7 ______ 五、發明說明（5 ) 緣膜的上部，且電氣性連接於上述記憶格選擇用 Μ I S F E T的源極，汲極的一方之位元線；及 形成於覆蓋上述位元線的第2絕緣膜的上部 性連接於上述記憶格選擇用Μ I S F Ε Τ的源極 另一方之資訊儲存用電容元件； 並且，在構成上述位元線的導電膜中施加壓縮應力。 本發明之半導體積體電路裝置具備複數個記憶格，該 記憶格具有： 形成於半導體基板的主面，且具有與字元線一體構成 的閘極電極之記憶格選擇用Μ I S F Ε Τ ;及 形成於覆蓋上述記憶格選擇用Μ I S F Ε Τ的第1絕 緣膜的上部，且電氣性連接於上述記憶格選擇用 S F Ε Τ的源極，汲極的一方之位元線；及 形成於覆蓋上述位元線的第2絕緣膜的上部，且電氣 性連接於上述記憶格選擇用Μ I S F Ε Τ的源極，汲極的 另一方之資訊儲存用電容元件； 並且，上述位元線是藉由： 由鎢化合物所形成的第1導電膜；及 層疊於其上部之由鎢所形成的第2導電膜；等所構成 而且，其線寬爲〇 . 1 V m以下。 · 本發明之半導體ίκ體電路裝置的製造方法是含以下·白勺 在半導體基板的主面上’形成具有與字元線一 -----------裝--------tr.--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ~ 8 - 經濟部智慧財產局員工消費合作社印製 495964 A7 B7____ 五、發明說明（6 ) 體構成的閘極電極的記憶格選擇用Μ I S F E T之過程； 及 (b )在上述記憶格選擇用Μ I S F Ε Τ的上部形成 第1絕緣膜之後’在上述第1絕緣膜的上部形成第1導電 膜’接著在上述第1導電膜的上部形成第2導電膜之過程 ;及 (c )在上述第2導電膜的上部形成耐蝕刻光罩之後 ，使上述耐蝕刻光罩細線化之過程；及 (d )利用上述被細線化的耐蝕刻光罩作爲光罩，而 來蝕刻上述第2導電膜及上述第1導電膜，藉此來形成由 上述第1及第2導電膜所構成的位元線之過程。 【發明之實施形態】 以下，根據圖面來詳細說明本發明之實施形態。原則 上在供以說朋實施.形態的圖中對同一搆件賦予同一符號， 且省略其重複說明。並且，除了必要時，原則上不重複說 明同一或同樣的部份的說明。 第1圖是表示形成有本發明之D RAM的半導體晶片 1 A的全體平面圖。在長方形的半導體晶片1 A的主面上 形成具有例如256Mbit的記憶容量的D R A Μ。該D R A Μ 主要是藉由：由複數個的記憶體陣列（M A R Υ )所形成 之記憶部，及配置於這些記憶體陣列的周圍之周邊電路 p C ;等所構成。並且，在半導體晶片1 Α的中央部配置 有1列連接打線或凸塊電極等的複數個接合墊B p。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐') -----------裝--------訂*--------- (請先閱讀背面之注意事項再填寫本頁) -9- 495964 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（7 ) 第2圖是表示上述D R A Μ的記憶部的一部份之半導 體基板的平面圖。第3圖是表示上述D R A Μ的半導體基 板的要部剖面圖。第3圖之左側領域爲沿著第2圖的Α〜 A線的剖面圖，中央領域爲沿著第2圖的B - B線的剖面 圖，右側領域爲周邊電路部的一部份剖面圖。 例如，在由P型單結晶矽所構成的半導體基板（以下 簡稱爲基板）1的主面上形成有：元件分離溝2 ，P型阱 3 ，及η型阱4。並且，在記憶部的P型阱中形成有：η 通道型的記憶格選擇用Μ I S F E T ( Metal Insulator Semiconductor Field Effect Transistor ) Q t ’ 及由形成 於其上部的資訊儲存用電容元件C所構成的複數個記憶格 〇 又，如第2圖所示，在記憶部的基板1 ( P型阱3 ) 中形成有··元件分離溝2及依據該元件分離溝2來規定周 圍的複數個能動領域L。這些能動領域L是以細長島狀的 圖案所構成，且分別在能動領域L中形成有共有源極，汲 極的一方之兩個的記憶格選擇用Μ I S F E T Q t 。又， 圍繞能動領域L的元件分離溝2是以能夠在蝕刻基板1而 形成的淺溝中埋入氧化矽膜5之方式而形成。又，氧化矽 膜5的表面會被施以平坦化，而使能夠與能動領域L的表 面幾乎同高。
又，記憶格選擇用Μ I S F E T Q t主要是由：閘極 絕緣膜6 ，及在能動領域L以外的領域中構成字元線W L 的閘極電極7 A，以及一對的η型半導體領域（源極，汲 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------衣--------訂---------線 (請先閱讀背面之注音〗事項再填寫本頁) -10- 經濟部智慧財產局員工消費合作社印製 495964 A7 B7 五、發明說明（8 ) 極）9 ，9等所構成。又，閘極電極7 A (字元線W L ) 是由：在被摻雜P (磷）的n型多結晶砂膜的上部層疊^ (鎢）矽化物膜，亦即所謂多矽化物構造的導電膜所構成 。又，閘極電極7 A (字元線W L )的寬度（=閘極長） 及彼此鄰接的閘極電極7 A (字元線W L )的間隔是與光 學微影成像的解像界限所定的最小加工尺寸同程度（例如 ，〇.13〜〇.14"m)。 DRAM的周邊電路是由：複數個η通道型 MI SFETQn與複數個Ρ通道型MI SFETQp， 亦即所謂C Μ〇S電路所構成。η通道型 Μ I S F E T Q η是形成於Ρ型阱3 ，主要是由：閘極絕 緣膜6 ，閘極電極7 Β，及一對的η 1型半導體領域（源極 ，汲極）1 2，1 2所構成。又，P通道型 Μ I S F E T Q ρ是形成於η型阱4，主要是由：閘極絕 緣膜6，閘極電極7 C，及一對的ρ +型半導體領域（源極 ’汲極）1 3 ，1 3所構成。又，閘極電極7 Β，7 C是 由：與上述記憶格選擇用Μ I S F E T Q t的閘極電極 7 A (字元線W L )同樣的多矽化物膜所構成。又，n通 道型MISFETQn及ρ通道型MISFETQp是在 比記憶格選擇用Μ I S F E T Q t還要寬鬆的設計標準下 形成，閘極電極7 B，7 C的寬度（閘極長）或 Μ I S F E T彼此的間隔要比記憶隔的情況來得寬。 此外，在記憶格選擇用Μ I S F E T Q t的閘極電極 7 A (字兀線W L )上形成有氮化砂膜8 ，在此氮化砂膜 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------#裝-------A---------辱 (請先閱讀背面之注意事項再填寫本頁) -11 - 495964 Α7 Β7 五、發明說明（9 ) 8的上部及側壁與閘極電極7 A (字元線w L )的側壁上 形成有氮化矽膜1 1。如後述，這些氮化砂膜8 ，1 1是 (請先閱讀背面之注意事項再填寫本頁) 在記憶格選擇用Μ I S F E T Q s的源極’汲極（η型半 導體領域9 )的上部，對閘極電極了 A (字元線W L )自 我整合形成接觸孔時作爲蝕刻阻擋件之用° 另外，在周邊電路部的Μ I S F E 丁 （ Q η ，Q p ) 的閘極電極7 Β，7 C上形成有氮化矽膜8，且分別在閘 極電極7 Β，7 C的側壁上形成有側壁間隔件1 1 s (藉 由氮化矽膜1 1的蝕刻而形成）。如後述，側壁間隔件 11s是用以使η通道型MISFETQn及ρ通道型 Μ I S F E T Q p的各源極，汲極形成L D D ( Lightly Doped Drain )構造 ° 再者，在記憶格選擇用Μ I S F E T Q t ，η通道型 MISFETQn及ρ通道型MISFETQp的上部形 成有層間絕緣膜1 5。該層間絕緣膜1 5是由：S〇G ( S ρ 1 η 0 n G丨a s s )膜（藉塗怖法而形成的氧化矽系絕緣膜） 及形成於上部的兩層氧化矽膜所構成，並施以平坦化，而 使其表面能夠在基板1的全域上幾乎形成同高。 經濟部智慧財產局員工消費合作社印製 又，在構成記憶格選擇用Μ I S F E T Q t的源極， 汲極之一對的η型半導體領域9 ’ 9的上部形成有接觸孔 1 6 ’ 1 7 (對層間絕緣膜1 5及其下層的氮化矽膜1 1 齡[刻而形成）。並且，在這些接觸孔1 6 ，1 7的內部埋 入柱塞1 8 ，該柱塞1 8是例如由摻雜Ρ (磷）的低阻抗 η型多結晶矽膜所構成。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -12- 495964 Α7 Β7 五、發明說明（10) (請先閱讀背面之注意事項再填寫本頁) 如第2圖所示，一對接觸孔1 6 ，1 7的一方（接觸 孔1 7 )的直徑是在閘極電極7 A (字元線W L )的延伸 方向及與垂直的方向（Y方向）上和能動領域L的X方向 的直徑幾乎相同。相對的，另一方的接觸孔1 6 (藉由兩 個記憶格選擇用Μ I S F E T Q t而共有的η型半導體領 域9上的接觸孔）的X方向的直徑要比能動領域L的X方 向的直徑來得大。亦即，接觸孔1 6是以X方向的直徑比 Υ方向的直徑還要大的長方形圖案所構成，其中一部份會 從能動領域L延伸至元件分離溝2的上部。以這樣的圖案 來構成接觸孔1 6 ，而經由接觸孔1 6來電氣性連接η型 半導體領域9與後述的位元線B L時，由於不會使位元線 B L的寬度一部份擴大而延伸至能動領域L的上部，或使 能動領域L的一部份延伸於位元線B L方向’因此可縮小 記億格的尺寸。 經濟部智慧財產局員工消費合作社印製 又，在層間絕緣膜1 5的上部形成有氧化矽膜1 9 ， 在上述一對的接觸孔1 6 ，1 7的一方（接觸孔1 6 )的 上部的氧化矽膜1 9中形成有貫通孔2 0。該貫通孔2 0 是配置於離開能動領域L之元件分離溝6的上方’其內部 埋入柱塞2 3 ，該柱塞2 3是由：在Τ 1 Ν (氮化欽）膜 的上部層疊W膜之兩層的導電膜所構成。並且’埋入貫通 孔2 0的柱塞2 3會經由埋入其下部的接觸孔1 6的柱塞 1 8來電氣性連接記憶格選擇用Μ I s κ E T Q t的源極 ，汲極的一方（藉由兩個記憶格選擇用MISFETQt 而共有的η型半導體領域9 )。 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） 經濟部智慧財產局員工消費合作社印製 495964 A7 _— ___B7____ 五、發明說明（i1 ) 又’在周邊電路部的氧化矽膜1 9及其下層的層間絕 緣膜1 5中形成有接觸孔2 1 ，2 2。其中，接觸孔2 1 是形成於構成η通道型Μ I S F E 丁 q n的源極，汲極的 一對η 1型半導體領域（源極，汲極）1 2，1 2的上部’ 接觸孔2 2是形成於構成ρ通道型Μ I S F E T Q ρ的源 極，汲極的一對ρ 1型半導體領域（源極，汲極）13’ 1 3的上部。並且，在這些接觸孔2 1 ，2 2的內部埋入 有柱塞2 3 ，該柱塞2 3是藉由與埋入上述記憶部的貫通 孔2 0中的柱塞2 3相同的導電材料所構成。 又，在記憶部的氧化政膜1 9的上部形成有供以讚出 記憶格的資料之複數條的位元線B L。並旦，這些位元線 B L是配置於元件分離溝2的上方，以同一寬度，同一間 隔來延伸於與閘極電極7 A (字元線W L )垂直的方向上 。而且，位元線B L會分別經由形成於下部的氧化矽膜 1 9的上述貫通孔2 0內的柱塞2 3及其下部的接觸孔 1 6內的柱塞1 8來電氣性連接於沿著位元線B L的延伸 方向而配置的複數個記憶格選擇用Μ I S F E T Q t的源 極，汲極的一方（η型半導體領域9 )。 又，位元線BL爲了能夠確保與埋入貫通孔4 3 (形 成於與鄰接之位元線B L間的空間領域）的柱塞4 4間之 短界限，以及爲了降低形成於鄰接之位元線B L間的寄生 電容，其寬度會被儘可能地微細化，而來確保彼此之間隔 。就本實施形態之D R A Μ而言，位元線B L的寬度爲 〇.1 // m以下。位元線B L的寬度要比上述閘極電極 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 一 14- t---------^---------^9. (請先閱讀背面之注意事項再填寫本頁) 495964 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（12) 7 A (字元線W L )的寬度及閘極電極7 A (字元線W L )相互間的間隔（0 . 1 3〜0 . 1 4 // m )來得狹窄。 亦即，位元線B L是以比光學微影成像的解像界限所定的 最小加工尺寸還要狹窄的寬度來形成。在此，有關形成如 此微細寬度的位兀線B L之方法，如後述。 在本實施形態的D R A Μ中，位元線b L是由：在 W N (氮化鎢）膜2 4的上部層疊W膜2 5後的兩層導電 膜來構成，而藉此來作爲防止被微細化至〇 . 1 A m以下 的位元線B L發生斷線之對策。以下，將根據本發明者的 檢討結果來說明爲何在藉由上述構成（利用兩層的導電膜 來構成形成於氧化矽膜1 9上的線寬爲〇 · 1 // m以下的 位元線B L )的情況下來防止發生斷線之理由。 一般，將W膜堆積於某下層膜上時，若構成下層膜的 材料的結晶格子間距離與W的結晶格子間距離的差過大， 則會因爲W原子無法整齊配列於下層膜上，所以會在兩者 的界面產生間隙，而使得W原子會容易表面擴散。相反的 ，若構成下層膜的材料的結晶格子間距離與W的結晶格子 間距離的差過小，則W原子會因爲連續於下層膜材料的原 子配列而整齊配列’所以兩者的界面的間隙會變得非常小 ，而使得W原子的表面擴散會減少。這是因爲W原子是依 據產生於與下層膜的界面之間隙變動來進行表面擴散，所 以該間隙越大’ W原子的表面擴散量也會越大所致. 另一方面，在結晶粒的內部，由於空孔及轉位會形成 原子的擴散路徑’因此對於空孔或轉位多的結晶粒而言， 本紙張尺度適用中國國家標準（CNS)A4規格(210 x 297公复可 -----------裝--------訂---------- (請先閱讀背面之注意事項再填寫本頁) -15- 495964 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（13) 原子的出入容易。因此，在結晶格子間距離差較大的下層 膜上堆積W膜時，若在w原子的配列容易混亂的條件下進 行成膜，則w膜在接受之後的高溫熱處理時，多量的W原 子會擴散於埋入空孔或轉位的方向上，而導致結晶粒界的 W原子數量會減少。 又，對於氧化矽與W而言，兩者的結晶格子間距離的 g會較大。因此，直接將W膜2 5堆積於氧化砂膜1 9的 上部時，兩者的界面間會產生較大的間隙，且在W膜2 5 的結晶粒內會產生多數的空孔及轉位。此外，在使直接堆 積於氧化矽膜1 9的上部的W膜2 5形成圖案，而藉此來 形成位元線時，本發明者發現會在W膜2 5的內部產生拉 伸應力。 因此，在D R A Μ的製程中，若在位元線形成後進行 比W膜2 5的成膜溫度還要高的高溫熱處理，則多量的W 原子會擴散於搆成位元線的W膜2 5與其下層的氧化矽膜 9的界面，或W膜2 5的結晶粒內及粒界間，因此當結 晶粒界的W原子數量減少時，會在W膜2 5的內部的拉伸 應力作用下，在結、晶粒界產生間隙。此刻，當位元線的線 寬比W膜2 5的結晶粒徑還要充分大時，雖不會馬上斷線 ，但若線寬被微細化至W膜2 5的平均結晶粒徑0 · 1 // ni程度時，會有引起斷線之虞。 另一方面，W N與W彼此的結晶格子間距離的差小。 如此一來，在W N 2 4的上部堆積W膜2 5時，由於W原 子會連續於W N的原子配列而整齊配列，因此界面的間隙 ^--------^--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -16- 495964 A7 B7 五、發明說明（〗4) 會變得非常小，且可取得結晶粒的內部空孔及轉位少敏¥ 良質的膜。此外，本發明者發現在使w N 2 .4的上部堆_ (請先閱讀背面之注意事項再填寫本頁) W膜2 5的兩層導電膜形成圖案，而來形成位元線g .丄_ ，在W膜2 5的內部會產生壓縮應力^ 由於W N膜2 4的上部藉由層疊W膜2 5的兩層導 膜而構成的位元線B L在W膜2 5與其下層的W N膜2 4 的界面或W膜2 5的結晶粒內及粒界之W原子的擴散羹φ ，甚至在W膜2 5的內部並未產生拉俾應力，因此不會!^ 該..高溫熱處理的執行而產生斷線。 就結晶格子間距離接近W的材料而言，除了 W Ν以％ ，例如還有Μ 〇 (鉬）及其化合物的Μ ο Ν (氮化鉬）， Μ ο Β (硼化鉬），iM 〇 C (碳化鉬）等。亦即，在Μ ^ 膜或Μ 〇化合物膜的上部以層疊W膜的兩層導電膜來形_ 位元線B L ，藉此即使是在使其線寬微細化至〇 .丨& d u ΤϊΙ 經濟部智慧財產局員工消費合作社印製 以下時，還是能夠防止斷線。又，雖然作爲位障金屬材半斗 用的Τ 1 Ν與W Ν，Μ' 0及其化合物相較下，和W的結晶 格子間距離的差較大，但因爲層疊於Τ 1 Ν膜的上部的… 膜中產生有壓縮應力，所以在Τ 1 Ν膜的上部以層疊w膜 的兩層導電膜來形成位元..線B L時’可降低使其線寬微，細 化至0 · l"m以下時的斷線不良率。 如第3圖所示，在周邊電路部的氧化矽膜1 9的上部· 形成有第1層的配線3 0〜3 3。這些配線3 0〜3 ；3胃； 與位元線B L同樣的，藉由在W N膜2 4的上部層疊w月苗 2 5的兩層導電膜來構成，且與位元線B L同時形成。又 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱)~ "~ 一 495964 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（15) ，配線3 0 ’ 3 1是經由形成於氧化f夕膜1 9 ’ 1 5的接 觸孔2 1來電氣性連接於n通道型M 1 S F E T Q n的源 極，汲極（n h型半導體領域1 2 ) ’配線3 2 ’ 3 3是經 由形成於氧化矽膜1 9 ’ 1 5的接觸孔2 2來電氣1生連接 於p通道型MI SFETQP的源極，汲極（P;型半導體 領域1 3 )。 又，在位元線B L與第1層配線3 0〜3 3的上部形 成有層間絕緣膜4 〇 °該層間絕緣膜4 0與下層的層間絕 緣膜1 5同樣的’是由s 0 G膜與形成於上部的兩層氧化 矽膜所構成，並施以平坦化’胃ί吏其表面能夠t S ί反1白勺 全域上幾乎形成同高。 又，在記憶部的層間絕緣膜4 〇及其下層的氧化矽膜 1 9中形成有貫通孔4 3 °該貫'通？L 4 3是配置於其下部 的接觸孔1 7的正上方’並在其內部埋入柱塞4 4 ’該柱 塞4 4是例如由摻雜Ρ (磷）的低阻抗η型多結晶矽膜所 構成。 又，在層間絕緣膜4 0的上部形成有氮化矽膜4 5及 較厚的氧化矽膜4 6 ，且在形成於記憶部的氧化矽膜4 6 的深溝4 7內部形成有由下部電極4 8 ，電容絕緣膜4 9 及上部電極5 0所構成的資訊儲存用電容元件C。該資訊 儲存用電容元件C的下部電極4 8是例如由摻雜ρ (磷） 的低阻抗η型多結晶矽膜所構成，且經由形成於下部的貫 通孔4 3及接觸孔1 7來電氣性連接於記憶格選擇用 MISFETQt的η型半導體領域（源極，汲極）9的 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) _裝--------訂---- -18- 495964 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（16) 另一方。又，資訊儲存用電容元件0的電容絕緣膜4 9是 例如由T a 2〇5 (氧化鉅）膜所構成’上部電極5 0是例 如由T 1 N膜所構成。 又，在資訊儲存用電容元件c的上部形成有氧化砂膜 5 1 ，且在上部形成有兩層的A 1配線（圖示省略）° 其次，利用第4〜2 7圖來依過程順序說明如此構成 之本實施形態的D R A Μ的製造方法例。 首先，如第4圖所示，在由Ρ型單結晶矽所構成之基 板1的主面上形成元件分離溝2後’在基板1的一部份離 子植入Β (硼），而來形成Ρ型阱3 ’在其他部份離子植 入Ρ (磷），而來形成η型阱4。在形成元件分離溝2時 ，是例如對基板1的元件分離領域進行蝕刻’而形成深度 3 5 0 n m程度的溝，接著在此溝的內部及基板1上利用 C V D ( Chemical Vapor Deposition )法來堆積氧化 ϊ夕月旲 5，然後再藉由化學機械硏磨法（Chemical Mechanical P〇lishing;CMP )來去除溝的外部不需要的氧化矽膜5 °又 ，如第5圖所示，藉由該元件分離溝4的形成’在記憶部 的基板1上可形成周圍具有圍繞於元件分離溝2的細長島 狀圖案之多數個的能動領域L。
其次，對基板1進行熱氧化，而使於P型阱3及n型 阱4的表面上形成由氧化矽膜所構成的閘極絕緣膜5之後 ，如第6圖及第7圖所示，在記憶部的_極絕緣膜6上形 成閘極電極7 A (字元線W L )，在周邊電路部的閘極絕 緣膜6上形成閘極電極7 B ’ 7 C。在形成_極電極了 A -------------------^--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -19- 經濟部智慧財產局員工消費合作社印製 495964 A7 B7 五、發明說明（17) ，7 B ’ 7 C時’是例如在基板1上利用c V D法來堆積 摻雜P (磷）的多結晶矽膜，然後在上面藉由濺鍍法來堆 積W矽化物膜，並且在上面利用C V D法來堆積氮化矽膜 8之後，藉由乾蝕刻（以光阻劑膜作爲光罩）來使氮化矽 膜8形成圖案，接著再利用乾蝕刻（以氮化矽膜8作爲光 罩）來使W矽化物膜及多結晶矽膜形成圖案。如第7圖所 示，閘極電極7 A (字元線W L )是延伸於與能動領域L 的長邊垂直的方向上，其閘極長及與鄰接之閘極電極7 A (字元線W L )的間隔爲〇 · 1 3〜0 . 1 4 // m。 其次，如第8圖所示，在P型阴1 3中離子植入As ( 砷），藉此在閘極電極7 A，7 B的兩側之P型阱3中形 成η -型半導體領域9。又，在η型阱4中離子植入B (硼 )，藉此在閘極電極7 C的兩側之η型阱4中形成Ρ —型半 導體領域1〇。
其次，在基板1上利用C V D法來堆積氮化砂肖吴1 1 後，如第9圖所示，以光阻劑膜（圖中未示）來覆蓋記憶 部的基板1的上部，並對周邊電路部的氮化矽膜1 1進行 向異性的蝕刻，而使於周邊電路部的閘極電極7 B ’ 7 C 的側壁形成側壁間隔件1 1 c。 其次，在周邊電路部的P型阱3中離子植入A s或P ，而來形成高雜質濃度的η ;型半導體領域（源極’汲極） 1 2 ，在η型阱4中離子植入Β ’而來形成高雜質濃度的 ρ 1.型半導體領域（源極，汲極）。藉由目前爲止的過程來 完成周邊電路部的η通道型Μ I s F ETQn及p通道型 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -20- --------------------訂---------線· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 495964 A7 B7 _ 五、發明說明（18 ) Μ I S F E T Q p。 其次，如第1 0圖所示，在閘極電極7 Α〜7 (:的上 部形成層間絕緣膜1 5 (由S〇G膜與兩層的氧化矽膜所 構成）。在形成層間絕緣膜1 5時，首先是在閘極電極 7 A〜7 C的上部旋轉塗怖S〇G膜。由於該S〇G膜與 利用C V D法而堆積的氧化砂膜相較下具有良好的微.細配 線間的間隙充塡性，因此即使記憶部的閘極電極7 A (字 元線W L )彼此間的間隙極爲狹窄，還是能夠良好地埋入 該間隙。其次，在S〇G膜的上部利用C V D法來堆積氧 化矽膜’然後藉由化學機械硏磨法來硏磨該氧化矽膜，藉 由平坦化來使其表面的高度在記憶部與周邊電路部形成均 一。其次’在氧化矽膜的上部利用C V D法來堆積第2層 的氧化矽膜。第2層的氧化矽膜是供以修補在藉化學機械 硏磨法來進行硏磨時所產生之下層的氧化矽膜的表面微細 損傷。 其次’如第1 1圖及第1 2圖所示，藉由乾蝕刻（以 光阻劑膜（圖中未示）作爲光罩）來去除記憶部的η 型半 導體領域9的上部的層間絕緣膜1 5。該蝕刻是在層間絕 緣膜1 5 ( S〇G膜及氧化矽膜）的蝕刻速率大於氮化矽 膜8，1 1的飽刻速率之條件下進行。 接著’藉由乾蝕刻（以上述光阻劑膜作爲光罩）來去· 除η型半導體領域9的上部的氮化矽膜1 1 ，而使η型 半導體領域9的表面露出，藉此來形成接觸孔1 6 ，1 7 。在此’氮化矽膜1 1的蝕刻是在氮化矽膜1 1的蝕刻速 本紙張尺度適用中國國家標準（CNS)A4^-(210 x 297公爱^ -----------^^裝--------訂---------^9. (請先閱讀背面之注意事項再填寫本頁) -21 - 495964 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（]9 ) 率大於埋入元件分離溝2的氧化砂膜5的飽刻速率之條件 下進行，亦即使埋入兀件分離溝2的氧化砂膜5不會被深 入切削。又，該鈾刻是在氮化矽膜1 1被向異性融刻的條 件下進行，而使氮化矽膜1 1能夠殘留於閘極電極7 A ( 字兀線W L )的側壁。藉此，具有微小直徑的接觸孔1 6 ’ 1 7會對_極電極7 A (字元線W L )自我整合形成。 如上述，接觸孔1 6是以其一部份會遠離能動領域l而延 伸至元件分離溝2的上部之細長圖案來形成。 其次，如第1 3圖所示，在接觸孔1 6 ，1 7的內部 形成柱塞1 8。在形成柱塞1 8時，是在接觸孔1 6， 1 7的內部及層間絕緣膜1 5的上部利用C V D法來堆積 摻雜P (磷）的低阻抗η型多結晶矽膜，然後再藉由乾蝕 刻來去除層間絕緣膜1 5的上部之不需要的多結晶矽膜。 其次，在氮氣的環境中對基板1進行熱處理，而使構 成柱塞1 8的多結晶矽膜中的Ρ擴散於η —型半導體領域9 中，藉此來形成低阻抗的η型半導體領域9 (源極，汲極 )。藉由目前爲止的過程，在記憶部中形成記憶格選擇用 Μ I S F E T Q t。 其次，如第1 4圖及第1 5圖所示，在層間絕緣膜 1 5的上部利用C V D法來堆積氧化矽膜1 9後，藉乾蝕 刻（以光阻劑膜（圖中未示）作爲光罩）來對周邊電路部· 的氧化矽膜1 9及其下層的層間絕緣膜1 5進行乾蝕刻， 藉此在η通道型Μ I S F E T Q η的源極’汲極（η 1型半 導體領域1 2 )的上部形成接觸孔1 2 ’在ρ通道型 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） -22- t--------^---------^9. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制农 495964 A7 B7 _ ___ 五、發明說明（20 ) Μ I S F E T Q p的源極，汲極（p p型半導體領域1 3 ) 的上部形成接觸孔2 2。又，此刻同時對記憶部的氧化矽 膜1 9進行飽刻，而使在接觸孔1 6的上部形成貫通孔 2〇。 其〉人’如第1 6圖所示，在形成於周邊電路部的上述 接觸孔2 1 ’ 2 2及形成於記憶部的上述貫通孔2 〇的內 部形成柱塞2 3。在形成柱塞2 3時，是例如在藉由濺鍍 法或C V D法來將了 j N膜及界膜堆積於含接觸孔2 1 ， 2 2及貫通孔2 〇的內部之氧化矽膜1 9的上部之後，利 用化學機械硏磨法來去除氧化矽膜1 9的上部之不需要的 W膜及T i N膜。 其次’如第1 7圖所示，在氧化砂膜1 9的上部利用 濺鍍法來依次堆積W N膜2 4及W膜2 5。如上述，將W S旲2 5堆積於W N膜2 4的上部，這與直接堆..積於氧化砂 膜1 9上時相較下，界面的間隙會變得非常小，且可取得 結晶粒的內部空孔及轉位少緻密良質的膜。 其次’如第1 8圖所示，在W膜2 5的上部形成光阻 劑光罩2 6。此刻’形成於記憶部的w膜2 5上的光阻劑 光罩2 6的寬度，例如爲〇 · ]_ 8〜〇 · 2 // m程度。 其次，如第1 9圖所示，藉由習知之灰化處理（利用 在臭氧中照射紫外線時所產生的活性氧基）來使光胆劑光 罩2 6細線化。藉此細線化處理而形成於記憶部的w膜 2 5上的光阻劑光罩2 6 c的寬度會形成〇 . 1 2〜 〇.1 3 β m的程度。 本紙張尺度適用中國國家標準（CNS)A4規格mo X 297公复） -23- Μ--------^--------- (請先閱讀背面之注意事項再填寫本頁} 495964 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（21) 其次，如第2 0及第2 1圖所示，藉由乾_刻（使用 被微細化的光阻劑光罩2 6 c )來使W膜2 5及其下層的 W N膜2 4形成圖案，藉此在記憶部的氧化矽膜1 9上形 成位元線B L ，且於周邊電路部的氧化矽膜1 9上形成配 線3 0〜3 3。該蝕刻是在W膜2 5及W N膜2 4被施以 某程度等方性飽刻的條件F進行。藉此，由於位兀線B L (及配線3 0〜3 3 )的側壁會被施以側蝕刻，因此其線 寬比光阻劑光罩2 6 c.的寬度還要狹窄，而使能夠取得具 有0 · 1 // m以下的線寬之位元線B L。又，由於W膜 2 5及W N膜2 4的飩刻速率幾乎相等，因此可以以高尺 寸精度來形成位元線B L (及配線3 0〜3 3 )。同樣的 ，上述Μ 〇膜或Μ 〇化合物膜的蝕刻速率也與W膜2 5幾 乎相等，因此即使利用這些材料來取代WN膜2 4，照樣 可以以高尺寸精度來形成位元線B L (及配線3 0〜3 3 )° 其次，藉由灰化處理來完全去除光阻劑光罩2 6 c ， 然後如第2 2圖所示，在位元線B L及配線3 0〜3 3的 上部形成層間絕緣膜4 0。層間絕緣膜4 0是以和下層的 層間絕緣膜1 5同樣的方法來形成。 其次，將形成於層間絕緣膜4 0的上部之多結晶矽膜 4 1及由多結晶矽膜所構成的側壁間隔件4 2使用於耐蝕 刻光罩，而來對記憶部的層間絕緣膜4 0及其下層的氧化 矽膜1 9進行乾蝕刻，藉此如第2 2圖及第2 3圖所示， 在接觸孔1 7的上部形成貫通孔4 3。如上述，由於位元 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） .24- -----------•裝------II ^---------恭 (請先閱讀背面之注意事項再填寫本頁) 495964 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（22) 線B L的寬度被微細化至0 . 1以下’彼此的間隔亦被擴 大，因此能夠充分確保與埋入貫通孔4 3 (形成於位元線 B L間的空間領域）內之柱塞4 4間的短界限。 其次，以乾蝕刻來去除多結晶矽膜4 1及側壁間隔件 4 2後，如第2 4圖所示，在貫通孔4 3的內部形成柱塞 4 4。在形成該柱塞4 4時，是在貫通孔4 3的內邰及層 間絕緣膜4 0的上部利用C V D法來堆積摻雜P (磷）的 低阻抗多結晶矽膜後，以乾飩刻（或化學機械硏磨）來去 除層間絕緣膜4 0的上部之不需要的多結晶矽膜。 其次，在層間絕緣膜4 0的上部利用C V D法來堆積 氮化砂膜4 5 ，接著在氮化砂fl吴4 5的上邰利用C \ D法 來堆積氧化矽膜4 6後，以光阻劑膜（圖中未示）作爲光 罩來對記憶部的氧化矽膜4 6進行乾蝕刻，以及對其下層 的氮化矽膜4 5進行乾蝕刻，藉此在貫通孔4 4的上部形 成深溝4 7。 其次，如第2 5圖所示，在溝4 7的內壁形成由多結 晶矽膜所構成的資訊儲存用電容元件C的下部電極4 8。 在形成下部電極4 8時，首先是在溝4 7的內部及氧化矽 膜4 6的上部利用C V D法來堆積掺雜p (磷）的非晶質 矽膜（圖中未示）後，藉由乾蝕刻來去除氧化矽膜4 6的 上g卩之不需要的非晶質矽膜、 其次，以氟酸系的冼淨液來對殘留於溝4 7內部的上 述非晶質砂膜的表面進行濕式洗淨後，在減壓的環境中， 供應S i Η 至非晶質矽膜的表面，接著對基板1進行熱處 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -25- w I 1 -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 495964 A7 B7 五、發明說明（23) 理，而來使非晶質矽膜多結晶化，同時使矽粒成長於表面 。藉此，由表面粗面化的多結晶矽膜所構成的下部電極 4 8會被形成。由於表面被粗面化的多結晶矽膜的表面積 大，因此可增大被微細化之資訊儲存用電容元件的儲存vil 荷量。 其次，如第2 6圖所示，在形成於溝4 7的內部的下 部電極4 8上的表面及溝4 7的外部的氧化矽膜4 6的表 面上藉由C. V D法來堆積形成資訊儲存用電容兀件C的電 容絕緣膜4 9之T a 2〇5 (氧化鉬）膜。 其次，在氧氣的環境中對基板1進行熱處理，而來使 T a 2〇5膜改質·結晶化。藉此熱處理的進行，不但介電 率可提高2 0〜2 5，而且還可取得漏電流少的高品質 T a 2〇5膜。上述熱處理是在氧氣的環境中，7 5 0 °C〜 8〇0 °C的溫度環境下進行。此刻，雖然下層的位元線 B L也是暴露於高溫，、但如上述，由於W N膜2 4的‘'上部 利用層疊W膜25的兩層導電膜而構成的位元線81^在胃 膜2 5與其下層的W N膜2 4的界面或W膜2 5的結晶粒 內及粒界之W原子的擴散量少，甚至在W膜2 5的內部遗 未產生拉伸應力，因此不會因.該高溫熱處理的執行而產-生 斷線。 資訊儲存用電容元件C的電容絕緣膜4 9，除了
Ta2〇5膜以外，亦可以具有PZT，PLT，PLZT ，P b T 1 〇 3 ， S r T 1 〇 3 ， B a 丁 1 〇 3 ， B S T ， 5 B T或T a 2〇5等之鈣鈦礦型或復合鈣鈦礦型的結晶構 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------•裝 (請先閱讀背面之注意事項再填寫本頁) tr--------- 經濟部智慧財產局員工消費合作社印製 -26- 495964 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（24 ) 造之高介電質或強介電質爲主成份的膜來構成。雖然使用 這些高（強）介電質膜時，同樣需要執行供以對膜進行改 質·結晶化的高溫熱處理，但在此如前述理由所示，不會 因執行該高溫熱處理而導致在位元線B L發生斷線。 其次，如第2 7圖所示，倂用資訊儲存用電容元件 C V D法及濺鍍法在包含溝4 7的內部之電容絕緣膜4 9 的上部堆積T 1 N膜之後，藉由乾蝕刻（以光阻劑膜（圖 中未示）作爲光罩）來使T i N膜及T a 2〇5膜形成圖案 。藉此來形成由上部電極5 0 ，電容絕緣膜4 9及下部電 極4 8所構成的資訊儲存用電容元件C。在此，上部電極 5 0是由T i N膜所形成，電容絕緣膜4 9是由T a 2〇5 膜所形成，下部電極4 8是由多結晶矽膜所形成。藉由目 前爲止的過程來完成由記憶格選擇用Μ I S F E T Q t及 與直列連接的資訊儲存用電容元件C所形成的D R A Μ之 記憶格。 然後在資訊儲存用電容元件C的上部利用C V D法來 堆積氧化矽膜5 0 ，並且在上部形成兩層的A 1配線（未 圖示），而來完成上述第2圖及第3圖所示之本實施形態 的 D R A Μ。 以上是根據實施形態來具體說明本發明，但本發明並 非只限於上述實施形態，只要不脫離其主旨範圍，亦可實 施其他種種的變更。 在上述實施形態中，雖是針對適用於DRAM之位冗 線的斷線防止時加以說明，但隨著L S I的微細化及高集 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -27- & ^------— ^-------------- (請先閱讀背面之注意事項再填寫本頁) 495964 經濟部智慧財產局員工消費合作社印製 A7 ______B7_______ 五、發明說明（25 ) 成化的演進，Μ I S F E T的閘極電極的閘極長度也會被 微細化成0 · 1 Μ πί以下’因此以含W膜的導電膜而構成 的閘極電極會有斷線之虞。同樣的，此情況可藉多層金屬 構造的導電膜來形成閘極電極，亦即在結晶格子間距離接 近W的W Ν膜，Μ 〇膜或Μ 〇化合物膜的上部層疊W膜的 兩層導電膜，或在此兩層的導電膜的下層具有多結晶矽膜 ，而來有效地防止閘極電極的斷線。 根據本案具代表性的發明所取得的功效簡單說明如下 〇 若利用本發明，則可有效地防止具有微細寬度之位元 線的斷線，因此可縮小D R A Μ的記億格尺寸，而使能夠 實現大容量化。 【圖面之簡單的說明】 第1圖是表示形成有本發明之一實施形態的D R A Μ 的半導體晶片的全體平面圖。 第2圖是表示本發明之一實施形態的D R A Μ的記憶 部的一部份之半導體基板的平面圖。 第3圖是表示本發明之一實施形態的D R A Μ的半導 體基板的要部剖面圖。 第4圖是表示本發明之一實施形態的D R A Μ的製造· 方法的半導體基板的要部剖面圖。 第5圖是表示本發明之一實施形態的D R A Μ的製造 方法的半導體基板的要部剖面圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------------------訂·--------- (請先閱讀背面之注意事項再填寫本頁) <28- 經濟部智慧財產局員工消費合作社印製 495964 A7 B7 _ 五、發明說明（26 ) 第6圖是表示本發明之一實施形態的D R A Μ的製造 方法的半導體基板的要部剖面圖。 第7圖是表示本發明之一實施形態的D R A Μ的製造 方法的半導體基板的要部剖面圖。 第8圖是表示本發明之一實施形態的D R A Μ的製造 方法的半導體基板的要部剖而圖。 第9圖是表示本發明之一實施形態的D R AM的製造 方法的半導體基板的要部剖面圖。 第1 0圖是表示本發明之一實施形態的D R A Μ的製 造方法的半導體基板的要部剖面圖。 第1 1圖是表示本發明之一實施形態的D R A Μ的製 造方法的半導體基板的要部剖面圖。 第1 2圖是表示本發明之一實施形態的D R A Μ的製 造方法的半導體基板的要部剖面圖。 第1 3圖是表示本發明之一實施形態的D R A Μ的製 造方法的半導體基板的要部剖面圖。 第1 4圖是表示本發明之一實施形態的D R A Μ的製 造方法的半導體基板的要部剖面圖。 第1 5圖是表示本發明之一實施形態的D R A Μ的製 造方法的半導體基板的要部剖面圖。 第1 6圖是表示本發明之一實施形態的D R A Μ的製 造方法的半導體基板的要部剖面圖。 第1 7圖是表示本發明之一實施形態的D R A Μ的製 造方法的半導體基板的要部剖面圖。 (請先閱讀背面之注意事項再填寫本頁) ---------訂----- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） - 29- 經濟部智慧財產局員工消費合作社印製 495964 A7 __B7 _ 五、發明說明（27 ) 第1 8圖是表示本發明之一實施形態的DRAM的製 造方法的半導體基板的要部剖面圖。 第1 9圖是表示本發明之一實施形態的D R A Μ的製 造方法的半導體基板的要部剖面圖。 第2 0圖是表示本發明之一實施形態的D R A Μ的製 造方法的半導體基板的要部剖面圖。 第2 1圖是表示本發明之一實施形態的D R A Μ的製 造方法的半導體基板的要部剖面圖。 第2 2圖是表示本發明之一實施形態的D R A Μ的製 造方法的半導體基板的要部剖面圖。 第2 3圖是表示本發明之一實施形態的D R A Μ的製 造方法的半導體基板的要部剖面圖。 第2 4圖是表示本發明之一實施形態的D R A Μ的製 造方法的半導體基板的要部剖面圖。 第2 5圖是表示本發明之一實施形態的D R A Μ的製 造方法的半導體基板的要部剖面圖。 第2 6圖是表示本發明之一實施形態的D R A Μ的製 造方法的半導體基板的要部剖面圖。 第2 7圖是表示本發明之一實施形態的D R A Μ的製 造方法的半導體基板的要部剖面圖。 【圖號之說明】 1 :半導體基板 1 A :半導體晶片 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) Z ' % « 裝--------訂--------- S----- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 495964 A7 B7_ 五、發明說明（28) 2 :元件分離溝 3 : p型阱 4 : η型阱 5 :氧化矽膜 6 :閘極絕緣膜 7A，7B，7C:閘極電極 8 :氮化矽膜 9 : η型半導體領域（源極，汲極） 1 0 : Ρ 型半導體領域 1 1 :氮化矽膜 1 1 c :側壁間隔件 1 2 : n h型半導體領域（源極，汲極） 1 3 : ρ 1型半導體領域（源極，汲極） 1 5 :層間絕緣膜 1 6 ，1 7 :接觸孔 1 8 :柱塞 1 9 :氧化矽膜 2〇：貫通孔 2 1 ，2 2 :接觸孔 2 3 :柱塞 2 4 : W N 膜 2 5 : W 膜 2 6 ，2 6 c :光阻劑光罩 3〇〜3 3 :配線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) -31 - 495964 A7 B7 五、發明說明（29 ) 4 4 4 4 4 膜膜件 緣砍隔 絕晶間孔 間結壁通 層多側貫 4
6789 0 ILL: 4 4 4 4 5 5 w BCL 0 0 矽矽 塞化化 柱氮氧 溝 件 元 容 膜 電 極緣極膜 用 電絕電砂線線存域 部容部化元元儲領 下電上氧字位訊動 ::::::次貝能 (請先閱讀背面之注意事項再填寫本頁) 事裝--------訂----- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -32-

Claims (1)

  1. 495964 A8 B8 C8 D8 六、申請專利範圍 1 . 一種半導體積體電路裝置，是具備複數個記憶格 ，該記憶格具有： 形成於半導體基板的主面，且具有與字元線一體構成 的閘極電極之記億格選擇用Μ I s F E T ;及 形成於覆蓋上述記憶格選擇用Μ I S F Ε Τ的第1絕 緣膜的上部，且電氣性連接於上述記憶格選擇用 Μ I S F Ε Τ的源極，汲極的一方之位元線；及 形成於覆盍上述位兀線的第2絕緣膜的上部，且電氣 性連接於上述記憶格選擇用Μ I S F Ε Τ的源極，汲極的 另一方之資訊儲存用電容元件； 其特徵具爲：在構成上述位元線的.導電膜中施加壓縮 、應力。 2 ·如申請專利範圍第1項之半導體積體電路裝置， 其中上述位元線的寬度要比和上述字元線鄰接的其他位元 線的間隔來得狹窄。 3 ·如申請專利範圍第2項之半導體積體電路裝置， 其中上述位元線是由.氮化鎢膜及層疊於上部的鎢膜所構成 ^^衣--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 第 圍 r度 利寬 專的 請線 申元 如位 •述 4 上 中 其 〇 爲 裝 路 電 疆 βΉη 積 i豆 〇 導下 半以 之m 項U ’ 所 置膜 裝鎢 路的 電部 1K 网目 一 積於 體疊 導層 半及 之， 項膜 4 鎢 第化 圍氮 範： 利由 專是 請線 申元 如位 •述 5 上 中 其 成 構 6 裝 路 電 澧 積 體 導 半 一一g11 種 格 憶 記 個 數 複 備 具 是 格一規A4 S) N (C 準 標 家 國 國 中 用 適 度 j尺 張 紙 本 33 經濟部智慧財產局員工消費合作社印製 495964 A8 B8 C8 D8 t、申請專利範圍 ，該記憶格具有： 形成於半導體基板的主面的第1領域，且具有與字元 線一體構成的閘極電極之記憶格選擇用Μ I S F E T ;及 形成於覆蓋上述記憶格選擇用Μ I S F Ε Τ的第1絕 緣膜的上部，且電氣性連接於上述記憶格選擇用 Μ I S F Ε Τ的源極，汲極的一方之位元線；及 形成於覆蓋上述位元線的第2絕緣膜的上部，且電氣 性連接於上述記憶格選擇用Μ I S F Ε Τ的源極，汲極的 另一方之資訊儲存用電容元件； 其特徵具爲： 上述位元線是由第l·導電膜及層疊於上部的第.2導電 '膜所構成，上述位元線的寬度要比和上述字元線鄰接的其 .·· . .....- .·，.-…· · · 他位元線的間隔來得狹窄。 7 .如申請專利範圍第6項之半導體積體電路裝置， 其中上述第2導電膜爲鎢膜夂 8 .如申請專利範圍第7項之半導體積體電路裝置， 其中上述第1導電膜爲氮化鎢膜。 9 .如申請專利範圍第7項之半導體積體電路裝置， 其中上述第1導電膜爲.氮化鈦膜， 1 0 .如申請專利範圍第6項之半導體積體電路裝置 ，其中上述位元線的寬度爲0 . 1 V m以下。 1 1 .如申請專利範圍第1 0項之半導體積體電路裝 置，其中上述第2導電膜爲鎢膜。 1 2 .如申請專利範圍第1 1項之半導體積體電路裝 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------衣·-------訂·-------- (請先閱讀背面之注意事項再填寫本頁) -34- 495964 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 置’其中上述第1導電膜爲氮化鎢膜。 1 3 ·如申請專利範圍第1 1項之半導體積體電路裝 置’其中上述第1導電膜爲氮化鈦膜。 1 4 .如申請專利範圍第6項之半導體積體電路裝置 ，其中上述位元線的寬度要比和鄰接的其他位元線的間隔 來得狹窄。 1 5 ·如申請專利範圍第6項之半導體積體電路裝置 ，其中在上述半導體基板的主面的第2領域中形成有與上 述位元線同一過程中形成的配線，上述位元線的寬度要比 上述配線的寬度來得狹窄。 1 6 . —種半導體積體電路裝置，是具備複數個記憶 格，該記憶格具有： 形成於半導體基板的主面，且具有與字元線一體構成 的閘極電極之記憶格選擇用Μ I S F E T ;及 形成於覆蓋上述記憶格選擇用Μ I S F Ε Τ的第1絕 緣膜的上部，且電氣性連接於上述記憶格選擇用 Μ I S F Ε Τ的源極，汲極的一方之位元線；及 形成於覆蓋上述位元線的第2絕緣膜的上部，且電氣 性連接於上述記憶格選擇用Μ I S F Ε Τ的源極，汲極的 另一方之資訊儲存用電容元件； 其特徵具爲：上述位元線是由第1導電膜及層疊於上· 部的第2導電膜所構成，41述位元線的寬度爲〇 . 1 M m以 下。 i 7 .如申請專利範圍第1 6項之半導體積體電路裝 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公爱） -----------1--------tr---------$ (請先閱讀背面之注意事項再填寫本頁) -35- A8 B8 C8 D8
    495964 六、申請專利範圍 置，其中上述第2導電膜爲鎢膜。 1 8 ·如申請專利軔园弟1 7項之半導體積體電路裝 置，其中上述第1導電膜爲氮化鎢膜。 1 9 ·如申g靑專利範0弟1 7項之半導體積體電路裝 置，其中上述第1導電膜爲氮化鈦膜。 ， 2 0 . —種半導體積體電路裝置，是具備複數個記憶 格，該記憶格是由： 沿著半導體基板的主面的第1方向存在之複數條位元 線，及 配置於沿著與上述第1方向垂直的第2方向存在的複 數條位兀線的交點，且具備與上述字元線一體構成的閘極 電極之記憶格選擇用Μ I S F E T ;及 直列連接於上述記憶格選擇用Μ I S F Ε Τ之資訊儲 存用電容元件；等所構成，其特徵爲： 在上述記憶格選擇用Μ I S F Ε Τ的上部，經由第1 絕緣膜而形成有上述位元線，在上述位元線的上部，經由 第2絕緣膜而形成有上述資訊儲存用電容元件； 上述位元線是藉由： 由鎢化合物所形成的箄.1導電膜；及 .層疊於其上部之由鎢所形成的第2導電膜；等所構成 〇 ' 2 1 .如申請專利範圍第2 0項之半導體積體電路裝 置，其中上述第1導電膜爲氮化鎢膜。 2 2 ·如申請專利範圍第2 0項之半導體積體電路裝 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） C請先閱讀背面之注意事項再填寫本頁} 衣 訂---------線* 經濟部智慧財產局員工消費合作社印製 -36- 495964 Λ8 B8 C8
    、申請專利範圍 ^ ’其中上述位元線的寬度要比上述字元線的寬度來得狹 窄。 2 3 ·如申請專利範圍第2 〇項之半導體積體電路裝 置’其中上述位元線的寬度爲光學微影成像的解像界限所 定的最小加工尺寸以下。 2 4 · —種半導體積體電路裝置，是具備複數個記憶 格’該記憶格是由： 沿著半導體基板的主面的第1方向存在之複數條位元 線 * 及 配置於沿著與上述第1方向垂直的第2方向存在的複 數條位兀線的交點’且具備與上述字元線一體構成的閘極 電極之記憶格選擇用Μ I S F E T ;及 直列連接於上述記憶格選擇用Μ I S F Ε Τ之資訊儲 存用電谷兀件，等所構成，其特徵爲： 在上述記憶格選擇用Μ I S F Ε Τ的上部，經由第1 絕緣膜而形成有上述位元線，在上述位元線的上部，經由 第2絕緣膜而形成有上述資訊儲存用電容元件； 上述位元線是藉由： 由鉬或其化合物所形成的第i導電膜；及 層疊於其上部之由鎢所形.成的第2導電膜；等所構成 〇 2 5 ·如申請專利範圍第2 4項之半導體積體電路裝 置，其中上述第1導電膜爲鉬膜，氮化鉬膜，硼化鉬膜， 或碳化鉬膜。 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐> (請先閱讀背面之注意事項再填寫本頁) 訂---------線_ 經濟部智慧財產局員工消費合作社印製 -37- 495964 是具有 A8 B8 C8 D8 申請專利範圍 2 6 . —種半導體積體電路裝置的製造方法 (a )在半導體基板的主面上，形 心呋具有與字元線一 體構成的閘極電極的記憶格選擇用M丨 b F E T之過程； 及 (b )在上述記憶格選擇用μ I s Ρ π ^… ^ 1 b F Ε Τ的上部形成 第1絕緣膜之後，在上述第丨絕緣膜的上部形成第丨導電 膜，接著在上述第1導電膜的上部形成第2導電膜之過程 ;及 (C )在上述第2導電膜的上部形成耐蝕刻光罩之後 ’利用上述耐蝕刻光罩作爲光罩，而來蝕刻上述第2導電 膜及上述第1導電膜，藉此來形成由上述第1及第2導電 膜所構成的位元線之過程； 其特徵爲：利用上述耐蝕刻光罩作爲光罩，而來蝕刻 上、述第2導電膜及上述第1導電膜時，進行等方性蝕刻。 2 7 ·如申請專利範圍第2 6項之半導體積體電路裝 置的製造方法，其中上述第2導電膜爲鎢膜。 2 8 .如申請專利範圍第2 7項之半導體積體電路裝 置的製造方法，其中上述第1導電膜爲氮化鎢膜。 2 9 ·如申請專利範圍第2 7項之半導體積體電路裝 置的製造方法，其中上述第1導電膜爲氮化鈦膜。 ' 3〇·如申請專利範圍第2 6項之半導體積體電路裝 置的製造方法，其中在上述（c )過程之後’更具有：在 上述位元線的上部形成第2絕緣膜，在上述第2絕緣0旲的 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -----訂---------線* 經濟部智慧財產局員工消費合作社印製 -38- 經濟部智慧財產局員工消費合作社印製 495964 A8 B8 C8 --^_____ D8 ’、申睛專利範圍 i $形成由下部電極，電容絕緣膜及上部電極所構成的電 件之過程，在形成上述電容元件的過程的一部份中含 冋溫熱處理。 3 1 ·如申請專利範圍第3 〇項之半導體積體電路裝 S的製造方法，其中上述高溫熱處理是在7 5 〇 〇c以上的 溫度下進行。 3 2 ·如申請專利範圍第3 〇項之半導體積體電路裝 勺衣ia方法’其中上述商溫熱處理是供以使構成上述電 谷絕緣膜的氧化鉅膜結晶化之熱處理。 3 3 ·如申請專利範圍第3 〇項之半導體積體電路裝 置的製造方法，其中上述高溫熱處理是供以使構成上述電 谷’過緣I吴的強介電質膜在含氧氣的環境中結晶化之熱處理 〇 3 4 .如申請專利範圍第2 6項之半導體積體電路裝 置的製造方法，其中上述位元線的寬度爲構成上述第2導 電膜的導電材料的平均結晶粒徑以下。 3 5 .如申請專利範圍第3 4項之半導體積體電路裝 置的製造方法’其中上述位元線的寬度爲〇 . 1 μ ηΊ以下。 3 6 · —種半導體積體電路裝置的製造方法，其特徵 是含以下的過程： (a )在半導體基板的主面上，形成具有與字元線〜 體構成的閘極電極的記憶格選擇用Μ I S F E T之過程； 及 (請先閱讀背面之注意事項再填寫本頁} It衣·-------訂·--------- (b )在上述記憶格選擇用μ I S F Ε Τ的上部形成
    -39- 495964 A8 B8 C8 D8 六、申請專利範圍 第1絕緣膜之後，在上述第1絕緣膜的上部形成第1導電 膜’接著在上述第1導電膜的上部形成第2導電膜之過程 ;及 (c )在上述第2導電膜的上部形成耐蝕刻光罩之後 ’使Ji述耐蝕刻光罩細線化之過程；及 (d )利用上述被細線化的耐蝕刻光罩作爲光罩’而 來蝕刻上述第2導電膜及上述第1導電膜，藉此來形成由 上述第1及第2導電膜所構成的位元線之過程。 3 7 .如申請專利範圍第3 6項之半導體積體電路裝 置的製造方法，其中上述耐触刻光罩的細線化是針封上述 耐蝕刻光罩進行灰化處理。 3 8 ·如申請專利範圍第3 7項之半導體積體電路裝 置的製造方法，其中利用上述耐蝕刻光罩作爲光罩，而來 蝕刻上述第2導電膜及上述第1導電膜時，進行等方性蝕 刻。 3 9 ·如申請專利範圍第3 6項之半導體積體電路裝 置的製造方法，其中在上述（d )過程之後·，具有進行比 上述第2導電膜的成膜溫度還要高溫的熱處理。 (請先閱讀背面之注意事項再填寫本頁) r -----訂---------線j 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐> -40-
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