TW495554B - Method to manufacture a layer of metal oxide or a structured layer of metal oxide - Google Patents

Method to manufacture a layer of metal oxide or a structured layer of metal oxide Download PDF

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Description

495554 A7 B7 五、發明說明(, 化場 氧為 屬作 金層 化化 構氧 結屬 或金 層造 化製 氧以 屬用 金法 造方 製種 f 1 種一 一 是 關其 有尤 是, 明法 發方 本的 層 的 謂 所 中 胞 億 記 為 作 是 或 質 介 電 極"。 閘質 的介 體電 曰BH點 電節 應存 效儲 子續 電持 一 力 某産 現生 實將 將此 須因 必且 κυ έ 目C 0 力降 爭下 競地 際 斷 國不 升本 提成 或的 持耗 保消 了所 為能 功 力於 産因 生歸 來 , 年位 近地 在的 術越 技卓 AM其 R D 術 或技 術0S 技CM OS此 Μ c , 此先 , 首 此 。 因證 。保 升 的 提升 的提 將 性 能 可 其 及 以 求 須 置 位 的 小 身 本 晶 電 中 之 路 電 體 積 的 度 密 裝 包 高 最 有 具 於 置 配 體 晶到 電得 s b o t 彳對 有 還 小 縮 構 結 的 中 展 進 有 具 且 並 〇 ,率 耗速 損換 率切 功的 的高 小個 介 了 電 為極 ,g^ 者為 來作 帶層 所電 小 介 縮的 之薄 構較 結用 體使 晶是 電總 的須 中必 展體 發晶 此電 而驅 然效 有 在 ο 現在 同此 如 因 若用 。使 質 質 常 通 般 米 微 介 泛巨 itini ^tlr 霄 極介 閘極 為閘 作此 矽 , 化中 氧術 用技 使的 \ly 造 製 地 覆 重 度 確 精 的 夠 足 以 層 1 砂 於化 小氧 須的 必薄 度此 厚如 層 , 的難 質困 >裝------ (請先閱讀背面之注意事項再填寫本頁) 米 奈 而 然 的 常 bh 47 為 其 11--------- 經濟部智慧財產局員工消費合作社印製 偏 ο 動 有波 只的 米 奈 % ο 1X 級 量 數 中 度 厚 層 在 著 味 意 差 偏 的 氧 由 經 到 得 中 層 矽 化 氧 的 薄 此 如 在 外 此 ο 差 隧克 械障 機阻 子位 量 電 之的 體生 載産 ί何而 電層 由化 經氣 為矽 因由 ,經 流此 電將 電以 漏可 的而 高 , 層應 矽效 。 化道服 介大 高上 較照 有對 具用 cot in、 種使 一 以 以可 ,料 層材 矽種 化此 氧個 的一 常以 通 。 將換 ,替 議料 建材 此的 因數 其常 電 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 495554 A7 B7_ 五、發明說明(> ) 於5奈米(n in)之厚度的層作為閘極電介質,然而其電性 對應於明顯地小於5奈米U m )之氧化矽層。此種層的厚 度較容易控制,並且經由此層的隧道電流顯著的降低。 作為用於此閘極電介質的材料是建議例如是氧化矽、氧 化鈦、過氧化鉅。 為了製造此種材料層而使用截止目前為止的C V D製 程。然而其如此製造出來的層具有污染,此其在CVD 法中所使用的製程氣體被重覆供應。此污染導至在層中 之電荷與所謂的"陷阱n,其再度對於電晶體的功能産生 負面的影響。 由美國專利案號U S 4,4 9 5,2 1 9可得知,經由在此具有 隨後熱氣化之裸露之矽表面上塗佈相對應之金屬而形成 一個作為電介質的金屬氧化層。然而,因此存在箸此危 險,即此金屬在矽中擴散,並且對在主動區中的電氣待 性造成不利的影響。 因此,本發明的目的是,說明規範一種方法以製造金 屬氧化層,以避免上述的問題或將其明確地降低。此目 的是由根據申請專利範圍第1項之方法而解決。 經濟部智慧財產局員工消費合作社印製 ------I----- 11 (請先閱讀背面之注意事項再填寫本頁) 本發明之其他有利的實施形式,配置與觀點,可由説 明書之申請專利範圍之附屬項以及所附的圖式而産生。 根據本發明而準備並提供一値方法以製造金屬氧化 層。因此根據本發明的方法包括以下步驟: (a )形成一阻障層, (b) 在阻障層上塗佈一金屬層,並且 (c) 此金屬層是在一氣的氛圍中被熱氧化,以致産生一 -4 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 495554 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明Ο ) 金屬氧化層(3 ’)。 此根據本發明的方法具有此優點,必須不使用C V D法 以製造原來的金屬氧化層,因而使得金屬氧化層具干擾 性之污染明確地降低。此外根據本發明的方法導致一個 非常均勻的金屬氧化物的界面。此迄今所使用的C V D殿 積與此相反,由於在澱積開始時不可控制的結晶形成, 而在基板的表面上產生一個不均勻粗糙的界面。此外根 據本發明的方法使得容易在已經存在的製程中,製造 C Μ 0 S電晶體及/或積體記憶體電容器,並且因此非常成 本有利地實現。此金屬層的熱氧化導致一個非常純粹並 且是化學計算出的金屬氧化層。 此外,其使得此種金屬氧化層只有非常不良的結構。 因此這尤其是此種情形,因爲這層本身只有藉由物理蝕 刻方式使其蝕刻,其與此相應的對於其他的層只有少許 的或是完全沒有蝕刻選擇性。因此在根據本發明的-個 較佳的實施形式中準備提供了一個方法以形成金屬氧化 層的結構。因而,根據本發明的方法包括額外的步驟: (d) 在阻障層上塗佈一遮罩,並且 (e) 此金屬氧化層相對應此遮罩在一個氧化的氛圍 中,並在溫度大於1 3 0 °C中被乾式蝕刻。因而, 此氧化氛圍至少具有一鹵素化合物,特別是 CF 4。 此根據本發明的方法具有其優點,即此金屬氧化物以 化學的方式而沒有被物理蝕刻的方式乾蝕刻。與此相應 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) —裝--------訂---------^^^1 · (請先閱讀背面之注意事項再填寫本頁) ~ 495554 _資: ::乂原實質, %wl
五、發明說明(4) 的根據本發明的方法對於其他的材料例如是矽或氧化矽具 有高的選擇性。 在根據本發明的方法中尤其較佳的是,當二氧化砂或氮 化物二氧化矽被使用作爲阻障層。 此外,其爲較佳,當金屬鈦、鉅或鋁被使用時。同樣地 爲較佳,當此金屬經由濺鍍而塗佈於阻障層上時。 此外,其爲較佳,當阻障層介於1與3奈米(nm)之間厚, 或金屬層介於5與15奈米(nm)之間厚時。 在根據本發明的方法中是特別地較佳,當阻障層在金屬 層的熱氧化中在基本上被去除。 在金屬層的結構化中其爲較佳,當此遮罩是多晶矽遮罩。 此外,其爲較佳,當蝕刻的溫度是介於200與300°C之間, 尤其是大約250°C。 此外,其爲較佳,當在氧化氛圍中鹵素化合物的成份是 介於1%與10%之間。 本發明以下根據圖式中的圖形作更進一步的說明。 圖式之簡單說明 第1至4圖顯示根據本發明之方法之實施形式之槪要圖 式說明。 第1圖顯示具有矽基板1之多晶圓之片段部份。此在第 1圖中所顯示的是砂晶圓的狀態’其相封應於例如狀心’ 是在CMOS電晶體之盆與各個電晶體之隔離(未圖示)已 經被產生後,之矽晶圓在標準的CM0S製程中所呈現的狀 態。 經濟部智慧財產局員工消費合作社印製 495554 A7 B7_ 五、發明說明(,) 在矽基板1的表面上此時塗佈一大約2奈米(ηιπ)厚的 二氧化矽層2作為阻障層。此氧化層2可以例如經由一 熱氧化而産生。若此熱氧化是在一個大氣壓中執行,其 包括額外的N 0或N 2 0之分子,因此使得産生氮化物二 氧化矽層2。 如在序言中所提到的,欲準確地控制如此薄的氧化層 的厚度是困難的。因為此氧曾只有在開始階段所産生原 來真正的閘極電介質,其可以承受氧化層2之層厚度的 變化波動,而不會對尚待産生的電晶體的性能具有負面 的影響。 在氧化層2之上接著塗佈一鈦層或鉅層3作為金屬層 。此鈦層或鉅層3是經由一濺鍍製程而産生。此鈦層或 耝層3的厚度大約6奈米(n m )。此由此産生的情況於第 2圖中顯示。 接著此鈦層或鉅層3經過一熱氧化而轉變成金屬氧化 層3 1。此轉變是在大約6 Q 0 °C的氧氛圍中發生。此金屬 層的熱氧化導致一個非常純粹並且是化學計量的金屬氧 化層,其幾乎不具有污染。此外在熱氧化過程中氧原子 由二氧化矽層2被抽至金屬層3 ,因此使得此二氧化矽層 2在金屬層的熱氧化中幾乎完全被去除。以此方式,在 矽基板1與金屬氧化層I之間産生一個非常乾淨的界面 ,而對以後所産生的場效應電晶的特性産生正面的影響。 然後經由在大約9 0 0 °C中的迴火,使得氧化鈦層3 ’在一 個所謂的金紅石的狀態中産生。此迴火可以已經在氧化 -7 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) _裝------ (請先閱讀背面之注意事項再填寫本頁) 1T---------^^^1. 經濟部智慧財產局員工消費合作社印製 495554 Α7 Β7 五、發明說明(L ) 鈦層的產生中實現。然而這可以首先在以後之積體電路 製造中的製程步驟中實施。 接著在金屬氧化層3 ’上產生一多晶矽層4。由此所產生 的情況顯示於第3圖中。根據所使用的製程可以在此多 晶矽層4上再澱積其他的層,例如是τ E 0 S (四乙基矽烷) 氧化層(未圖示)。 其接著是一微影技術,在其中形成多晶矽層4結構, 因此產生閘極軌5。此閘極軌5對於隨後的金屬氧化層3, 的蝕刻再度形成遮罩。而使用C F 4與Ο 2混合作爲触刻氣 體。蝕刻的溫度大約是2 5 0 3C。因而此蝕刻氣體經由氟化 氫(H F )的結合或是微波刺激以形成一活躍的電漿。此 C F 4對0 2的比例是大約2 %比9 8 %。 此自由形成的氟與因此金屬氧化物與氟的結合反應, 對蝕刻本身負責。其形成揮發性的金屬一氟一化合物。 氧承常作爲(多晶)矽保護層的任務。經由氧而形成 S i 〇 2,其結合能(沒有使用額外的離子能)是如此的高, 以致經由少量的氟的成份而形成顯著的蝕刻。此金屬氧 化層的蝕刻因此實現對於(多晶)矽或對於矽氧化物非 常高的選擇性。此由此產生的情況,則顯示於第4圖中。 此電晶體的製造過程於是可以根據標準的C Μ O S方法 而繼續,以產生完整的電晶體。此步驟本身爲熟知’因 此對它不須要繼續探討。 符號說明 1…砂基板 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -----1-------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 495554 A7 _B7 五、發明說明(7 ) 2…阻障層 3…金屬層 3 ’…金屬氧化層 4…多晶矽層 5…遮罩 --------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)

Claims (1)

  1. 495554 _公告本_ 六、申請專利範圍 第88 120909號「金屬氧化層或結構化金屬氧化層之製造方 法」專利案 (91年月修正) Λ申請專利範圍 1. 一種金屬氧化層的製造方法,其具有以下步驟: (a) 形成阻障層(2) ’ (b) 在阻障層(2)上塗佈金屬層(3), (c) 此金屬層(3)在氧氛圍中被熱氧化,因此產生金屬氧 化層(3’),其特徵爲 其中使用二氧化矽或氮化物二氧化矽作爲阻障層 ⑵; 其中使用鈦、鉅、或鋁作爲金屬; 其中此金屬藉由濺鍍而塗佈於阻障層(2)上。 2·如申請專利範圍第1項之方法,其中此金屬藉由濺鍍而 塗佈於阻障層(2)上。 3. 如申請專利範圍第1項之方法,其中此阻障層(2)的厚度 是1與3奈米(nm)之間。 4. 如申請專利範圍第1項之方法,其中此金屬層的厚度是 在5與15奈米(nm)之間。 5. 如申請專利範圍第1項之方法,其中此阻障層是在金屬 層的熱氧化中被去除。 6·如申請專利範圍第3項之方法,其中此阻障層是在金屬 層的熱氧化中被去除。 7·如申請專利範圍第4項之方法,其中此阻障層是在金屬 層的熱氧化中被去除。 六Λ申請專利範圍 δ·如申請專利範圍第1項之方法,其中 (d)在金屬氧化層(3J上塗佈遮罩(5),並且 (Ο此金屬氧化層(3’)相對應此遮罩(5)在大於130°C溫度 之氧化氛圍中乾蝕刻,其中此氧化氛圍至少具有一 特別是CF4之鹵素化合物。 9·如申請專利範圍第4項之方法,其中 (d) 在金屬氧化層(3·)上塗佈遮罩(5),並且 (e) 此金屬氧化層(3')相對應此遮罩(5)在大於130°C溫度 之氧化氛圍中乾蝕刻,其中此氧化氛圍至少具有一 特別是CF4之鹵素化合物。 1〇·如申請專利範圍第5項之方法,其中 (d) 在金屬氧化層(3’)上塗佈遮罩(5),並且 (e) 此金屬氧化層(3’)相對應此遮罩(5)在大於130°C溫度 之氧化氛圍中乾蝕刻,其中此氧化氛圍至少具有一 特別是CF4之鹵素化合物。 11.如申請專利範圍第8項之方法,其中此遮罩(5)是多晶矽 遮罩。 12·如申請專利範圍第8項之方法,其中此蝕刻溫度是介於200 °0與300°C之間。 ia如申請專利範圍第11項之方法,其中此蝕刻溫度是介於 200°C 與 300°C 之間。 14. 如申請專利範圍第8項之方法,其中在氧化氛圍中鹵素 化合物的容積成份是在1與10%之間。 15. 如申請專利範圍第11項之方法,其中在氧化氛圍中鹵素 -2- 495554 六、申請專利範圍 化合物的容積成份是在1與10%之間。 16.如申請專利範圍第1 2項之方法,其中在氧化氛圍中鹵素 化合物的容積成份是在1與10%之間。
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JPS5861763A (ja) * 1981-10-09 1983-04-12 武笠 均 触感知器消化装置
US4574177A (en) * 1982-02-01 1986-03-04 Texas Instruments Incorporated Plasma etch method for TiO2
JP3160336B2 (ja) * 1991-12-18 2001-04-25 株式会社東芝 半導体装置の製造方法
JP3339730B2 (ja) * 1992-12-24 2002-10-28 忠弘 大見 半導体装置

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