WO2000034991A2 - Verfahren zur herstellung einer metalloxidschicht bzw. einer strukturierten metalloxidschicht - Google Patents

Verfahren zur herstellung einer metalloxidschicht bzw. einer strukturierten metalloxidschicht Download PDF

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Definitions

  • the invention relates to a method for producing a metal oxide layer or a structured metal oxide layer, in particular to a method for producing a metal oxide layer as a gate dielectric of a field effect transistor or as a so-called "storage node dielectric" in a memory cell.
  • CMOS technology owes its outstanding position above all to the small space requirement of the MOS transistors themselves and the possibility of arranging the MOS transistors in an integrated circuit with the highest packing density. Added to this are the low power consumption and, with progressive reduction in structure, also a high switching speed.
  • the progressive reduction in the size of the transistors means that increasingly thin dielectric layers have to be used as gate dielectrics for the effective control of the transistors.
  • silicon dioxide is used as the gate dielectric
  • the layer thickness of the gate dielectric would have to be less than 1.5 nm in 0.1 ⁇ technology.
  • Deviations of only 0.1 nm mean fluctuations in the layer thickness in the order of 10%.
  • such thin silicon dioxide layers lead to high leakage currents through the silicon dioxide layer, since the charge carriers can overcome the potential batteries generated by the silicon dioxide layer due to the effect of the quantum mechanical tunnel.
  • a method for producing a metal oxide layer comprises the following steps:
  • a metal layer is applied to the barrier layer
  • the metal layer is thermally oxidized in an oxygen atmosphere, so that a metal oxide layer ⁇ 3) is produced.
  • the process according to the invention has the advantage that no CVD processes have to be used to produce the actual metal oxide layer, as a result of which disruptive contamination of the metal oxide layer can be significantly reduced. Furthermore, the method according to the invention leads to very homogeneous interfaces of the metal oxide. The previously used CVD deposits, however, result in an inhomogeneous, rough interface on the substrate surface due to uncontrolled crystal formation at the beginning of the deposition. In addition, the method according to the invention can easily be integrated into the already existing processes for producing CMOS transistors and / or storage capacitors and is therefore very inexpensive to implement. The thermal oxidation of the metal layer leads to a very pure and stoichiometric metal oxide layer.
  • a method for structuring the metal oxide layer is further provided according to the invention.
  • the method according to the invention comprises the additional steps:
  • the metal oxide layer is dry-etched in accordance with the mask in an oxidizing atmosphere at a temperature greater than 130 ° C., the oxidizing atmosphere having at least one halogen compound, in particular CF 4 .
  • the method according to the invention has the advantage that the metal oxide can be dry-etched chemically even without a physical etching component. Accordingly, the method according to the invention has a high selectivity towards other materials such as silicon or silicon oxide.
  • silicon dioxide or nitrided silicon dioxide is used as the barrier layer.
  • titanium, tantalum or aluminum is used as the metal. It is also preferred if the metal is applied to the barrier layer by sputtering. It is further preferred if the barrier layer between
  • the metal layer is between 5 and 15 nm thick.
  • the barrier layer is essentially removed during the thermal oxidation of the metal layer.
  • the mask is a polysilicon mask.
  • the etching temperature is between 200 ° C. and 300 ° C., in particular approximately 250 ° C.
  • the proportion of the halogen compound in the oxidizing atmosphere is between 1 and 10%.
  • Figures 1 to 4 show a schematic representation of an embodiment of the inventive method.
  • FIG. 1 shows a section of a silicon wafer with a silicon substrate 1.
  • the state of a silicon wafer shown in FIG. 1 corresponds, for example, to the state that a silicon wafer assumes in a standard CMOS process after the wells of the CMOS transistors and the insulation (not shows) of the individual transistors has already been generated.
  • This oxide layer 2 can be produced, for example, by thermal oxidation. If the thermal oxidation is carried out in an atmosphere that additionally or contains N 2 0 molecules, a nitrided silicon dioxide layer 2 can be produced.
  • a titanium layer or tantalum layer 3 is subsequently applied to the oxide layer 2 as a metal layer.
  • This titanium layer or tantalum layer 3 is produced by a sputtering process.
  • the layer thickness of the titanium layer or tantalum layer 3 is approximately 6 nm. The resulting situation is shown in FIG. 2.
  • the titanium layer or the tantalum layer 3 is converted ⁇ by thermal oxidation in a metal oxide layer. 3
  • the conversion takes place in an oxygen atmosphere at around 600 ° C.
  • the thermal oxidation of the metal layer leads to a very pure and stoichiometric metal oxide layer which has hardly any impurities.
  • oxygen atoms are drawn from the silicon dioxide layer 2 into the metal layer 3, so that the silicon dioxide layer 2 is almost completely removed during the thermal oxidation of the metal layer. In this way, a very clean interface is created between the silicon substrate 1 and the metal oxide layer 3, which has a positive effect on the properties of the later field effect transistor.
  • Subsequent heat treatment at about 900 ° C. can produce a titanium oxide layer 3 in the so-called rutile phase. This tempering can already occur when the Titanium oxide layer take place. However, it can only be carried out in a later process step in the manufacture of an integrated circuit.
  • a polysilicon layer 4 follows on the metal oxide layer 3 ′′. The resulting situation is shown in FIG. 3. Depending on the process used, further layers, for example a TEOS oxide layer (not shown), can be deposited on the polysilicon layer 4.
  • the gate tracks 5 in turn form a mask for the subsequent etching of the metal oxide layer 3 ⁇ .
  • a mixture of CF 4 and 0 2 is used as the etching gas.
  • the temperature of the etching is approximately 250 ° C.
  • the etching gas is excited by HF coupling or microwave excitation to form a plasma.
  • the ratio of CF 4 to 0 2 is about 2% to 98%.
  • the released fluorine and the associated reaction of the metal oxide with the fluorine are responsible for the etching itself. Volatile metal-fluorine compounds are formed.
  • the oxygen takes over the task as a passivator for the (poly) silicon. Si02 is formed by oxygen
  • Binding energy (without the use of additional ion energy) is too high to be significantly etched by the low fluorine content.
  • the metal oxide layer is therefore etched very selectively to (poly) silicon or to silicon oxide. The resulting situation is shown in Figure 4.
  • the process of making the transistor can then continue according to a standard CMOS process to produce the full transistor. These steps are known per se, so that they do not need to be discussed further.

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Abstract

Erfindungsgemäss wird ein Verfahren zur Herstellung einer Metalloxidschicht bereitgestellt. Dabei umfasst das erfindungsgemässe Verfahren folgende Schritte: a) eine Barriereschicht wird bereitgestellt, b) auf die Barriereschicht wird eine Metallschicht aufgebracht, und c) die Metallschicht wird in einer Sauerstoffatmosphäre thermisch oxidiert, so dass eine Metalloxidschicht (3') erzeugt wird.

Description

Beschreibung
Verfahren zur Herstellung einer Metalloxidschicht bzw. einer strukturierten Metalloxidschicht
Die Erfindung betrifft ein Verfahren zur Herstellung einer Metalloxidschicht bzw. einer strukturierten Metalloxidschicht, insbesondere ein Verfahren zur Herstellung einer Metalloxidschicht als Gatedielektrikum eines Feldeffekttransi- stors bzw. als sogenanntes "storage node dielektrikum" in einer Speicherzelle.
Zur Erhaltung bzw. Steigerung der internationalen Wettbewerbsfähigkeit ist es notwendig, die Kosten, die zur Reali- sierung einer bestimmten elektronische Funktion aufzuwenden sind, ständig zu senken und somit die Produktivität kontinuierlich zu steigern. Der Garant für die Produktivitätssteigerung in den letzten Jahren war und ist dabei die CMOS- Technologie bzw. die DRAM-Technologie. Die CMOS-Technologie verdankt ihre herausragende Stellung vor allem dem kleinen Platzbedarf der MOS-Transistoren selbst sowie der Möglichkeit, die MOS-Transistoren in einer integrierten Schaltung mit höchster Packungsdichte anzuordnen. Hinzu kommen der geringe Leistungsverbrauch und, mit fortschreitender Struktur- Verkleinerung, auch eine hohe Schaltgeschwindigkeit.
Die fortschreitende Strukturverkleinerung der Transistoren bringt es jedoch mit sich, daß zur wirksamen Ansteurung der Transistoren immer dünnere dielektrische Schichten als Gate- dielektrika verwendet werden müssen. Wird, wie heute allgemein üblich, Siliziumdioxid als Gatedielektrikum verwendet, so müßte die Schichtdicke des Gatedielektrikums in einer 0,1 μ Technologie weniger als 1,5 nm betragen. Es ist jedoch sehr schwer, derartig dünne Siliziumdioxidschichten mit aus- reichender Genauigkeit, reproduzierbar herzustellen. Abweichungen von nur 0,1 nm bedeuten Schwankungen in der Schicht- dicke in der Größenordnung von 10%. Darüber hinaus kommt es bei derartig dünnen Siliziumdioxidschichten zu hohen Leckstromen durch die Siliziumdioxidschicht, da durch den Effekt des quantenmechanischen Tunnels die Ladungsträger die durch die Siliziumdioxidschicht erzeugte Potentialbamere überwinden können.
Es wurde daher vorgeschlagen, die übliche Siliziumdioxidschicht durch ein Material mit einer höheren Dielektnzitats- konstanten zu ersetzen. Mit einem derartigen Material können vergleichsweise dicke Schichten von mehr als 5 nm als Gate- dielektπka verwendet werden, die jedoch elektrisch einer Siliziumdioxidschicht von deutlich kleiner als 5 nm entsprechen. Die Dicke einer derartigen Schicht ist leichter zu kon- trollieren und der Tunnelstrom durch die Schicht ist deutlich vermindert. Als Materialien für das Gatedielektrikum wurden beispielsweise Siliziumnitπd, Titanoxid oder Tantalpentoxid vorgeschlagen.
Zur Herstellung dieser Materialschichten werden bisher CVD- Prozesse eingesetzt. Die so hergestellten Schichten weisen jedoch Verunreinigungen auf, die auf die bei den CVD- Verfahren verwendeten Prozeßgase zurückzuführen sind. Diese Verunreinigungen fuhren zu Ladungen und sogenannten "Traps" m den Schichten, die wiederum die Funktion des Transistors negativ beeinflussen.
Aus der US 4,495,219 ist bekannt, eine als Dielektrikum dienende Metalloxidschicht durch Aufbringen des entsprechenden Metalls auf die blanke Siliziumoberflache mit nachfolgender thermischer Oxidation zu bilden. Dabei besteht jedoch die Gefahr, daß das Metall in das Silizium diffundiert und dort aktive Bereiche in ihren elektrischen Eigenschaften nachteilig beeinflußt. Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung von Metalloxidschichten anzugeben, das die genannten Probleme vermeidet oder deutlich vermindert. Diese Aufgabe wird von dem Verfahren gemäß Patentanspruch 1 gelöst.
Weitere vorteilhafte Ausführungsformen, Ausgestaltungen und Aspekte der vorliegenden Erfindung ergeben sich aus den Unteransprüchen der Beschreibung und den beiliegenden Zeichnun- gen.
Erfindungsgemäß wird ein Verfahren zur Herstellung einer Metalloxidschicht bereitgestellt. Dabei umfaßt das erfindungsgemäße Verfahren folgende Schritte:
a) eine Barriereschicht wird gebildet,
b) auf die Barriereschicht wird eine Metallschicht aufgebracht, und
c) die Metallschicht wird in einer Sauerstoffatmosphäre thermisch oxidiert, so daß eine Metalloxidschicht { 3 ) erzeugt wird.
Das erfindungsgemäße Verfahren besitzt den Vorteil, daß zur Erzeugung der eigentliche Metalloxidschicht keine CVD- Verfahren eingesetzt werden müssen, wodurch sich störende Verunreinigungen der Metalloxidschicht deutlich reduzieren lassen. Weiterhin führt das erfindungsgemäße Verfahren zu ei- ner sehr homogenen Grenzflächen des Metalloxides. Die bisher verwendeten CVD-Abscheidungen ergeben hingegen, wegen unkontrollierter Kristallbildung zu Beginn der Abscheidung, an der Substratoberfläche eine inhomogene, rauhe Grenzfläche. Darüber hinaus läßt sich das erfindungsgemäße Verfahren leicht in die bereits bestehenden Prozesse zur Herstellung von CMOS- Transistoren und/oder Speicherkondensatoren integrieren und ist daher sehr kostengünstig zu realisieren. Die thermische Oxidation der Metallschicht führt zu einer sehr reinen und stöchiometrischen Metalloxidschicht .
Darüber hinaus lassen sich derartige Metalloxidschicht nur sehr schlecht strukturieren. Dies ist insbesondere deshalb der Fall, weil sich diese Schichten im wesentlichen nur durch eine physikalischen Ätzkomponente ätzen lassen, die dementsprechend gegenüber anderen Schichten nur eine geringe bzw. gar keine Selektivität aufweist. Daher wird in einer bevorzugten Ausführungsform weiterhin erfindungsgemäß ein Verfahren zur Strukturierung der Metalloxidschicht bereitgestellt. Dabei umfaßt das erfindungsgemäße Verfahren die zusätzlichen Schritte :
d) auf die Metalloxidschicht wird eine Maske aufgebracht, und
e) die Metalloxidschicht wird entsprechend der Maske in einer oxidierenden Atmosphäre bei einer Temperatur größer als 130 °C trocken geätzt, wobei die oxidierende Atmosphäre zumindest eine Halogenverbindung, insbesondere CF4, aufweist .
Das erfindungsgemäße Verfahren besitzt den Vorteil, daß das Metalloxid chemisch auch ohne physikalische Ätzkomponente trocken geätzt werden. Dementsprechend weist das erfindungsgemäße Verfahren eine hohe Selektivität gegenüber anderen Materialien wie beispielsweise Silizium oder Siliziumoxid auf.
Bei dem erfindungsgemäßen Verfahren ist es insbesondere bevorzugt, wenn als Barriereschicht Siliziumdioxid oder nitri- diertes Siliziumdioxid verwendet wird.
Weiterhin ist es bevorzugt, wenn als Metall Titan, Tantal oder Aluminium verwendet wird. Ebenso ist es bevorzugt, wenn das Metall durch Sputtern auf die Barriereschicht aufgebracht wird. Weiterhin ist es bevorzugt, wenn die Barriereschicht zwischen
1 und 3 nm dick bzw. die Metallschicht zwischen 5 und 15 nm dick ist.
Bei dem erfindungsgemäßen Verfahren ist es insbesondere bevorzugt, wenn die Barriereschicht bei der thermischen Oxidation der Metallschicht im wesentlichen entfernt wird.
Bei der Strukturierung der Metalloxidschicht ist es bevorzugt, wenn die Maske eine Polysiliziummaske ist.
Weiterhin ist es bevorzugt, wenn die Ätztemperatur zwischen 200°C und 300°C, insbesondere etwa 250°C beträgt.
Darüber hinaus ist es bevorzugt, wenn der Anteil der Halogenverbindung in der oxidierenden Atmosphäre zwischen 1 und 10% beträgt .
Die Erfindung wird nachfolgend anhand von Figuren der Zeichnung näher dargestellt. Die Figuren 1 bis 4 zeigen eine schematische Darstellung einer Ausführungsform der erfindungsgemäßen Verfahren.
Figur 1 zeigt einen Ausschnitt eines Siliziumwafers mit einem Siliziumsubstrat 1. Der in Figur 1 gezeigte Zustand eines Siliziumwafers entspricht beispielsweise dem Zustand, den ein Siliziumwafer in einem Standard-CMOS Prozeß annimmt, nachdem die Wannen der CMOS-Transistoren und die Isolation (nicht ge- zeigt) der einzelnen Transistoren bereits erzeugt worden ist.
Auf die Oberfläche des Siliziumsubstrats 1 wird nun eine etwa
2 nm dicke Siliziumdioxidschicht 2 als Barriereschicht aufgebracht. Diese Oxidschicht 2 kann beispielsweise durch eine thermische Oxidation erzeugt werden. Wird die thermische Oxidation in einer Atmosphäre durchgeführt, die zusätzlich NO- bzw. N20-Moleküle enthält, so läßt sich eine nitridierte Siliziumdioxidschicht 2 herstellen.
Wie bereits in der Einleitung erwähnt ist es schwierig, die Dicke einer solch dünnen Oxidschicht genau zu kontrollieren. Da diese Oxidschicht jedoch nur eine Vorstufe zur Erzeugung des eigentlichen Gatedielektrikums ist, können Schwankungen in der Schichtdicke der Oxidschicht 2 hingenommen werden, ohne daß dies negative Auswirkungen auf die Funktion des noch zu erzeugenden Transistors hat.
Auf die Oxidschicht 2 wird nachfolgend eine Titanschicht oder Tantalschicht 3 als Metallschicht aufgebracht. Diese Titanschicht oder Tantalschicht 3 wird durch eine Sputterprozeß erzeugt. Die Schichtdicke der Titanschicht oder Tantalschicht 3 beträgt etwa 6 nm. Die sich daraus ergebende Situation ist in Fig. 2 gezeigt.
Anschließend wird die Titanschicht oder Tantalschicht 3 durch eine thermische Oxidation in eine Metalloxidschicht 3λ umgewandelt. Die Umwandlung findet einer Sauerstoffatmosphäre bei etwa 600 °C statt. Die thermische Oxidation der Metallschicht führt zu einer sehr reinen und stöchiometrischen Metalloxidschicht, die kaum Verunreinigungen aufweist. Außerdem werden bei der thermischen Oxidation Sauerstoffatome aus der Siliziumdioxidschicht 2 in die Metallschicht 3 gezogen, so daß die Siliziumdioxidschicht 2 bei der thermischen Oxidation der Metallschicht nahezu vollständig entfernt wird. Auf diese Weise entsteht eine sehr saubere Grenzfläche zwischen dem Silizium- Substrat 1 und der Metalloxidschicht 3 , was positiv auf die Eigenschaften des späteren Feldeffekttransistors auswirkt.
Durch eine nachfolgende Temperung bei etwa 900 °C läßt sich eine Titanoxidschicht 3 in der sogenannten Rutile-Phase er- zeugen. Diese Temperung kann bereits bei der Erzeugung der Titanoxidschicht erfolgen. Sie kann aber erst in einem späteren Prozeßschritt in der Herstellung einer integrierten Schaltung durchgeführt werden.
Es folgt die Erzeugung einer Polysiliziumschicht 4 auf der Metalloxidschicht 3 " . Die sich daraus ergebende Situation ist in Fig. 3 gezeigt. Je nach verwendetem Prozeß können auf die Polysiliziumschicht 4 noch weitere Schichten beispielsweise eine TEOS-Oxidschicht (nicht gezeigt) abgeschieden werden.
Es folgt eine Phototechnik, bei der die Polysiliziumschicht 4 strukturiert wird, so daß die Gatebahnen 5 erzeugt werden. Die Gatebahnen 5 bilden wiederum eine Maske zur nachfolgenden Ätzung der Metalloxidschicht 3Λ. Als Ätzgas wird eine Mi- schung aus CF4 und 02 verwendet. Die Temperatur der Ätzung beträgt etwa 250 °C. Dabei wird das Ätzgas durch eine HF- Einkopplung oder eine Mikrowellenanregung zur Bildung eines Plasmas angeregt. Das Verhältnis von CF4 zu 02 beträgt etwa 2% zu 98%.
Für die Ätzung selbst ist das frei werdende Fluor und die damit verbunden Reaktion des Metalloxids mit dem Fluor verantwortlich. Es bilden sich flüchtige Metall-Fluor-Verbindungen. Der Sauerstoff übernimmt die Aufgabe als Passivator für das (Poly) Silizium. Durch Sauerstoff bildet sich Si02 dessen
Bindungsenergie (ohne den Einsatz von zusätzlicher Ionenergie) zu hoch ist um durch den geringen Fluoranteil signifikant geätzt zu werden. Die Ätzung der Metalloxidschicht erfolgt daher sehr selektiv zu (Poly) Silizium bzw. zu Siliziu- moxid. Die daraus ergebende Situation ist in Figur 4 gezeigt.
Der Prozeß zur Herstellung des Transistors kann dann gemäß einem Standard-CMOS Verfahren fortgesetzt werden, um den vollständigen Transistor zu erzeugen. Diese Schritte sind an sich bekannt, so daß auf sie nicht weiter eingegangen werden muß .

Claims

Patentansprüche
1. Verfahren zur Herstellung einer Metalloxidschicht mit den Schritten:
a) eine Barriereschicht (2) wird gebildet,
b) auf die Barriereschicht (2) wird eine Metallschicht (3) aufgebracht, und
c) die Metallschicht (3) wird in einer Sauerstoffatmosphäre thermisch oxidiert, so daß eine Metalloxidschicht (3Λ) erzeugt wird.
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß als Barriereschicht (2) Siliziumdioxid oder nitridiertes Siliziumdioxid verwendet wird.
3. Verfahren nach einem der Ansprüche 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß als Metall Titan, Tantal oder Aluminium verwendet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , daß das Metall durch Sputtern auf die Barriereschicht (2) aufgebracht wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t , daß die Barriereschicht (2) zwischen 1 und 3 nm dick ist.
6. Verfahren nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t , daß die Metallschicht zwischen 5 und 15 nm dick ist.
7. Verfahren nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t , daß die Barriereschicht bei der thermischen Oxidation der Metallschicht entfernt wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t , daß
d) auf die Metalloxidschicht (3Λ) eine Maske (5) aufgebracht wird, und
e) die Metalloxidschicht (3λ) entsprechend der Maske (5) in einer oxidierenden Atmosphäre bei einer Temperatur größer als 130 °C trocken geätzt wird, wobei die oxidierende Atmosphäre zumindest eine Halogenverbindung, insbesondere CF4, aufweist.
9. Verfahren nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t , daß die Maske (5) eine Polysiliziummaske ist.
10. Verfahren nach einem der Ansprüche 8 oder 9, d a d u r c h g e k e n n z e i c h n e t , daß die Ätztemperatur zwischen 200°C und 300°C, insbesondere etwa 250°C beträgt.
11. Verfahren nach einem der Ansprüche 8 bis 10, d a d u r c h g e k e n n z e i c h n e t , daß der Anteil der Halogenverbindung in der oxidierenden Atmosphäre zwischen 1 und 10% beträgt.
PCT/DE1999/003878 1998-12-04 1999-12-03 Verfahren zur herstellung einer metalloxidschicht bzw. einer strukturierten metalloxidschicht WO2000034991A2 (de)

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DE1998156084 DE19856084C2 (de) 1998-12-04 1998-12-04 Verfahren zur Herstellung einer Metalloxidschicht bzw. einer strukturierten Metalloxidschicht

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