TW473733B

TW473733B - Refresh-type memory with zero write recovery time and no maximum cycle time

Info

Publication number: TW473733B
Application number: TW089114175A
Authority: TW
Inventors: Chang-Rae Kim; Jong-Yul Park; Min-Chul Chung; Sang-Jib Han
Original assignee: Samsung Electronics Co Ltd
Priority date: 2000-06-30
Filing date: 2000-07-15
Publication date: 2002-01-21
Also published as: EP1168358A2; US20020001247A1; US6463002B2; KR20020005353A; EP1168358A3; US6275437B1; EP1168358B1; JP2002025252A; CN1315132C; CN1331472A; JP3479291B2; KR100391149B1

Description

473733 五、發明說曝-(1 ) 發明背景 1 .發明領诚本發明相關於半導體記憶體裝置及動作的方「』々古，更特定於，半導體記憶體裝置及動作的方法，其中，〜丨思fg細胎雷要儲存資料的更新，其中更新的動作在内報執行，並且並中此裝置以類似於靜態R A M的時序需求做外部動作：八 2 .相關技藝的説明隨機存取記憶體（RAM)裝置儲存電子資料在一個別可疋址元件，熟知的記憶體細胞。在市場很普遍兩種基本形態的RAM細胞-靜態RAM (SRAM)細胞與動^Ram (DRAM)細胞。SRAM細胞有一靜態拴鎖結構（例如，勺八六個電晶體，或是四個電晶體及兩個暫存器），其可=二限期的儲存資料。DRAM細胞有一儲存節點（例如電以及單一的存取電晶體。資料藉由設定此儲存節點= 狀態而儲存在細胞中。，因爲所有的電容器表現出電荷洩漏，DRAM細胞的特徵爲匕不旎供限期的保存資料。一電荷儲存節點最終將會放電到被誤謂爲放電的儲存節點的一個點，造成資料錯誤。要防止這個的發生，dram細胞被週期性的”更新"，也就是，充電的細胞被重新充電。這個週期性的更新每秒必須重返每個細胞許多次來防止資料遺失。 DRAM更新需要一個更新電路來確保每個細胞被重返，在資料遺失發生前。早期的DRAMs(特定_RAMs，以類似於靜態RAM的時序需求做外部動作）依賴外部的記憶體 ^ —------^---------. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印

本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) 經濟部智慧財產局員工消費合作社印製 473733 A7 ^-----BZ___ 五、發明說K 2 ) 入一 f來=仃必要的更新電路功能。今天，許多DRAMs併入新電路到其内部的邏輯電路中，並因此執行“内部的更新”。值& , ，、、^ v、、元上，内邵更新的DRAMs已與SRAMs有不同、P動作而求。特足的，先前技藝的内部更新DRAMs利 ·:兩個外邵動作需求中的至少-個，其不存在於SRAM的月、加到每個寫入週期後邵的有限寫入回復時間，以及最大寫人週期時間。將如下面解釋的，-個需要的寫入回復時，使得D R A M寫人存取時間慢於正常的讀取存取時間而最大的寫入週期時間加入了外部寫入週期長度的上限。不管其奇怪特質，DRAM有某些獨特的優點，在與SRAM 做比較，。其中最主要的是⑽歲記憶體細胞的大小通常在量値等級上小於以類似處理技術建立的sram記憶體細胞。這個大小的差異解釋成或是較便宜的裝置，或是相同記憶體成本下可以儲存更多資料。因此所希望的是dram 可以取代SRAM而不須在周圍電路加入額外的外部動作需求0 1989年6月12曰發給Kazuhiro Sawada及其他者的美國專利編號第 4,984,208，標題爲 “Dynamic Read/Wdte Memc)ry with Improved Refreshing Operation”，揭示兩個 DrAM 電路’一個有窝入回復時間需求，而另一個有最大的週期時間需求。圖1説明有寫入回復時間需求的内部更新dram電路的動作’如‘208專利的背景中所揭示的。寫入動作顯示在圖1 本紙張尺度適用中國國家標準（CNS)A4規格（21(^ 297公釐） ' ------ ——-k-----裝—·—-—訂·-------- (請先閱讀背面之注意事項再填寫本頁) 473733 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明4 3 ) 的時間t 0與t 3之間。此寫入動作在時間點t 〇設定寫入位址在ADD並接著將寫入致能信號WE#成爲低電位而由外部啓動。在要寫入的資料於][/ 〇上設定好時，寫入致能信號 W E #在t 1時回到高電位，信號通知dram電路現在可以從 I / 0上讀取資料。但是在圖1，在時間t丨時，此電路藉由選擇更新字線R W L剛開始一個更新動作。因此陣列寫入存取的開始必須延遲到更新動作在t 2結束時。在t 2上，字線NWL1最後被設定而在〗/ 〇上的資料被寫入。資料與位址必須要維持在裝置的輸入上夠久以便更新結束且陣列的入存取開始。圖1中，寫入回復時間t(WR)爲另一個記憶體動作可以… 始前WE#脈衝上升緣後所需要的額外時間。然而SRAM可以在感測到WE#脈衝的上升緣時完成寫入動作，而這個 dram不能。這是因爲DRAM不能在資料可在1/〇上取用預先選擇字線NWU，以便更新動作可以在過度期間1 生。圖1顯示出最糟的情況，必須加以設計的，其中更= 動作在WE#成爲高電位時剛好開始。亦2説明在‘則專利中説明的第二個dram的動作、中，當WE#成爲低電位，更新動作已經開始 RWL)。當更新動作結束時，對應到add上位址的字 NWL1被選擇’並在WE#脈衝期間維持選帛。因此冬在I/O成爲有效，可以立即被寫人，而允許寫人動= 以及在WE#回到高電位時開始另—個動作。因：的動作不需要寫入回復時間，i出現與SRAM相同的寫開前發圖2 擇線束 2中時 6- 本紙張尺度適用中國國家標準（CNS)A4規_& (210 x 297公£ 473733

序0 (請先閱讀背面之注意事項再填寫本頁) 題，並兄月的，罘二個DRAM的動作提出一個潛在的問間、出現在SRAM。因爲NWL1在寫入致能脈衝的期維持選擇，更新動作在WE#爲低電位時不能開因此，如料部電路啓動“長寫入，，，也就是，等待太㉛才釋放W E #’這可能延遲更新動作太久來防止資料損十要防止資料損毁，根據圖2及3的一個DRAM動作在外部 %路上加入最大的寫入週期時間。換句話説，t(WP)可加以限制，例如，每個窝入週期期間内的一到十微秒。這限制了故種裝置之應用於可以同時容忍並確保符合最大寫入週期時間的需求。發明概要經濟部智慧財產局員工消費合作社印製普遇可接收需要一種使用更新形態記憶體細胞的記憶體裝置’但在動作在與SRAM相同的時間參數。實行這個的本發明較佳具體實例，藉由以零寫入回復時間以及沒有最大冩入週期時間限制的操作。在這些較佳的具體實例中，一更新動作及成功的讀/寫入動作可以在外部的讀/寫週期内以零寫入回復時間同時完成。但是如果讀/寫週期變長，多重的更新動作也可以在單一的週期内完成。因爲更新可以在長的外部讀/寫週期繼續，較佳的具體實例不必要有最大週期時間的限制。揭示操作一個具有更新形態記憶體細胞陣列的半導體記憶體裝置的方法。在這個方法中，一個外部寫入命令使得本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）經濟部智慧財產局員工消費合作社印製 473733 、發明說曝-(5 ) 裝置將寫入位址及资料性六 ,, 料储存到暫存器中，而非記幛體细胞陣列。結果，這個古氺了命开尤U缸 '，，田也能的致处jh 1 、而要記憶體細胞陣列的字線爲靜 Γ ;2外部的寫人命令期間，以便裝置回應該命動作在外部寫入命令的期間内需要時繼、.，，…卜邵寫入命令要花多久時間完成。二==體實例中’外部寫入命令也觸發-脈衝的後外部寫入命令結合之暫存器資料的記憶月豆細胞陣列。這接暫在哭pq 使暫存閒置以便可以用來儲存寫入位址以及與目前外部寫入命令結合的資料。但是或許更重要的’因馬稍後的寫入是脈衝的’其時序由此裝置控制，這個寫入用-已知時間期間來存取記憶體細胞陣列一不論外 "入週期的長度有多ϋ這已知時間期間外，更新動作可以被允許。並也揭示一種具有更新形態記憶體細胞陣列的半導體記憶體裝置。此裝置包含一更新電路、一資料輸入暫存器：寫入位址暫存态、寫入電路、讀取電路及控制電路。此寫入電路在外部要求的目前寫入動作期間啓動一脈衝的寫入動作，以便將儲存在資料輸入暫存器中的資料寫入到儲存在寫入位址暫存器中之位址上的細胞陣列。此寫入電路也儲存在目前外部要求的寫入動作期間接收的寫入位址到寫入位址暫存器，摒除存在目前外部要求的寫入動作期間接收的資料到資料輸入暫存器。讀取電路在外部要求的目前寫入動作期間啓動一脈衝的讀取動作。讀取動作的讀取位址與儲存在寫入位址暫存器 -8- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）" — ------ --Τ.----k--------·--Λ--—訂·-------- (請先閱讀背面之注意事項再填寫本頁) 473733 A7 B7 經濟部智慧財產局員工消費合作社印製

、發明說K 開始但是此動作接著根據内部產生的信號而繼續。稍：寫入參考爲對記憶體細胞陣列的内部脈衝寫入動 Κ稍後寫人的獨特特點是卩車列位址的設定及資料寫入發址與資料送到此裝置的期間内的外部寫入動作後一段時間’㈣料在過渡性質時期暫時性暫㈣的外部寫入位址及資料。此稍後寫人可以發生，例％，在接下來的外部寫入動作期間。稍後寫人的另—個特色是要求讀取資料發生在裝置實際寫入資料到陣列中之前的可能性。現在回到本發明的第一具體實例，圖4包本一憶體裝置90的方塊圖。。+導心己在裝置90中，記憶體細胞陣列2〇〇包含更新記憶體細胞、字線WL以及位元線BL。每個記憶體細胞連結到一個字線及一個位元線。列解碼器丨4 〇及行解碼器i 5 〇提供定址一特定記憶體細胞的方法。在一個存取期間，此位元線 B L被預先充電而接著當主要的脈衝產生器3 2 〇產生一脈衝在PWLb時列解碼器丨40根據一列位址信號選擇一字線。選定的字線導通連接到此線之每個記憶體細胞中的存取電曰曰體，讓電荷在每個記憶體細胞的儲存節點及連接到此記情、體細胞的特定一位元線B L間共用。感測放大器4 1 〇接著被 P S A上的脈波所啓動；每個感測放大器感測目前連結到其特定位元線的記憶體細胞是被充電或放電，藉由測量在^ 元線上的電蜃。此信號被放大，藉之更新記憶體細胞。在讀取或寫入動作期間，一或多個細胞接著被讀取或寫入。當主要脈衝產生器在PCSL產生一脈衝時，行解碼器 —v—f----4^襄---------訂---------^9— (請先閱讀背面之注意事項再填寫本頁) 10- 經濟部智慧財產局員工消費合作社印製 473733 A7 ________ B7 五、發明說昏（8 ) 1 5 0根據行位址信號選擇一個行選擇線c s L。每個行選擇線連結一或多個對應的位元線到裝置9 〇的輸入/輸出電路’允許讀取及寫入連結到選定字線的記憶體細胞。對裝置9 0的外部記憶體存取由讀取及寫入命令啟動。這些命令可以由，例如，位址ADDi的一或多個外部輸入、晶片致能（也稱為晶片選擇）C E #以及寫入致能w E #的信號轉變所啟動。例如，讀取命令可以由出現在ADDi上的新位址’或藉由設定C E #(在兩種情況下w E #均為解設定）啟動。類似的’寫入命令可以好幾種方式啟動。一個一般的方式是在CE#為設定時設定WE#。類似的，如果在WE# 設定時設定CE#，一寫入命令被啟動。最後，在CE#及 W E #都設定時，新的寫入命令可以藉由ADDi上的位址變動而啟動。雖然本專利聲明企圖涵蓋這些，以及其他一般啟動謂取及寫入命令的方法，接下來的範例只使用一個讀取及一個寫入命令方法，以便簡化本揭示。位址緩衝電路1 〇〇接收並緩衝外部信號ADDi及CE#。當這些信號的其中之一改變（而C E #的最後狀態為致能的）， A T D (位址轉變檢測器）電路3 3 〇回應此ADDi或C E #轉變並產生短脈波PATD。寫入致能緩衝電路3 0 0接收並緩衝外部信號w E #及 CE#。WE#送到讀取/寫入脈波控制電路3 1 〇做為緩衝信號WEb。當CE#及WE#其中之一轉變為設定，而另外一個已經設定，寫入致能緩衝電路3 0 0產生一脈波 SPGL 一 WE·。當WE#轉變為解設定，寫入致能緩衝器電路 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---U---Γ-----裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 473733 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說略-(9 ) 3 〇 0產生一脈波SPGH—WE。喝取/寫入脈波電路3 1 0產生内邵控制信號，其操作多工為1 3 0、主要脈波產生器3 2 0以及更新控制電路5 1 〇。對控制電路3 1 0的輸入爲PATD、WEb、SPGL WE及 SPGH—WE及PRFH(更新控制電路5 1 0產生的更新脈波）。控制電路3 1 0在此更新週期内產生一更新選擇信號 RFHTD，在讀取週期内的一個讀取選擇信號RATD，以及在寫入週期内的一個寫入選擇信號PWTD。另外，控制電路3 1 0產生一更新要求動作阻斷信號NERFH來控制更新控制電路5 1 〇，當更新不被允許時。多工器1 3 0使用信號RATD、PWTD及RFHTD來選擇三個可能的位址信號中的一個做爲列解碼器1 4 0及行解碼器 1 5 0輸入位址A i。當新的位址在外部位址線ADDi上接收時，三個位址信號的第一個是内部的位址Ai_R，位址緩衝電路1 0 0儲存此位址並輸出做爲Ai_R，無論此位址對應到讀取命令或是寫入命令。三個位址信號的第二個是寫入位址A i _ W。寫入位址暫存器1 1 0儲存Ai_R，在寫入週期内，並接著輸出儲存値爲Ai_W，直到在下一個寫入週期内儲存一個不同値。第三個位址信號是更新位址Ai_cnt。一般，多工器130選擇A^R，在陣列2 0 0的脈波讀取期間，在陣列2 0 0的脈波寫入期間選擇Ai_W，以及在陣列 2 〇 0的脈波更新期間選擇Ai—cnt。裝置9 0的更新電路包含更新計時器5 0 0、更新控制電路 5 1 0、更新位址計數器5 2 0以及讀取/寫入脈波控制電路 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） —-1—r-------------^--------- (請先閱讀背面之注咅？事項再填寫本頁) 473733 A7 B7 五、發明說明-(1〇 ) 經濟部智慧財產局員工消費合作社印製 3 1 Ο 0 更新$時器5 Ο 〇在更新要求線SRFHB上產生一脈波，例如在固疋的時間間隔。4匕間隔其月間是要確保可防止資料遺失的更新速率。當NERFH爲解設定時，更新控制電路51〇接收认刪脈波。當NERFH爲設定時，更新控制電路5丨〇不接收此 SRFHB脈波。更新位址計數器5 2 0以預定順序定址每條字線及行選擇線的方式通過位址。更新位址計數器5 2 〇改變其輸出 Ai__cnt當PRFH脈衝時。項取/寫入脈波控制電路產生更新控制信號rfhtd及 NERFH以回應其輸人。rFHTD啓動—更新動作。nerfi^脈波讀取動作及脈波寫入動作期間禁能更新動作要求。半導體C憶體裝置9 0還包含電路來正確的處理稍後寫入’包含寫入位址暫存器1 1 〇、比較器1 2 〇、旁通控制電路160、資料輸入暫存器440以及資料輸出多工器430。寫入位址暫存备10儲存Ai-R的値，根據SPGH—WE上的脈波#號（也就疋’爲邵寫入週期結束時）。在此同時（同樣的根據SPGH 一 WE) ’資料輸入暫存器440儲存目前在資料輸入緩衝器460中的資料輸入資訊。暫存器11〇及44〇固定的輸出這些儲存値，直到在下一個SPGH_WE脈波時被取代。當一個外邵寫入命令啓動時，在資料輸入暫存器4 4 〇中資料的稍後寫入在目前的外那寫入命令完成前執行。這個 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） Ί/\\%?ζ· (請先閱讀背面之注意事項再填寫本頁) -----111 訂·--- MW. 經濟部智慧財產局員工消費合作社印製 473733 A7 ------------B7______ 五、發明說年（11 ) 稍後寫入儲存到，記憶體細胞陣列2 〇〇，在最後的外部寫入命令期間輸入到資料輸入暫存器4 4 0的資料Din—W，在對應到寫入位址Ai—w的一陣列位址上，其在最後外部寫入命令期間是此裝置的輸入。接著，在目前寫入命令結束時’當SPGH一WE受到脈衝，此脈衝動作寫入位址暫存器 1 1 〇及資料輸入暫存器4 4 0 (使得它們個別的儲存，目前窝入位址及目前資料輸入資訊）。裝置9 0必須可以在需要時讀出，已經外部寫入裝置9 〇的任何資料，包含稍後寫入資料。比較器1 2 〇將寫入位址暫存咨内容（Ai—W)與目前要求的讀取位址（Ai_R)比較。當匹配時’這會指示出外部讀取動作已經要求一尚未儲存在 1己憶體細胞陣列2 0 0中的資料（但是暫時儲存在資料輸入暫存4 4 0 )。比較器1 2 〇因而設定Add一c〇mp到旁通控制電路160。旁通控制電路16〇設定此BYpASS信號，當 Add—comp設定而此脈波旁通致能pbypass也被設定。此 BYPASS信號使得資料輸出多工器4 3 〇選擇輸出（t〇〇utput data buffer 450)儲存在資料輸入暫存器4 4 〇中的資料，取代從記憶體細胞陣列2 0 0取出的資料（其，在此具體實例中，也被取出但已過期）。對所有其他讀取位址，此比較器產生不匹配’而出現在輸出資料緩衝器450中的資料是從細胞陣列2 0 0取出的資料。圖5包含一説明普通讀取動作的時序圖，圖6包含一説明普通寫入動作的時序圖而圖7包含一説明旁通一讀取動作的時序圖。每一個均依序的加以解釋。 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） —r 1 —L·-----裝 ------ 丨訂·—丨丨—· (請先閱讀背面之注意事項再填寫本頁) 473733

經濟部智慧財產局員工消費合作社印製五、發明說吗4 12) 首先參考圖ADDi(對位址Α ο )中的改變觸發一脈波讀取動作。此ATD電路在1>八丁;〇上產生一短脈波。在此讀取/ 寫入脈波控制電路中，一脈波分布器藉由在atdd上產生長度tF的脈波回應此patd脈波。在ATDD上的脈波，不同的知道是“假的更新，，，可以在一普通讀取週期中在將到來之更新動作期間内完成提供一時間期間。此ATDD脈波也設定NERFH，防止被要求新的更新動作。在假更新脈波的結束時，在RATD產生一短脈波來啓動一脈波讀取動作。這個脈波選擇Ai__R(其包含位址a 〇 )做爲位址多工器的輸出位址A i。此RATD脈波還啓動陣列定址脈波（所知的PWLb)做一讀取的存取，造成w L 0被選擇自t 1開始一預定脈波寬度。當資料dqa〇從資料輸出緩衝裔輸出時之後此脈波謂取動作很快的完成。在脈波讀取動作的期間内，讀取/寫入脈波控制電路中，脈波分布器藉由產生一普通的讀取要求（NRR)脈波回應於假更新脈波的結束。此N R R脈波提供足夠的時間讓脈波讀取動作完成。在NRR脈波結束時，NERFH被解設定，並允許更新的要求。應注意到在更新被禁能的期間時間爲tACCESS，等於假更新脈波與普通讀取脈波的結合長度。同樣顯示在圖5中的是與SRFHB時間相關的三個要求信號：SRFHB1，其發生在ADDi轉換爲値A0之前； SRFHB2，其發生在NERFH設定時；以及SRFHB3，其發生在相同的外部讀取週期内，但是在脈波讀取動作完成後。 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） Γ.--------·裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 473733 A7 B7 ___ 五、發明說.-(13 ) (請先閱讀背面之注意事項再填寫本頁) 更新要求信號SRFHB1就在ADDi轉變爲AO之前被更新控制電路接收。因此PRFH設定，藉由在RFHTD上觸發一脈波啓動脈波更新動作。此脈波選擇Ai_cnt，其定址目前更新字線，做爲位址多工器的輸出位址A i。此RFHTD脈波還在PWLb上啓動字線選擇脈波，使得WL_RFH1被選擇做爲自tO開始的預定脈波寬度。如圖5中所示，選擇 WL_RFH1脈波的字線在假更新時間内完好的結束。更新要求信號SRFHB2在NERFH設定時（在tACCESS期間内）被更新控制電路接收。此更新控制電路因而回應於 SRFHB2延遲設定PRFH，直到NERFH解設定信號通知脈波讀取動作的結束。在NERFH解除設定時，字線WL_RFH2 的脈波更新動作啓動而更新發生在12，類似於字線 WL—RFH1在tO時的更新。更新要求信號SRFHB3在接近自位址A0讀取結束時被更新控制電路接收。此更新控制電路未被NERFH阻斷，並因而啓動第三個脈波的更新動作。字線WLJIFH3在t3更新，在部份延伸到下一個（A1)外部讀取週期的脈波更新期間内0 經濟部智慧財產局員工消費合作社印製前述的脈波讀取動作可以讓至少一個更新發生在每個普通讀取動作期間内（在假更新時間内）。同樣如顯示的，在相對長外部讀取週期時間不會有問題發生，因爲更新動作在一脈波普通讀取存取字線後被重新致能，即使是在長讀取週期後。現在回到圖6 ’顯示後面有一讀取動作r 3的兩個連續夕卜 -16 - 297公釐）本紙張尺度適用中國國家標準（CNS)A4規格（21〇 473733 A7 B7 五、發明說明4 14 ) 部寫入動作w 1及W 2的時序。應注意到在時序圖開始處，一外部寫入動作W 〇才剛結束。 (請先閱讀背面之注意事項再填寫本頁) 外部寫入動作W 1在ADD轉換到A 1時開始，而相對應的低電位轉變在寫入致能WE#。應注意就在這之前，在 WE#上的高電位轉變信號通知外部寫入動作w〇的結束，觸發在SPGH—WE上一個脈波。這個脈波使得AiJW儲存來自Ai—R的A0，而Din儲存DinO。外部窝入動作W1的開始觸發一脈波的寫入動作來將 DinO寫入到位址對應a 〇的細胞陣列。w E #在的低電位轉變觸發SPGL—WE上的一脈波。此讀取/寫入脈波控制電路藉由對假更新間隔内產生一分布的脈波WTDD回應此脈波，類似於之前範例的假更新間隔。經濟部智慧財產局員工消費合作社印製在假更新間隔結束時，此讀取/寫入脈波控制電路在 P WTD上產生一短脈波以及在n W R的散布脈波。散布脈波的結束點定義脈波寫入命令的結束點。此PWTD脈波使得位址多工器選擇Ai_W(也就是，在此範例中的値A 0。）做爲到列與行解碼器的位址A i。此PWTD脈波也啓動此主要脈波產生器中的一寫入脈波順序，使得字線W L 0在時間 tl被選擇。在WL0被選擇的時間内，DinO從Din—W寫入到資料陣列。一旦脈波寫入週期完成，此裝置可以繼續更新動作直到外部信號（例如，WE#的高電位轉變）信號通知此外部寫入週期的結束。在高電位轉變時，在SPGH_WE上的一脈波儲存A 1及Din 1 ’使传這些些値分別出現在Ai_W及 -17 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 473733 A7 __B7 五、發明說明4 15 )

Din_W 〇外部寫入週期W2緊接在外部寫入週期後。评2的處理類 (請先閱讀背面之注意事項再填寫本頁) 似W 1的處理，並包含一脈波的寫入動作來儲存A丨到記憶體細胞陣列中。 " 一讀取週期R 3緊接在W 2之後，説明不需要有回復時間。瀆取週期R 3的處理如同在圖5中的讀取週期所做。_ 個額外値得注意的是Ai—W及Din—W維持其資訊（也就是， A2及Din2)經過及在外部讀取週期之後，將會這樣的進入下一個寫入週期，根據這個具體實例。圖ό中的更新動作類似於經由參考圖5所做的説明。因此沒有最大寫入週期時間需要指明，因爲可以發現到更新可以發生在普通的外部寫入週期内，無論長度爲何（當然會存在有最小週期時間，在對所以記憶體裝置這樣做時）。圖7包含一旁通讀取動作的時序圖。旁通讀取發生在外部讀取要求資訊，其尚未儲存在記憶體細胞陣列中，當資料在等待一適當時間的稍後寫入。因爲資料不能從記憶體細胞陣列讀出（尚不能），旁通讀取識別出此資料已存在於資料輸入暫存器而資料輸入暫存器資訊回授到資料輸出，有效的“旁通”記憶體細胞陣列。經濟部智慧財產局員工消費合作社印製圖7顯示某些與圖6相同的信號做爲外部寫入週期w 1的結束。在圖7中，然而，兩個外部讀取週期R 2及R 1接在 W 1之後。外部讀取週期R !關閉來需求一個旁通讀取，因爲從外部寫入週期W 1 (以相同的陣列位址A 1 )讀出的資料尚未寫入到記憶體細胞陣列。雖然更新動作在圖7中爲簡 -18- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 473733 A7 ___B7 五、發明說明-（16) 潔起見而加以忽略，可以理解的是更新動作也可能在圖7 中顯示的時間間隔内定址字線W L。 (請先閱讀背面之注意事項再填寫本頁) 讀取週期R2類似於先前加以解釋的讀取時序圖。讀取週期R2顯示出資料SAout—A2從對應到A2的記憶體細胞處感測，並輸出在感測放大器輸出SA〇ut上，並接著選擇到 Dout因爲BYPASS被禁能。漬取週期R1動作有些不同。應注意一旦在週期R1RA1 出現在Ai一R，Ai一R與Ai一W的比較被估算爲眞値，使得 Add一comp成爲咼電位。因此當在r夏期間pBYPASS上的旁通脈波使传旁通控制電路檢視Add—c〇rnp，電路設定 BYPASS爲資科輸出多工器。這使得在外部讀取週期r 1的脈波讀取動作後多工器選擇DinW，而非SAout。這產生正確的結果’因爲資料Din 1，在DinW等待寫入到a 1，並因而是對應到位址A 1的最後寫入資料。圖8包含讀取/寫入脈波控制電路31〇(參閲圖4) 一具體實例的方塊圖。這個特定的具體實例觸發啓動PAtD的脈波讀取動作以及啓動SPGL-WE的脈波寫入動作。經濟部智慧財產局員工消費合作社印製電路3 1 0的上半邪在讀取動作期間工作。更新存取控制 3 1 1包含脈波散布器-此脈波散布器將paTD脈波散布而產生假的更新脈波在ATDD上。ATDD連接爲普通讀取存取控制3 1 2的輸入。區塊3 1 2藉由產生兩個脈波回應假更新脈波的尾端邊緣-一短脈波在RATD來啓動陣列讀取，及一較長的脈波在NRR來阻斷陣列讀取期間的更新動作。〇R 閘3 1 3組合ATDD及NRR來產生信號NERFHR。NERFHR因 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） " 經濟部智慧財產局員工消費合作社印製 473733 A7 - _B7 __ 五、發明說曝-(17 ) 而延續ATDD及NRR脈波的組合期間（也就是，此脈波讀取存取時間tACCESS)。電路3 1 0的下半部在寫入動作期間工作。更新存取控制 314包含一脈波散布器來散布SPGL-WE脈波，藉之產生假更新脈波在WTDD上。WTDD連接做為普通窝入存取控制 315的輸入。區塊315藉由產生兩個脈波回應假更新脈波的尾端邊緣回應一短脈波在PWTD上來啟動陣列寫入，及一較長的脈波在NWR來阻斷陣列寫入期間的更新動作。〇R閘3 1 6組合WTDD及NWR來產生信號NERFHW。 NERFHR因而延續WTDD及NWR脈波的組合期間（在此具體實例中，此脈波窝入存取時間，也就是tACCESS)。 NERFHR及NERFHW由OR閘3 17組合而產生NERFH。 NERFH為更新要求阻斷信號，其在脈波讀取動作及脈波寫入動作的期間内作用。圖8使用固定脈波長度的WTDD。一替代性具體實例使用可變動的脈波長度，最大期間等於假更新脈波期間，而最小期間接近於零。這個具體實例可以讓一脈波窝入在外部寫入命令中較早被執行，當情況允許時。 WTDD的可變動脈波長度係藉由在相關於任何執行更新動作狀態的信號觸發此脈波尾端邊緣加以計算。這個信號可以是，例如，一長度等於假更新脈波的脈波，但在每次更新動作開始時由PRFH觸發。圖9顯示一替代性的實做3 18，其可以替代圖8的普通寫入存取控制電路3 1 5。圖9的電路變動脈波寫入動作的時 ---w--------·裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁} -20-

473733 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明-(18) 序，取決於在外部寫入動作開始點上的更新動作是否正在進行中。這可以讓這種情形下的稍後寫入動作在外部寫入週期中儘早執行，更早的空出外部寫入週期中的陣列存取邏輯來執行更新（以及更早空出寫入位址及資料輸入暫存器）。圖9的電路動作如下。當SPGL—WE脈波接收時加大脈波產生器3 2 1形成散布脈波A (大約是假更新時間的長度）。前端邊緣脈波產生器3 2 2出發一短脈波B啓動散布脈波A 的如^邊緣。尾^邊緣脈波產生益323出發一短脈波c户欠動散布脈波A的尾端邊緣。脈波B及C其中之一將會當作是PWTD脈波，取決於開關3 2 4及3 2 5的狀態。開關3 2 5爲閉合而開關3 2 4爲開啓的，當PRFH信號轉變爲低電位時（也就是，在更新動作開始的時候）。因此一曰更新動作已經開始，在SPGL一WE設定後的假更新時間結束時信號C將成爲PWTD。當PRFH信號的狀態爲其他（沒有更新動作）而SPGL WE 設定，開關3 2 4閉合而開關3 2 5爲開啓的。因此信號B將變成PWTD而避免了假更新時間。開關3 2 4及3 2 5在NERFHW設定的期間是不可以改變的0 圖1 0顯示本發明的替代具體實例，其使用多級的暫存器。寫入位址暫存器及110A及110B串連的連接，如此較低接的級（110A)提供輸入到下一級（110B)-因此外部的寫入位址在被用來寫入到記憶體細胞陣列2 0 0前被延遲兩個寫 -21 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --Ί--------- I I I----^ ----I I I I I (請先閱讀背面之注意事項再填寫本頁) 473733 A7

1 --------^---------μ^ύ (請先閱讀背面之注意事項再填寫本頁) 473733 A7 _B7_ 五、發明說明-（2〇 ) 的範疇中。前述的具體實例爲示範的。雖然本規格在許多地方參考 “一個”、“另一個”或是“某些”具體實例，不並不必要表示每個這樣的參考是相同的具體實例，或是此特色只適用於單一具體實例。 --Γ.---.-------------^--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -23- 本紙張尺度適用中國國家標準（CNS)A4規格mo X 297公釐）

Claims

473733 C8 ------ —_^__— 六、申請專$範圍 1 · 一種具有更新形態記憶體細胞陣列的半導體記憶體裝置，此裝置包含：一位址緩衝器在讀/寫動作期間内接收外部位址資訊並產生内部位址信號；一寫入位址暫存器在一外部寫入動作期間儲存由位址緩衝器接收的内部位址信號，並輸出此儲存的内部位址 k號做爲寫入位址信號直到下一個寫入動作；一更新電路來在更新動作期間内產生更新動作要求並產生更新位址信號來更新記憶體細胞陣列的記憶體細胞； ' 一控制電路來產生内部的控制信號，内部控制信號包含在脈波讀取動作期間產生的一讀取選擇信號，在脈波寫入動作期間產生的寫入選擇信號以及在更新動作期間產生的一更新選擇信號，以及每個外部讀/寫動作的存取子間隔内產生更新阻斷信號來禁能更新動作要求，在孩期間内裝置執行脈波的讀取或寫入動作；一位址多工器來選擇内部位址信號，寫入位址信號及更新位址信號中的一個做爲陣列位址信號，根據内部控制信號；列與行解碼器來定址記憶體細胞陣列中的一或多個細胞，根據陣列位址信號；一資料輸入暫存器來儲存在外部寫入動作期間内接收的資料輸入資訊，直到下一個外部寫入動作；一比較器來在讀取動作期間比較内部位址信號與寫入 -24 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） * -----·---tr-----\----&· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 473733

六、申凊專ϋ範圍位址信號；以及貝料輸出多工器來在讀取動作期間選擇儲存在資料輸入暫存器中的資料輸入資訊，或是從記憶體細胞陣列，的-或多個細胞輸出的資#，根據比較器的輸出信號次其中資料輸出多工器選擇儲存在資料輸入暫存器中勺貝料輸入：貝訊，當内部位址信號匹配寫入位址信號時，否則會選擇來自記憶體細胞的資料。 2·如申請專利範圍第Η的半導體記憶體裝置，其中在第外部窝入動作期間内接收的寫入位址及資料資訊直到下個外部寫入動作才寫入到對應於窝入位址的記憶體細胞中。 3 ·如申凊專利範圍第1項的半導體記憶體裝置，其中此記憶體細胞陣列包含字線及位元線，每個記憶體細胞連結到一罕線及位元線，其中列解碼器藉由致能一字線定址此圮憶體細胞陣列，以及其中此行解碼器藉由致能一或多行選擇線定址記憶體細胞陣列，每一行選擇線連結到選定的位元線，其中致能一字線或行選擇線包含產生一脈波致能信號在該線上。 4. 如_請專利範圍第1項的半導體記憶體裝置，其中更軒阻斷信號是在檢測到外部讀/窝命令信號轉變時產新的。生 5. 如申請專利範圍第1項的半導體記憶體裝置，其中更孝動作在更新動作要求在外部讀寫命令信號轉變前輸入p 致能的，並且在更新動作要求在讀/寫存取子間鳩期 -25 - 本紙張尺度適用_國國家標準<CNS)A4規格（2i〇 X 297公釐 (請先閱讀-f面之注意事項再填寫本頁) · I------訂---- 經濟部智慧財產局員工消費合作社印製

473733 7. A8 B8 C8 D8 六、申請專$L範圍間輸入時禁能一段時間期間。 6·如申請專利範圍第丨項的半導體記憶體裝置，其中動作在更新動作要求於一存取子間隔外輸入時致能，L 及其中當更新動作要求在存取子間隔期間輸入時更新= 作延遲到存取子間隔結束後。 · 一種半導體記憶體裝置，其有包含需要更新儲存資料吃憶體細胞之記憶體細胞陣列，此半導體記憶體裝置包含： ^ c 一控制電路在每個外部讀取或寫入動作的存取子間隔内產生更新阻斷信號同時此裝置執行此記憶體細胞陣^ 的一脈波存取，以及另外的藉由產生更新動作信號回應於更新動作要求·，以及一稍後寫入電路來在目前寫入動作的存取子間隔期間寫入在先前外部寫入動作期間接收的資料到記憶體細胞陣列，以及儲存在目前寫入動作期間接收到的資料直到接下來的寫入動作。 8·如申請專利範圍第7項的半導體記憶體裝置，其中更新阻斷仏號延遲在一存取自間隔期間接收的更新動作要求直到此存取子間隔結束之後。 9.如申請專利範圍第7項的半導體記憶體裝置，其中存取子間隔的期間係決定爲一個脈波更新動作所需要的近似更新存取時間與此記憶體細胞陣列的一脈波存取所需要的近似讀/寫存取時間的總和。 10·如申請專利範圍第7項的半導體記憶體裝置，其中此更 -26- 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂---------線痛經濟部智慧財產局員工消費合作社印製 473733 A8B8C8D8 申請專立 1範圍經濟部智慧財產局員工消費合作社印製新阻斷信號在一外部讀取動作期間内檢測到外部讀取命令轉變時以及在一外部寫入動作期間内檢測到外部寫入命令轉變時產生。 11.如申凊專利範圍第丨〇項的半導體記憶體裝置，其中外部寫入命令信號的轉變為此裝置被選擇時外部寫入致能信號的一或多個轉變所指示的一事件，在外部寫入致能設定時外部晶片選擇信號的轉變，以及此裝置同時被選擇及寫入致能時外部定址信號的轉變。 12·如申請專利範圍第1〇項的半導體記憶體裝置，其中一更 2動作在更新動作要求是在外部讀/寫命令信號轉變之丽輸入時致能，並在更新動作要求是在讀/寫存取子間隔期間内輸入時禁能一段時間期間。 13·如申請專利範圍第7項的半導體記憶體裝置，其中更新動作在更新動作要求是在存取子間隔外輸入時致能，以及其中當更新動作要求在存取子間隔期間内輸入時更新動作延遲到存取子間隔結束之後。 14. 一種操作具有更新形態記憶體細胞陣列及更新電路的導β豆a己憶體裝置的方法，此方法包含：當目前的寫入動作是外部要求的，啟動一脈波寫入作以便寫入之前儲存在資料輸入暫存器的資料到先前儲存在寫入位址暫存器中的一細胞陣列位址，儲存在目寫入動作期間接收的寫入位址到此寫入位址暫存器，及儲存在目前寫入動作期間接收的資料到資料輸入暫存器；㈢半動 W 以 ——--------裝--------訂--------- (請先閱讀嘴面之注意事項再填寫本頁) -27- 473733 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製六、申請專4J範圍貝取動作是外邵要求的，啓動此在對應到讀取動作 4接收的項取位址的陣列位址上的記憶體細胞陣列脈波項取動作，將讀取位址與儲存在寫入位址暫存器中的車又以及當位址匹配時，選擇儲存在資料輸入暫存w中的資料做爲輸出，否則的話選擇脈波讀取動作所傳回的資料做爲輸出； S 一更新動作要求在外部的讀/寫動作要求之前，啓動 *脈波的更新動作並在完成此外部讀寫動作要求的脈波讀/寫動作之前完成該脈波的更新動作；當1新動作要求發生在脈波讀/寫動作期間，在完成此脈波讀/寫動作之後啓動一脈波更新動作；以及田更新動作要求發生在外部的讀/寫動作期間但是在外部讀/寫動作期間啓動的脈波讀/寫動作完成之後，在此更新要求的時間啓動一脈波的更新動作。 15·如申請專利範圍第14項的方法，纟中每個脈波的讀取動作包含一更新子間隔，期間—更新動作是在目前要求的讀取動作可完成前要求的。 16.如申请專利範圍第1 4項的方法，其中脈波的寫入動作包含一夠長到讓在目前要求的寫入動作之前要求的更新動作完成的更新子間隔長度。 17·如申請專利範圍第1 6項的方法’丨中更新子間隔的期間隨著先㈤要求的更新動作時序而變化，從沒有未定更新動作的最小期間到可以讓未定更新動作完成的最大期 f曰i 〇 -28- 本紙張尺度適用中國國家標準（CNS)A4現格（2i0 x 297公釐） (請先閱讀背面之注意事項再填寫本頁)

4?3733 A8 B8 C8 ^—______D8 六、申請專乱範圍 18· —種操作具有更新形態記憶體細胞陣列及更新電路的半導體記憶體裝置的方法，此方法包含：在第一外邵寫入週期内，儲存在此寫入週期期間内接收的寫入位址在一寫入位址暫存器以及儲存在寫入週期内接收到的輸入資料在一資料輸入暫存器中；在較後的外部寫人週期内，啓動_脈波的寫人動作來儲存來自資料輸人暫存器的輸人資料到在對應到儲存在寫入位址暫存菇中之寫入位址的記憶體細胞陣列；當一更新動作要求在外部白勺寫入週期之前，啓動一脈波的更新動作並在該外部寫人週期内完成—脈波的寫入動作之前完成該脈波的更新動作；當更新動作要求發生在脈波寫入動作期間，在完成此脈波寫入動作之後啓動一脈波更新動作；以及田更新動作要求發生在外部的寫入週期内但是在外部寫入週期啓動的脈波寫人動作完成之後，在此更新要求的時間啓動一脈波的更新動作。 19·^請專利㈣第18項的方法，其中脈波寫人動作在- l號通知外邵冑人週期帛始的寫入命令信號轉變時啓動。 Μ申請專利範圍第19項的方法，其中脈波寫人動作包含 -夠長到讓在目前要求的寫人命令信號轉變之前要求的更新動作完成的更新子間隔長度。申叫專利範圍第1 8項的方法，其中寫人位址在信號通 #外4寫人週期結束的寫人命令信號轉變時儲存在寫入 -29- 本紙張尺度適用中_ ¥標準（CNS)A4規格⑽χ 297公爱） ----— (請先閱讀背面之注意事項再填寫本頁) -裝----l·丨I —訂-------- 經濟部智慧財產局員工消費合作社印製 473733 A8B8C8D8 /、、申1專烈_範圍位址暫存器中。 22.如申請專利範圍第1 8項的方法，其中輸入資料在信號通知外部寫入週期結束的寫入命令信號轉變時儲存在資料輸入暫存器中。 23·種具有更新形態記憶體細胞陣列及更新電路的半導體 5己憶體裝置，此裝置包含：一資料輸入暫存器；一寫入位址暫存器；寫入電路裝置來在一外部要求的目前寫入動作期間啓動具一設定期間的脈波寫入動作，以便寫入之前儲存在資料輸入暫存器中的資料到之前儲存在寫入位址暫存器中的細胞陣列位址，儲存在目前寫入動作期間接收的寫入位址到寫入位址暫存器，以及儲存在目前寫入動作期間内接收的資料到資料輸入暫存器；讀取電路裝置來在外部要求的讀取動作期間啓動一有設足期間的脈波讀取動作，將讀取動作用的讀取位址與儲存在寫入位址暫存器中的位址比較，而當位址匹配時’選擇儲存在資料輸入暫存器中的資料，否則的話選擇儲存在對應於讀取位址的細胞陣列位址上的資料；以及控制電路裝置來產生脈波寫入動作，脈波讀取動作及脈波更新動作時序信號，以及在脈波寫入動作及脈波讀取動作期間禁能來自更新電路的更新動作要求。 24·如申請專利範圍第2 3項的半導體記憶體裝置，其中此寫 ^ -30- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) *裝 .線· 經濟部智慧財產局員工消費合作社印製 473733 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 、申請專剋範圍入電路裝置包含一寫入致能緩衝器電路來信號通知脈波寫入動作的開始，回應於外部寫入命令信號的前端邊緣’以及操作資料輸入暫存器以及寫入位址暫存器來回應於外邵寫入命令信號的尾端邊緣。 25·如申請專利範圍第2 3項的半導體記憶體裝置，其中此讀取私路裝置包含—位址轉變檢測器來在新的讀取位址出現在外部裝置界面時產生脈波信號，一比較器將新的讀取位址與寫入位址暫存器内容比較並在位址匹配時設定旁通k號，以及一資料輸出多工器來在旁通信號設定時選擇資料輸入暫存器内容以及在旁通信號爲解設定時選擇目前細胞陣列的輸出。 26·如申凊專利圍第2 3項的半導體記憶體裝置，其中此控制包路裝置包含一月农波控帝】電路產生纟波讀耳又動作的時序控制仏唬，回應於來自讀取電路裝置的啓動信號，產生脈波寫人動作的時序控制信號，回應於來自寫入電路裝置的啓動n ’產生脈波更新動作的時序控制信號，回應於來自更新電路的啓動㈣，以及在脈波讀取動作及脈波寫入動作期間設定更新動作禁能信號到更新電路0 27· -種具有更新形態記憶體細胞陣列及更新電路的半導於 έ己憶體裝置’此裝置包含： ^ -寫入位址暫存器㈣存來自目前外部寫人動作入位址直到脈波寫人動作發生在目前外部寫東後的某段時間； ^ -31 - 私紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱 (請先閱讀背面之注意事項再填寫本頁) -----r---^--------- B8

473733 六、申請專扭範圍一資料輸入暫存器來儲存來自目前外部寫入動作的輸入資料直到脈波寫入動作發生；一項/寫脈波控制電路來產生脈波讀取動作、脈波寫入動作及脈波更新動作的時序控制信號，以及在脈波讀取及寫入動作期間產生更新動作禁能信號，脈波寫入動作的時序控制信號啓動儲存在資料輸入暫存器中之輸入資料的稍後寫入在對應於儲存在寫入位址暫存器中的記憶體細胞陣列位址上；一位址多工器來選擇更新位址、外部輸入位址及來自寫入位址暫存器的寫入位址中的一個做爲記憶體細胞陣列的輸入位址，回應於讀/寫脈波控制電路產生的時序控制信號；一位址比較器來將外部輸入位址與儲存在寫入位址暫存器中的位址做比較；以及一資料輸出多工器來選擇在外部讀取動作期間的裝置輸出’儲存在資料輸入暫存器的輸入資料以及自對應到外部輸入位址的記憶體細胞陣列位址讀出的資料，此選擇回應於位址比較器所執行的比較。 28·如申請專利範圍第2 7項的半導體記憶體裝置，其中稍後寫入動作將來自目前外部寫入動作的輸入資料寫到對應到來自目如外部寫入動作的寫入位址之記憶體細胞陣列位址，其脈波寫入動作發生在下一個外部寫入動作。 29·如申請專利範圍第2 7項的半導體記憶體裝置，其中每個脈波讀取動作及脈波寫入動作包含一起始的延遲來允許 -32- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----r---tr---------線· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 473733 A8 B8 C8 D8 六、申請專哲範圍任何在脈波讀取動作或寫入動作啓動之前要求的更新動作的完成。 30.如申請專利範圍第2 9項的半導體裝置，其中起始延遲的期間介於最小期間，當沒有要求任何更新動作或進行中’到夠長到足以完成在脈波讀取動作或寫入動作起始之前要求的最大期間。 31·如申請專利範圍第2 7項的半導體記憶體裝置，其中更新動作在更新動作禁能信號解設定的任何時間上被允許。 32·如申請專利範圍第27項的半導體記憶體裝置，其中寫入位址儲存在外部寫入命令信號的尾端邊緣上寫入位址暫存器中。 33. 如申请專利範圍第2 7項的半導體記憶體裝置，其中的寫入位址在下面外邵寫入命令信號的前端邊緣的設定延遲之後儲存在寫入位址暫存器。 34. 如申請專利範圍第27項的半導體記憶體裝置，其中輸入資料在外邵寫入命令信號的尾端邊緣上儲存在資料輸入暫存器中。 35·如申請專利圍第27項的半導體記憶體裝置，其中此寫入位址a存益及f料輸入暫存器每一個包含多級的暫存器，每個較低階的級有下一級，提供輸入到下一級，其中每個寫入位址暫存器級的位址比較器包含比較器級，每個比較器級將外部輸入位址與錯存在其指定寫入位址暫存^級中的位址比較，而其中資料輸出多工器在沒有比較器級指示出位址匹配時選擇從記憶體細胞陣列讀出 -----··—訂—-------- (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -33- 473733 A8 B8 C8 D8六、申請專&範圍的其中一資料，以及否則的話是從儲存在對應到指示出位址匹配之最低階比較器級的資料輸入暫存器級的輸入資料。 (請先閱讀背面之注意事項再填寫本頁) ____r___τ______ I I I I I I |兮口 I I I I I I , 線·· 經濟部智慧財產局員工消費合作社印製 -34- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） Α7 Β7

補」五煩請委貝ST本案修正後是否變—蒼容經濟部中—員工消费合作社印製 473733 第89114175號專利申請案中文說明書修正頁(89年11月）發明説明（6 中的位址比較。當這兩個位址不同時，從記憶體細胞陣列靖出的貝料被選擇作為輸出。然而當這兩個位址匹配時，來自資料輸入暫存器的資料被選擇作為輸出。控制％路產生脈充寫入動作、脈衝讀取動作以及脈衝更新動作的時序信號。控制電路還在脈衝寫入動作及脈衝讀取動作期間禁能來自更新電路的更新動作要求。圖示簡述本發明可藉由閱讀參考圖示之揭示而獲得最佳理解，名中：圖1、2及3為先前技藝之卩汉八“動作的時序圖； VJ4A及4B為顯示本發明之具體實例的方塊圖；圖5為說明本發明一具體實例中讀取動作的時序圖；圖6為說明本發明-gf «ΗΑ凌i /c丨-X.办 - 具姐貫例中寫入動作的時序圖；圖7為說明本發明—1麵余a丨^、士具姐貝例中旁通嬪取動作的時片圖；含可用在本發明-具體實例中的讀取/窝入脈衝担制電路的万塊圖；圖9包含®8電路—部份之替代設計的方塊圖；以及、圖10A及10B包含本發明一替代具體實例的方塊圖。具體實例的詳細說明在下面的說明中，好幾個術語已經* 作’例如脈衝讀取或脈衝寫入，參考為内部：：。腺衝動作，相反於根據㈣信㈣㈣而開 =序的動如，脈衝的寫入動作I 、 A夂〜果的動作。例動作可以根據内邵的或外部的開始信號而 -9 - 本紙張尺錢财國縣!)—~—__