TW441130B - Switched body SOI (silicon-on-insulator) circuits and fabrication method therefor - Google Patents

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John Joseph Ellis-Monaghan
Erik Leigh Hedberg
Terence Blackwell Hook
Jack Allan Mandelman
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Description

441 13 0 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（1 ) 發明背景 1. 發明領域 本發明係關於動態改變絕緣體外延矽（S0I)電晶體之閥電 壓之裝置’特別係關於應用SOI電晶體單元於大型積體邏 輯電路來提供帶有可調整閥電壓之結合S〇i電晶體裝置之 高效能低功率積體電路。 2. 背景技術 已知S 01裝置之閥電壓可藉由改變本體-來源偏壓電位變 扈'有關調整CMOS裝置之偏壓或有關SOI裝置及其應用 之參考文獻如後。 ' 美國專利5,610,633頒予Arimoto等人揭示一種半導體電 路其對MOS-FET邏輯電路介於第一與第二値間轉換本體偏 壓電位。 美國專利5,608,344頒予Marlow揭示類比雙投開關，其連 結FET本體至第一電壓或第二電壓。 頒予Yamaguchi等人之美國專利5,557,231揭示一種半導 體裝置組合第一偏壓產生電路用以產生第一基材偏壓値用 於降低等待態的功率消耗，以及第二偏愿產生電路用以產 生第二基材偏签値用於提高主動態的作業速度。 頒予Shigehara等人之美國專利5,552,723揭示一種用於 MOSFET裝置之本體偏壓開關帶有二個n通道FETs，一者 有一共用閘極而F E T經控制，另一 f E T帶一閘極係由f E 丁 被控制閘極信號的補數控制。 頒予Hirayama等人之美國專利5,461,338揭示一種電路帶 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填窝本頁) --M--------訂---------線0- 441 13 0 A7 五、發明說明（2 有複數電晶體於一基材，及一偏塵產生電路用以於主動態 產生低閥偏歷r用於高速作業，及一高閥偏壓用於等待態的 功率消耗。 頒予Shirato等人之美國專利4,8〇9 〇56揭示—種製造改良 SOI結構接觸區之技術。 頒予Farb等人之美國專利5，185,535揭示可分開且獨立的 反偏壓用於製造於SOI基材上的毗鄰CMOS電晶體。 其他背景參考文獻包括頒予D〇useki之美國專利 5,594,371，頒予Mullarkey之美國專利 5,6〇2 79〇，頒予Lee 寺人之美國專利5,546,020，頒予Tyson之美國專利 5,317’181，頒予Blake等人之美國專利5,422,583，頒予 Sood之美國專利4,612,461，頒予Winnerl等人之美國專利 4,791，316，頒予Takacs等人之美國專利5,〇45,716，頒予 Caviglia等人之美國專利5，103,277，以及頒予Matthews之 美國專利5,341，034。 發明概述 目前CMOS技術繼續朝向降^低電壓及缩小尺^^。目 前已經有3 , 5伏及2 · 5伏操作，而期待1 · 8伏操作a但，閥 電壓的縮小困難度增鬲。若閥電壓未匹配電源供應電壓， 則由於主動電流低造成性能受影響。若閥電壓照比例縮小 至低値’則電晶體於關態時出現高漏電量。此外，資料顯 示隨著電壓的降低oc粒子敏感度升高，因此更難以設計穩 定邏輯功能、移位暫存器閂鎖以及記憶體儲存單元。 一種解決之道係由龐大CMOS裝置改變成絕緣體外延矽 (請先閲讀背面之注意事項再填寫本頁) Λ/—w^--------訂---------線(.」. 經濟部智慧財產局員工消費合作社印製 5 - 441 13 0 A7 經濟部智慧財產局員工消費合作社印製 B7 五、發明說明（3 ) (SOI)基材裝置。SOI基材由於捕捉之面積較小因此具有較 低α粒子敏感度。但，衝擊游離結果導致高於丨75伏較大 的整體α粒子敏感度。低於1.75伏，α粒子敏感度比較龐 大CMOS顯著降低，原因在於衝擊游離大減，於0.75伏可 能有一或多次冪幅度差異。 本發明之目的係提供具有F E T裝置之開關本體SOI CMOS電路，FET!置由生避體條件開一關_成偏壓條件麥 圩開關後提E J皇電壓。 本發明之另一目的係提供一種帶有FET裝置井之電路控 制的開關本體SOI CMOS電路用於提盒^ /關電流比。 本發明之又另一目的係提供一種開關本體s 〇 T單位單元 結構，其中F E T之閘極端控制本體偏壓連結至F E T本體。 本發明之又一目的係提供一種開關本體S 〇 I裝置，其於 气動開關態具有—低閥電壓準位，及—菱於待態i有高_ f | 4位。 本發明之又另一目的係提供一種開關本體S 〇 J單位單元 結構’其中來源-本體電壓於S0I FET裝置的不同操作方式 時係分開控制。 本發明之又另一目的係提供帶有FET裝置之開關本體 SOI CMOS單位單元結構，具有閥'電壓準位可藉由改變本 ，體-來禪.電位變更。 本發明之又另一目的係提供開關本體s〇I裝置，其具有 低闕電壓準位於主動開關態及高閥靈壓進也於等待態。 本發明之又另一目的係提供開關本體S 〇1單位單元妗 -6 - (請先閱讀背面之注意事項再填寫本頁) · I--- 訂---------線i ύ < u 丄 ώ V 價 y Η / )441130 A7
諳 先 閱 面 之 注 項 再 填 窝 本 頁
訂
44彳彳3 Ο Α7 五、發明說明（5 ) PFET單位單元配置之示意説明圖，其 偏塵信號之開關連結至裝置。 ' m制本體 音根據：發明之電晶體單位單元之具體實施例之示 w詋月圖，採用一種開關本體S〇i NFET兩Θ蝴而办 nB „a v 1 1 %晶體電路具有 二開關为別連結至二偏壓準位信號。 圖8爲根據本發明之電晶體單位單元之具體實施例之示 意説明圓，採用-種開關本體s〇I Ν·電晶艘電路具有 二開關分別連結至二偏壓準位信號。 圖9爲採用根據本發明之s〇I電晶體電路之電晶體單位 單元之具體實施例之示意説明圖。 ' 圖10爲根據本發明原理使用s〇I電晶體電路之電晶體單 位單元之另一具體實施例之示意説明圖。 圖ί 1爲根據本發明原理使用s 〇 I電晶體電路之電晶體單 位單元之又另—具體實施例之示意説明圖。 圖1 2爲根據本發明原理使用s ο I電晶體電路之電晶體單 位單元之又一具體實施例之示意説明圖。 圖13爲根據本發明原理採用s〇i電晶體單位單元之互補 通閘邏輯電路之具體實施例之説明圖。 圖ί 4爲根據本發明原理採用s 〇 I電晶體單位單元之閂鎖 電路之具體實施例之説明圖。 圖1 5至2 5爲頂視及側視説明圖，顯示於根據本發明之 原理製造SOI電晶體單位單元之方法之各步驟·。 圖2 6爲根據本發明之單位單元之軟性錯誤率比較先前技 術之單位單元之軟性錯誤率之説明圖。 本紙張尺度適用中國國家標準（CNS〉A4規格（210 x 297公釐） (請先閱讀背面之注意事項再填寫本頁) k·· —訂---------線ο. 經濟部智慧財產局員工消費合作社印製 441 13 0 A7 _____B7 _ 五、發明說明（6 ) 發明之詳細説明 本發明採用SOI裝置，特別NFET或PFET SOI CMOS裝置 組合開關（開關亦可爲NFET或PFET裝置）來提供單位單元 其可用於積體電路。 典型S Ο I裝置具有相當厚的絕緣體層例如係由二氧化矽 設置於單晶層下方且圖樣化來提供（p+，n_，p + )或（n+， p-，n+)半導體装置。 參照圖1，顯示本發明之基本電路，其中SOI NFET裝置 1 0之閘極端1 2也利用閘控開關2 2控制本體偏壓電壓1 4之 連結至SOI NFET裝置本體16。圖2顯示SOI PFET裝置 2 4，其帶有類似的閘極端2 6，本體偏壓電壓1 4及閘控開 關2 2。圖1中，NFET裝置源極端標示爲1 8及汲極端標示 爲2 0。圖2中’ PFET裝置源極端標示爲3 〇及汲極端爲 32 ° 於第一操作模，.當圖1之SOI NFET裝置1〇(或圖2之SOI PFET裝置2 4 )被導通時，閘控開關2 2可設定爲關閉；以及 當NFET裝置1 〇 (或PFET裝置2 4 )被斷開時閘控開關可設定 爲開。於第二操作模，閘控開關2 2於NFET裝置1 〇 (或 PFET裝置2 4 )爲開時可爲開，而於NFET裝置1 0 (或PFET 裝置2 4 )爲關時爲關。於第一模，本體偏壓電壓1 4設定爲 開關期間可降低NFET裝置10(或PFET裝置241之閥雷塾之 電ji立値；以及於第二模，本體偏壓電壓14設定爲當NFET 裝置10(或PFET裝置24)爲關時可提高NFE丁裝置1 〇(或 PFET裝置24)之閥電壓之電位値。於圖1及2之電壓，一種 -9- 本紙張尺度適用中國國家標準（CNS〉A4規格（210 x 297公釐） (請九閲讀背面之注意事項再填寫本頁) --------訂---------線 C3. 經濟部智慧財產局員工消費合作社印製 441 13 0 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（7 ) 貫務係藉由連結至裝置源極端來獲得本體偏壓電壓。另一 實務中’係經由連結至電源供應器來獲得本體偏壓電壓。 參考圖3，顯示本發明之一具體實施例包括s〇I NFET裝 置10，其中圖1所示閘控開關22的具體表現爲1>柯丁裝置 26 ’具有源極及及極擴散區連結於尽電 NFET裝置1 0之本體1 6間。pFET裝置2 6係藉由其閘極端 2 5連結至NFET裝置1 〇之閘極端1 2而被開關。於圖3，當 NFET裝置10爲關時，本體偏壓電壓14藉pFET裝置2 6連 結至NFET裝置10本體16。 參照圖4 ’顯示本發明之一具體實施例包括一 pfet 裝置2 4，其中圖2之閘控開關2 2具體表現爲NFET裝置 3 4 ’具有源極及汲極擴散連結於本體偏壓電壓丨4與pFET 裝置24之本體28間。NFET裝置3 4係經由其閘極端3 3連 結至PFET裝置24之閘極端27開關。於圖4，當PFET裝置 2 4爲關時，本體偏壓電壓1 4係藉NFET裝置3 4連結至 PFET裝置24之本體2 8。 參照圖5 ’顯示本發明之一具體實施例包括—SOI NFET 裝置3 6 ’其中圖1之閘控開關2 2之具體表現爲NFET裝置 3 8，其係經由連結至NFET裝置3 6的閘極端4 0而被開關。 圖5中’當NFET裝置36爲開時，本體偏壓電壓4〇係藉 NFET裝置3 8連結至NFET裝置3 6之本體。 參照圖6，顯示本發明之一具體實施例包括一 s〇i PFET 裝置4 6，其中圖2之閘控開關2 2被具體表現爲PFET裝置 4 8 ’其係經由連結至pFET裝置4 6之閘極端5 0而被開關。 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (靖先閲璜背面之注意事項再填寫本頁) --------訂---------線 C3 . 4 4113 0 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（8 ) 圖6中，當PFET裝置46爲開時，本體偏壓電壓14藉PFET 裝置4 8連結至PFET裝置4 6之本體。 圖1至圖6顯示及説明之電路具體表現爲MOSFET裝置， 但本發明也可使用任何及/或全部電晶體元件之其它電晶 體類型（例如JFETs及MTESFETs)具體實施。 本發明非僅囿限於圖1至6所示使用一本體偏壓電壓源。 參照圖7 ’圖1 NFET裝置1〇顯示爲組合二本體偏恩信號 1 4 A及1 4 B來源。本體偏壓信號1 4 A透過正常爲開的閘控 開關2 2 A連結至本體1 6 (亦即由來自閘極1 2之信號控 制）。同理’本體偏恩信號1 4 B係經由正常爲關的閑控開 關2 2 B連結至本體1 6。 圖8顯示PFET版本，其中PFET電晶體24之本體28係透 過正常爲開的閘控開關2 2 a連結至本體偏愿信號丨4 A。同 理’本體偏壓信號14B係透過正常爲關的閘控開關22B連 結至PFET 24之本體2 8。 圖I至8所不電晶體單位單元之開關功能非僅限於藉裝置 閘極控制，同時也可藉電路控制，如圖9，i 〇，^ 1及1 2之 具體實施例顯示。 參照圖9電路，後文將稱做單位單元丨，舉例説明—單位 單元之具體實施例包括S0I NM〇s電晶體6〇具有其本體， 或隔離的SOI基材區62連結至本體偏壓電晶體開關^及 6:。電晶體開關“連結至參考電壓74，當電晶體開關“ 藉連結至閘極7 8的控制信號8 2操作時，參考電壓外加至 電晶體60之本體62。 -11- 本紙張尺度適用中國國泰標準（CNS)A4規格（幻〇 X 297公髮） (請先閱讀背面之注意事項再填寫本頁) --------訂---------線 44113 0
同理，電晶體60之本體62係透過偏壓電晶體開關66連 結至參考信號76 ’偏壓電晶體開關係藉外加至閘極8〇的 控制信號84操作。 圖9顯示電晶體6 0及64做爲NM0S裝置及電晶體66做爲 PMOS裝置。電晶體60亦爲PMOS裝置。電晶體6〇之源極 7 0及没極7 2使用已知技術修改調整爲高性能。 參考k號74及76可爲高或低準位電壓，依據電晶體6〇 選擇爲NMOS或PMOS電晶體以及單位單元之電路應用用途 決定》 參照圖1 0，顯不本發明之另一具體實施例稱做單位單元 ^。_圖9之單位單元i與圖10之單位單元2間之差異爲單位 早Μ中’電晶體開關“之閘極78以及電晶體開關“之閘 極8 0藉節點9 〇連結回NFEt S0I電晶體6 〇之間極。如此， 電晶體開關64及66係由NFET SOI電曰曰日體60閘極的信號操 作。 圖1 〇中，NM0S電晶體6 0係於隔離s 〇 區。NM〇s電晶 =64係於p型區，與s〇I基材隔離，且當電晶體64之間極 %壓爲正或爲问時，控制電晶體6 〇之基材電壓。電 晶體66係於n型區，與s〇I基材隔離，以及當電晶體㈠之 閘極電I爲負或爲低時，控制電晶體6q基材上的電壓。 圖11舉例説明本發明之一具體實施例，稱做單位單元 3其係與圖丨〇之單位單元2相同，但連結至電晶體開關 66之參考信號76爲地電位。 圖1 2舉例説明本發明之一具體實施例，稱做單位單元 尺度適用 {請先閱讀背面之注t·事項再填寫本頁) L·^.-------—訂---------線 C3 - 經濟部智慧財產局員工消費合作社印製 -12- 441 ί 3 σ Α7 Β7 五、發明說明（1〇 ) 4。單位單·元4同圖10之單位單元2，但圏1〇之8〇1電晶械 60於圖12之單位單元4爲PFET電晶體。 $印 如前述，本發明之電晶體單位單元可整合入邏辑、移位 暫存器及K憶體應用用途來提供快速且低功率消耗的 子不.敏感電路。 ^ ' 參照圖13，提供一具體實施例，其中圖1〇之單位單元2 係結合於互補通閘邏輯電路。通閘電路有6個輸入引線 120，122，124，126，128及130分別連結至邏輯信號A， B，NOT A，NOT B ’ B，及NOTB。第—單位單元132分別 連結至引線120及128之邏輯信號a及b。引線12〇及128 分別連結圖10内侧單位單元2至引線68及7〇，以及圖ι〇 引線72連結至圖13之輸出反相器14〇。第二單位單元134 分別連結至引線1 2 2及1 3 0之邏輯信號b及NOT B。第三單 位單元I 3 6分別連結至引線丨2 4及I 2 8之邏輯信號NOT A 及B ’第四單位單元138分別連結至引線126及130之邏輯 信號NOT B及NOT B。 經濟部智慧財產局員工消費合作社印製 反相器緩衝電路140組合單位單元132及134之輸出獲 得一輸出邏輯信號NOT Q做爲A及B之乘積之補數。地二 反相器緩衝電路142連結至單位單元136及138，而提供 一輸出邏輯信號Q做爲邏輯信號A及B的乘積。 圖1 3結合低閥電壓s 〇 I開關電晶體的互補通閘邏輯電 路’可用於低電壓之小型尺寸積體電路應用。邏輯電路於 此種低電壓操作時也對α粒子輻射不敏感。 使用圖1 0單位單元2之圖1 3電路具有若干優於先前技術 -13- 本紙張尺錢财目國家標準（CNS)A4規格（210 X 297公餐） 441 13 0 A7 ~ _____B7 五、發明說明（11 ) 互補通閘邏輯電路之優點 '經由繫止參考信號7 6於約〇 .4 伏的正向偏壓電壓，以及繫止參考電壓74於低於地電位的 電壓（例如_〇,5伏），電流承載NFET 60可開關通過有效過 驅範圍，該過驅範圍超過NFET通常可承受的過驅範圍。 例如，NFET可接受約！ 5 〇毫伏之閥電壓（Vt)變化（本體電 壓由0.4至-0.5)，該變化於電路以低電壓操作時爲顯著過 驅變化《如此，圖丨3所示特定具體實施例以外的通過電晶 體電路於低電源供應時可由採用本發明之單位單元獲益。 未抓用本發明之單位單元之通過電晶體電路於電壓降低 時將喪失其迷度效果，原因在於需要做若干閥電壓下降來 使電路可準確操作。本發明中，當通過電晶體爲開時，閥 電壓爲低，允許電路内部有若干閥電壓下降。當通過電晶 體爲關時，閥電壓爲高，防止額外漏電流且提供良好雜訊 免疫力。 使用本發明於圖1 3電路之另一優點爲本體開關行爲允許 對相同過驅變化（Vgs - Vt)於遠較低的電源供應電壓操作。 例如，使用單位單元允許於低於〇 6 vdd操作。由於主動功 率係與V d d平方成比例，允許電源供應下降且獲得v d d效 果’同時維持較高電源供應電壓的電流承載能力。本發明 之具體實施例中，本體耦合FETs (例如裝置6 0 )可最適 化’具有高基材敏感度’如此提升對閥電壓擺盪的基材控 制。閥電壓的變化愈大（大於丨5 〇毫伏）將提供顯著性能增 益’依據選用的電源供應電壓之低下程度決定。 參照圖1 4 ’舉例説明本發明之單位單元之另一邏輯電路 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) I裝·-------訂---------線.厂.：〉_ 經濟部智慧財產局員工消費合作社印製 44113 0 A7 B7 五、發明說明（12 ) 應用。於圖14，設置一電路包括4個單位單元15〇，ι52, 154及1 5 6連結於電屡V d d與地電位間來提供閂鎖功能。 單位單元1 5 0及1 5 4連結至引線1 5 8之閂鎖信號，單位單 元1 5 2及1 5 6連結至引線1 6 〇之閂鎖信號。 較佳具體實施例具有單位單元4(圖η之裝置150及152) 帶有圖12之參考信號96繫止於地電位及圖12之參考信號 94繫止於Vdd。此外，單位單元2(圖14之裝置154及156) 具有圖10之參考信號76繫止於地電位及參考信號74繫止 於Vdd。本具體實施例於vdd接近〇.6伏之極低電壓時有 價値。對於Vdd低於0.6伏，高參考電'壓高於vdd，而低 參考電壓低於地電位。對於Vdd大於〇.6伏而言，高參考 電壓低於V d d。 囷14之閂鎖電路也可應用粒子不敏感並不重要的低 電壓小型尺寸應用用途。 使用本發明之單位單元於圖14之閂鎖電路之優點類似圖 13。於圖14採用帶有本體控制之NFET及PJPET裝置。圖1 4 之閂鎖電路操作期間，基材偏壓改變也改變閥電壓。此 外，此種閥電壓改變也提升閂鎖電路的穩定性。結果，於 低電壓操作，圖1 4電路可閂鎖且具有比先前技術於極低
Vdd電壓操作時更高的穩定度。此外，當閂鎖電路用於大 型陣列時，當關時，裝置的高閥電壓可減少等待電源消 耗。 圖13及14顯示使用本發明之單位單元於二邏輯電路 其它邏輯電路也可由其使用獲益。例如公開文獻，「頂_ (請先閱讀背面之注意事項再填寫本頁) ------—訂---------線广」. 經濟部智慧財產局員工消費合作社印製 -15-
Λ 1 3 〇 Α7 Β7 五、發明說明（13 ) 下通電晶體邏輯設計」，IEEE固態電路期刊第31卷，第6 期792-803頁，1996年6月顯示互補通過電晶體設計以及若 干其它通過電晶體電路，其也可經由採用本發明之單位單 元替代所示通過電晶體獲益。 參照圖 15，16，17，18，19，20，21，22，23，24 及2 5，提供頂視及側視示意説明圖，顯示使用3個圖丨〇所 示該型FETs，製造本發明之開關本體s〇I裝置之方法之各 步驟。 圖1 5爲側視圖顯示例如圖I 〇所示單位單元製造之第一 步骤。SOI晶圓200包括硬基材290、氧化物層300及石夕 層3 1 0，矽晶圓具有使用標準凹槽隔離製程技術形成的氧 化物區305。圖16顯示於第一製程步驟氧化物隔離邊界層 配置之頂視圖。 圖1 7顯示製造中次一步骤之側視圖，其中採用標準 VLSI製程來界定一抗光钱罩蓋3 1 2以及植入N井攙雜劑 316至梦層310。然後界定另一抗光银罩蓋以及p井攙雜 劑植入矽層3 1 0來製造圖1 8所示構造。圖1 8也舉例説明次 一製程步驟’其中生長閘極氧化物層3 1 5，且沉積及钱刻 閘極多晶矽層3 4 0。結構製造之頂視圖顯示於圖1 9，2 〇及 2卜 其次，於圖2 2，沉積間隔件3 3 0 JL經蚀刻，界定抗光蝕 罩蓋3 10，該構造植入攙雜劑3 1 8而形成η +源極汲極延 伸，該步驟後，使用第二抗光蝕罩蓋及植入來形成ρ +源 極ί及極延伸 -16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ----訂---------線( 經濟部智慧財產局員工消費合作社印製 4 41 13 0 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（14) 如圖2 3所示，接著沉積及蚀刻源極/ ί及極間隔件，罩蓋 及植入η+源極及汲極攙雜劑，然後再度罩蓋及植入ρ+源 極及没極攙雜劑而植入圖2 5所示裝置。發現此時構造之頂 視圖係如圖2 4所示。 圖24使用圓1 0採用的相同參考编號。圖2 4中，電晶體 60包括一多晶閘極區68，一η +源極區72及一η +汲極區 70 °ρ本體區（圖中未顯示）存在於閘極區68下方，顯示於 圖25標示爲310。圖10電晶體66顯示於圖24，包括一閘 極區80，一 ρ+源極區76，一ρ汲極區（圖中未顯示）但於園 25顯·!F爲310(同電晶體60之本體區310)，及一η本體區 位於閘極區8 0下方（圖中未顯示）但顯示於圖2 5標示爲 3 2 5 ° 圖10之電晶體60顯示於圖24，包括一閘極區78，一 η + 源極區74，一 η +汲極區174及一本體區（圖中未顯示）但顯 示於圖25標示爲328。 最後，如圖25所示，矽化物321，350，360及3 7 0形成於 結構上且裝置使用標準VLSI製程步驟完成。 於圖2 5，裝置侧視圖顯示圖1 〇電晶體6 0，6 4及6 6包括 一閘極區80，p+源極區76，p汲極區310(同電晶體60之 本體區），及η本體區325。氧化物層300顯示於p型層310 及328，ρ+攙雜區76及320，η+攙雜區74及174，氧化 物間隔件3 3 0，多晶矽閘極3 4 0及連結至Vrefl及Vref2之矽 化物連結3 5 0及3 6 0下方。 已經説明一種開關本體S0I CMOS電路，具有一FET裝 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -Lk 訂---------線( 3 0 Α7 R7 五、發明說明（15 ) 置其藉由改變本體偏壓而在二閥電壓態間開關，以及其中 FET之閘極端控制本體偏壓之連結至fet本體。 本發明説明之開關本體S 〇 I電晶體單位單元裝置於主動 ，關^具有閥電壓及.於筆_存^~^支^高閥靈取，以及於不同 作方立遍間涯f|電壓係分開控制。 本發明之電晶體單位單元可整合入邏輯及移位暫存器應 用，提供快速、低功率且α粒子不敏咸I電路。 參照圖2 6，舉例説明顯示先前技術龐大cM〇s單位單元 裝置之S ER相對於單元等待電壓之關係，以及s〇I_CM〇s 單位單元裝置之SER相對於單元等待電壓之關係。圖26 顯示本發明之SOI-CMOS單位單元低於！ 75伏操作可獲得 較佳SRR敏感度β 雖然已經就較佳具體實施例以某些元件以及於申請專利 之方法就較佳製程步驟順序説明本發明，但絕非意圖囿限 本發明·^範圍與特定列舉的形式，相反地，意圖涵蓋如隨 附之申請專利範圍界定之本發明之精聽及範圍内涵括的全 邵替代、修改、製造步驟順序變化及相當例。 (請先閱讀背面之法意事項再填寫本頁) --------訂---- - ----線 V. 經濟部智慧財產局員工消費合作社印製 -18 :297公釐）

Claims (1)

  1. A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印制 4/ 441 13 0 六、申請專利範圍 1. 一種控制第一 FET之開關用之電路，包含： 一第一 FET，具有一閘極連結至一輸入用以接收一輸 入信號以及用以響應該輸入信號開關； 一第二F E T，具有一第二閘極及擴散區，第二閘極係 連結至接收輸入信號的輸入，擴散區之一係連結至第一 FET本體用以與開關同時響應輸入信號而調整第一FET 之電壓閥値；以及 擴散區之另一區係連結至一電壓終端，具有一可選擇 電壓準位，用以執行調整第一 F E T之電壓閥値。 2. 如申請專利範圍第1項之電路，其中該第一及第二FET 爲增進模FETs。 3. —種控制FET裝置之開關之電路，包含： 一第一 FET裝置，具有一本體以及閘極、連結至本體 之源極及汲極電極； 至少一本體偏壓電壓之來源； 至少一開關裝置，連結於F E T裝置本體與至少一本體 偏壓電壓來源間’用以選擇性連結本體偏歷電壓_至F E T 裝置用以調整FET裝置之閥電壓位準；以及 連結裝置’用以連結至少一開關裝置至F E T裝置之閘 極電極用以控制本體偏壓電壓與F e T本體間之選擇性開 關連結。 4. 如申請專利範圍第3項之電路，其中該FET裝置爲s〇I FET裝置。 5·如申請專利範園第4項之電路，其中該至少一開關裝置 -19- 本紙狀錢巾賴家標準（CNS)A4規格（210 X 297公楚〉 (請先閱璜背面之生意事項再填寫本頁)
    441 1 3〇 A8 B8 C8 D8 六、申請專利範圍 爲一 F E T開關，具有源極 '汲極及閘極電極，其中該連 結裝置連結F E T開關之閘極電極至SOI FET裝置之閘極 電極用以將F E T開關導通及斷開。 6*如申請專利範圍第4項之電路，其中該SOI FET裝置爲 NFET。 7，如申請專利範圍第4項之電路，其中該SOI FET裝置爲 PFET ° 8. 如申請專利範圍第5項之電路，其中該f ET開關連結本 體偏壓電壓至SOI FET裝置來降低SOI FE丁裝置之閥電 壓。 9. 如申請專利範圍第4項之電路，其中該f e T開關連結本 體偏壓電壓至SOI FET裝置來提升SOI FET裝置之閥電 壓。 10. —種控制一第一型FET裝置之開關用之電路，包含： 一第一型FET裝置’具有一閘極耦合至一輸入用以接 收一輸入信號； 一第二型FET裝置，具有一閘極耦合至該輸入用以接 收該輸入信號，以及耦合至第一型FET裝置之本體用以 響應該輸入信號於第一方向調整第一型FET裝置之電廢 閥値；以及 ' 一第·一個第一型FET裝置’具有一閘極摘合至輸入用 以接收輸入信號’以及輕合至第一個第一型FET裝置之 本體用以響應該輸入信號於第二方向調整第一個第一型 FET裝覃之電壓閥値。 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公1 ) {請先閱讀背面之注意事項再填寫本頁) C 訂---------線Λ 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 441 13 0 A7 _B7________ 五、發明說明（） 11. 一種控制一第一 FET裝置之開關用之結構，該第一 FET 裝置具有之一第一型攙雜第一源極區， 一第一汲極，具有該第一型攙雜， 一第一本體區，具有第二盤攙雜， 第一源極區及第一汲極區毗鄰第一本體區但未彼此毗 鄰， 一第一絕緣層設置於第一本體區上， 以及一閛極層設置於第一絕緣層上，該結構包含： 至少一第二FET裝置，包括一具有第二型攙雜之第二 ·、 源極區；一具有第一型攙雜之第二本體區且其毗鄰第一 FET裝置之第一本體區；以及一第二汲極區，具有第二 型挽雜且她鄰第二本體區。 12. 如申請專利範圍第1 1項之結構，進一步包含一第三 FET裝置，其包括：具有第一型攙雜之第—及第二擴散 區；一第三本體區，具有第二型攙雜，該第一及第二擴 散區係毗鄰第三本體區但未彼此毗鄰； 一第二絕緣層，設置於第三本體區上，其中該閘極層 也設置於第二絕緣層上； 一中間區，具有第二型攙雜毗鄰第一本體區以及第三 FET裝置之擴散區中之單一區； 以及其中該中間區及擴散區之單一區係短路在一起。 13. 如申請專利範圍第1 2項之結構，進一步包含： 一輸入，用以接收一輸入信號； 該輸入係耦合至閘極，耦合至擴散區之一，以及耦合 -21 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） (諳先閱读背面之if.意事項再填寫本頁) -------I I-------- 線ο· AS5CD 441 13 0 /、、申請專利範圍 至第二裝置’用以響應該輸入信號同時導通FET裝置以 及導通第一裝置或第二装置之一。 14‘如申請專利範圍第丨2項之結構，其中該第一絕緣層及該 閘極層也伸展於第一裝置區上方。 15. —種互補通閘邏輯電路’包括複數開關本體s 〇 I單位單 元’包含： 至少4個開關本體801單位單元，各自包括至少二 F E T裝置，一 f E T裝置之閘極係連結至第二F Ε τ裝置之 閘極； ^ 一第一邏輯信號A輸入裝置，係連結至開關本體S()I 單位單元之第一者； =。一第二邏輯信號B輸入裝置，係連結至開關本體s()i 單位單元之第一者以及第二者及第三者； —第三邏輯信號N0T A輸入信號裝置，係連結至第三 開關本體S Ο I單位單元； 一第四邏辑信號NOT B輸入裝置，係連結至開關本體 SOI單位單元之第二者及第四者； 一第一反相器緩衝電路，係連結至第—及第二開關本 體SOI單位單元之輸入而提供NOTQe V ^ΟΤΑ)Χ(ΝΟΤΒ) 輸出邏輯信號；以及 -第二反相器緩衝電路’係連結至第三及 體3〇1單位單元之輸出而提供q = 輸出邏輯位號。 16. —種製造S〇l FET電晶體單位單元之 °化 驟： 万忐，包含下列步 -22- 卜紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） (婧先閲讀背面之注意事項再填寫本頁) ' y- . • --------訂 ----------'^Λ'-ν 經濟部智慧財產局員工消費合作社印製 A8B8C8D8 441 13 0 六、申請專利範圍 提供一SOI晶圓，其包括一矽層設置於氧化物層上； 形成氧化物凹槽隔離區於矽層； 罩蓋及植入N井攙雜劑至矽層的選定區； 罩蓋及植入P井攙雜劑至碎層的選定區； 形成閘極氧化物於碎層上； 沉積及蝕刻多晶矽層； 沉積及蝕刻間隔元件； 罩蓋及植入η +源極-ί及極延仲及p +源極-没極延伸； 沉積及蝕刻源極及汲極間隔件； 罩蓋及植入η +及ρ +源極及没極； 沉積一層麥化物層。 17· —種製造SOI FET電晶體單位單元之方法，包含下列步 驟： 提供一介電基材以及設置一配置多晶矽層於基材上； 形成一第一本體區及一第二本體區於多晶矽層之選定 位置； 形成至少一第一及第二攙雜源極區及第一及第二攙雜 汲極區接近多晶矽層之第一及第二本體區；以及 形成一第一閘極區於第一源極及汲極及本體區上來提 供一第一 FET裝置，以及形成一第二閘極區於第二源極 及汲極及本體區上來提供一第二FET裝置。 18.如申請專利範圍第1 7項之方法，其中第—汲極區及第— 源極區係植入第一型攙雜，以及第一本體區帶有第二型 攙雜且係®比鄰第一源極及第一 ί及極區。 -23- 本紙張尺度適用辛國國家標準（CNS)A4規格（210 X 297公釐） (請先Ra讀背面之注意事煩再填寫本買) --------訂----------線 Λ- 經濟部智慧財產局員工消費合作社印製 4 41 Ί 3 0 as C8 _ D8 ____ 六、申請專利範圍 19_如申請專利範圍第ί 7項之方法，進一步包括於形成第一 及第二閘極區之前，設置一層絕緣材料層於第一及第二 源極、汲極及本體區上。 20. 如申請專利範圍第1 7項之方法，其中第二汲極區及第二 源極區係以第二型攙雜植入，以及第二本體區帶有第— 型攙雜且係毗鄰第一本體區。 21. 如申請專利範圍第1 7項之方法，進一步包括下列步驟： 形成一第三本體區於多晶矽層之選定位置； 形成一第三攙雜源極擴散區及一第三攙雜汲極擴散區 接近多晶矽層之第三本體區；以及’ 形成一第三閘極區與第三源極及汲極及本體區上而提 供一第三FET裝置。 {請先閱讀背面之注音？事項再填寫表頁) « i線. 經濟部智慧財產局員工消費合作社印製 -24 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001051730A (ja) * 1999-08-05 2001-02-23 Fujitsu Ltd スイッチ回路及びシリーズレギュレータ
US6366167B1 (en) * 2000-02-29 2002-04-02 Gain Technology Corporation Low voltage rail-to-rail CMOS input stage
JP3845272B2 (ja) * 2001-06-19 2006-11-15 シャープ株式会社 Ｓｒａｍ及びその製造方法
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
TW589744B (en) * 2003-03-07 2004-06-01 Toppoly Optoelectronics Corp Thin film transistor device with body contact
WO2004088750A1 (ja) * 2003-03-31 2004-10-14 Juridical Foundation Osaka Industrial Promotion Organization ラティラルバイポーラｃｍｏｓ集積回路
FR2853474B1 (fr) * 2003-04-02 2005-07-08 Soisic Circuit trigger de schmitt en soi
US6964897B2 (en) * 2003-06-09 2005-11-15 International Business Machines Corporation SOI trench capacitor cell incorporating a low-leakage floating body array transistor
EP1774620B1 (en) 2004-06-23 2014-10-01 Peregrine Semiconductor Corporation Integrated rf front end
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US8742502B2 (en) 2005-07-11 2014-06-03 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
JP4967264B2 (ja) * 2005-07-11 2012-07-04 株式会社日立製作所 半導体装置
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
JP2009527193A (ja) * 2006-02-17 2009-07-23 フェアチャイルド セミコンダクター コーポレイション Ｍｏｓｆｅｔスイッチの挿入損失を低減し、該ｍｏｓｆｅｔスイッチにパワーダウン保護を提供するための方法。
JP4498398B2 (ja) * 2007-08-13 2010-07-07 株式会社東芝 比較器及びこれを用いたアナログ−デジタル変換器
JP5417346B2 (ja) * 2008-02-28 2014-02-12 ペレグリン セミコンダクター コーポレーション 集積回路素子内でキャパシタをデジタル処理で同調するときに用いられる方法及び装置
US20100102872A1 (en) * 2008-10-29 2010-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Dynamic Substrate Bias for PMOS Transistors to Alleviate NBTI Degradation
US8742831B2 (en) * 2009-02-23 2014-06-03 Honeywell International Inc. Method for digital programmable optimization of mixed-signal circuits
US8723260B1 (en) 2009-03-12 2014-05-13 Rf Micro Devices, Inc. Semiconductor radio frequency switch with body contact
JP2012090002A (ja) * 2010-10-18 2012-05-10 Olympus Corp 半導体装置及びサンプルホールド回路
US8698245B2 (en) 2010-12-14 2014-04-15 International Business Machines Corporation Partially depleted (PD) semiconductor-on-insulator (SOI) field effect transistor (FET) structure with a gate-to-body tunnel current region for threshold voltage (VT) lowering and method of forming the structure
DE102013022449B3 (de) 2012-05-11 2019-11-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und elektronisches Gerät
FR2996386A1 (fr) * 2012-10-01 2014-04-04 St Microelectronics Sa Comparateur integre a hysteresis, en particulier realise dans une technologie fd soi
US9590674B2 (en) 2012-12-14 2017-03-07 Peregrine Semiconductor Corporation Semiconductor devices with switchable ground-body connection
US20150236748A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Devices and Methods for Duplexer Loss Reduction
JP2014229737A (ja) * 2013-05-22 2014-12-08 株式会社東芝 半導体装置
JP6406926B2 (ja) 2013-09-04 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
US9406695B2 (en) 2013-11-20 2016-08-02 Peregrine Semiconductor Corporation Circuit and method for improving ESD tolerance and switching speed
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch
US11948978B2 (en) * 2020-04-24 2024-04-02 Qualcomm Incorporated Field-effect transistors (FETs) employing edge transistor current leakage suppression to reduce FET current leakage
CN116844602A (zh) * 2022-03-25 2023-10-03 长鑫存储技术有限公司 控制电路以及半导体存储器

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612461A (en) 1984-02-09 1986-09-16 Motorola, Inc. High speed input buffer having substrate biasing to increase the transistor threshold voltage for level shifting
ATE67617T1 (de) 1985-08-26 1991-10-15 Siemens Ag Integrierte schaltung in komplementaerer schaltungstechnik mit einem substratvorspannungs- generator.
JPS62104173A (ja) 1985-10-31 1987-05-14 Fujitsu Ltd 半導体装置
US4791316A (en) 1986-09-26 1988-12-13 Siemens Aktiengesellschaft Latch-up protection circuit for integrated circuits using complementary MOS circuit technology
US5103277A (en) 1989-09-11 1992-04-07 Allied-Signal Inc. Radiation hard CMOS circuits in silicon-on-insulator films
JP2952020B2 (ja) * 1989-10-02 1999-09-20 テキサス インスツルメンツ インコーポレイテッド 半導体装置
KR940006998B1 (ko) * 1991-05-28 1994-08-03 삼성전자 주식회사 높은 출력 이득을 얻는 데이타 출력 드라이버
US5185535A (en) 1991-06-17 1993-02-09 Hughes Aircraft Company Control of backgate bias for low power high speed CMOS/SOI devices
JP3321188B2 (ja) * 1991-07-26 2002-09-03 株式会社東芝 出力回路
US5191244A (en) * 1991-09-16 1993-03-02 Advanced Micro Devices, Inc. N-channel pull-up transistor with reduced body effect
EP0836194B1 (en) 1992-03-30 2000-05-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US5461338A (en) 1992-04-17 1995-10-24 Nec Corporation Semiconductor integrated circuit incorporated with substrate bias control circuit
US5317181A (en) 1992-09-10 1994-05-31 United Technologies Corporation Alternative body contact for fully-depleted silicon-on-insulator transistors
JPH06216346A (ja) * 1992-11-30 1994-08-05 Sony Corp 半導体装置
US5341034A (en) 1993-02-11 1994-08-23 Benchmarq Microelectronics, Inc. Backup battery power controller having channel regions of transistors being biased by power supply or battery
JP4067582B2 (ja) * 1993-11-29 2008-03-26 株式会社ルネサステクノロジ 半導体回路
KR0169157B1 (ko) 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
US5422583A (en) 1994-03-08 1995-06-06 Analog Devices Inc. Back gate switched sample and hold circuit
JP2822881B2 (ja) * 1994-03-30 1998-11-11 日本電気株式会社 半導体集積回路装置
KR0120565B1 (ko) 1994-04-18 1997-10-30 김주용 래치-업을 방지한 씨모스형 데이타 출력버퍼
DE69502350T2 (de) 1994-06-28 1998-10-29 Nippon Telegraph & Telephone SOI (Silizium auf Isolator)-Logikschaltung mit niedriger Spannung
US5550486A (en) * 1995-03-01 1996-08-27 Texas Instruments Incorporated Circuit and method for providing a known logic state at insufficient supply voltage
EP0735682A1 (en) * 1995-03-31 1996-10-02 STMicroelectronics S.r.l. MOS transistor switching circuit without body effect
US5602790A (en) 1995-08-15 1997-02-11 Micron Technology, Inc. Memory device with MOS transistors having bodies biased by temperature-compensated voltage
US5608344A (en) 1995-10-19 1997-03-04 Sgs-Thomson Microelectronics, Inc. Comparator circuit with hysteresis
JP3180662B2 (ja) * 1996-03-29 2001-06-25 日本電気株式会社 電源切り替え回路
JP3547906B2 (ja) * 1996-06-18 2004-07-28 株式会社東芝 半導体集積回路装置
JP4253052B2 (ja) * 1997-04-08 2009-04-08 株式会社東芝 半導体装置
US5939936A (en) * 1998-01-06 1999-08-17 Intel Corporation Switchable N-well biasing technique for improved dynamic range and speed performance of analog data bus

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JP2000332132A (ja) 2000-11-30
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