TW436684B - Storage, storage method, and data processing system - Google Patents

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經濟部智慧財產局員工消费合作社印奴 436684 五、發明說明（1 ) 【發明所屬之技術領域】 本發明係關於二進位式資料的記憶裝置，尤其是關於 適用於連接於微處理裝置、微電腦等資料處理裝置上’以 位元組（b y t e ’即8位元）單位、字元（1 6位元） 單位、甚至8的整數倍的位元爲單位進行讀寫的R Α Μ ( Random Access Memory) ' ROM ( Read Only Memory) 等半導體記憶裝置的有效技術。 【先行技術】 隨著其存取的微處理裝置、微電腦等的動作頻率與資 料處理能力（資料的位元數）的進步，希望半導體記憶裝 置也能更加高速化。 於是，便有提高半導體記憶裝置速度的種種技術提案 。例如有：特開平6 — 332793號，或1999年 ΪΕΕΕ International Solid-State Circuit Conference DIGEST 〇F TEC NIC AL PATERS中的第1 9 0頁到2 0 1頁所示之 技術。但是，先行的半導體記憶裝置的高速化技術，主要 多者眼在裝置的細微化、或如何在電路上更加快速的由記 憶格讀出資料，並未考慮其半導體記憶裝置所連接的微處 埋裝置、微電腦等資料處理裝置間的關係。 一般而言，半導體記憶裝置之構成爲：其相連接的微 處理裝置、微電腦等資料處理裝置，以所使用的資料的基 本位兀長爲單位，進行讀出 '寫入等。例如，連接於基本 資料長是3 2位元的資料處理裝匿上的半_體記憶裝置. I 1 -----------· I I I 1 — I 1 -訂1111---- (-先閱讀背面之注意事頊 年寫本頁) · . -4- 4 3 66 8 4 經濟部智毯財產局員工消f合作社印sit B7 五、發明說明（2 ) 以3 2位元爲單位，有效的進行讀出興寫入，ιΜ連接於ft 本資料長是6 4位元的資料處理裝置上的半導體記憶裝置 以6 4位元爲單位，很有效的進行讀出與寫入。 但是，因爲一般所用的資料處理裝匿，每一個位元組 (8個位元）的資料皆有一個位址號碼，所以相連接的半 導體記億裝置也可以按照其位址號碼，進行讀出與寫入。 其讀出長度是基本資料長度的1/2^(η是1以上的整數 )的倍數，有必要進行8位元以上，亦即基本資料長度 3 2時，爲3 2 X 1 / 2 1之1 6位元，亦即2位元組單位 3 2 X 1/22之8位元，也就是說以1位元組單位之讀出 寫入動作。以下再以圖面針對此詳加說明。 圖3爲將連接於基本資料長度3 2位元（4位元組） 資料處理裝置的習知半導體記憶裝置中的記憶資料的實際 排列，及由該記憶裝置讀出3 2位元資料時的理論動作， 以模式表示的圖。3 0 0表示存放在半導體記憶裝置內的 資料，3 0 1表示由半導體記憶裝置所讀出的資料。此時 ，3 2位元的資料照原樣讀出。亦即，設計其配置，使半 導體記憶裝置內資料的第η位元 '所要讀出的暫存器（ reS1stQi:)等的第η位元間之相對距離爲最短，並依此配線 〇 圖4爲基本資料長度3 2位元（4位元組）資料處理 裝置的習知半導體記憶裝置中的記憶資料的窗際排列•及 由該記憶裝置讀出1 6 ( 2位元組）位冗資料時的埋論勋 作’以模式表示的圖。4 0 0表示存放在半得體記憶坡岡 本纸張义度適用中同囚家梏爷（CNS)At蜆格C!U) 公呈） I --------訂.-------- (請先閱讀背面之注意事伯 也寫本頁) . ， -5- Λ7 4 3 66 8 4 ___B7__ 五、發明說明（3 ) 內的資料，4 0 1 、4 0 2表示由半導體記憶裝蹬所諧出 的資料。 圖4 ( a )表示將資料4 0 0的下位1 6位元（位元 組1、位元組〇 )讀出之情形’圖4 ( b )表示將資料 4 0 0的上位1 6位元（位元組3、位元組2 )讀出之情 形。在此應注意的一點是，圖4 ( b )中，由上位1 6位 元到下位1 6位元’需要作1 6位元份的位元位移動作。 習知的半導體記億裝置中，是按照資料的位元順序進行記 憶格陣列的規劃。因此，需要如圖4 ( b )中的實際上的 1 6位元份的位元位移動作。亦即在圖4 ( a )中，半導 體記憶裝置內的第η位元（15)，與所要讀出 的暫存器等內的第η位元（〇客η$ι5)，可爲相對最 短距離，相對於此，圖4 ( b )中，因爲將半導體記憶裝 置內第η、位元（16Sn'S3l)，存放在所要讀出的暫 存器等內的第η位元（OSn客15)中，故配線長度增 加，而配線負荷增大，使得讀出速度降低’招致消耗電力 的增加。 圖5爲基本資料長度3 2位元（4位元組）資料處理 裝置的習知半導體記憶裝置中的記億資料的實際排列’及 由該記憶裝置讀出8 ( 1位元組）位元資料時的理論動作 ，以模式表示的圖。5 0 0表示存放在半導體記保、裝置內 的資料，5 0 1 、5 0 2、5 〇 3 ' 5 〇 4表示由半導體 記憶裝置所讀出的資料。 圆5 ( a )表示將資料5 〇 〇中’相恐·於第0位元飢 裝---------^---------^ f^先閱^背面^^急事項 ，-4本頁> , 經濟部智慧財產局貧工消费合作社印袈 -6 - 經濟部智慧財產局員工消費合作社印製 4 3 66 8 4 Λ7 ___ — Β7 五、發明說明（4 ) 的8個位元讀出之情形，圖5 ( b )农示將资料5 〇 〇中 ’相當於第1位元組的8個位元讀出之情形，圖5 ( c ) 表示將資料5 0 0中，相當於第2位元組的8個位元讀出 之情形’圖5 ( d )表示將資料5 0 0中，相當於第3位 元組的8個位元讀出之情形。在此應注意的一點是，圖4 (b )中，由第1位元組到第〇位元組，需要作8位元份 的位元位移動作’而在圖4 ( c )中，由第2位元組到第 0位元組，需要作1 6位元份的位元位移動作，在圖4 ( d )中’由第3位元組到第〇位元組，則需要作2 4位元 份的位元位移動作。 習知的半導體記憶裝置中，是按照資料的位元順序進 行記憶格陣列的規劃。因此，在進行如圖5 ( b ) 、5 ( c )、或5 ( d )的動作時，各自需要實際上的8位元份 、1 6位元份、或2 4位元份的位元位移動作。亦即與圖 4 ( a )中相同，使配線長度增加、配線負荷增大，使得 讀出速度降低，招致消耗電力的增加。另外，因爲位元的 位移，造成例如圖1 6 ( a )所示，有2 4條線平行排列 的情形發生，增加配線所佔用的面積，或因信號線過密而 使信號線間交互影響而失真等問題。另一方面，記憶體存 取時，一定要以3 2位元單位證出到暫存器内’其後才能 進行位元位移*可以僅將所必要的位元數的資料位移’ 是因而便需要處理位元位移的時間，無法避免讀出速度W 低下。 本發明的目的在於解決上述問題，提供能將較採本诗 -------------裝--------訂·-------線 <請_先閱讀背面之注意事項』寫本一貝) . 經濟部智慧財產局員工消贤合作社印製 Λ 3 66 B ： Λ7 _______J37_ 五、發明說明（5 ) 料長度短的資料長度的讀出或寫人，使得例如，8位疋亦 即位元組單位的讀出也能高速進行，且能以低消耗逭力勋 作的記億裝置。 本發明的另一目的爲，提供配線佔有面積低’同時又 不易發生信號干擾失真的記憶裝置。 關於本發明之前述目的及其他目的’以及新特徵等’ 將於本明細書之敘述及所附圖表中，更加以明確化。 【本發明之揭示】 關於本申請案所揭示的發明’將其具有代表性者槪略 說明如下： 具備：含有複數的記憶格、依照位址信號由該複數的 記億格中選擇記憶格的字元線、以及讀出所選擇的記憶格 內的記憶資訊的位元線之記億格陣列’連接於位址匯流排 及資料匯流排之記億裝置中’上述記億格中所存放的資料 的位元之配列，與上述資料匯流排之配列相異之構成° 另外，上述資料匯流排上互相鄰接的位元信號線所傳 達的資訊，相隔所定的位元數間隔而記憶於記憶格中。 而且，具體而言，是以η位元作爲基本的讀出單位’ 將理論上的位元位置爲〇x8 + k、1X8十k、2x8 + k ' 3 x 8 + k '.....mx8 + k (k皆爲自然 數，0^kS7 ; 0客mSn/8 — 1)之資訊’記憶在 記憶格陣列內互相接近的記憶格中之構成u 如依上述手段，資料讀出時之位元位移所志的配線提 -----------丨—裝---------訂---------線 r (請先閱ίτ背面之注急事項.七骂本頁) , -8- 137 43668 4 五、發明說明（6 ) 度可以縮至極短，故可使位元組讯位讀出也能岛速進行1 同時，進行位元位移之電路所需的元件和配線也僅需非常 少量即可1因此可得到以低消耗電力動作的記億裝置。 而且，資料讀出時之位元位移所需的配線長度可以縮 至極短，故可減低配線佔有面積，同時因爲位元位移所需 之配線所形成的領域中，平行的信號線數較少，可使配線 面積減小，又不易發生信號干擾失真的記憶裝置》 【本發明之最佳實施形態】 以下參照圖面說明本發明較適合之實施形態。 圖1爲本發明相關記憶裝置中，記憶於記憶格陣列內的資 料的實際位元配列之模式圖。圖中k、m皆爲自然數，滿 足下列條件： 0 ^ k ^ 7 (n/8) -1 η是基本資料長度大小。 此處之基本資料長度大小η ，是指連接在適用本發明 的半導體記憶裝置、記憶晶片等所組成的記憶體模組上的 微處理裝置、微電腦等資料處理裝置，基本上所處理的資 料的位元長度1在大多數的資料處理裝置中，使用1 6 、 32、64、128位元等的位元長度。例如連接在以 3 2位元長作爲基本資料長度的資料裝置上的記憶裝匿， 適用本發明時，m的數値爲〇、1 、2 、或3 > 又圖1 ( a )中，d a t a 〔 0 * 8 + k :1所指1¾越本 本纸张尺度適屮令円鼻（CN'S)A丨说格匕)1() x 公这） ------------* 裝·— (請先閱if背面之汰意事J14.寫本頁) 訂. 線. 經濟部智慧財產局員工消费合作社印？'« -9- Ο Ο 〇 Λ7 B7 五、發明說明（7 ) 資料長度η位元資料中的位元位丨Π 0 用本發明的半導體記憶裝置中，圖1 論上的位元位置爲〇 * 8 + k、1 * 8 k k的一位元。適 )所示，存放埋 2 * 8 + k 、 m * 8十k的資料的記憶格，作爲—組群 經濟部智慧时產芍員工消費合作让印贺 組1 0 0，設d爲.相鄰近位置。亦即，群組]_ 〇 η / 8位元的資料。例如η = 3 2時，各群組1 位元的資料所構成。 圖1 ( a )中，一個群組內，k爲〇〜7中 —’例如區塊B0的資料da t a 〔Ol + k〕 時候，其他的區塊B 1〜B u / s !的資料d a *8 十 k〕〜da t a 〔m*8 + k〕中的 k 也 ° n = 32時，k = 〇的群組loo — 〇中， )所示，含有 data〔〇〕'data C 8 ] ata [161 'data [24)，同樣若 群組100—1中含有data 〔1〕 、da 'data 〔17〕、data〔24〕，而 群組100—7則含有data 〔7〕 、dat 5〕'data〔23〕'data〔31〕。 於是，由如此構成的k數値相同的位元所形 1 0 0 _ 0〜1 0 0 — 7 ，以七個並排的方式 在記億格陣列1 0 1中。而於圖1 ( b )中， 爲記憶格陣列全部的話，各群組1 0 0 _ 0〜 的 0 思 C d 之 組 放 作 0中含有 0 0由4 的任何之 的k爲〇 :a〔 是0的意 如圖1 ( k k a 1時 〔9 7時 成的各群 配置，存 將1 0 1 1 0 0 _ + ’各包含與其他字元（其他位址號碼的η位元的资料 的k数値相同的位元^ 、用中闷闽支椏準（CNS)A l觇格（210 χ 2D7 -------------裝·-------訂*--------線 T . (請先閱讀背面之注意事項..."寫本頁) . ' -10- 43668 4 Λ7 B7_ 五、發明說明（8 ) 本發明之相關半導體記憶裝置，如腳1 ( b )所示， 將群組 100 — 7、100 — 6、100 — 5、100 — 4、1〇0_3、10〇_2、100_1、100_0 並排，以能夠整體的讀寫η位元的資料 '。而習知的半導體 記憶裝置中，圖1 ( a )中各區塊Β 0〜Β 了內各m値相 同，且k取〇〜7的8個位元依序配置，整體上存放構成 η位元的資料，與本發明將各區塊B 〇〜B 7內各k値相 同的位元配置相較，資料的存放方式顯然不同。 將本發明連接在以3 2位元長爲基本資料長度之資料 處理裝置上的記憶裝置，圖2中顯示其實施例。2 0 0爲 適用本發明之記憶體模組，2 0 1爲輸出入於記憶體模組 2 0 0的資料信號。資料信號2 0 1的位元排列順序，實 質上對應於記億體模組2 0 0的記憶格排列順序。 於此，記憶體模組狹義的意義是一個半導體記憶晶片 內所含的記憶格陣列，廣義的是指複數的半導體記億晶片 所構成的記憶裝置，本發明不問其規模大小，無論何種構 成的記憶裝置皆可適用。又，本發明可適用之記憶裝置， 當然包括S R A Μ、D R A Μ等揮發性半導體記憶裝置， 也包括如E E P R Ο Μ等不揮發性半導體記憶裝置。 資料處理裝置以例如3 2位元（4位元組）爲單位進 行資料的讀出與寫入時，由圖2的記憶體模組2 0 0 ，同 時讀出d a t a 〔 ◦〕〜d a t a 〔 3 1 ]的3 2位兀， 寫入也是以3 2位元單位進行。資料處理裝圆以例如1 6 位元（2位元組）單位進行資料的讀出時’由圓2的記憶 本紙讯&度適明屮四因-家.ti準（CNS)A-l %格（21ϋ =*297公兑） — III — I 1 I I I I I I - - - -----1 « — — — — — III (-先閱讀背面之注急事項v V、寫本頁) . 經濟部智慧財產局員工消費合作社印制代 -11 - Λ7

(卜 ^ 6 G —___Π7___ 五、發明說明（9 ) 背曼模組2 Ο 0將上位1 6位元的cl a t a [ 1 6 ]〜 data 〔 3 1〕讀出時，進行圖中虛線所示的位元位移 3寫入時則相反的進行位移。此位元位移係與圖4 ( b ) &位元位移相對應。 資料處理裝置以例如8位元（1位元組）爲單位進行 資料的讀出與寫入時，由圖2的記憶體模組2 0 0將 d a t a〔8〕〜data〔15〕'data〔16〕 〜data〔23〕、data 〔24〕〜data〔3 1〕讀出時，也進行圖5 (b)〜（d)之對應位元位移 °但其位元位移，係於互相接近配置（例如3 2位元資料 爲4位元）的n/8位元範圍內進行，如圖16 (b)所 示’位元位移所需的配線長度極短。而且，無須如習知技 術爲進行位移而使許多信號線並排，最多只需η / 8條。 參照圖2即可見，所讀出的資料位元位置與理論上的 位元位置相異。亦即，理論位元位置爲d a t a 〔 〇〕〜 d a t a 〔 3 1〕的順序，而適用實施例時就成爲 data〔〇〕'data〔8〕'data〔16〕、 data 〔24〕〜data 〔23〕的順序。於是，在 記憶體模組內部或外部改變排列順序。資料的寫入也相同 的’反向進行改變排列順序》此位元排列順序的改變，也 可以在記憶體模組方面以硬體晶圓進行，也可以在資料處 埋裝置方面以軟體進行。 圖6爲對應於圖1所示的群組1 0 0 ，進行上述8位 元單位的資料讚出時《使位元位移成爲可能的位疋位移？ti ----------------------訂— — — — 一IJ — · '線 - - ί ίτ先間讀背面之注意事項.寫本頁) _ 經濟部智慧財產局員工消费合作社印较 -12- 經濟部智慧財產局員工消费合作社印奴 4 3 66 8 4

Ai B7 五、發明說明（1〇 ) 路6 0 〇的的具體楢成例，以蓰本資料艮度爲3 2位元， 亦即m = 3的情形表示之。 圖6中’ 6 0 1 、6 0 2各爲選擇電路’其中2對1 的選擇電路601爲選擇data 〔3*8 + k〕或 da t a 〔 l*8 + k〕的選擇器，4對1的選擇電路 602 爲選擇 da t a 〔3*8 + k:〕、da t a 〔2*8 + k ) 'data [ 1 * 8 + k )、或 data 〔0*8 + k〕的選擇器，以控制信號C 〇〜C 5控制其選擇動作。 例如進行對應於圖4 ( b )的位元位移動作時，選擇器 601選擇data〔3*8 + k〕，而選擇器602則選 擇data 〔2*8 + k〕，輸出於各自的第2位元與第1 位元。又，選擇器602 ，在進行對應於圖5 (b)動作 時，選擇da t a 〔 l*8 + k〕輸出至第1位元，而在進 行對應於圖5 (c)動作時，選擇data 〔2*8+k〕 輸出至第1位元，在進行對應於圖5 (d)動作時，選擇 da t a 〔3*8 + k〕輸出至第1位元。 由本實施例可知，使用圖1 ( a )所示位元配置方式 ，即使理論上需要2 4位元位移動作時，配線上最多只要 % 3位元的位移即可，與習知技術相比，可將配線長度減少 爲1 / 8。因而，可提昇讀取速度，又可減低配線負荷容 量所需的消耗電力。而雖非限定，於讀出1 6位元資料或 8位元資料時，在除了有效位元以外的上位位元上，添如 〜0 〃以整體作爲η位元的資料輸出。本說叨占中，將牝 η位元中實際讀出的上述1 6位元或8位元的部分稱爲有 本纸張 K/i 通)因家螵準（CMS)A.UiUS· (JIO X 297 ) I I I I---------- I I I---I J1T- I I 丨 I 1 il - • 、 i請先閱？？背面之注意事項^"寫本頁) -13 - 經濟部智慧財產局員工消f合作社印Μα -)ς： a ο : '一 r Λ7 B7 五、發明說明（11 ) 效位元。 圖7 爲 圖6 所示 位 元位移電路 600 之 具 體 例 的 路 圖 O 此 貫 施 例， 基本 資 料長度3 2 位元時 的 位 元 位 移 電 路 6 0 0 1 以 P型 通道 Μ 0 S電晶體 :構成， 由 控 制 信 號 C 0 \ c 1 C 2、 C 3 C 4、C 5 所控制 0 7 0 2 爲 互 補 位 元 線 對 i 由左 起各: 爲對應於d a t a〔 5 i * 8 + k ] 的 位 元 線 b 1 t 〔3 *8 -+ -k 〕、/ b l t 〔 3 8 + k ) ? 對 m 於 d a t a 〔 2 * £ i + .k〕的 b i t〔 2 氺 8 + k ) ' / b i t [ 2 * 8 — -k〕 y 對應於d a t a [ 1 氺 8 ί k ] 的 b 1 t C 1 * 8 4 -k〕 、 /bit 〔P 8 + k 〕 » 對 m //Lj\ 於 d a t a [ 0*8 + k ] 的 b i t 〔 0*8 + k /bit[〇*8 + k] = 703 是將保持 data 〔3*8 + k〕'data 〔 2*8+k〕 'data 〔l*8+k〕 'data 〔0*8 + k〕的記憶格陣列，以模式化表示者。7 0 1是將由記 憶格陣列7 0 3，經由位元位移電路6 0 0所讀出的資料 增幅的感測放大器電路組。 例如進行圖4 ( b )之相對應位移動作時，於位元位 移電路6 0 0 ，使控制信號C 〇、C 1 、C 2 、C 4達到 電源電壓的程度（H level ) ，C 3 、C 5爲接地電壓（ L level )即可《又，例如進行圖5 ( d )對應的位移動作 時，使位元位移電路6 0 0之控制信號C 0、C 2、C 3 、C 5爲電源電壓（H level) ，C 4爲接地電壓（L level )即可。 本纸張义度過用中S 0家Κ苹（CNS)/\ 1觇格（21U X 297公@ ) 11 n B^i IB .^1 ^1« I n m I » n 1ml i >l^i ^^1 n 一，t ^^1 I 1^1 I 片Y -V5 (請先閱讀背面之-1意事項K、i寫本頁) ~ 、 -14 - [37 [37 經濟部智慧財產局員工消費合作钍印& 436684 五、發明說明（12 ) 下述表1所示爲射應於讀出3 2位元時，讚出1 6位 元時之圖4 ( h )的位移動作’以及讀出8位元勒作時之 圖5 ( b )〜（d )之對應位移動作時之控制信號c 〇、 C1、C2、C3、C4'C5的組合。 表1 讀出3 2位元 讀出1 6位元 圖4 b之位移 讀出8位元 圖5 b 圖5 c 圖5 d C 0 L Η Η Η Η C 1 L Η Η Η Η C 2 Η Η L Η Η C 3 Η L Η L Η C 4 Η Η Η Η L C 5 Η L Η Η Η 如依本實施例，即使在將d a t a 〔 3 * 8 + k〕位移 至r e a d data 〔 0 * 8 + k〕時，配線長度也比習 知更短，故能使之高速動作。而且，實施位元位移電路 6 0 0所需的元件與配線也非常少量即可’故可使消耗電 力降低。 圖8爲圖6所示位元位移電路6 〇 〇的另一具體例。 此實施例爲以三相式（tri-state )變換器8 0 4與反相器 8 0 2，構成基本資料長度3 2爲位元時的位移ΐϋ路 8 0〇，以控制信號C ◦ 、C 1 ' C 2 、C 3 、C 4 ， 木紙張乂度適用中围國家標华（CNS)A丨岘格（2⑴<37公·· 裝---------訂---------線 - . (請先閱讀背面之注意事項.寫本頁) - · -15-

五、發明說明（13) C 5所控制的。8 0 3爲將保持cl a t a 〔 3 * 8 + 1〇 ' data Γ 2 * 8 + k J 'data C 1 :；i 8 + ^ ]、 d a t a 〔 〇 * 8 + k〕的記憶格陣列’以模式化表示者。 8 ◦ 1是將由記憶格陣列8 0 3 ’經由互補位元線對輸出 的資料增幅的感測放大器電路組° 例如進行圖4 ( b )之相對應位移動作時，於位元位 移電路800，使控制信號C〇、Cl、C3、C4達到 接地電壓（L level ) ，C 2、C 5爲電源電壓（H ievel )即可。又，例如進fj圖5 ( d ) μ彳應的位移動作時，使 位元位移電路80 0之控制信號CO、Cl 、C2、C4 、C 5爲接地電壓（L level) ，C 3爲電源電壓（η level )即可。 下述表2所示爲對應於讀出3 2位元時、讀出1 6位 元時之圖4 ( b )的位移動作，以及讀出8位元動作時之 圖5 ( b )〜（d )之對應位移動作時之控制信號C 0、 C1、C2、C3、C4、C5的組合。 --------------裝---------訂---------線 - f請先閱讀背面之it意事項' i寫本頁) . 經濟部智慧財產局員工消費合作社印奴 本纸！適川令阀0卞柃芈（CNS)A·!規珞（21〇 X >>垃） -16- 4 3 66 8 4 at B： 五、發明說明（14 )

表2 讀出3 2位元 讀出1 6位元 圖4 b之位移 讀出8位元 圖5 t> 圖5 c 圖5 d C 0 Η L L L L C 1 L L Η L L C 2 L Η L H L C 3 L L L L H C 4 Η L L L L C 5 L Η L L L 如依本實施例，即使在將d 3*8 + k〕位移 至r ead da t a 〔0*8 + k〕時，也僅需藉由三相 轉換器一段將之讀出即可，一般感測放大器之輸出’需將 反相器一段以上插入，相較即知能使之高速讀出。而且， 實施位元位移電路8 0 〇所需的元件與配線也非常少量即 可，故爲低消耗電力。 -------------裝--- (請先閱-背面之注意事項^寫本頁) 訂 、線 經濟部智慧財產局員工消費合作社印Me 組時 群入 的寫 中料 1 資 圖的 於位 應單 對元 爲位 9 8 圖或. 位 單元 元位 位的 6 反 1 相 行 6 進圖 ’ 與 ο 行 ο 進 1形 路if 電勺 移❹ 位 3 元 = 位m 勺 Π 白 β 移亦 位 ’

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W ® : 擇 |兀 選位 爲的 皆料 3 咨( ο 入 3 寫 '~^ 由 、 爲 e 本?氏‘瓜尺度適丨Tj令闷1*3家f?:準（CNS)Al蜆格do X 297 之） -17- 經濟部智慧財產局員工消f合作社印於 r^·. w /; ，一 。' Λ7 _Π7__ 五、發明說明（15 ) 十k〕選擇其中之一 1供應給存放有d a t a [: 3 * 8 + k 〕的記億格的選擇器；二對一選擇器1 3 Ο 2爲由寫入資 料的位元：w r 1 t e data [ 2 * 8 + k ]、 write da t a 〔0*8 + k〕選擇其中之一，供應 給存放有d a t a 〔 2 * 8 + k〕的記憶格的選擇器；二對 一選擇器1 3 Ο 3爲由寫入資料的位元：wr 1 t e data [ 1 * 8 + k ) 'write data 〔0*8 + k〕選擇其中之一，供應給存放有d a t a 〔 l*8 + k 〕的記憶格的選擇器，以控制信號的組合控制其動作。 具體而言，寫入資料爲3 2位元時，選擇器1 3 0 1 選擇 write data 〔3*8 + k〕； 1302 選擇 write data〔2*8 + k〕；13〇3 選擇 write data [l*8 + k]。而寫入資料爲 32 位元的上位1 6位元時，選擇器1 3 Ο 1選擇wr 1 t e data [l*8 + k] ; 1302 選擇 wr i te data [ 0 * 8 + k ] :1303則都不選擇。反之，寫 入資料爲3 2位元的下位1 6位元時，選擇器1 3 Ο 1與 1302都不選擇：1301則選擇wr1 te data 〔l*8+k〕。 另外，而寫入資料爲3 2位元的上位的位元組3時， 選擇器 13〇1 選擇 wr 1 te data [ Ο ψ 8 + k ] ;寫入資料爲3 2位元的位元組2時，選擇器1 3 Ο 2選 擇 w r i t e data C Ο φ 8 + k ] : M 入资料爲 3 2 位元的位元組1時1選擇器1 3 Ο 1選擇w r 1 t e ----------------------^---.------線 - - (-先閱-背^之注意事^填寫本頁) ' -18- Λ7 436684 __B7___ 五、發明說明（16 ) da t a [〇*8 + k]:寫人資料爲3 2位元的位元組〇 時，選擇器1 3 0 1〜1 3 0 3則都不選擇。 如依本實施例，與讀出動作時同樣的，寫入時即使在 例如理論上需要2 4位元位移動作時，也僅需設計3位元 的位移即可，與習知技術相比，可僅需1 / 8的配線長度 ，可進行高速且低消耗電力的寫入動作。 圖10將圖1 (a)所示理論上存放1位元da t a 〔m * 8 + k〕的記億格陣列的佈線之一例以S R A Μ具體 顯現。 圖10中，1Γ〇〇爲在位址號碼不同的複數個η位 元資料（其他字元）的同一理論位置上，存放1位元 da t a 〔m*8+.k〕的記憶區塊’ η個或η的整數倍個 此種1 1 0 0的記憶體區塊集合在一起便構成記憶格陣列 。爲1 1 0 1保持1位元資料的s R A Μ記憶格’ 1 1 0 2爲選擇記憶格的字元線’ 1 1 〇 3爲連接於記憶 格的輸出入筆記的互補位元線對，1 1 〇 4爲ρ通道型 μ 〇 s電晶體所構成的列開關，1 1 〇 5爲共通位元線對 〇 一旦收到位址信號’設置於記憶格陣列周圍的解碼電 路，便將此位址信號解碼，各記憶區塊分別將—條字元線 1 1 0 2成爲選擇狀態，使一個列開關1 1 0 4成導通狀 態。如此’對應於一個位址’由η個記憶區塊各.一個位元 ，合計η位元的資料便由各自共通位元線對1 1 〇 5所諧 出。 -19- -------------裝---------訂-------：---線 '' (命先間讀背面之注意事JS%寫本頁) - 經濟部智慧財產局員工消费合作社印製 經濟部智慧財產局員工消#合作社印5代 Ί S ο 6 8 4 Λ： ________ ΙΪ7________ 五、發明說明（17 ) 圖1的說明中，存放圖1 ( £1 )所示的埋論的1位元 資料Cl a t a 〔 m * 8 + k〕的記憶格陣列，在佈線上配Μ 於同一列之說明，如圖1 〇的具體例所示’佈線上也可以 複數個列所構成。又，圖1 〇中，理論上存放1位元資料 d a t a 〔 m * 8 + k〕的記憶格陣列，是由4個列所構成 ’但並非限定於此，1列也可以，2列甚至8列等任意的 列數皆可構成》 圖1 1爲以模式表現圖1中的記億格陣列1 0 1與圖 6中讀出用位元位移電路6 0 0以及圖9的寫入用位元位 移電路1 3 0 0所組成的電路佈線模式。圖1 1中’ 1 2 0 0爲雙向性位元位移電路，1 2 Ο 1爲含有前述位 元位移電路6 0 0及1 3 0 0的電路。如本實施例所明示 ，雙向性位元位移電路1 2 0 0，將單位位元位移電路 1201 ，對應於記憶各群組100_0〜100_7的 資料的記憶格群，可以整齊的排列，所以可以減少浪費的 空間而使佈線效率提昇。 圖1 2爲將圖8所示的位元位移電路，用於具有冗長 列的記憶裝置之依實施例。1 4 0 0爲基本資料長度3 2 位元時的位元位移電路’與圖8的實施例相同，以三相式 變換器1 4 0 4與反相器1 4 0 2所構成’以控制信號 C ◦、C 1、C 2、C 3、C 4、C 5 所控制的。 1 4 ◦ 3 爲將記憶 d a t a 〔 3 * 8 + k〕' d a t a ( 2 * 8 — k 〕 'data 〔 1 * 8 十 k 〕 、 d a t a 〔0*8 十k〕的記憶格陣列’以模式化表示者” 1 4 0 5爲於記 本紙適丨fl十困0家標準（CN.S)A.rHi恪（LMO X 3J7么、Ϊ ) -裝--------訂--------- —線 (贷先閱^背面之注急事炤 填寫本頁) - -20- 經濟部智慧財產局員工消f合作社印较 436684 Λ7 ___Γ37__ 五、發明說明（18 ) 憶格陣列1 4 0 3內有缺陷的列時所侦用的備m記憶格所 形成的冗長列。 1 4 0 1爲將由記憶格陣列1 4 0 3及冗長列 1 4 0 5，經由互補位元線對所輸出的資料增幅所用的感 測放大器電路群。1 4 0 6〜1 4 0 9爲將冗長列使用時 與不使用時之感測放大器的輸出，應傳達至位元位移電路 1 4 0 0的信號途徑加以切換的二對一選擇器，由冗長控 制信號R C S所控制。各二對一選擇器1 4 0 6〜 1 4 0 9如圖所示，選擇互相鄰接的兩個位元的增幅信號 中之一 ^傳達至位元位移電路1 4 0 0的構成。 例如，圖1 2所示的記憶位元d a t a 〔 3 * 8 + k〕 的列上有缺陷時，d a t a 〔 3 * 8 + k〕的資料記憶於冗 長列1 4 Ο 5，選擇器1 4 Ο 6控制選擇冗長列的感測放 大器的輸出，傳達至位元位移電路1 4 0 0。此時其他的 選擇器1407〜1409 ，選擇本來的感測放大器的輸 出，控制傳達至位元位移電路1 4 0 0。 又，記憶d a t a 〔 2 * 8 I k〕的列上有缺陷時，將 d a t a 〔 2 * 8 + k〕的資料記憶於 d a t a 〔 3 * 8 + k〕，選擇器1 4 0 6控制選擇冗長列的感測放大器的輸 出，傳達至位元位移電路1 4 0 0。選擇器1 4 0 7控制 選擇d a t a 〔 3 * 8 + k〕的列的感測放大器的輸出，傅 達至位元位移電路1 4 0 0。此時其他的選擇器1 4 0 8 、1 4 0 9 ，選擇本來的感測放大器的輸出*控制傅達至 位元位移窀路1 4 0 0。 本纸張K度過用令阀因孓檔準（CN-S)A.l岘格（1，丨〇 X ) -------------裝·-------訂·------. 1·線 - · (請先閱讀背面之注意事項.4'寫本頁) -21 -

經濟部智慧財產局員工消费合作社印奴 五、發明說明（19 ) 同樣的，記憶d a t a 〔 1 * 8 + k〕的列上衍缺陷時 ’將d a t a 〔 1 * 8 + k ]的資料記億於d a t a i 2 ：N 8 + k j ，選擇器1 4 0 6控制選擇冗長列的感测放大 器的輸出，傳達至位元位移電路1 4 0 0。選擇器 1 4 0 7控制選擇d a t a 〔 3 * 8 + k ]的列的感測放大 器的輸出，傳達至位元位移電路1 4 Ο 0。選擇器 1 4 0 8控制選擇d a t a 〔 2 * 8 + k〕的列的感測放大 器的輸出，傳達至位元位移電路1 4 Ο 0。此時其他的選 擇器1 4 0 9，選擇本來的感測放大器的輸出，控制傳達 至位元位移電路1 4 0 0。 而且，記億d a t a 〔 0 * 8 + k〕的列上有缺陷時， 將d a t a 〔 〇 * 8 + k〕的資料記億於d a t a 〔 1 * 8 + k〕，選擇器1 4 0 6控制選擇冗長列的感測放大器的 輸出，傳達至位元位移電路1400。選擇器1407控 制選擇d a t a 〔 3 * 8 + k〕的列的感測放大器的輸出， 傳達至位元位移電路1 4 0 0。選擇器1 4 0 8控制選擇 d a t a 〔 2 * 8 + k〕的列的感測放大器的輸出，傳達至 位元位移電路1 4 0 0。此時其他的選擇器1 4 0 9，選 擇d a t a 〔 1 * 8 + k〕的感測放大器的輸出，控制傳達 至位元位移電路1 4 0 0。 由圖1 2之實施例可得知，即使將本發明適用於具有 冗長列的記憶裝置，也無損於本發明的優點。而於本實施 例中將選擇器1 4 0 6〜1 4 0 9配置於感測放大器電路 群1 4 0 1之後，但並不限於此，將選擇器1 4 0 6〜 -------------裝---------訂·---I---線 (--先閱-背面之注急事項一-寫本頁) · -22- 436684 Λ7 C7 經濟部智慧財產局員工消费合作社印较 五、發明說明（20 ) 1 4 0 9配置於感測放大器m路群1 4 0 1前也無任时不 妥。 【應用例】 圖1 3爲將本發明之相關半導體記億裝置作爲快取記 憶體，應用於系統中之構成例。9 0 0爲適用本發明的s (靜態）R A Μ所成的快取記憶體，9 0 1爲中央演算處 理裝置CPU，9 0 2爲浮點運算處理裝置FPU， 9 0 4爲連接於快取記憶體9 0 0與C P U 9 0 1與 F P U 9 0 2間之資料匯流排C data bus )，由此等構成 微電腦系統9 0 3。 雖未圖示，除上述資料匯流排9 0 4外，又設有將由 C P U 9 0 1輸出的位址信號供應給快取記憶體9 0 0的 位址匯流排。另外，9 0 5、9 0 6爲指示由快取記憶體 9 0 0讀出的資料長度的控制信號（稱爲位元組信號）的 配線。CPU9 0 1在以例如基本資料長度爲32，處理 資料的時候，即使讀出是以位元組爲單位進行，寫入仍是 以3 2位元的固定長度進行。 於此系統中C P U 9 0 1輸出到資料匯流排9 0 4上 的3 2位元般的資料配列*與習知技術相同，是以位元0 、位兀1 、位元2、位元3 1的一般順序進行。另一方面 ’在輸出此種配列的資料的快取記憶體9 0 0内1設置有 將已被輸入的資料配列變換成如_ 1 ( a )的配列的负料 定位電路9 1 0。此資料定位泔路9 1 0 ，於ώ快収記憶 本紙版义度適丨H中四囚孓檔準（CNS) A丨蚬烙（2U) x lhJ7 I I--------1 I — I ------ I I I ^ » 1 I----I I T # (if先閲讀背面之注急事頂 填寫本頁} - -23-

經濟部智慧財產局員工消费合作社印奴 五、發明說明（21 ) 體9 0 〇將資料輸出至資料匯流排9 0 4時’將本發吵 特的如圖1 ( a )的配列的資料改變爲一般順序配列挑列 0 圖1 5所示’資料長度爲3 2時改變位元排列的資料 定位電路9 1 0的輸出入信號的配列。於同圖中’上側的 信號b i t 3 1〜b 1 t 0爲記億格陣列側的信號’下側 的信號爲資料匯流排側的信號，此圖中的符號b丨t與圖 1中的符號da t a同義。而在資料長度爲32位元時’ 有1 6位元的讀出與8位元的讀出時1也以資料定位電路 9 1 0對有效位元部分進行同樣的位元的配列改變。以此 資料定位電路9 1 0進行位元的配列改變’與前述以位元 位移電路6 0 0等進行位元位移，可以一個電路或電路區 塊進行之構成，也是可能的。 另外，雖未限定，上述資料定位電路9 1 0 ，在處理 3 2位元的C P U 9 0 1要求經由控制信號線9 0 5的8 位元或1 6位元單位時，在將由記憶格陣列讀出8位元或 1 6位元的資料進行改變配列時，同時，加入「0」於其 上位2 4位元或1 6位元後的資料，輸出至資料匯流排 9 0 4。 圖1 4爲將本發明的半導體記憶裝置作爲主記憶體應 用之系統的實施例。1 0 0爲適用本發明的D (動態） R A Μ所成的主記憶體，1 〇 〇 2係微處理裝蹬， 1 0 0 3爲連接於主記憶體1 〇 〇 〇與微處理裝履 1 0 Ο 1之間的資料匯流排，1 〇 〇 4爲指示諮出：Η記恺 ---------1τ.-------:1線 ·* "^先間讀背面之注意事項 寫本頁) -24- 經濟部智慧財產局員工消f合作社印贤 4 3 66 8 4 Λ7 B7 五、發明說明（22 ) 體1 ο ο 〇之資料長度的控制信號線，1 〇 〇 5爲由微處 理裝置1 0 0 1所供應的—般的順序的位元配列’亦即’ 以鄰接於第6位元有第1位元存在’鄰接著第1位元有第 2位元存在的漸增順序，或是漸降順序進行位元配列的資 料，變換成如圖1 ( a )的本發明的獨特位元配列的記憶 格陣列所讀出的資料的位元配列 '改變爲與上述相反的一 般順序的信號定位電路，以主記憶體1 〇 〇 〇、微處理裝 置1 0 0 1、資料匯流排1 0 0 3、資料定位電路 1 0 0 5構成微電腦系統1 〇 ◦ 4。 主記憶體1 〇 〇 〇與微處理裝置1 0 〇 1可以集設於 同一晶片上，也可構成於個別的晶片上。主記億體 1 0 0 0除了可以使用DRAM外 '還可以用SRAM或 鐵磁質記億體、快閃記憶體等記憶體。雖未圖示’除上述 資料匯流排1 0 〇 3外，又設有將由微處理裝置1 0 0 1 輸出的位址信號供應給主記憶體1 0 0 0的位址匯流排。 又，在圖1 4的應用例中，於主記憶體1 0 0 0與資 料匯流排1 0 0 3之間設有資料定位電路1 0 0 5 ，在具 有進行匯流排的切換或佔有權的決定等匯流排控制器、實 質位址與理論位址之變換或假想記憶控制等之記憶管理單 元的系統中，可以使上述匯流排控制器或記憶管埋單元具 有上述資料定位電路1 〇 0 5的機能》 另外，與圖1 3的應用例所說明的相同，此资料定位 電路1 0 0 5 ，可以具有位元排列變換功能興.L·述位元位 移電路6 0 0等的位元位移功能。於此嵇情形屮，也可使 本紙張尺漫適用中家標準（CN.S)A1蜆恪（210XW7公坌） ----I--------裝--------訂-------：--線 t I (讀先閲讀背面之注急事項%寫本頁) - ' -25- 4 3 668 4 Λ/ G7 五、發明說明（23 ) 上述述匯流排控制器或記憶管埋單元]4有資料定位νβ路 1 0 0 5的功能或前述位元位移機能》 以上係發明人基於實施例，對於本發明的具體說明。 但本發明並不限於上述實施例，於其要旨不脫離本發明之 範圍內，可以有種種可能性。例如上述實施例中，爲便於 理解’以基本資料長度3 2位元’而連接於資料處理裝置 上的記憶裝置爲中心進行說明’但連接於基本資料大小爲 16位元、64位元、128位元' 256位元、512 位元、1 0 2 4位元或2 0 4 8位元等多位元的資料處理 裝置之半導體記憶裝置，或由半導體記憶晶片等所組成的 記億體模組，適用本發明，也具有與上述實施例同樣的效 果。 另外，於圖1 (a)中，爲於data 〔0*8+k〕 旁1配置da t a 〔 l*8 + k〕的實施例，但本發明並不 限於此種配置，例如也可以在d a t a 〔 CM 8 + k〕旁’ 配置 data 〔2*8 + k〕，或在 data 〔〇*8 + k 〕旁，配置data 〔3 *8 + k〕也無不可’只要不同群 組中的相同位元排列方法相同的話’同一群組內的位元可 任意排列。 而且，圖1 ( b )中的實施例’配置1 〇 〇 — 7旁爲 1 0 0 _ 6 ，接著是1 0 0 — 5…… 但本發明並不限於 此，例如將1 0 0 „ 5配匱在1 〇 〇 — 7旁也可’ 1 〇 0 _7旁邊接著100_0也可u 又於前述應用系統例中的說明’資料匯流排上的資料 --------------裝·— (請先閱讀背面之注意事項 1寫本頁) 訂- 線 經濟部智慧財產局員工消费合作社印奴 -26- η 經濟部智慧財產局員工消伢合作社印sii Λ7 B7 五、發明說明（24 ) 是以一般順序的位元配列，但資料匯流排上的资料的位冗 配列，也可如圖1 ( a )所示的本發明的獨特配列。此’隨 形下，資料的位元配列的變換，可以由c P U或微處理器 進行，例如將匯流排的信號線打亂，在c p U側依照一般 順序構成，或在記憶體側以本發明獨特的順序構成皆可。 或者，使C P U的資料端子與匯流排的信號線連接，或使 記憶體的資料端子與匯流排的信號線連接，而使得C P u 輸出一般順序的位元配列的資料，於記憶體側依照本發明 的位元配列的資料輸出之構成也可。 【本發明之效果】 本案所揭示的發明中，具代表性的效果，簡單說日月如 下： 亦即，以位元組爲單位的讀出，可以高速進行，同g ’進行位元位移的電路在實行時也只需很少量的元件胃@ 線即可，故可得到以低消耗電力進行動作的記憶裝置。^ 且，位元位移的配線中，平行的信號線數目可以減少 y ’因 而能得到配線面積小不易發生干擾的記憶裝置。 【圖面之簡單說明】 圖1爲本發明相關記憶裝置中，記憶.於記憶格陣列 的資料的實際位元配列之模式圖^

圖2爲本發明相關記憶裝置，於連接在以3 2估> P '~L Λ： 基本資料長度的資料處埋裝置上的情形下，顯示位尤配列 ----I I ! I--1 ! I I I-----—JST· — —----11 — (e先閱讀背面之注意事瑁 填寫本I) - -27- 43 66 8 4 經濟部智慧財產局員X消費合作社印製 Λ7 五、發明說明（25 ) 的一例之說明11 « 圓3爲讀出3 2位元資料時的理論上的動作之模式圖 0 圖4爲讀出1 6位元資料時的理論上的動作之模式圖 a 圖5爲讀出8位元資料時的理論上的動作之模式圖。 圖6爲可以讀出3 2、1 6、8位元資料的位元位移 電路之一構成例的方塊圖。 圖7爲位元位移電路之一具體例的電路圖。 圖8爲位元位移電路之另一例的電路圖。 圖9爲可以寫入3 2、1 6、8位元資料的位元位移 電路之一構成例的方塊圖。 圖1 0爲記憶圖1的1位元之局部記憶格陣列的一實 施例之電路圖。 圖1 1爲將本發明用於半導體記億裝置中的記憶格陣 列與位元位移電路的排列的一例之模式圖。 圖12爲將本發明用於冗長方式的半導體記憶裝置之 依實施例的方塊圖。 圖1 3爲適用本發明的半導體記憶裝置應用系統之一 例，微電腦系統之構成例的方塊圖》 圖1 4爲適用本發明的半導體記憶裝置應用系統之另 外一例，微電腦系統之構成例的方塊圖。 圖1 5顯示資料長爲3 2位元時|進行位元改列的资 料定位電路的輸出入信號的配列之機能說叨_。 ----- II I -111111— ^ > I 1 f I I I I » <-^先間讀背面之;±急事項 孕寫本頁) -28- Λ7 B7 五、發明說明（26 ) ' ('-先"讀背面之注意事語%寫本頁) 圖1 6爲習知半導體記憶裝置中，由以3 2位元舉位 記憶的記憶格陣列將8位元資料讀出的方法，以及本發明 的同樣讀出方式，以模式化顯示的說明圖。 主要元件對照表 1 0 0 0 主記憶體 1001 微處理裝置 1003 資料匯流排 1 0 0 4 微電腦系統 1 0 0 5 資料定位電路 1100 記億區塊 110 1 s R A Μ記憶格 1102 字元線 110 3 互補位元線對 1104 列開關 1105 共通位元線對 經濟部智慧財產局員工消費合作社印贤 1 2 0 0 雙向性位元位移電路 1400 位元位移電路 14 0 1 感測放大器電路群 1 4 0 3 記憶格陣列 1405 冗長列 200 記憶體模組 6 0 0 位元位移電路 6 0 1 選擇器 衣纸張义度適川中网囚家噤準（CNS)A.i吡格（2UJ X 21)7公¥ ) -29- 4-366 8 ^ 五 、 發明說明< 〔27 ，) 6 0 2 .'CQ 进 擇 器 ^-7 ί 0 1 咸 j【、丨、 測 放 大 器 電路組 7 0 2 互 補 位 元 線 對 7 0 3 記 憶 格 陣 列 9 0 〇 快 取 記 憶 體 9 0 1 C Ρ U 9 0 2 F Ρ U 9 0 3 微 蕾 腦 系 統 9 0 4 資 料 匯 流 排 9 1 0 資 料 定 位 電 路 *-------訂·-------- 一 * * (請先閱讀背面之注意事Ji. 择寫本頁) . 經濟部智慧財產局員工消货合作社印製 本纸诰尺度適用令00孓丨覘恪（21〇x2(J7公g ) -30-

Claims (1)

1. B 6 C.0 3 800895 ABCW 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 1 ·—種記憶裝置，其特徵爲：呉備包含苻按數的記 憶格、依照位址信號由該複數的記憶格選擇記憶格的字元 線、將被選擇的記憶格中的記憶資訊讀出的位元線的記憶 格陣列，連接於位址匯流排及資料匯流排的記億裝置’存 放於上述記億格陣列中的資料的位元配列，與上述資料匯 流排的位元配列相異的構成。 2 .如申請專利範圍第1項之記憶裝置，其中前述資 料匯流排上互相鄰接的位元信號線所傳達的資訊，以相隔 所定的位元數，記憶於記憶格中之構成。 3 .如申請專利範圍第2項之記憶裝置，其中以η位 元（b i t )爲基本讀出單位，理論上的位元位置爲〇 X 8 + k ' lx8 + k，2 x 8 + k 、 3 x 8 + k、·_，、 mx8 + k (k、m 皆爲自然數，〇‘kS7 : OSmg n / 8 — 1 )的資訊，在記憶格陣列中，記億於相接近的 記憶格中之構成。 4 .如申請專利範圍_第2、3項中任何一項之記憶裝 置，爲有效位元數相異的資料可以被讀出的記億裝置’具 有於將有效位元數較小的資料由上述記憶格陣列中讀出之 際，僅將位元位置移動所定的位元數的位元移動手段° 5 .如申請專利範圍第1 、2 ' 3 、4項中任何一項 之記億裝置，其中又具有將由上述記憶格陣列中讀出的資 訊的配列，改變爲上述資料匯流排上的資料的位元配列的 順序變換手段。 6 .如申請專利範圆第2、3 ' 4 ' 5项中任何一项 本紙張尺度適用中國國家標苹（CNS)A4規格（210 X 297公釐） -------— — — — — — — --------- I--------- f琦先閱讀背面之注意事項丑：填寫本頁} d -31 - is 436684 六、申請專利範圍 清 先 間 讀 背 S 之 注 意 事 之記憶裝置1爲可寫入有效位元數的相異資料之構成的記 憶裝置，具有於將有效位元數較小的資料存放於上述記憶 格陣列中之際，將位元位置，僅移動所定的位元數的位元 移動手段 7 ·如申請專利範圍第1 、2 、3 ' 4、5 、6項中 任何一項之記憶裝置，其中又具有將存放在上述記憶格陣 列中的位元配列，由上述資料匯流排上的資料的位元配列 ，改變爲所定的配列的相反順序變換手段。 訂 8 . —種資料處理系統，其特徵爲：具備如申請專利 範圍第1 、2、3、4、6項中任何一項之記億裝置、要 求將資料讀入該記憶裝置內的資料處理裝置、連接上述記 憶裝置與資料處理裝置的位址匯流排及資料匯流排、以及 將由上述記憶格陣列讀出的資料的位元配列，改變爲上述 資料匯流排上的資料的位元配列的順序變換手段。V 線 經濟部智慧財產局員工消費合作社印製 9 . 一種資料處理系統，其特徵爲：具備如申請專利 範圍第1 、2、3項中任何一項之記憶裝置、要求將資料 讀入該記憶裝置內的資料處理裝置、連接上述記億裝置與 資料處理裝置的位址匯流排及資料匯流排，上述資料處理 裝置，具有將由上述記憶格陣列讀出的資料的位元配列， 改變爲上述資料匯流排上的資料的位元配列的機能。/' 1 0 · —種資料處理系統，其特徵爲：具備如申請專 利範圍第1 、2 、3項中任何一項之記憶裝置、耍求將資 料讀入該記憶裝置內的資料處理裝置、連接上述記憶裝置 與資料處理裝置的位址匯流排及資料匯流排，決定匯流俳 本紙張尺度遡用中國圃家標準（CNS)A.l規格（210 X 297公爱） -32- 436684 A8 B8 C8 D8 六、申請專利範圍 佔有權等的匯流排控制器，或者進行埋論位址與實質位址 間的變換的記憶體管理單元，上述匯流徘控制器資料處理 裝置或記憶體管理單元，具有將由上述記憶格陣列讀出的 資料的位元配列，改變爲上述資料匯流排上的資料的位元 配列的機能< 1 1 . 一種半導體記億裝置的資料記憶方法，其特徵 爲：針對具備有位址輸入端子群、連接於資料匯流排的資 料端子群、複數的記億格、依照位址信號由該複數的記億 格選擇記憶格的字元線、以及將被選擇的記憶格中的記億 資訊讀出的位元線的記憶格陣列，將前述資料匯流排上互 相鄰接的位元信號線所傳達的資訊，相隔所定的位元數， 記憶於記憶格中〆 1 2，如申請專利範圍第1 1項之半導體記憶裝置的 資料記憶方法，其中於以η位元爲基本讀出單位時，將理 論上的位元位置爲〇x8 + k、lx8 + k、2x8 + k ^ 3 x 8 + k......mx8 + k (k、m 皆爲自然數， ; OSmSn/8— 1)的資訊，在記憶格陣 列中，記億於相接近的記憶格中v --------訂--------I C請先閲讀背面之注意事項λ填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家揉準（cnS)A4規格（210 X 297公釐） -33-