JPH02181244A - アドレッシング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［従来の技術］ 本発明は所定のビット数単位、例えば、８ビツト、１６
ビツト又は３２ビット単位でメモリをアドレッシングで
きるアドレッシング装置に関する。

［従来の技術］ 第４図は３２ビット単位でデータを処理できるマイクロ
プロセッサ、例えばモトローラ社製の３２ビツトマイク
ロプロセツサｒＭｃ６８０２０　（商標）」（以下、単
にマイクロプロセッサという）により制御されるメモリ
と周辺装置との接続を示す図である。第４図において、
１は３２ビット単位でデータを読み書きできるメモリ、
１０は３２ビツトのデータバス、１１はＬＳＩ等の周辺
機器である。

このマイクロプロセッサ（図示せず）は３２ビツトのデ
ータバスＩＯを８ビツト毎にストローブ信号により個々
に制御できる、いわゆるダイナミックバスサイズ機能を
有している。従って、周辺機器１１のデータ処理単位に
応じて、メモリ１は８ビツト、１６ビツト又は３２ビッ
ト単位でデータを読み書きできる。

周辺機器１１がバイト単位でデータを処理する場合、マ
イクロプロセッサは周辺機器１１に対して、データバス
ｌＯの下位ビット０〜７を使用してバイト単位のデータ
転送をする。

又、データバス１０の上位ビット側に接続された周辺機
器と下位ビット側に接続された周辺機器とは直接データ
の授受ができないので、マイクロプロセッサを介して行
なう。

［発明が解決しようとする課題］ 上述したマイクロプロセッサは同一システム内に８ビツ
ト、１６ビツト又は３２ビット単位でデータ処理をする
周辺機器を配置できるので、効率の良い運用が可能であ
る。

しかし、バイト単位でデータを処理する周辺機器１１を
使用するときは、メモリ１にとってはデータバスＩＯの
うち下位８ビツトだけを使用し、他の上位２４ビツトを
使用しないので、システム全体としての効率が悪いとい
う問題点があった。

又、データバスの上位ビットに接続されている周辺機器
と下位ビットに接続されている周辺機器との間で直接に
データの授受ができないので、マイクロプロセッサがデ
ータの授受を仲介することになり、データの授受に時間
がががり、速やがなデータ処理ができないという問題点
があった。

本発明は上記問題点を解決するためになされたもので、
任意のデータバスを使用して、８ビツト、１６ビツト又
は３２ビット単位でメモリをアドレッシングできるアド
レッシング装置を提供することを目的とする。

［課題を解決するための手段］ 本発明に係るアドレッシング装置は、所定のビット数単
位でデータの入出力がそれぞれ行なわれ、それぞれメモ
リブロック選択信号により、データの入出力ができる複
数のメモリブロックから構成されており、一つのアドレ
ス信号により、複数のメモリブロックを一組とするアド
レッシングがされるメモリと、メモリをアドレッシング
するアドレス信号、このアドレス信号により特定される
メモリのエリアのうち、データの入出力を行なうエリア
のアドレスを指定するサブアドレス信号及びこのアドレ
ス信号によりデータの入出力を行なうビット数を指定す
るアドレッシング制御信号に基づいて、メモリブロック
選択信号を出力するメモリ制御手段と、メモリブロック
のデータ入出力ポートにそれぞれ接続された複数の内部
ポート及びこの複数の内部ポートにそれぞれ選択的に接
続可能な複数の外部ポートを有するデータシフト手段と
、外部ポートに接続されており、少なくとも所定のビッ
ト数のデータをパラレル伝送できるデータバスと、メモ
リからデータを読み出すときは、内部ポートに出力され
るデータを、メモリブロック選択信号に対応してシフト
して、所定の外部ポートを介してデータバスに出力させ
、このメモリにデータを書き込むときは、データバスか
ら外部ポートに入力されるデータを、メモリブロック選
択信号に対応してシフトして、内部ポートに出力させる
ように、データシフト手段を制御するデータシフト制御
手段とを備えている。

［作　用］ 上記構成のアドレッシング装置は、メモリ制御手段がア
ドレス信号、サブアドレス信号及びアドレッシング制御
信号に基づいて、メモリブロック選択信号を出力すると
、メモリブロック選択信号により選択されたメモリブロ
ックからデータを読み出すときは、データシフト制御手
段がメモリブロック選択信号に対応して、データシフト
手段を制御して、内部ポートに出力されるデータを所定
の外部ポートを介してデータバスに出力させ、又、メモ
リブロック選択信号により選択されたメモリブロックに
データを書き込むときは、データシフト制御手段がメモ
リブロック選択信号に対応して、データシフト手段を制
御して、外部ポートに入力されるデータを、所定の内部
ポートに出力させるようにする。

［実施例］ 以下、本発明の一実施例を添付図面を参照して詳細に説
明する。

第１図は本発明の一実施例に係るアドレッシング装置の
ブロック構成図である。第１図において、１はメモリ、
２はアドレスデコード回路、３は３２ビツトのアドレス
バス、４はメモリ１を制御するメモリ制御回路、５はク
ロスバスイッチ回路、６ａ。

Ｇｂ、　８ｃ、　Ｇｄはそれぞれ８ビツトの内部データ
バス、７ａ、　７ｂ、　７ｃ、　７ｄはそれぞれ８ビツ
トの外部データバス、８はデータ幅変換回路、９はデー
タ幅変換回路８を制御するデータ幅変換制御回路、１０
は３２ビツトのデータバスである。

メモリーはアドレスバス３に出力されるアドレス信号Ａ
により、３２ビット単位でデータの入出力ができる。こ
のメモリーは８ビット単位でデータを入出力する４つの
メモリブロック１．１ｂ１１　及び１ｄから構成されて
いる。各メモリブ口ツク１．１．１　及び１ｄはそれぞ
れチップｂｅ セレクト端子Ｃ８、Ｃ３ｂ、　Ｃ３，及びＣ８，に入力
されるメモリブロック選択信号ＢＳ　　、　ＢＳｂ、　
ＢＳ、及びＢＳ、により選択される。従って、メモリー
は８ビツト、１６ビツト又は３２ビット単位でデータの
入出力ができることになる。

メモリ制御回路４はアドレス信号Ａをデコードしたアド
レスデコード信号ＡＤ、アドレッシング制御信号ＡＣ及
びサブアドレス信号ＳＡに基づいて、上述したメモリブ
ロック選択信号ＢＳ　　−ＢＳｄを出力する。

アドレス信号Ａは３２ビツト構成であり、メモリ１に対
してワード単位（３２ビツト）のアドレス指定をする。

アドレス信号Ａは例えばアドレス＄００００００００　
、＄０００００００２　、＄０００００００４　、・・
・のアドレスを指定する（アドレスの左端の“＄”は１
ａ進表示であることを意味する）。

又、アドレスデコード信号ＡＤはアドレス信号Ａに対応
するアドレスがメモリ１に割り当てられているアドレス
であるかどうかを示す１ビツトの信号であり、アドレス
デコード回路２が出力する。

即ち、アドレスデコード回路２はアドレス信号Ａに対応
するアドレスがメモリ１に割り当てられているアドレス
であるときは、「Ｌ」のアドレスデコード信号ＡＤを出
力する。

さらに、アドレッシング制御信号ＡＣはメモリ１に対し
て行なうアドレッシングのビット数、即ちメモリ１に対
してワード（３２ビツト）単位、ハーフワード（１６ビ
ツト）単位又はバイト（８ビツト）単位のいずれでアド
レッシングを行なうのかを特定する２ビツトの信号であ
る。

第１表はこのアドレッシング制御信号ＡＣの意味を示す
表である。

第　　１　　表 第１表に示すように、アドレッシング制御信号ＡＣがｒ
ＬＬＪのときはワードアクセス（３２ビツト）　　　ｒ
ＬＨＪのときはハーフワードアクセス（１６ビツト）、
ｒＨＬＪのときはバイトアクセス（８ビツト）をそれぞ
れ意味する。又、アドレッシング制御信号ＡＣがｒＨＨ
Ｊのときは、アドレスインアクティブである。

さらに又、サブアドレス信号Ｓ＾はアドレス信号Ａによ
り特定されるメモリ１の３２ビツトの所定のエリアのう
ち、データを入出力を行なうエリアの先頭アドレスを特
定する２ビツトの信号である。

第２表はこのサブアドレス信号ＳＡの意味を示す表であ
る。

第２表に示すように、アドレッシング制御信号ＡＣ及び
サブアドレス信号ＳＡの組み合わせにより、アドレス信
号Ａで特定されたメモリーの３２ビツトのエリアのうち
、８又は１Ｇビツトのエリアをアドレッシングできるこ
とになる。

第２図（ａ）〜（ｆ）はアドレッシング制御信号ＡＣ及
びサブアドレス信号ＳＡの論理条件により、アドレッシ
ングされるエリア（斜線部分）を示す図である。例えば
、アドレッシング制御信号ＡＣがｒＬＨＪで、サブアド
レス信号ＳＡが「Ｌ×」であるときは、アドレス信号Ａ
により指定された第３１ビツト〜第Ｏビツトのエリアの
うち、第３１ビツト〜第１Ｇビツトのエリアをアドレッ
シングしたことになる（第２図（ａ）参照）。

メモリ制御回路４はアドレスデコード信号ＡＤがｒＬＪ
のとき、アドレッシング制御信号ＡＣ及びサブアドレス
信号ＳＡの論理条件に基づいて、メモリブロック選択信
号ＢＳ　　−ＢＳ、をメモリーに出力して、上述したア
ドレッシングを行なう。

第３表はこの論理条件の内容を示す表である。

ドントケア 例えば、アドレスデコード信号ＡがｒＬＪのとき、アド
レッシング制御信号ＡＣがｒＬＨＪで、サブアドレス信
号ＳＡが「Ｌ×」であれば、メモリブロック選択信号Ｂ
Ｓ、ＢＳ、ＢＳ　　及びＢＳｄがそれｂｃ ぞれｒＬＪ、ｒＬＪ、ｒＨＪ及びｒＨＪになり、メモリ
ーはメモリブロック１　及び１ｂが選択されることにな
る。

メモリーはデータが読み出されるときは、メモリブロッ
ク選択信・号ＢＳ　　−ＢＳ、により選択されたメモリ
ブロック１〜１．のデータを、内部データバス６ａ〜６
ｄを介してクロスバスイッチ回路５に出力する。又、メ
モリーはデータが書き込まれるときは、クロスバスイッ
チ回路５から内部データバス６ａ〜６ｄを介してデータ
が入力される。

なお、メモリーにデータを書き込むときは、メモリ制御
回路４はメモリーへのデータの書き込みを許可する書込
許可信号ＷＥをメモリーに出力する。

クロスバスイッチ回路５は８ビツトの内部ポートＩ　　
、Ｉ　　ＳＩ　　及び■、並びに８ビツトの外ａ　　　
　　　ｂｅ 部ポートｏ　ＳＯ６，０及びＯｄを有している。

ａ　　　　　　　　　　　　　　Ｃ 内部ポートＩ　　〜Ｉｄは内部データバス６ａ〜６ｄを
介してメモリブロック１〜１ｄに接続されている。又、
０〜Ｏｄは外部データバス７ａ〜７ｄを介してデータ幅
変換回路８に接続されている。

このクロスバスイッチ回路５はメモリ制御回路４が出力
する２ビツトのクロスバスイッチ制御信号ＣＳにより制
御され、内部ポートＩ　　−１，と外部ポート０〜ｏｄ
とが第３表に示す論理条件に従って接続される。

例えば、アドレスデコード信号Ａが「Ｌ」、アドレッシ
ング制御信号ＡＣが「ＬＨ」、サブアドレス信号ＳＡが
ｒＬＸＪであり、メモリブロック選択信号ＢＳ　　及び
ＢＳｂがそれぞれｒＬＪになり、メモリブロック１　及
び１ｂが選択されると、第３１ビット〜第２４ビット及
び第２３ビツト〜第１６ビツトのデータが内部ポートＩ
　及びｌｂから入力され、外部ポー）０　−０．から出
力される。

なお、クロスバスイッチ回路５はデータセレクタ又はバ
スドライバ等で構成してもよい。

データ幅変換回路８は８ビツトのポートＤ１ａ Ｄｌ、Ｄ　及びＤｄ並びに３２ビツトのポートＤＣｅ を有している。ポートＤ　　−Ｄｄは外部データバス７
ａ〜７ｄを介してクロスバスイッチ回路５の外部ポート
０　−０．にそれぞれ接続されている。

又、ポートＤ　はデータバス１０に接続されている。

このデータ幅変換回路８はデータ幅変換制御回路９が出
力する２ビツトのデータ変換制御信号ＤＷにより制御さ
れ、第４表に示す論理条件に従ってポートＤ　−Ｄｄに
入力されるバイトワード単位又はハーフワード単位の２
の補数データをワード単位の２の補数データに拡張して
、ポートＤ　から出力する。

データ幅変換制御回路９はアドレスデコード信号ＡＤ、
アドレッシング制御信号ＡＣ及び読み書き制御信号Ｉ？
Ｗの論理条件に基づいて、データ変換制御信号ＤＷを出
力する。

第４表はこの論理条件の内容を示す表である。

第４表に示すように、ハーフワード単位のデータ及びバ
イト単位のデータはデータバス１０のＬＳＢ側にシフト
されて、出力されることになる。

この場合、出力するデータのＭＳＢ（最上位ビット）を
上位ビット全てに拡張される。

例えば、アドレスデコード信号＾Ｄが「Ｌ」、アドレッ
シング制御信号ＡＣがｒＬＨＪ及び読み書き制御信号Ｉ
？Ｗが「Ｒ」　（読み出し）のときは、データ変換制御
信号ＤＷにｒＬＨＪが出力され、データ幅変換回路８は
ポートＤ　　及びＤｄに入力されるデータをポートＤ　
に出力する。

第３図はこの論理条件に従って読み出されるデータの説
明図である。ハーフワード単位のデータ、即ち第３１ビ
ツト〜第１６ビツト又は第１５ビツト〜第０ビツトのデ
ータはデータバスＩＯの第１Ｇビツト〜第０ビツトに出
力される（第３図（ａ）及び（ｂ）参照）。

又、ハーフデータのＭＳＢ、即ち第３１ビツト又は第１
５ビツトのデータはデータバス１０の第３１ビツト〜第
１７ビツトに拡張して出力される。

同様に、バイト単位のデータ、即ち第３１ビ・ソト〜第
２４ビット、第２３ビツト〜第１６ビツト、第１５ビツ
ト〜第８ビツト又は第７ビツト〜第０ビ・ソトのデータ
はデータバス１０の第７ビツト〜第Ｏビツトに出力され
る（第３図（ｃ）　、（ｄ）　、（ｅ）及び（ｒ）参照
）。

この場合も、バイトデータのＭＳＢ、即ち第３１ビツト
、第２３ビツト、第１５ビツト又は第７ビツトのデータ
はデータバス１０の第３１ビツト〜第８ビツトに拡張し
て出力される。

なお、データ幅変換回路８はデータバス１０のバッファ
としての役割も果たす。

又、データ幅変換制御回路９は符号拡張する機能を有し
ているが、符号拡張せずに上位ビットを全て“０”にす
る機能を持たせて、８ビツト又ＩＢビツトのデータに対
して、符号なしデータの取扱いができるようにしてもよ
い。

又、本実施例ではデータ幅変換回路８及びデータ幅変換
制御回路９を設けて、ノ＼−フワード単位及びバイトワ
ード単位のデータをワード単位のデータに変換したが、
データバスＩＱに８ビツト又１Ｂビツトの周辺機器が接
続されているときは、これらの回路は不要であり、外部
データバス７を直接データバスｌＯに接続する。この場
合、クロスバスイッ千回路５のメモリ外部ポートＯ〜Ｏ
ｄはハイインピーダンス状態が実現できるようにする必
要がある。

次に、第１図に示したアドレッシング装置の動作、メモ
リーからデータを読み出す動作について説明する。

メモリーに割り当てられたアドレスに対応するアドレス
信号Ａがアドレスバス３に出力されると、アドレスデコ
ード回路２がこれを検出して、ｒＬＪのアドレスデコー
ド信号ＡＤを出力する。このとき、アドレッシング制御
信号ＡＣがアクティブになると、メモリ制御回路４及び
データ幅変換制御回路９が動作する。

メモリ制御回路４はアドレッシング制御信号ＡＣ及びサ
ブアドレス信号ＳＡに基づいて、アドレッシングするエ
リアを特定し、メモリブロック選択信号ＢＳ　　−ＢＳ
、を出力する。

例えば、アドレッシング制御信号ＡＣがｒＬＨＪ、サブ
アドレス信号ＳＡがｒＬｘＪのときは、アドレス信号Ａ
で特定される３２ビツトのエリアのうち、第３１ビツト
から第１６ビツトまでのデータに対するアドレッシング
となる。即ち、メモリ制御回路４は第３表に示すように
、メモリブロック１ａ及びｌｂにｒＬＪのメモリブロッ
ク選択信号ＢＳ　　及びＢＳｂを出力し、メモリブロッ
ク１ｃ及びｌｄにｒ　ＨＪのメモリブロック選択信号Ｂ
Ｓ　　及びＢＳｄを出力して、メモリブロック１ａ及び
１ｂを選択する。メモリブロックｌａ及びｌｂの選択に
より、メモリーはアドレス信号Ａにより示されるアドレ
スのうち、第３１ビツトから第１６ビツトまでのデータ
を、内部データバス６ａ及び６ｂに出力する。

一方、メモリ制御回路４はアドレスデコード信号＾Ｄ１
アドレッシング制御信号ＡＣ及びサブアドレス信号ＳＡ
の論理条件に基づいて、クロスバスイッ千制御信号Ｃ３
を出力する。

例えば、アドレッシング制御信号ＡＣがｒＬＨＪ、サブ
アドレス信号ＳＡが「Ｌ×」のときは、クロスバスイッ
チ制御信号Ｃ８はｒＬＨＪとなり、内部ポートＩ　のデ
ータを外部ポート０１内部ポートａ　　　　　　　　　
　　　　　　　　　　　　　　　　　　　Ｃ■　のデー
タを外部ポート０１内部ポートＩ。

ｂ　　　　　　　　　　　　　　　　　　　　　　　ｄ
のデータを外部ポートＯ及び内部ポートＩ、のデータを
外部ポートＯ６にそれぞれ出力する。即ち、アドレス信
号Ａで特定されるエリアの第３１ビツトから第１６ビツ
トまでのデータは、ＬＳＢ側にシフトされ、出力される
ことになる。

次いで、データ幅変換回路８はデータ幅変換制御回路９
が出力するデータ変換制御信号ＤＷにより、ポートＤ　
　−Ｄｄに入力されるバイトワードのデ−タ又はハーフ
ワードのデータを３２ビツトのデータに拡張してポート
Ｄ　に出力する。

例えば、ポートＤ　−Ｄｄに入力されたデータは３２ビ
ツトのデータに拡張され、ポートＤ　から出力される（
第３図（ａ）参照）。

データの読み出しが終了すると、メモリ制御回路４はデ
ータアクノリッジ信号ＡＣＫをアクティブにすることに
より、マイクロプロセッサに対して内部処理を終了した
旨を知らせ、アドレッシング制御信号ＡＣがインアクテ
ィブになるまで現在の状態を保持する。

メモリ制御回路４はアドレッシング制御信号ＡＣがイン
アクティブになったことを確認すると、データアクノリ
ッジ信号ＡＣＫをインアクティブにして、１回のメモリ
アクセスシーケンスを終了する。

又、データをメモリ１に書き込むときは、データバス１
０上のデータがデータ幅変換回路８、外部データバス７
ａ〜７ｄ、クロスバスイッチ回路５及びメモリ内部デー
タバス６ａ〜６ｄを介してメモリ１のメモリブロックｌ
ａ〜１ｄに書き込まれる。

この場合、データが書き込まれるアドレスはデータの読
み出しの場合と同様にアドレス信号Ａ１アドレッシング
制御信号ＡＣ及びサブアドレス信号ＳＡにより特定され
る。又、拡張符号はメモリ１がアクティブにならないの
で、書き込まれない。

なお、本実施例では３２ビツト、１６ビツト及び８ビッ
ト単位でデータの入出力ができるようにしたが、６４ビ
ット単位でデータを入出力できるようにしてもよい。

又、メモリ１にデータストローブ信号を加えるようにし
て、メモリ１にデータを書き込むとき１こ、データバス
１０上のデータが確定したタイミングにより、メモリ１
を制御するようにしてもよい。

又、データ幅変換回路８は他の制御信号によりポートＤ
　〜Ｄ　のイネーブル／アンイネーブルａ　　　　　　
ｅ を制御し、むやみに内部データバス６ａ〜６ｄを起動さ
せないようにしてもよい。

さらに、同期系回路のときは、メモリ制御回路４にシス
テムクロックを入力してこのクロックに同期して動作さ
せ、データアクノリッジ信号へＣＫをなくしてもよい。

さらに又、本発明はバイブライン制御を行なうシステム
に組み込んでもよい。

［発明の効果］ 以上説明したように本発明によれば、メモリ制御手段が
アドレス信号、サブアドレス信号及びアドレッシング制
御信号に基づいて、メモリブロック選択信号を出力する
と、選択されたメモリブロックからデータを読み出すと
きは、データシフト制御手段がデータシフト手段を制御
して、メモリブロック選択信号に対応して、内部ポート
に出力されるデータを所定の外部ポートを介してデータ
バスに出力させ、又、選択されたメモリブロックにデー
タを書き込むときは、データシフト制御手段がデータシ
フト手段を制御して、外部ポートに入力されるデータを
、メモリブロック選択信号が出力されたメモリブロック
に接続されている内部ポートに出力させるようにしたの
で、所望のデータバスを使用して、例えば８ビツト、１
６ビツト又は３２ビット単位のデータの入出力ができる
アドレッシング装置が得られるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例に係るアドレッシング装置の
ブロック構成図、第２図は第１図に示したデータ幅変換
回路によるデータ幅変換の説明図、第３図は第１図に示
したデータ幅変換回路によるデータ幅変換の説明図、第
４図は３２ビツトのマイクロプロセッサにより制御され
るメモリと周辺装置との従来の接続図である。 １・・・メモリ、１．１．１．１ｄ・・・メモリａ　　
　ｂ　　　ｃ ブロック、２・・・アドレスデコード回路、３・・・ア
ドレスバス、４・・・メモリ制御回路、５・・・クロス
バスイッチ回路、６ａ１６ｂ１６ｃ％　６ｄ・・・メモ
リ内部データバス、７ａ、　７ｂ、　７ｃｓ　７ｄ・・
・メモリ外部データバス、８・・・データ幅変換回路、
９・・・データ幅変換制御回路、１０・・・データバス
。

Claims (1)

1. 【特許請求の範囲】 所定のビット数単位でデータの入出力がそれぞれ行なわ
   れ、それぞれメモリブロック選択信号により、データの
   入出力ができる複数のメモリブロックから構成されてお
   り、一つのアドレス信号により、該複数のメモリブロッ
   クを一組とするアドレッシングがされるメモリと、 メモリの特定のエリアをアドレッシングするアドレス信
   号、該アドレス信号により特定されるメモリの所定のエ
   リアのうち、データの入出力を行なうエリアを指定する
   サブアドレス信号及び該アドレス信号によりデータの入
   出力を行なうビット数を指定するアドレッシング制御信
   号に基づいて、前記メモリブロック選択信号を出力する
   メモリ制御手段と、 メモリブロックのデータ入出力ポートにそれぞれ接続さ
   れた複数の内部ポート及び該複数の内部ポートにそれぞ
   れ選択的に接続可能な複数の外部ポートを有するデータ
   シフト手段と、 外部ポートに接続されており、少なくとも前記所定のビ
   ット数のデータを伝送できるデータバスと、 メモリからデータを読み出すときは、内部ポートに出力
   されるデータを、メモリブロック選択信号に対応してシ
   フトして、所定の外部ポートを介してデータバスに出力
   させ、該メモリにデータを書き込むときは、データバス
   から外部ポートに入力されるデータを、メモリブロック
   選択信号に対応してシフトして、内部ポートに出力させ
   るように、データシフト手段を制御するデータシフト制
   御手段と、 を備えたことを特徴とするアドレッシング装置。