TW410392B - Damascene interconnection and semiconductor device - Google Patents

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Koji Yamamoto
Nobuhisa Kumamoto
Muneyuki Matsumoto
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Rohm Co Ltd
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Description

410392 五、發明說明α) [發明所屬之領城] 本發明係有關於一種金屬鎮嵌配線及半導體裝置。更 詳言之，本發明係有關於藉焊〆墊溝及埋入該焊墊溝的金屬 膜乃至薄電膜形成焊塾之金屬鑲喪配線及使用該鑲喪配線 之半導體裝置。 [以往技術] 近年來’在實施半導體之配線多層化時，係採罔金屬 膜乃至導電膜埋入絕緣膜之所謂金屬鑲嵌法。 一般的金屬鑲嵌配線，簡而言之，係如第1(a)圖所 示，於半導體基板上形成絕緣膜2 ’如第1(b)圖所示，以 對應於配線之方式構成配線圖（patterning)之抗钱劑3作 為遮置進行蝕刻而形成溝4 »接著，除去抗银劑3之後，如 第1 (c)圖所不，以覆蓋溝4之方式形成導電膜5。繼則，如 第1(d)圖所示，在使用譬如化學機械拋光法（以下，稱為 「CMP法」。）等之研磨步驟中，除去溝4以外部份電 膜5。 藉CMP法除去導電膜5時，如第2圖所示，可知溝開口 面積愈大則埋入於的導電膜之研磨比（rate)就變大。因 而，一般配線程度的溝開口面積較小的部份雖不會發生特 圖所示’像烊墊6那樣的溝開口面積大 的部伤，溝中的導電膜5就會如圖第4圖所示，磨 磨成皿狀，發生所謂的凹陷變形（dishing)。因此，焊墊 與積體電路線架連接時，厚度變薄的中央 斷線或電阻值上升之情事。 中 有發生 第4頁 1 0 35 7 410392 五、發明說明（2) [發明之概述] 所以’本發明之主要目的係提供一種新穎的金屬鑲嵌 配線及半導體裝置。 本發明之另一個目的係提供一種金屬镶嵌_配線及使用 該金屬鑲嵌配線之半導體裝置，能防止因焊墊處之凹陷變 形所生之電阻值上升或斷線。 依本發明之金屬鑲嵌配線，包括有： 配線溝，係形成於絕緣膜； 焊墊溝，係連通於配線溝； 突起’係在焊墊溝中，藉不除去一部份絕緣膜之方式 所形成，且使焊墊溝實質開口面積變小； 配線溝；以及 導電膜；埋入焊墊溝中。 這樣的金屬鑲嵌配線使用於半導體裝置時，其半導體 裝置係包括有下列： 半導體基板； 絕緣膜’係形成於半導體基板上； 配線溝’係形成於絕緣膜上且接通於半導體元件； 焊墊溝，係形成於絕緣膜上且接通於配線溝；
突起’係在焊墊溝中，藉由不除去一部份絕緣膜所形 成’且使焊墊溝實質上的開口面積變小， J 配線溝，以及 導電膜，係埋入焊墊溝中。 藉CMP法等除去導電膜時，細分焊墊溝之突部即作為
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五、發明說明（3) 研磨材的抵制機能。因而，不會發生焊墊溝中導 去太多之所謂凹陷變形。因此，佑 膜破磨 中因凹陷變形所生電阻值上木咸斷線。 啦焊線 另外，埋入焊塾溝中的突趣· J大趨可形成不隔斷導電獏的方 式，^者也可成隔斷導電膜之形式成也佳。但是，隔 電膜時’有'必要採用把隔斷的導電膜部份相互的電氣一體 化之其他手段。其他的手段亦可為形成於絕緣膜且使導電 膜與形成於絕緣膜下面之另外導電膜電氣連接之接觸孔。 但是，接觸孔在突起不隔斷焊墊溝内之導電膜時也有效。 有的實施例中突起可包含在焊墊溝中以適宜的間隔分 布的複數島狀突起，其他的實施中，上述突起係包含突 條。 本發明之上述目的、其他目的、特徵及優點，當可由 參照圖式施下實施例詳細說B月而更加清楚。 [圖示之_汉 第1逾不一般的金屬鑲嵌配線方法之說明圖； 第2圖的一般研磨特性之曲線圖。 第3圖表ί以往技術之說明圖； 第4圖係第3圖之IV至IV線剖視圖；
j之VI至VI線剖視圖； 示第5圖實施例形成方法之說明圖 第8圖發明其他實施例之說明圖； 第9圖表示本發明其他實施例之說明圖； 第5圖本發明一實施例之說明圖 第6圊/
第6頁 310367 410392 五、發明說明（4) 第1 〇圓表示本發明其他實施例之說明圖； 第11囷係第1 〇圖X1至XI線剖視圖； 第12圖表示本發明其他免施例之說明圖；而且 第13圖表示本發明其他實施例之說明圖。 [符號之簡單說明] 10 半導體裝置 12 半導體基板 11 金屬鑲嵌配線部 14、28 絕緣膜 16 配線溝 18 焊墊溝 20 島狀突起（突條） 22 ' 30 導電膜 24 抗#劑 26 接觸孔 [發明之最佳實施形態] 第5圖及第6圖所示，該實施例之半導體裝置10包含譬 如由矽（Si)等構成的半導體基板12。但是，半導體基板12 的材料也可為其他任意材料，該半導體基板丨2上形成有未 圖示之包含有源元件及/或無源元件之半導體元件。半導 體裝置10之金屬鑲嵌配線部11包含在半導體基板12上自該 半導體元件（圖未表示）延伸的配線溝16及連通於該配線溝 溝18。亦即，在半導體基板12上，譬如由氧化石夕 等構成的絕緣膜14係以一樣的膜厚形成，配線溝】6 第7頁
3 1 0 36 T 410392 五、發明說明（5)… ' -- 及連通於配線溝16之焊墊溝18則形成於絕緣膜14。絕緣膜 14的材料可為其他任意。 ‘、 ，另外，第5圖及第6圖係气周解及說明之簡化而繪示成 在半導體基板12的表面直接形成絕緣膜14。不過，在實R 的半導體裝置令，如所週知，在半導體基板12上形成有二 層或複數層的半導體元件層，並按照需要將配線層形成於 各半導體元件層。而且，由於上述的配線溝1 6係用以將半 導體tc件（圖未表示）與焊墊溝18電氣連接，焊墊溝18係在 圖未表示的積體電路線架之間發揮焊線（wire b〇nding) 能所需之烊墊（bonding pad)功能。亦即焊墊溝18係為按 照需要而將各層的半導體元件拉出至積體電路線架之連接 這樣的金屬鑲 溝18内形成姻、銘 可是，本實施 ， 為防止先前敘述 方法。亦即，在焊 焊墊溝18即藉其複 島狀突起20並非把 而是除了焊墊溝18 互的連通。也就是 的開口，但藉島狀 上，該實施例係設 突起20的間隔設定 嵌配線部11以往係只在配線溝16及焊墊 、鎢等那樣的導電膜g 例中，開口面積相對增大的焊墊溝18中 的凹陷變形（dishing)，要施行以下的 墊溝18内。殘留島狀的絕緣膜14，因而 數的島狀實部20予以細細分隔。但是， 焊墊溝18内的一部份由其他部份隔斷， 的島狀突起2 0之部份外，其他部分係粗 說，該實施例之烊墊溝18雖全體呈很大 =起20使實質上的開口面積減小。具體 ί焊墊溝18的-邊在50至200㈣程度， 在5至20从|〇程度。
第8頁 410392 五、發明說明（6) 在形成有這樣複數的島狀突起20之焊墊溝18内，與配 線溝16内同樣，形成有由上述的金屬或其他導電材料構成 的導電膜22 ^因而，形成於半/導體裝置10之半導體元件（ 圖未表示），乃藉埋入於配線溝16之導電膜22而電氣連接 於焊墊溝18，也就是說埋入於焊墊溝18内之導電膜22。因 此，藉由對形成於焊墊溝18内之導電膜22實施焊線（wire bond ing)(圖未表示），即可將半導體元件與連接線，亦即 積體電路引線架，作電氣的連接^ 以下按照第7圖。說明具有上述金屬鑲嵌配線部丨丨的 本實施例半導體裝置1〇之具體製造方法。另外，即使在第 7圖，雖為方便而使絕緣膜12形成於半導體基板12的表面， 但如前述，在半導體裝置10係形成有適宜數目的半導體 元件層，且為說明之方便而在第7圖中只表示一層的配線 構造，請予注意。 如第7(a)圖所示，藉熱氡化法等將絕緣膜14積層於半 導體基板12上之後，如第7(b)圖所示，以構成圖案冬機能 劑24將絕緣膜14予以掩敞，再藉姓刻形成配線溝16及焊墊 溝18，使最後得以殘留島狀突起2Q。此時複數的島狀突起 20乃形成於焊墊溝18内。接著，除去抗蝕劑24後，如第7( c)圖所不，在包含配線溝16焊墊溝18之半導體基板上遍 及全面以譬如藉化學气相澱積法（CVD)或高溫喷濺法形成 導電膜22。而且，如第7(d)圖所示，藉CMP法除去形成；^ 絕緣膜14上之導電膜22。 CMP法係將安裝於基板固定器之半導體基板12(包含絕 r
410392 五、發明說明（7) 緣膜14及導電膜22)抵壓在黏貼於轉盤的研磨墊上，一邊 供給含有研磨微粒子的於漿至研磨墊上，一邊將轉盤及基 板固疋器兩者。而且，在磨去形成於絕緣膜14上之導電膜 22時即結束研磨。此時，須選擇研磨微粒子的種類（材料 、粒度等），使CMP工程對絕緣膜1 4之研磨比小於對導電 膜22的研磨比依發明人等的實驗，具體上係（導電膜22的 研磨比）/(絕緣膜1 4的研磨比）2 2 1 0程度較理想。原因 是CMP工程雖有必要儘快地除去絕緣膜14上之導電膜22， 但仍要儘可能防止因研磨導致絕緣膜14本身的損傷，同時 島狀突起20係用以防止，焊墊溝18内的導電膜22之被過度 磨光，因此有必要使絕緣膜14面對研磨墊的抵抗力大於導 電膜22的抵抗力。 依本實施例，除去導電膜22之步驟（第7(d)圖）中，由 於研磨比小的突部2〇(絕緣膜14)會阻止研磨墊對導電膜22 之研磨，故能防止烊墊溝18内的導電膜22被磨去太多。因 而，能防止在焊墊溝18部份因凹陷變形所生之電阻值上升 或斷線。 亦即，如第3圖及第4圖所示，以往技術係由於研磨墊 (圖未表示）接觸於焊墊溝18的整個開口，開口面積大的焊 塾溝1 8之部份即局部性的發生遏度磨光，結果發生凹陷變 形。針對此點，依本實施例,焊墊溝1 8全體之開口面積大 的開口藉島狀突起20細分，就島狀突起20間的部位觀之， 開口面積變小。因此，不會發生過度磨光，結果焊墊溝U 内的導電膜22之表面乃如第6圖或第7(d)圖示，也得以磨
第10頁 3 1 0 36 7 410392 五、發明說明------ 得很平垣。 、 如此，本發明中，採用具有開口面積愈大研磨比愈大 3研磨特性之CMP法時，藉由在/焊墊溝中形成突起，使實際 的開口面積變小，而得以防止凹陷變形。 另外，突部20只要是可細分焊墊溝18即可，其形狀如 第8圖所示之直線也可，或如第9圖所示螺旋線也可。 亦即，在第8圖所示實施例中，係由矩形焊墊溝1 8之 四邊各内緣向内側延伸地形成複數突起乃至突條2 〇。但是 ’該情形中，焊墊溝18的其他部份也相互的連通，而且該 實施例，複數的突條20彼此間及由各邊延伸的突條彼此間 ，在突條20與焊塾溝18的内緣之間，其實質的開口面積較 小 〇 第9圖之實施例中，係由1支的突條20螺旋狀的形成在 焊墊溝18内。第9圖之實施例由於突條20形成渦卷狀，焊 墊溝18内並沒有割斷情事。如此，由於形成螺旋狀的突條 20，在突條20的各部位間及突條20與焊墊溝18之内緣間， 其開口面積實質上會減少- 再者，若有需要，亦可如第10圖至第13圖所示，在構 成焊墊溝18之底部的絕緣膜14設置連接孔乃至接觸孔26， 把導電膜22與圖未表示下層之導電膜藉該接觸孔26電氣連 接。 茲參照第1 0圖及第11圖，就接觸孔2 6形成於絕緣膜 14之實施例詳細說明。該實施例係如第11圖所示地適用於 在絕緣膜14下面形成另一層之半導體裝置。也就是說，另
第11頁 310367 410393
一絕緣膜28形成於半導體基板12上，在該絕緣膜28上形成 另一導電膜30，而且，上述的絕緣膜14形成於另一導電膜 30上面。在焊墊溝18的底面形—成有各自貫穿絕緣膜14之複 數接觸孔26。在焊墊溝18中形成金屬膜乃至導電膜22時， 其金屬乃至導電材料也埋入接觸孔26令，因而，上層的導 電膜22與下層的導電膜30相互電氣地連接。如此，藉在焊 塾溝1 8形成之接觸孔26即可連接導電膜22及30，能解除突 起20形成於焊墊溝18中時可預料的不妥之處。 亦即，按照本發明突起或突條形成於焊墊溝18時，焊 墊溝18的容積也就是焊墊溝18中的導電膜22之體積變小， 藉焊墊溝18中的導電膜22的體積變小，可預料在焊墊之電 阻會變大。不過，如第10圖及第11圖實施例所示，只要把 導電膜22連接於導電膜30，由於導電膜22的實際有效體積 增大，故能盡可能的抑制電阻的增大。 第12圖所示實施例係藉在第8圖實施例中設置接觸孔 26，把焊塾溝18中的導電膜2 2與下層的導電膜形成一體。 第13..圖之實施例係與第9圖實施例不同，將突條20形 成閉鎖環形狀。而本實施例係與上述的各實施例不同，在 焊墊溝18中的導電膜變成藉突條2〇隔斷。這樣的情形中， 上述的接觸孔2 6即特別的有效β亦即，藉由形成接觸孔 26，可使焊墊溝18中之導電膜22連接於下層的導電膜3 0 ( 第11圖），故可經由該導電膜30使焊墊溝Η中的導電膜22 之各隔斷部份得以電氣地形成一體。也就是說，第13圖 實施例中，雖突條或突部20係形成為閉鎖突條，但由於導
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五、發明說明（ίο) 電膜22係透過連接孔26連接於下層的導 起或突條20而在焊墊溝18内產生斷線的問超，。不會因突 另外，本發明其中，為減，焊墊 而設置在谭墊溝内之突起或突條可質開口 ·面積， 也可。 以料為複數個，使用1個 該發明冑已詳細的說明及目示，但僅用作s解及 例，很明顯的，不應認為本發明受該實施例及圖式之限 制，該發明之精神及專利範圍只受附後之申請專利範 陳述所限定。
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Claims (1)

  1. 410392 、申請專利範圍 •一種金屬鑲嵌配線，包括： 配線溝，係形成於絕緣膜； =墊溝，係連通於配辏溝； 係在前述焊墊溝中，藉由不除去部份的前 小.以及形成，且使前述焊墊溝之實質開口面積變 導電膜’係埋入前述配線溝及前述焊墊溝中。 .2申凊專利範圍第1項之金屬鑲嵌配線其令前述突 ，係以不隔斷埋入於前述焊墊溝中之前述導之方 式所形成、 3. 如t請專利範圍第2項之金屬鑲嵌配線其中前述突 2係包含在前述焊墊溝中以適當間隔分布的數島狀 突起。 4. 如申請專利範圍第2項之金屬鑲嵌配線，其中，前述突 起係包含突條 5. 如申請專利範圍第1項之金屬鑲嵌配線，其中，前述突 起係以可隔斷埋入於前述焊墊溝中之前述導電膜之方 式形成。 B*如申請專利範圍第5項之金屬鑲嵌配線，其中，前述突 起係包含在前述焊墊溝内包圍部份焊墊溝之閉鎖突 條。 7·如申請專利範圍第1項至第6項中任一項之金屬鑲嵌配 線’其中，復包括有接觸孔，該接觸孔係形成於前述 焊塾溝中，且使前述導電膜與配置於前述絕緣膜下面
    410392 六、申請專利範圍 的其他導電膜電氣地連接。 8. —種半導體裝置，包括： 半導體基板; 絕緣膜，形成於前述半導體基板上； 配線溝，形成於前述絕緣膜上，且接通於半導體 元件； 焊墊溝，形成於前述絕緣膜上，且接通於前述配 線溝；. 突起，藉由在前述焊墊溝中不除去一部份的前述 絕緣膜斤形成且使前述焊墊溝實質開口面積變小； 以及|_ 埋入於前述配線溝及前述焊墊溝中。 9. 如申範圍第8項之半導體裝置，其中，前述突起 係以不隔斷埋入於前述焊墊溝中之前述導電膜之方式 形成。 10. 如申請專利範圍第9項之半導體裝置，其中，前述突起 係包含在前述焊墊溝中以適當的間隔分布之複數島狀 突起β 11. 如申請專利範圍第9項之半導體裝置，其中，前述突起 係包含突條。 12. 如申請專利範圍第8項之半導體裝置，其中，前述突起 係以可隔斷埋入於前述焊墊溝中之前述導電膜之方式 形成。 13.如申請專利範圍第12項之半導體裝置，其中，前述突
    第15頁 310367 410392 六、申請專利範圍 起係包含前述焊墊溝内包圍部焊墊溝之閉鎖突條。 14.如申請專利範圍第8項至第13項中任一項之半導體裝 置，其中復包括： 另一導電膜，形成於前述絕緣膜的下面；以及 接觸孔，在前述坪墊溝内，形成於前述絕緣膜中， 使前述導電膜與前述另一導電膜電氣連接。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW410392B (en) * 1998-01-23 2000-11-01 Rohm Co Ltd Damascene interconnection and semiconductor device
JP3685722B2 (ja) 2001-02-28 2005-08-24 三洋電機株式会社 半導体装置及びその製造方法
DE602004032539D1 (de) * 2004-09-08 2011-06-16 St Microelectronics Srl Laterale MOS-Anordnung und Verfahren zu deren Herstellung
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7791199B2 (en) * 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US8405196B2 (en) * 2007-03-05 2013-03-26 DigitalOptics Corporation Europe Limited Chips having rear contacts connected by through vias to front contacts
US8134235B2 (en) 2007-04-23 2012-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional semiconductor device
US8193615B2 (en) 2007-07-31 2012-06-05 DigitalOptics Corporation Europe Limited Semiconductor packaging process using through silicon vias
US8053900B2 (en) * 2008-10-21 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias (TSVs) electrically connected to a bond pad design with reduced dishing effect
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
KR101059490B1 (ko) * 2010-11-15 2011-08-25 테세라 리써치 엘엘씨 임베드된 트레이스에 의해 구성된 전도성 패드
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US8841675B2 (en) 2011-09-23 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Minute transistor

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63161634A (ja) * 1986-12-24 1988-07-05 Nec Corp 半導体集積回路装置
JPH0727921B2 (ja) * 1987-07-31 1995-03-29 日本電気株式会社 半導体装置の製造方法
JPH0797602B2 (ja) * 1988-05-06 1995-10-18 日本電気株式会社 半導体集積回路装置
JP2593965B2 (ja) * 1991-01-29 1997-03-26 三菱電機株式会社 半導体装置
JP2550248B2 (ja) * 1991-10-14 1996-11-06 株式会社東芝 半導体集積回路装置およびその製造方法
JP2916326B2 (ja) * 1992-06-11 1999-07-05 三菱電機株式会社 半導体装置のパッド構造
US5248903A (en) * 1992-09-18 1993-09-28 Lsi Logic Corporation Composite bond pads for semiconductor devices
US5309025A (en) * 1992-07-27 1994-05-03 Sgs-Thomson Microelectronics, Inc. Semiconductor bond pad structure and method
US5607718A (en) * 1993-03-26 1997-03-04 Kabushiki Kaisha Toshiba Polishing method and polishing apparatus
JP2972484B2 (ja) * 1993-05-10 1999-11-08 日本電気株式会社 半導体装置の製造方法
DE69330603T2 (de) * 1993-09-30 2002-07-04 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania Verfahren zur Metallisierung und Verbindung bei der Herstellung von Leistungshalbleiterbauelementen
JP3432284B2 (ja) * 1994-07-04 2003-08-04 三菱電機株式会社 半導体装置
US5602423A (en) * 1994-11-01 1997-02-11 Texas Instruments Incorporated Damascene conductors with embedded pillars
US6300688B1 (en) * 1994-12-07 2001-10-09 Quicklogic Corporation Bond pad having vias usable with antifuse process technology
JPH08213422A (ja) * 1995-02-07 1996-08-20 Mitsubishi Electric Corp 半導体装置およびそのボンディングパッド構造
JPH08293523A (ja) * 1995-02-21 1996-11-05 Seiko Epson Corp 半導体装置およびその製造方法
US5723822A (en) * 1995-03-24 1998-03-03 Integrated Device Technology, Inc. Structure for fabricating a bonding pad having improved adhesion to an underlying structure
JP3382467B2 (ja) * 1995-09-14 2003-03-04 キヤノン株式会社 アクティブマトリクス基板の製造方法
US5707894A (en) * 1995-10-27 1998-01-13 United Microelectronics Corporation Bonding pad structure and method thereof
US5686762A (en) * 1995-12-21 1997-11-11 Micron Technology, Inc. Semiconductor device with improved bond pads
US5681423A (en) * 1996-06-06 1997-10-28 Micron Technology, Inc. Semiconductor wafer for improved chemical-mechanical polishing over large area features
KR100217325B1 (ko) 1996-07-02 1999-10-01 윤종용 반도체장치의 제조공정 분석방법
JP3482779B2 (ja) * 1996-08-20 2004-01-06 セイコーエプソン株式会社 半導体装置およびその製造方法
JP3526376B2 (ja) * 1996-08-21 2004-05-10 株式会社東芝 半導体装置及びその製造方法
US5700735A (en) * 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
JP3207759B2 (ja) * 1996-09-18 2001-09-10 株式会社東芝 半導体装置及びその製造方法
US5919548A (en) * 1996-10-11 1999-07-06 Sandia Corporation Chemical-mechanical polishing of recessed microelectromechanical devices
US5773364A (en) * 1996-10-21 1998-06-30 Motorola, Inc. Method for using ammonium salt slurries for chemical mechanical polishing (CMP)
US5854140A (en) * 1996-12-13 1998-12-29 Siemens Aktiengesellschaft Method of making an aluminum contact
TW347570B (en) * 1996-12-24 1998-12-11 Toshiba Co Ltd Semiconductor device and method for manufacturing the same
JP3481812B2 (ja) * 1997-02-14 2003-12-22 株式会社ルネサステクノロジ 配線層にスリットを有する半導体装置または半導体ウエーハ及びその製造方法
US6143396A (en) * 1997-05-01 2000-11-07 Texas Instruments Incorporated System and method for reinforcing a bond pad
TW363239B (en) * 1997-06-23 1999-07-01 United Microelectronics Corp Manufacturing method for bonding pad windows
US6045435A (en) * 1997-08-04 2000-04-04 Motorola, Inc. Low selectivity chemical mechanical polishing (CMP) process for use on integrated circuit metal interconnects
US5880007A (en) * 1997-09-30 1999-03-09 Siemens Aktiengesellschaft Planarization of a non-conformal device layer in semiconductor fabrication
US6033984A (en) * 1997-12-23 2000-03-07 Siemens Aktiengesellschaft Dual damascene with bond pads
US6103625A (en) * 1997-12-31 2000-08-15 Intel Corporation Use of a polish stop layer in the formation of metal structures
TW410392B (en) * 1998-01-23 2000-11-01 Rohm Co Ltd Damascene interconnection and semiconductor device
JPH11261010A (ja) * 1998-03-13 1999-09-24 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6184141B1 (en) * 1998-11-24 2001-02-06 Advanced Micro Devices, Inc. Method for multiple phase polishing of a conductive layer in a semidonductor wafer
JP2000208443A (ja) * 1999-01-13 2000-07-28 Sony Corp 電子装置の製造方法および製造装置
US6156660A (en) * 1999-02-05 2000-12-05 Taiwan Semiconductor Manufacturing Company Method of planarization using dummy leads
US6204149B1 (en) * 1999-05-26 2001-03-20 Micron Technology, Inc. Methods of forming polished material and methods of forming isolation regions
US6198170B1 (en) * 1999-12-16 2001-03-06 Conexant Systems, Inc. Bonding pad and support structure and method for their fabrication
US6306750B1 (en) * 2000-01-18 2001-10-23 Taiwan Semiconductor Manufacturing Company Bonding pad structure to prevent inter-metal dielectric cracking and to improve bondability

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Publication number Publication date
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