TW400653B - Thin film transistor, LCD having thin film transistors, and method for making TFT array board - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 239000010408 film Substances 0.000 claims abstract description 50
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 32
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 20
- 238000001312 dry etching Methods 0.000 claims abstract description 5
- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 230000001681 protective effect Effects 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims 1
- 239000011521 glass Substances 0.000 abstract description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 58
- 239000011159 matrix material Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004575 stone Substances 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
Description
五、發明說明（1) [發明的技術領域] 本發明係有關使用於液晶顯示裝置的薄膜型電晶體， 及TFT陣列基板之製造方法者。 [習用技術] 液晶顯示裝置，通常係具有：由包含薄膜型電晶體 (TFT)的開關元件，及分別經由該開關元件控制之具顯示 之具顯示元件的TFT陣列基板，及濾色器、黑矩陣（black matrix)以及相對的電極等，且與TFT陣列基板間，具備挾 持液晶之相對電極基板及開關元件之驅動電路，以作為對 液晶選擇性地施加電壓之構成。 第5圖，為表示習用差調（stagger)型TFT陣列基板晝 素部構造之剖面圖。圖中，1為透明絕緣性基板、例如； 玻璃基板，2為閘極電極線，3為閘極絕緣膜，4係作為通 道的卜a-Si (無摻雜非晶矽）層，5係設於i-a-Si層4上之源 /汲接觸部之n-a-S i (摻磷非晶矽）層，6為源極線，7為汲 極，8係由透明導電膜所成的晝素電極，9係保護膜。 於上述構成的逆差調型TFT陣列基板中，因過程簡 易，多用於通道回韻刻（back-channel etching)型TFT。 茲將習用通道回蝕刻型TFT之製造方法說明於後；首先， 以C r等在玻璃基板1上形成閘電極線2後，形成閘絕緣膜 3 ’ 200nm以上的i-a-Si (無摻雜非晶矽）層4及50nm以上的 n-a-Si(摻填非晶石夕）層5。之後，將卜a_si層4及n-a-Si層 5作成小島狀圖案，以形成由透明導電膜所成之畫素電極 8。再形成源極線6及汲極7，將該諸件遮罩後，以乾式蝕
C:\ProgramFiles\Patent\310004.ptd 第 4 頁 五、發明說明（2) 刻去除通道上不需要的n-a-Si層5(BCE:通道回蝕刻）後， 形成保護膜9，以製成TFT陣列。 [發明所欲解決的問題] 如上，於通道回蝕刻型打了係以蝕刻去除n_a_Si層5 形成通遒領域，此時，可能因過蝕刻而蝕刻至卜8_^層 4。所以以徑，不管工序（process)偏差如何，為了經常確 保通道上之i-a —31層之膜厚，通常形成膜厚2〇〇11111以上的 i-a-Si層4。因此，在源/汲極接觸部分，起因於ba — u声 4之寄生電阻（以下簡稱串聯電阻）變大，使tft特性、尤^ ON特性下：：造成在大面積、高精細的液晶顯示裝置驅動 中，寫入^性不足、顯示特性下降等問題。又為減低串聯 電阻’須將J原極與汲極的重疊部分（接觸部）面積 而，TFTM生電$量增大有降低_示特十生之問題。 本=係為解消上述問題而作，以獲取〇N特性優異的 曰曰 薄膜，及使用該薄膜電晶體之大晝面、高精細液』 = ，提供具備上述薄骐電晶體之TFT陣列基 板製造方法者。 [解決問題的手段] 與本發明有關的薄膜電晶體， ^ πη 性基板上的閘電極，及於閘電極上 、家 道部的i-a-Si層，及由設於該卜a〜s ^、 Λ CJ1層上之源及極接總 部的n-a-Si層所成之丰導體層，頌 ^ x ^ ^ a所风惑午导骽層从及與半導體層同時形出 為半導體元件的源/汲極，且將源/ 成 膜厚’形成為80nm以上，120nm以下者 層
五、發明說明（3) '~~' 又，將n-a-Si層膜厚，形成為2〇nm以上，5〇nm以 者。· 又，將通道部i-a-Si層膜厚，形成為3〇nm以上 以下者。 又，將閘電極與源極及汲極的重疊長度，形成為2^m 以上，5 # m以下者。 又，與本發明有關的液晶顯示裝置，係具備：包括上 述任何薄膜電晶體之開關元件，及具有經該開關元件分別 予以控制之顯示元件的T F T陣列·基板，及與該τ f T陣列基板 間挾持液晶的相對電極基板，以及開關元件的驅動電路 者。 又’與本發明有關的TFT陣列基板製造方法，係包括： 在透明絕緣基板上’以Cr等形成金屬薄膜後，由圖案構成 形成閘極電極線的製程；及於該閘極電極線上，連續形成 介由閘極絕緣膜作為通道之膜厚80nm以上1 2Onm以下的 i-a-Si層’與作為源/汲極接觸層之膜厚2〇nm以上50nm以 下之n-a-Si層，作成小島狀圖案的製程；及將透明導電膜 以喷濺等方法形成後，以圖案構成，形成為畫素電極的製 程；以及喷測法形成A1、Cr等金屬薄膜後，以圖案構成， 形成源極線及汲極的製程；及為使通道部上述i -a-S i層殘 荐厚度為30nm以上80 nm以下，而控制上述n-a-Si層之過钱 刻量，由乾式蝕刻，去除於通道上之不需要的上述n-a-Si 層的製程，以及形成保護膜之製程者。 [發明的實施形態]
五、發明說明（4) 茲將本發明實施形態1的薄膜電晶體（TF T )及具備該薄 膜電晶體之TFT陣列基板製造方法，參照附圖說明如下； 第1圖為表示本發明實施形態1的TFT陣列基板之晝素 部分構造之剖面圖。圖中，1為透明絕緣性基板、例如； 玻璃基板’ 2為閘極電極線’ 3為閘極絕緣膜，4係作為通 道的i-a-Si (無摻雜非晶矽）層，5係設於i-a-Si層4上之源 /没接觸部之n-a-Si (摻磷非晶矽）層，6為源極線，7為汲 極’ 8係由透明導電膜所成的畫素電極，9係保護膜，[表 示閘電極2與源極6及没極7重疊的長度。 本實施形態之薄膜電晶體，係由作為通道部的i_a_si 層4;及設於源/汲極接觸部’由n_a_si層5所成的半導體 層；源極6以及汲極7所形成之半導體元件。再以包含該薄 膜電晶體的開關元件及經由該開關元件分別控制之顯示元 件、係具有畫素電極8的TFT陣列基板，濾色器、黑矩陣及 相對的電極，與TFT陣列基板間挾持液晶之相對電極基 板，以及開關元件之驅動電路，構成液晶顯示裝置。 特將依本實施形態，具備薄膜電晶體之逆差調型<11?11 陣列基板的製造方法說明於後； 首先，以Cr等單層構造，或以Cr/Al等多層構造，在 玻璃基板上形成金屬薄膜後，以圖案構成法形成閘極電極 線2。其次，於形成閘極絕緣3後，將作為通道的卜^。層 4為80nm以上，I20nm以下厚度。再連續以厚度3〇nm形成; 為源/沒極接觸部的n-a —Si層5。於本實施形態中雖將 n-a-Si層5之厚度定為3〇nm，但得以在2〇nm以上、5〇nm以
C:\Program Fi les\Patent\310004. ptd 第 7 頁 ~ -- 五、發明說明（5) 下的紅圍。該，導體層（a〜s丨）之厚度，係將通道部之 l-a-S/層，不管工序偏差如何，通常確保其充分的膜厚， 且能減低於源/沒極接績部，起因於丨_a S i層之寄生電阻 為最佳化的尺寸。 之後’將ι-a-Si層4及n-a_si層5作成小島狀圖案，以 喷濺方法形成透明導電膜，由圖案構成，形成為畫素電極 8。再由喷藏方法形成cr、Ai/Cr或以^/^等之金屬薄 膜，由圖案構成，形成為源極線6及汲極7。此時，可設計 閘電極2與源極δ及汲極7的重疊長度[，為以上5"m以 下’使不因串聯電阻值的增加，致使特性劣化，而減低 TFT的寄生電容量。再以源極6及汲極7為遮罩（mask)將通 道上不要的n-a-Si層5以乾式蝕刻等去除（BCE: Back Channe 1 Etch通道回蝕刻）。此時進行之蝕刻，係以控制 n-a-Si層5的過姓刻殘量，使i_a_Si層4之殘膜量為3〇nm以 上80 nm以下為準。最後以siN等形成保護膜9，製成TFT陣 列基板。 ' 第2圖為表示i-a-Si膜厚與串聯電阻之關係圖。第3圖 為表示i-a-S.i膜厚與移動度及臨限值（threshold)電壓之 關係圖。圖中，橫軸為i-a-Si膜厚（nm)，縱軸則以 Rseries(MQ)為串聯電阻、；《fe(cm2/vs)為移動度、 vth(v)為限制值電壓。由該實驗結果，可知增大i_a_Si膜 厚時串聯電阻增加，使了!^特性劣化，可表示本發明之 i-a-Si膜厚薄膜化之效果。又如本發明的TFT陣列基板， 於線型領域（低Vd領域）中，較習用的通道回姓刻型TFT可
C:\ProgramFiles\Patent\310004.ptd 第 8 頁 五、發明說明（6) 獲得3 0%以上的大移動度’因而’可短縮寫入時間減低起 因於寫入不足的顯示不良及減低偏差等。 第4圖為表示於線型領域（vd = lv)時之移動度及限制值 電壓的n a Si膜厚依存性之實驗結果’表示本發明n_a_si 層5薄膜化之可能性。雖有由n-a-Si層5薄膜化縮小限制值 電壓的利點，唯移動度亦同時縮小，所以須考慮雙方狀況 再行設定膜厚。於本實施形態中，係於蝕刻n_a_Si層5 時’為減低由過蝕刻損害i—a —Si層4而使TFT特性下^，將 習用50nm之n-a-Si層5薄膜化為3〇nm，以減低過蝕刻量。’ 如上，於本實施形態，係將源/汲極接觸部中之 i-a-Si層4的膜厚，由習用之2〇〇nm薄膜化為8〇nm以上 12 0mn以下的狀態，再將n-a-Si層5由習用5〇nm薄膜化為 30 nm’故其串聯電阻小而於線型領域的移動度高，因而可 獲得寄生電容量較低的薄膜電晶體。亦能因卜3_^層4的 電阻低減’可使薄膜電晶體得以小型化，可進行書素之高 開口率化。更因具備此薄膜電晶體，可實現大面積、高精 細之液晶顯示裝置。 [發明的效果] 如上，如依本發明將i-a-Si層4的膜厚薄膜化為“⑽ 以上1 2Onm以下的狀態，可減低起因於源/汲極接觸部之 i-a-Si層之寄生電容量，可獲得on特性優異的薄膜電晶 體，更因具備此薄膜電晶體’可實現大面積、高精細之液 晶顯示裝置。 [圖面的簡單說明]
C:\ProgramFiles\Patent\310004.ptd 第 9 頁 五、發明說明（7) 第1圖為表示本發明實施形態1的TFT陣列基板之畫素 部分構造之剖面圖。 第2圖為表示i-a-Si膜厚與串聯電阻之關係圖。 第3圖為表示i-a-Si膜厚與移動度及臨限值電壓之關 係圖。 第4圖為表示於線型領域之移動度及臨限值電壓的 n-a-Si膜厚依存性·示意圖。 第5圖為表示習用TFT陣列基板晝素部分之剖面圖。 [符號的簡單說明] 1 玻璃基板 2 閘電極線 3 閘極絕緣膜 4 i-a-Si(無摻雜非晶矽）層 5 n-a-Si(摻構非晶石夕）層 6 源極線 7 汲極 8 畫素電極 9 保護膜
C:\ProgramFiles\Patent\310004.ptd 第 10 頁
Claims (1)
- 案號 87114873 A_ 曰 修正 捕 >山一| -T?-- I 六、申請專利範圍 1. 一種薄膜型電晶體，係具備： 形成於透明絕緣性基板上的閘電極； 由在該閘電極上，間隔閘極絕緣膜設置之通道部 的i-a-Si層；設置於該i-a-Si層上之源/汲極接觸部的 n-a-Si層所成之半導體層；及 與半導體層共同形成為半導體元件的源/汲極； 而將源/汲·極接觸部之i-a-Si層膜厚形成為80nm以 上120nm以下為其特徵者。 2. 如申請專利範圍第1項之薄膜型電晶體，其中，n-a-Si 層膜厚係形成為20nm以上50nm以下者。 3. 如申請專利範圍第1或第2項之薄膜型電晶體，其中， 通道部i-a-Si層膜厚係形成為30nm以上80nm以下者。 4. 如申請專利範圍第1項之薄膜型電晶體，其中，閘電極 與源極及沒極的重疊長度係形成為2仁m以上5 # m以下 者。 5. 如申請專利範圍第2項之薄膜型電晶體，其中，閘電極 與源極及没極的重疊長度係形成為2/zm以上5//m以下 者。 6. 如申請專利範圍第3項之薄膜型電晶體，其中，閘電極 與源極及没極的重疊長度係形成為2/im以上5#m以下 者。 7. —種液晶顯示裝置，係具備： 具有包含申請專利範圍第1項之薄型電晶體之開關 元件，及經該開關元件分別給予控制之顯示元件的TFT 陣列基板；C:\Program Files\patent\310004.ptc 第 1 頁 2000.03. 27.011 案號 87114873 A_ 曰 修正 捕 >山一| -T?-- I 六、申請專利範圍 1. 一種薄膜型電晶體，係具備： 形成於透明絕緣性基板上的閘電極； 由在該閘電極上，間隔閘極絕緣膜設置之通道部 的i-a-Si層；設置於該i-a-Si層上之源/汲極接觸部的 n-a-Si層所成之半導體層；及 與半導體層共同形成為半導體元件的源/汲極； 而將源/汲·極接觸部之i-a-Si層膜厚形成為80nm以 上120nm以下為其特徵者。 2. 如申請專利範圍第1項之薄膜型電晶體，其中，n-a-Si 層膜厚係形成為20nm以上50nm以下者。 3. 如申請專利範圍第1或第2項之薄膜型電晶體，其中， 通道部i-a-Si層膜厚係形成為30nm以上80nm以下者。 4. 如申請專利範圍第1項之薄膜型電晶體，其中，閘電極 與源極及沒極的重疊長度係形成為2仁m以上5 # m以下 者。 5. 如申請專利範圍第2項之薄膜型電晶體，其中，閘電極 與源極及没極的重疊長度係形成為2/zm以上5//m以下 者。 6. 如申請專利範圍第3項之薄膜型電晶體，其中，閘電極 與源極及没極的重疊長度係形成為2/im以上5#m以下 者。 7. —種液晶顯示裝置，係具備： 具有包含申請專利範圍第1項之薄型電晶體之開關 元件，及經該開關元件分別給予控制之顯示元件的TFT 陣列基板；C:\Program Files\patent\310004.ptc 第 1 頁 2000.03. 27.011 _案號87114873_年月曰 修正_ 六、申請專利範圍 與該TFT陣列基板間挾持液晶的相對電極基板；及 上述開關元件的驅動電路，為特徵者。 8. —種液晶顯示裝置，係具備： 具有包含申請專利範圍第2項之薄型電晶體之開關 元件，及經該開關元件分別給予控制之顯示元件的TFT 陣列基板； 與該TFT陣列基板間挾持液晶的相對電極基板；及 上述開關元件的驅動電路，為特徵者。 9. 一種液晶顯示裝置，係具備： 具有包含申請專利範園第3項之薄型電晶體之開關 元件，及經該開關元件分別給予控制之顯示元件的TFT 陣列基板； 與該TFT陣列基板間挾持液晶的相對電極基板；及 上述開關元件的驅動電路，為特徵者。 1 0. —種液晶顯示裝置，係具備： 具有包含申請專利範圍第4項之薄型電晶體之開關 元件，及經該開關元件分別給予控制之顯示元件的TFT 陣列基板； 與該TFT陣列基板間挾持液晶的相對電極基板；及 上述開關元件的驅動電路，為特徵者。 1 1. 一種TFT陣列基板的製造方法，係包括有； 在透明絕緣基板上，以Cr等形成金屬薄膜後，由 圖案構成形成閘極電極線的製程； 於該閘極電極線上，介隔閘極絕緣膜依序形成作 為通道而膜厚80nm以上120nm以下的i-a-Si層與作為源C:\Program Files\patent\310004.ptc 第 2 頁 2000.03. 27.012 _案號87114873_年月曰 修正_ 六、申請專利範圍 /没極接觸層而膜厚20nm以上50nm以下之n-a-Si層，作 成小島狀圖案的製程； 將透明導電膜以喷濺等方法形成後，以圖案構成 形成畫素電極的製程； 以喷濺法形成A1、Cr等金屬薄膜後，以圖案構成 形成源極線及汲極的製程； 為使通道部上述i-a-Si層殘存厚度為30nm以上 80nm以下，而控制上述n-a-Si層之過蝕刻量由乾式蝕 刻，去除於通道上之不需要的上述n-a-Si層的製程； 及 形成保護膜之製程，為其特徵者。C:\Program Files\patent\310004.ptc 第 3 頁 2000.03. 27.013
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9243180A JPH1187721A (ja) | 1997-09-08 | 1997-09-08 | 薄膜トランジスタおよびこれを備えた液晶表示装置並びにｔｆｔアレイ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW400653B true TW400653B (en) | 2000-08-01 |
Family
ID=17100019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW087114873A TW400653B (en) | 1997-09-08 | 1998-09-08 | Thin film transistor, LCD having thin film transistors, and method for making TFT array board |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH1187721A (zh) |
| KR (1) | KR100345361B1 (zh) |
| TW (1) | TW400653B (zh) |
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- 1998-09-02 KR KR1019980036039A patent/KR100345361B1/ko not_active IP Right Cessation
- 1998-09-08 TW TW087114873A patent/TW400653B/zh not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR100345361B1 (ko) | 2002-12-18 |
| JPH1187721A (ja) | 1999-03-30 |
| KR19990029439A (ko) | 1999-04-26 |
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