TW202319567A - 利用分子層沉積的選擇性圖案化 - Google Patents

利用分子層沉積的選擇性圖案化 Download PDF

Info

Publication number
TW202319567A
TW202319567A TW111130572A TW111130572A TW202319567A TW 202319567 A TW202319567 A TW 202319567A TW 111130572 A TW111130572 A TW 111130572A TW 111130572 A TW111130572 A TW 111130572A TW 202319567 A TW202319567 A TW 202319567A
Authority
TW
Taiwan
Prior art keywords
metal
containing material
layer
semiconductor processing
processing method
Prior art date
Application number
TW111130572A
Other languages
English (en)
Inventor
巴斯卡爾喬帝 布洋
沈澤清
蘇史密辛哈 羅伊
亞伯希吉特巴蘇 馬禮克
Original Assignee
美商應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商應用材料股份有限公司 filed Critical 美商應用材料股份有限公司
Publication of TW202319567A publication Critical patent/TW202319567A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D1/00—Processes for applying liquids or other fluent materials
    • B05D1/36—Successively applying liquids or other fluent materials, e.g. without intermediate treatment
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D1/00—Processes for applying liquids or other fluent materials
    • B05D1/60—Deposition of organic layers from vapour phase
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D1/00—Processes for applying liquids or other fluent materials
    • B05D1/62—Plasma-deposition of organic layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D2202/00—Metallic substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半導體處理的範例方法可包括在設置在半導體處理腔室的處理區域內的基板上形成含碳材料層。基板可包括第一介電材料的暴露區域和含金屬材料的暴露區域。含碳材料層在含金屬材料的暴露區域上選擇性地形成。形成含碳材料層可包括提供與含金屬材料選擇性耦合的第一分子物質的一或多個循環。形成含碳材料層可包括提供與第一分子物質選擇性耦合的第二分子物質。方法可包括在第一介電材料的暴露區域上選擇性沉積第二介電材料。

Description

利用分子層沉積的選擇性圖案化
相關申請案的交叉引用 本申請主張於2021年8月20日提交且題為「SELECTIVE PATTERNING WITH MOLECULAR LAYER DEPOSITION」的美國非臨時專利申請案第17/407,504號的權益和優先權，該申請案的全部內容出於所有目的透過引用併入本文。
本技術涉及用於半導體處理的系統和方法。更具體地，本技術涉及用於在半導體結構上選擇性地形成分子層的系統和方法。
透過在基板表面上產生複雜地圖案化的材料層的處理使得積體電路成為可能。在基板上產生圖案化材料需要受控的形成和去除材料的方法。隨著裝置尺寸持續減小，裝置複雜性不斷增加，生產結構也變得越來越複雜。開發結構可能需要更多的操作來產生複雜的圖案化和材料整合。此外，隨著在處理期間被圖案化的材料層的數量不斷增加，生產對其他暴露材料具有改善的去除選擇性的材料以及保持材料特性正成為更大的挑戰。
因此，需要可用於生產高品質裝置和結構的改進的系統和方法。這些和其他需求由本技術解決。
半導體處理的範例方法可包括在設置在半導體處理腔室的處理區域內的基板上形成含碳材料層。基板可包括第一介電材料的暴露區域和含金屬材料的暴露區域。含碳材料層在含金屬材料的暴露區域上選擇性地形成。形成含碳材料層可包括提供與含金屬材料選擇性耦合的第一分子物質的一或多個循環。形成含碳材料層可包括提供與第一分子物質選擇性耦合的第二分子物質。方法可包括在第一介電材料的暴露區域上選擇性沉積第二介電材料。
在一些實施例中，含碳材料層可形成至大於或約5 nm的厚度。形成含碳材料層可在大於或約100 °C的基板溫度下實行。方法可包括實行含碳材料層的蝕刻以暴露第一介電材料。方法可包括透過氧化含碳材料或退火含碳材料來去除含碳材料層。含金屬材料可包括第一含金屬材料。方法可包括在第一含金屬材料上形成第二含金屬材料。第一分子物質可以以包含胺（amine）、二胺（diamine）、二醇（diol）或二硫醇（dithiol）的頭基（head group）為特徵。第二分子物質可以以包含氧的頭基為特徵。選擇性沉積第二介電材料可包括電漿增強沉積。形成含碳材料層可包括至少10個循環。
本技術的一些實施例可涵蓋半導體處理方法。方法可包括在設置在半導體處理腔室的處理區域內的基板上形成含碳材料層。基板可包括介電材料的暴露區域和含金屬材料的暴露區域。含碳材料層在含金屬材料的暴露區域上選擇性地形成至一厚度，該厚度是形成在介電材料上的厚度的至少兩倍。方法可包括在介電材料的暴露區域上選擇性沉積第二介電材料。
在一些實施例中，形成含碳材料層可包括以下步驟的一或多個循環：提供與含金屬材料選擇性耦合的第一分子物質，和提供與第一分子物質選擇性耦合的第二分子物質。方法可包括透過氧化含碳材料或退火含碳材料來去除含碳材料層。含碳材料層可形成至大於或約5 nm的厚度。含金屬材料可包括第一含金屬材料。方法可包括在第一含金屬材料上形成第二含金屬材料。形成含碳材料層可在大於或約100 °C的基板溫度下實行。方法可包括實行含碳材料層的蝕刻以暴露介電材料。
本技術的一些實施例可涵蓋半導體處理方法。方法可包括在大於或約100°C的基板溫度下在設置在半導體處理腔室的處理區域內的基板上形成含碳材料層。基板可包括第一介電材料的暴露區域和含金屬材料的暴露區域。含碳材料層在含金屬材料的暴露區域上選擇性地形成。形成含碳材料層可包括提供與含金屬材料選擇性耦合的第一分子物質的一或多個循環。第一分子物質可包括胺頭基（amine head group）。形成含碳材料層可包括提供與第一分子物質選擇性耦合的第二分子物質的一或多個循環。第二分子物質可包括氧。方法可包括在第一介電材料的暴露區域上選擇性沉積第二介電材料。
在一些實施例中，方法可包括實行含碳材料層的蝕刻以暴露第一介電材料。方法可包括透過氧化含碳材料或退火含碳材料來去除含碳材料層。
相對於常規的系統和技術，本技術可提供許多益處。例如，本技術的實施例可在某些暴露的材料上產生選擇性沉積的阻擋材料，這可以允許在其他暴露的材料上進行後續的選擇性沉積。此外，本技術可產生可更容易地從基板去除的犧牲阻擋材料，即使在增加的厚度下。結合以下描述和隨附圖式更詳細地描述了這些和其他實施例以及它們的許多優點和特徵。
隨著裝置尺寸不斷縮小，許多材料層的厚度和尺寸可能會減小以按比例縮放裝置。在基板的一些區域上形成材料並在其他區域上形成不同的材料正變得越來越複雜。此外，隨著待處理表面上的材料數量可能增加，可以利用更新的材料來增加後續去除或處理期間的選擇性。作為一個非限制性範例，選擇性沉積犧牲膜可以允許某些材料被阻擋，而沉積可以在基板的其他區域上進行。這可以允許具有減少的圖案化操作的處理流程和保護暴露材料免受選擇性去除處理的影響，該選擇性去除處理仍然會在沉積膜中造成損壞或孔蝕。
傳統技術一直在努力生產為後續沉積操作提供足夠保護的選擇性沉積的犧牲層。例如，一些傳統技術已經探索了使用自組裝單分子層來在基板上的某些材料上提供區域阻擋。然而，自組裝單分子層有幾個限制。例如，這些層通常可能僅生長到幾奈米或更小，這可能會限制在未阻擋區域上沉積更厚膜的能力。此外，由於多種原因，自組裝單分子層失去選擇性。這些層可能具有不完全的覆蓋或與隨後的原子層沉積前驅物的反應性，這可能會產生空隙或缺陷，從而允許在阻擋區域中的後續生長。由於熱不穩定性導致它們在較高溫度下分解，自組裝單分子層的適用性也受到限制。最後，自組裝單分子層在與電漿流出物接觸時會分解，從而將該技術限制於透過原子層沉積或熱沉積處理的隨後沉積。因此，許多常規技術在結合阻擋材料以促進選擇性沉積的能力方面受到限制。
本技術透過對暴露在基板上的材料上實行選擇性分子層沉積以產生阻擋層來克服這些問題。與傳統技術不同，當前揭露的材料和技術可以促進厚度增加的阻擋材料的形成，其也可以容易地被去除而對其他沉積材料的影響很小。此外，本材料可能能夠選擇性地阻擋金屬並允許實行多個沉積操作，同時保持阻擋功能。
儘管本文的其餘部分將常規地識別利用所公開技術的具體沉積處理，且將描述一種類型的半導體處理腔室，但將易於理解到，所描述的處理可以在任何數量的半導體處理腔室中實行。此外，本技術可適用於任何數量的半導體處理，除了下文描述的範例處理。例如，本技術可促進處理，包括在生產線後端的選擇性沉積、自對準通孔形成以及其中可以使用阻擋材料來促進在一些暴露表面上而不是其他暴露表面上的沉積的任何數量的附加處理。因此，本技術不應被視為僅限於與這些特定的沉積處理或腔室單獨使用。在描述根據本技術的半導體處理的方法之前，本公開將討論可用於實行根據本技術的實施例的處理的一種可能的腔室。
圖1示出了根據本技術的一些實施例的示例性處理腔室100的剖視圖。該圖可示出結合了本技術的一或多個態樣和/或可以具體配置以實行根據本技術的實施例的一或多個操作的系統的概述。腔室100的額外細節或所實行的方法可進一步在下文描述。根據本技術的一些實施例，腔室100可用以形成膜層，儘管應理解，方法可類似地在可能發生膜形成的任何腔室中實行。處理腔室100可包括腔室主體102、設置在腔室主體102內部的基板支撐件104、以及與腔室主體102耦接並將基板支撐件104封閉在處理空間120中的蓋組件106。可以穿過開口126將基板103提供給處理空間120，該開口通常可以被密封以用於使用狹縫閥或門進行處理。在處理期間，基板103可以位於基板支撐件的表面105上。如箭頭145所示，基板支撐件104可沿著軸線147旋轉，其中基板支撐件104的軸144可位於軸線147。或者，可以在沉積處理中根據需要將基板支撐件104提升以旋轉。
電漿輪廓調制器111可設置在處理腔室100中，以控制設置在基板支撐件104上的基板103上的電漿分佈。電漿輪廓調制器111可包括第一電極108，其可鄰近腔室主體102設置，並且可將腔室主體102與蓋組件106的其他元件分開。第一電極108可以是蓋組件106的一部分，或可以是單獨的側壁電極。第一電極108可以是環形或環狀構件，並且可以是環形電極。第一電極108可以是圍繞處理空間120的圍繞處理腔室100的圓周的連續環，或者如果需要的話，可在所選位置處不連續。第一電極108亦可是穿孔電極，例如穿孔環或網狀電極，或者可以是板狀電極，例如二次氣體分配器。
一或多個隔離器110a、110b可以是介電材料，例如陶瓷或金屬氧化物，例如氧化鋁和/或氮化鋁，可以與第一電極108接觸並且將第一電極108與氣體分配器112和腔室主體102電分離和熱分離。氣體分配器112可界定用於將處理前驅物分配到處理空間120中的孔118。氣體分配器112可以與第一電源142耦接，例如RF產生器、RF電源、DC電源、脈衝DC電源、脈衝RF電源、或可以與處理腔室耦接的任何其他電源。在一些實施例中，第一電源142可以是RF電源。
氣體分配器112可以是導電氣體分配器或非導電氣體分配器。氣體分配器112也可以由導電和​​非導電元件形成。例如，氣體分配器112的主體可以是導電的，而氣體分配器112的面板可以是不導電的。氣體分配器112可以例如由圖1所示的第一電源142供電，或者在一些實施例中，氣體分配器112可以接地。
第一電極108可以與第一調諧電路128耦接，該第一調諧電路128可以控制處理腔室100的接地路徑。第一調諧電路128可包括第一電子感測器130和第一電子控制器134。第一電子控制器134可以是或包括可變電容或其他電路元件。第一調諧電路128可以是或包括一或多個電感132。第一調諧電路128可以是在處理期間在存在於處理空間120中的電漿條件下實現可變或可控阻抗的任何電路。在所示的一些實施例中，第一調諧電路128可包括並聯耦接在地和第一電子感測器130之間的第一電路腳（circuit leg）和第二電路腳。第一電路腳可包括第一電感132A。第二電路腳可包括與第一電子控制器134串聯耦接的第二電感132B。第二電感132B可設置在第一電子控制器134和將第一電路腳和第二電路腳兩者都連接到第一電子感測器130的節點之間。第一電子感測器130可以是電壓或電流感測器，並且可以與第一電子控制器134耦接，該第一電子控制器可提供對處理空間120內的電漿條件的一定程度的封閉迴路控制。
第二電極122可與基板支撐件104耦接。第二電極122可被嵌入在基板支撐件104內或與基板支撐件104的表面耦接。第二電極122可以是板、穿孔板、網、鋼絲網（wire screen）或導電元件的任何其他分散式佈置。第二電極122可以是調諧電極，並且可以透過導管146與第二調諧電路136耦接，該導管146例如是設置在基板支撐件104的軸144中的具有例如50歐姆的選定電阻的電纜。第二調諧電路136可具有第二電子感測器138和第二電子控制器140，其可以是第二可變電容。第二電子感測器138可以是電壓或電流感測器，並且可以與第二電子控制器140耦接以提供對處理空間120中的電漿條件的進一步控制。
可以是偏置電極和/或靜電吸附電極的第三電極124可以與基板支撐件104耦接。第三電極可以透過濾波器148與第二電源150耦接，濾波器148可以是阻抗匹配電路。第二電源150可以是DC電源、脈衝DC電源、RF偏置電源、脈衝RF電源、或偏置電源、或這些或其他電源的組合。在一些實施例中，第二電源150可以是RF偏置電源。基板支撐件104亦可包括一或多個加熱元件，該一或多個加熱元件經配置以將基板加熱到處理溫度，該處理溫度可以在約25℃和約800℃之間或更高。
圖1的蓋組件106和基板支撐件104可與任何處理腔室一起使用以進行電漿或熱處理。在操作中，處理腔室100可提供對處理空間120中電漿條件的即時控制。可以將基板103設置在基板支撐件104上，並且可以根據任何期望的流動計劃，使用入口114使處理氣體流過蓋組件106。氣體可以透過出口152離開處理腔室100。電力可以與氣體分配器112耦接以在處理空間120中建立電漿。在一些實施例中，可以使用第三電極124使基板經受電偏壓。
在激發處理空間120中的電漿時，可以在電漿與第一電極108之間建立電位差。亦可在電漿和第二電極122之間建立電位差。電子控制器134、140可接著被使用來調節由兩個調諧電路128和136表示的接地路徑的流動特性。設定點可以被傳遞到第一調諧電路128和第二調諧電路136，以提供從中心到邊緣的沉積率和電漿密度均勻性的獨立控制。在兩個電子控制器都可以是可變電容的實施例中，電子感測器可以調節可變電容以獨立地最大化沉積率且最小化厚度不均勻性。
調諧電路128、136中的每一個可具有可變阻抗，該可變阻抗可使用相應的電子控制器134、140來調節。在電子控制器134、140是可變電容的情況下，可以選擇每個可變電容的電容範圍以及第一電感132A和第二電感132B的電感來提供阻抗範圍。此範圍可取決於電漿的頻率和電壓特性，其在每個可變電容的電容範圍內可具有最小值。因此，當第一電子控制器134的電容為最小或最大時，第一調諧電路128的阻抗可能很高，導致電漿形狀在基板支撐件上具有最小的空中或橫向覆蓋。當第一電子控制器134的電容接近使第一調諧電路128的阻抗最小化的值時，電漿的空中覆蓋範圍可增長到最大，從而有效地覆蓋基板支撐件104的整個工作區域。當第一電子控制器134的電容偏離最小阻抗設置時，電漿形狀可能從腔室壁收縮並且基板支撐件的空中覆蓋率可能下降。第二電子控制器140可具有類似的效果，隨著第二電子控制器140的電容可改變，而增加和減少了在基板支撐件上的電漿的空中覆蓋。
電子感測器130、138可用於在封閉迴路中調諧各個電路128、136。取決於所使用的感測器的類型，可以將電流或電壓的設定點安裝在每個感測器中，並且感測器可配備有控制軟體，該控制軟體判定對每個相應電子控制器134、140的調整以最小化與設定點的偏差。因此，可以在處理期間選擇和動態地控制電漿形狀。應理解，儘管上文的討論是基於可以是可變電容的電子控制器134、140，但是具有可調節特性的任何電子元件都可以用來為調諧電路128和136提供可調節的阻抗。
儘管電漿處理腔室可用於膜處理的一或多個態樣，但在一些實施例中，形成分子層沉積膜可能在一些或所有操作中不利用電漿增強處理，儘管處理可能部分或全部是在可形成電漿用於隨後沉積的腔室中實行。在一些實施例中，本技術可至少形成選擇性阻擋層而不產生電漿。圖2示出了根據本技術的一些實施例的處理方法200中的示例性操作。方法可在各種處理腔室中實行，包括上述處理腔室100，以及可在其中實行操作的任何其他腔室。方法200可包括在方法開始之前的一或多個操作，包括前端處理、沉積、蝕刻、研磨、清潔、或可在所述操作之前實行的任何其他操作。方法可包括多個選擇性操作，其可以或可以不與根據本技術的實施例的方法的一些實施例具體地相關聯。例如，描述了許多操作以提供實行的處理的更廣泛的範疇，但對技術來說並非關鍵，或者可以透過如下文進一步討論的替代方法來實行。方法200可描述圖3A-圖3E中示意性示出的操作，將結合方法200的操作來描述其說明。應理解，圖式僅圖示了部分示意圖，並且基板可包含具有如圖所示的各種特性和態樣的任意數量的附加材料和特徵。此外，應理解，圖式僅示出了其中可以採用根據本技術的實施例的分子層沉積的一個示例性處理，並且本文不旨在將本技術僅限制於此處理。
方法200可以或可以不涉及將半導體結構發展成特定製造操作的選擇性操作。應理解，方法200可以在任何數量的半導體結構或基板305上實行，如圖3A所示，包括可在其上形成選擇性沉積材料的範例結構。如圖3A所示，基板305可被處理到多個材料可沿著基板表面暴露的位置。基板305可以是任何數量的材料，例如由矽或含矽材料製成的基礎晶圓或基板、鍺、其他基板材料，以及在半導體處理期間可以形成在基板上的一或多種材料。
例如，在一些實施例中，可以處理基板以包括一或多種用於半導體處理的材料或結構。基板305可以是或包括介電材料，例如任何數量的材料的氧化物或氮化物，並且形成的特徵或凹槽可以提供對一或多種下層材料的接近（access）。可以形成通孔、溝槽、或其他特徵，其中可包括一定量的含金屬材料310並將其暴露在基板上。例如，基板305可以是其中可暴露含金屬材料310的層間介電材料。含金屬材料310可以是鈷、鎢、銅、釕、鉬或任何數量的其他金屬的金屬插塞，包括過渡金屬，其可包括原始金屬材料，以及具有天然或其他氧化物的金屬材料，並且可以以任何結構形成。平坦化或一些其他處理可提供如圖所示的結構，其中介電材料和含金屬材料兩者都可沿著基板的表面暴露。儘管圖中僅示出了幾個特徵，但應理解，示例性結構可具有根據本技術實施例的沿結構界定的任意數量的特徵。
方法200可包括透過實行分子層沉積在暴露的含金屬材料上選擇性地形成含碳材料。如上所述，不像可能受限於碳鏈的自組裝單分子層，本技術可提供幾奈米或更多的阻擋覆蓋，這可以促進後續處理中更厚的沉積。例如，在沒有成比例的阻擋（scaled blocking）的情況下，沉積可以克服阻擋層並在結構上產生毯覆覆蓋（blanket coverage），這可能會捕獲阻擋材料。此外，雖然自組裝單分子層可以透過電漿處理完全分解，但是根據本技術的一些實施例的阻擋層可以抵抗電漿暴露，這可以允許實行電漿增強的沉積。
形成阻擋層可包括分子層沉積的順序處理。例如，可以在操作205向基板提供第一分子物質。第一分子物質可以選擇性地與暴露的含金屬材料，例如金屬310，耦合，該材料可以是上述材料中的任何一種。在任何數量的其他介電材料中，材料可能無法有效地與暴露的介電材料，例如氧化矽或氮化矽，耦合，或者可能具有降低的耦合。在充分暴露於第一分子物質之後，可以實行淨化操作。在操作210，可提供第二分子物質，且其可選擇性地與第一分子物質耦合。
如圖3B所示，第一分子物質可以以吸附或以其他方式與含金屬材料310的暴露表面耦合的頭基（head group）為特徵，並且其可產生覆蓋含金屬材料的第一分子層312。第二分子物質可以與第一分子物質特異性耦合（couple specifically），從而允許第二分子層314形成覆蓋在第一分子層312上。處理接著可重複任意數量的循環，以產生足夠厚度的阻擋層。例如，在清除第二分子物質之後，可以再次提供第一分子物質，其可與第二分子物質耦合並形成另一個第一分子層316。接著可以淨化處理區域，並且可以提供第二分子物質以形成另一個第二分子層318。儘管示出了四個這樣的層，但應理解，可以實行任意數量的循環，在一些實施例中其可包括數十個層。
根據所需的厚度，循環可重複大於或約2次，並且可重複大於或約5次、大於或約10次、大於或約25次、大於或約50次、大於或約100次或更多。這可以在含金屬材料310上選擇性地產生含碳層。與可以僅產生幾十埃或更小的自組裝單分子層不同，本技術的一些實施例的含碳材料可形成為大於或約1 nm的厚度，並且可形成為大於或約5 nm、大於或約10 nm、大於或約15 nm、大於或約20 nm、大於或約50 nm、大於或約75 nm、大於或約100 nm或更多的厚度。
在一些實施例中，形成可以是完全選擇性的，使得含碳材料僅在含金屬材料上形成，並且在介電材料的暴露部分上可以形成很少或不形成含碳材料。在一些實施例中，覆蓋的量可以發生覆蓋介電材料上，儘管相對於覆蓋含金屬材料上形成的厚度可以減少該量。例如，在一些實施例中，在介電材料上形成的量可以以形成在含金屬材料上的厚度的小於或大約是90%的厚度為特徵，並且在介電材料上形成的量可以以如下厚度為特徵：形成在含金屬材料上的厚度的小於或約80%、形成在含金屬材料上的厚度的小於或約70%、形成在含金屬材料上的厚度的小於或約60%、形成在含金屬材料上的厚度的小於或約50%、形成在含金屬材料上的厚度的小於或約40%、形成在含金屬材料上的厚度的小於或約30%、形成在含金屬材料上的厚度的小於或約20%、形成在含金屬材料上的厚度的小於或約10%、形成在含金屬材料上的厚度的小於或約5%、形成在含金屬材料上的厚度的小於或約1%、或更低。
如果材料形成在可以在其上實行後續沉積的介電材料上，則可以實行後續處理以重新暴露下面的介電材料。例如，可以將氧化劑輸送到處理區域以與含碳材料反應並蝕刻足以暴露介電質表面的量。氧化可以是電漿增強的，例如透過提供含氧前驅物並形成電漿以產生可以蝕刻含碳材料的氧自由基物質。此外，可以使用臭氧或一些其他反應性材料來去除含碳材料，且其可能不被電漿增強以限制對阻擋結構的額外損壞。儘管蝕刻可額外地蝕刻含碳材料以保持在含金屬材料之上，但剩餘量可以足以用作阻擋層。方法可接著包括在操作220在介電材料的暴露表面上實行二次或後續介電材料的沉積。沉積的介電材料可以是與材料305中包括的相同或不同的介電材料。
因為阻擋層可以限制或防止沉積材料的相互作用，所以可實行沉積以在介電材料305的暴露區域上選擇性地沉積介電材料，同時在含金屬材料或阻擋材料上具有很少或沒有沉積。如圖3C所示，介電材料320可以沉積或形成在含碳阻擋材料周圍的暴露區域上。沉積可以是如上所述的任何厚度，其可透過更厚的阻擋層來促進。此外，可以以包括化學氣相沉積、原子層沉積、和電漿增強沉積的多種方式實行沉積。儘管阻擋層可能會受到沉積處理的影響並且至少部分地被去除，但是阻擋層的至少一部分可以被保留，其可允許在本技術的實施例中實行完整的沉積。
在一些實施例中，方法200亦可包括在選擇性操作225去除含碳材料層。儘管亦可實行上述回蝕（etch back）處理以完全去除含碳材料，例如透過氧化含碳材料，但是本技術的一些實施例可以以退火來去除含碳材料。儘管含碳材料可能比自組裝單分子層材料更熱穩定，但材料仍可能在足夠的溫度下分解。因此，在一些實施例中，材料可暴露於大於或約300°C的退火，並且可暴露於大於或約350°C、大於或約400°C、大於或約450°C、大於或約500°C、大於或約550°C、大於或約600°C、或更高的退火。如圖3D所示，一旦已去除含碳材料，該結構可包括沉積的介電材料320和含金屬材料310的暴露區域。
取決於正在實行的處理，接著可實行額外的處理，以沉積覆蓋在含金屬材料上的材料。例如，在生產線後端處理期間形成金屬化層時，含金屬材料310的一或多個暴露區域可以與另外的金屬接觸，並且其可被選擇性沉積的介電材料隔開。作為形成金屬層和再分佈處理的一個非限制性範例，如圖3E中所示，附加處理可包括在暴露金屬的一些區域中沉積介電質或其他間隙填充材料325，同時可形成金屬通孔填充物330以將含金屬材料的下方區域與再分佈層或覆蓋的金屬化層335連接。在本技術的實施例中可實行任何數量的其他處理，其中可以在暴露的含金屬材料上實行後續沉積或處理。
材料的沉積溫度可能會影響暴露的含金屬材料和暴露的介電材料之間的沉積選擇性。例如，較低的溫度可增加分子沉積物質的停留時間，其可增加在介電材料上的沉積。然而，透過升高溫度，可以減少停留時間，其可允許優先沉積在含金屬材料上，並且在一些實施例中，可以僅在含金屬材料上形成含碳材料。因此，在一些實施例中，形成含碳材料可以在大於或約100°C的基板溫度下實行，並且可以在大於或約110°C、大於或約120°C、大於或約130°C、大於或約140°C、大於或約150°C、大於或約160°C、大於或約170°C、大於或約180°C、大於或約190°C、大於或約200°C或更高的溫度下實行。然而，隨著溫度繼續升高，生長速率可能會降低，並且可能開始發生分解。因此，在一些實施例中，溫度可維持在小於或約300°C，並且可維持在小於或約280°C、小於或約260°C、小於或約240°C、小於或約220°C、小於或約200°C、或更低。
含碳層的形成可利用分子沉積物質，其以促進長鏈生產的材料為特徵，並且其可在形成溫度下選擇性地與含金屬材料耦合。例如，第一分子物質可以以透過利用可限制與介電材料相互作用的升高的溫度在減少的停留時間期間可更容易地與暴露的含金屬材料耦合或鍵合的頭基（head group）為特徵。為了促進與含金屬材料的耦合，第一分子前驅物可包括頭基或官能基，例如胺類（amine），包括一級胺部分、硫醇（thiol），例如巰基部分、羧基部分或羥基部分。此外，頭基可包括雙官能或多官能材料，例如二醇、二胺、二硫醇、或其他多官能材料。第一分子物質的非限制性範例可包括乙二胺、苯二胺、氮電漿或含氮材料，例如氨、三(2-胺基乙基)胺，或任何數量的其他材料，包括胺頭或胺尾部分。
第二分子物質可包括一或多個促進與第一分子物質的頭基相互作用的基團。例如，第二分子物質可以以包含氧的官能基為特徵，例如醯氯、醛、異氰酸酯或任何數量的其他含氧官能基。此外，第二分子物質的頭基可包括雙官能或多官能基，例如二醛、二醯氯、二酐、二異氰酸酯或其他多官能基。第二分子物質的非限制性範例可包括苯二異氰酸酯（phenylene diisocyanate）、對苯二甲醯氯（terephthaloyl chloride）、對苯二甲醛（terephthalaldehyde）或任何數量的其他含氧材料。藉由根據本技術的一些實施例實行分子層沉積，可以實行含金屬材料的選擇性阻擋，其可促進介電材料的選擇性沉積。
在前面的描述中，出於解釋的目的，已闡述許多細節以便提供對本技術的各種實施例的理解。然而，對所屬技術領域具有通常知識者將顯而易見的是，可以在沒有這些細節中的一些或具有其他細節的情況下實施某些實施例。
已經公開了幾個實施例，所屬技術領域具有通常知識者將認識到，可以使用各種修改、替代構造、和均等而不脫離實施例的精神。此外，為了避免不必要地混淆本技術，並未描述許多習知的處理和元件。因此，以上描述不應被視為限制本技術的範疇。
在提供值的範圍的情況下，應理解到，除非上下文另外明確指出，否則在此範圍的上限和下限之間的每個中間的值，到下限的單位的最小部分，都亦明確揭露。涵蓋了在描述的範圍內的任何描述的值或未描述的中間值與該描述的範圍內的任何其他描述的或中間值之間的任何較窄的範圍。這些較小範圍的上限和下限可以獨立地包括在該範圍中或排除在該範圍之外，且在界限的一者、均沒有、或兩者被包括在該較小範圍內的每個範圍亦被涵蓋於本技術之中，針對受描述的範圍內任何明確排除的界限。在所述範圍包括界限的一者或兩者的情況下，亦包括排除那些所包括的界限中的一者或兩者的範圍。
如本文和隨附申請專利範圍中所使用的，單數形式的「一」、「一個」、和「該」包括複數參照，除非上下文有另外明確指出。因此，例如，對於「前驅物」的參照包括複數個這種前驅物，並且對「該層」的參照包括對所屬技術領域具有通常知識者為已知的一或多個層及其均等，等等。
而且，當在本說明書和隨附申請專利範圍中使用時，用語「包括（comprise(s)）」、「包括（comprising）」、「包含（contain(s)）」、「包含（containing）」、「包括（include(s)）」、和「包括（including）」是旨在於指名所描述的特徵、整體、元件、或操作的存在，但是它們並不排除一或多個其他特徵、整體、元件、操作、動作、或組的存在或增加。
100:處理腔室 102:腔室主體 103:基板 104:基板支撐件 105:表面 106:蓋組件 108:第一電極 110a:隔離器 110b:隔離器 111:電漿輪廓調制器 112:氣體分配器 114:入口 118:孔 120:處理空間 122:第二電極 124:第三電極 126:開口 128:第一調諧電路 130:第一電子感測器 132:電感 132A:第一電感 132B:第二電感 134:第一電子控制器 136:第二調諧電路 138:第二電子感測器 140:第二電子控制器 142:第一電源 144:軸 145:箭頭 146:導管 147:軸線 148:濾波器 150:第二電源 152:出口 200:方法 205:操作 210:操作 215:操作 220:操作 225:操作 305:基板 310:含金屬材料 312:第一分子層 314:第二分子層 316:第一分子層 318:第二分子層 320:介電材料 325:間隙填充材料 330:填充物 335:金屬化層
透過參照說明書的其餘部分和隨附圖式，可以實現對所揭露的技術的性質和優點的進一步理解。
圖1示出了根據本技術的一些實施例的示例性電漿系統的示意性截面圖。
圖2示出了根據本技術的一些實施例的半導體處理方法中的操作。
圖3A-3E示出了根據本技術的一些實施例生產的示例性示意性橫截面結構，其中包括材料層。
一些圖作為示意圖包含在內。應理解，圖式僅用於說明性目的，除非特別說明是按比例，否則不應視為按比例。此外，作為示意，提供了圖以幫助理解，並且與實際表示相比，圖可能不包括所有態樣或資訊，並且出於說明目的，可能包括放大的材料。
在隨附圖式中，相似的元件和/或特徵可具有相同的參照標籤。此外，相同類型的各種元件可以透過在參照標籤後加上一個在相似元件之間進行區分的字母來進行區分。如果在說明書中僅使用第一參照標籤，則該描述可應用於具有相同第一參照標籤的任何一個類似的元件，而與字母無關。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:方法
205:操作
210:操作
215:操作
220:操作
225:操作

Claims (20)

  1. 一種半導體處理方法，包括以下步驟： 在設置在一半導體處理腔室的一處理區域內的一基板上形成一含碳材料層，其中該基板包括一第一介電材料的一暴露區域和一含金屬材料的一暴露區域，其中該含碳材料層在該含金屬材料的該暴露區域上選擇性地形成，且其中形成該含碳材料層包括以下步驟的一或多個循環： 提供與該含金屬材料選擇性耦合的一第一分子物質，和 提供與該第一分子物質選擇性耦合的一第二分子物質；和 在該第一介電材料的該暴露區域上選擇性沉積一第二介電材料。
  2. 如請求項1所述之半導體處理方法，其中該含碳材料層形成至大於或約5 nm的一厚度。
  3. 如請求項1所述之半導體處理方法，其中形成該含碳材料層是在大於或約100 °C的一基板溫度下實行的。
  4. 如請求項1所述之半導體處理方法，進一步包括以下步驟： 實行該含碳材料層的一蝕刻以暴露該第一介電材料。
  5. 如請求項1所述之半導體處理方法，進一步包括以下步驟： 透過氧化該含碳材料或退火該含碳材料來去除該含碳材料層。
  6. 如請求項5所述之半導體處理方法，其中該含金屬材料包括一第一含金屬材料，該半導體處理方法進一步包括以下步驟： 在該第一含金屬材料上形成一第二含金屬材料。
  7. 如請求項1所述之半導體處理方法，其中該第一分子物質的特徵在於包含一胺（amine）、二胺（diamine）、二醇（diol）或二硫醇（dithiol）的一頭基（head group）。
  8. 如請求項7所述之半導體處理方法，其中該第二分子物質的特徵在於包含氧的一頭基。
  9. 如請求項1所述之半導體處理方法，其中選擇性沉積該第二介電材料包括一電漿增強沉積。
  10. 如請求項1所述之半導體處理方法，其中形成該含碳材料層包括至少10個循環。
  11. 一種半導體處理方法，包括以下步驟： 在設置在一半導體處理腔室的一處理區域內的一基板上形成一含碳材料層，其中該基板包括一介電材料的一暴露區域和一含金屬材料的一暴露區域，且其中該含碳材料層在該含金屬材料的該暴露區域上選擇性地形成至一厚度，該厚度是形成在該介電材料上的一厚度的至少兩倍；和 在該介電材料的該暴露區域上選擇性沉積一第二介電材料。
  12. 如請求項11所述之半導體處理方法，其中形成該含碳材料層包括以下步驟的一或多個循環： 提供與該含金屬材料選擇性耦合的一第一分子物質，和 提供與該第一分子物質選擇性耦合的一第二分子物質。
  13. 如請求項11所述之半導體處理方法，進一步包括以下步驟： 透過氧化該含碳材料或退火該含碳材料來去除該含碳材料層。
  14. 如請求項11所述之半導體處理方法，其中該含碳材料層形成至大於或約5 nm的一厚度。
  15. 如請求項11所述之半導體處理方法，其中該含金屬材料包括一第一含金屬材料，該半導體處理方法進一步包括以下步驟： 在該第一含金屬材料上形成一第二含金屬材料。
  16. 如請求項11所述之半導體處理方法，其中形成該含碳材料層是在大於或約100 °C的一基板溫度下實行的。
  17. 如請求項11所述之半導體處理方法，進一步包括以下步驟： 實行該含碳材料層的一蝕刻以暴露該介電材料。
  18. 一種半導體處理方法，包括以下步驟： 在大於或約100 °C的一基板溫度下在設置在一半導體處理腔室的一處理區域內的一基板上形成一含碳材料層，其中該基板包括一第一介電材料的一暴露區域和一含金屬材料的一暴露區域，其中該含碳材料層在該含金屬材料的該暴露區域上選擇性地形成，且其中形成該含碳材料層包括以下步驟的一或多個循環： 提供與該含金屬材料選擇性耦合的一第一分子物質，其中該第一分子物質包含一胺頭基（amine head group），和 提供與該第一分子物質選擇性耦合的一第二分子物質，其中該第二分子物質包括氧；和 在該第一介電材料的該暴露區域上選擇性沉積一第二介電材料。
  19. 如請求項18所述之半導體處理方法，進一步包括以下步驟： 實行該含碳材料層的一蝕刻以暴露該第一介電材料。
  20. 如請求項18所述之半導體處理方法，進一步包括以下步驟： 透過氧化該含碳材料或退火該含碳材料來去除該含碳材料層。
TW111130572A 2021-08-20 2022-08-15 利用分子層沉積的選擇性圖案化 TW202319567A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/407,504 US11990369B2 (en) 2021-08-20 2021-08-20 Selective patterning with molecular layer deposition
US17/407,504 2021-08-20

Publications (1)

Publication Number Publication Date
TW202319567A true TW202319567A (zh) 2023-05-16

Family

ID=85229378

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111130572A TW202319567A (zh) 2021-08-20 2022-08-15 利用分子層沉積的選擇性圖案化

Country Status (5)

Country Link
US (1) US11990369B2 (zh)
KR (1) KR20240051980A (zh)
CN (1) CN117941039A (zh)
TW (1) TW202319567A (zh)
WO (1) WO2023022924A1 (zh)

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4078963A (en) 1973-12-10 1978-03-14 U.S. Philips Corporation Method of manufacturing a semiconductor device, having a pattern of conductors on a supporting body
KR100367702B1 (ko) 1995-03-20 2003-04-07 유나이티브 인터내셔널 리미티드 티타늄장벽층을포함하는솔더범프제조방법및구조
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US7211512B1 (en) 2000-01-18 2007-05-01 Micron Technology, Inc. Selective electroless-plated copper metallization
US6426281B1 (en) 2001-01-16 2002-07-30 Taiwan Semiconductor Manufacturing Company Method to form bump in bumping technology
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
US7902062B2 (en) 2002-11-23 2011-03-08 Infineon Technologies Ag Electrodepositing a metal in integrated circuit applications
US7244671B2 (en) 2003-07-25 2007-07-17 Unitive International Limited Methods of forming conductive structures including titanium-tungsten base layers and related structures
TWI249767B (en) 2004-02-17 2006-02-21 Sanyo Electric Co Method for making a semiconductor device
JP4493516B2 (ja) 2004-02-17 2010-06-30 三洋電機株式会社 半導体装置の製造方法
US7422776B2 (en) 2004-08-24 2008-09-09 Applied Materials, Inc. Low temperature process to produce low-K dielectrics with low stress by plasma-enhanced chemical vapor deposition (PECVD)
DE102005004360A1 (de) 2005-01-31 2006-08-17 Advanced Micro Devices, Inc., Sunnyvale Effizientes Verfahren zum Herstellen und Zusammenfügen eines mikroelektronischen Chips mit Lothöckern
DE102005035772A1 (de) 2005-07-29 2007-02-01 Advanced Micro Devices, Inc., Sunnyvale Technik zum effizienten Strukturieren einer Höckerunterseitenmetallisierungsschicht unter Anwendung eines Trockenätzprozesses
US20090184425A1 (en) 2008-01-17 2009-07-23 Advanced Chip Engineering Technology Inc. Conductive line structure and the method of forming the same
US9590157B2 (en) 2015-06-04 2017-03-07 The Silanna Group Pty Ltd Efficient dual metal contact formation for a semiconductor device
US9502248B1 (en) 2015-10-16 2016-11-22 Infineon Technologies Ag Methods for making a semiconductor chip device
US10373820B2 (en) 2016-06-01 2019-08-06 Asm Ip Holding B.V. Deposition of organic films
US10504733B2 (en) 2017-01-19 2019-12-10 Texas Instruments Incorporated Etching platinum-containing thin film using protective cap layer
TWI739984B (zh) * 2017-01-31 2021-09-21 美商應用材料股份有限公司 就圖案化應用進行選擇性沉積之方案
US10900120B2 (en) 2017-07-14 2021-01-26 Asm Ip Holding B.V. Passivation against vapor deposition
JP6955090B2 (ja) 2017-09-19 2021-10-27 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 酸化ケイ素上における誘電体の選択的堆積のための方法
US10950433B2 (en) 2017-11-18 2021-03-16 Applied Materials, Inc. Methods for enhancing selectivity in SAM-based selective deposition
US10460930B2 (en) 2017-11-22 2019-10-29 Lam Research Corporation Selective growth of SiO2 on dielectric surfaces in the presence of copper
US11177216B2 (en) 2018-09-06 2021-11-16 Raytheon Company Nitride structures having low capacitance gate contacts integrated with copper damascene structures
TWI757659B (zh) * 2018-11-23 2022-03-11 美商應用材料股份有限公司 碳膜的選擇性沉積及其用途
US11139163B2 (en) 2019-10-31 2021-10-05 Asm Ip Holding B.V. Selective deposition of SiOC thin films
US11915973B2 (en) 2019-12-10 2024-02-27 Tokyo Electron Limited Self-assembled monolayers as sacrificial capping layers
KR20220028935A (ko) * 2020-08-31 2022-03-08 삼성전자주식회사 인터커넥트 구조체의 형성방법
US11652055B2 (en) 2021-06-23 2023-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure with hybrid barrier layer
US20230062128A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and methods of forming the same

Also Published As

Publication number Publication date
US11990369B2 (en) 2024-05-21
US20230057258A1 (en) 2023-02-23
WO2023022924A1 (en) 2023-02-23
CN117941039A (zh) 2024-04-26
KR20240051980A (ko) 2024-04-22

Similar Documents

Publication Publication Date Title
TW202319567A (zh) 利用分子層沉積的選擇性圖案化
TW202300684A (zh) 無氦矽形成
TWI794691B (zh) 高硼含量硬遮罩材料及其形成方法
TWI774754B (zh) 自對準觸點與閘極處理流程
TW202133218A (zh) 減少氫沉積製程
TWI840917B (zh) 用於 3d nand 的分子層沉積襯墊
TW202320302A (zh) 用於3d nand的分子層沉積接觸降落保護
TW202322187A (zh) 用於3d nand的分子層沉積襯墊
TWI819398B (zh) 拉伸的氮化物沉積系統及方法
TWI828120B (zh) 具有金屬摻雜劑之材料的沉積方法
US11894228B2 (en) Treatments for controlling deposition defects
TWI817522B (zh) 用於遮罩圖案化的氮化硼
TW202321491A (zh) 無縫隙間隙填充沉積
TW202303698A (zh) 金屬摻雜的碳硬遮罩
CN117441224A (zh) 硅锗的热沉积
TW202321495A (zh) 選擇性石墨烯沉積
TW202326820A (zh) 高深寬比間隙填充內的縫隙移除
TW202225458A (zh) 電弧緩解面板
CN114787999A (zh) 三维nand栅极堆叠强化
CN116848617A (zh) 低k碳氮化硼膜