TW202232695A - 積體晶片及用於形成其的方法 - Google Patents

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張耀文
鍾嘉文
林彥良
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Abstract

本發明各種實施例針對一種積體晶片。積體晶片包含上覆於半導體基底且包括導電線的內連線結構。鈍化結構上覆於內連線結構。上部導電結構上覆於鈍化結構，且包括第一導電層、介電層以及第二導電層。第一導電層安置於介電層與鈍化結構之間。第二導電層沿介電層的頂部表面延伸，且穿過第一導電層及鈍化結構達至導電線。

Description

具有多層堆疊以減少製造成本且增加效能的上部導電結構
半導體晶片用於電子元件及其他元件中且為熟知的。此類晶片在當今的廣泛使用以及對於更強大且更緊密元件的消費者需求指示晶片製造商不斷減小此類晶片的實體大小且不斷增加其功能性。此按比例縮小過程一般藉由增加生產效率及降低相關成本來提供益處。然而，由於特徵大小不斷減小，因而製造製程不斷變得更難以進行。因此，以愈來愈小的大小形成可靠的半導體元件是一種挑戰。
本揭露提供用於實施本揭露的不同特徵的許多不同的實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，此等特定實例僅為實例，且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不規定所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，可在本文中使用諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」以及類似者的空間相對術語，以描述如諸圖中所示出的一個部件或特徵與另一部件或特徵的關係。除諸圖中所描繪的定向以外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
積體晶片技術不斷地進行改良。此等改良典型地涉及幾何結構的按比例縮小以實現較低製造成本、較高元件整合密度、較高速度以及較佳效能。歸因於元件按比例縮放，沿處理腔室的側壁的污染的消極影響（例如蝕刻速率減小、蝕刻製程不一致、不能精確地自基底移除污染物及/或副產物等）被放大。
舉例而言，包括半導體基底上方的內連線結構的工件可裝載至電漿蝕刻系統的處理腔室中。鈍化結構上覆於內連線結構的最頂部導電線（例如，包括鉭、鋁、銅等），且第一導電層（亦即，金屬硬式罩幕層）上覆於鈍化結構。電漿處理系統在處理腔室內部形成第一電漿以選擇性蝕刻第一導電層及鈍化結構，藉此形成暴露最頂部導電線的頂部表面的開口。在此製程期間，處理腔室內的第一電漿及/或氧原子與最頂部導電線反應，且使得沿最頂部導電線的頂部表面形成金屬氧化物（例如氧化鉭、氧化鋁、氧化銅等）。金屬氧化物可具有不易藉由當前清潔製程移除的較高晶格能（例如大於約5,000千焦/莫耳）。隨後，對處理腔室內的工件執行清潔製程（例如電漿蝕刻製程）以移除金屬氧化物。在清潔製程期間，電漿處理系統在處理腔室內部形成轟擊第一導電層及金屬氧化物的第二電漿，藉此有助於沿最頂部導電線移除金屬氧化物。然而，用第二電漿轟擊第一導電層導致來自第一導電層的導電材料再沉積至處理腔室的側壁及/或上部表面上。電漿處理系統可包含沿處理腔室的側壁及/或在所述側壁內安置的射頻（radio frequency；RF）天線，其中RF天線經組態以產生與處理腔室內部的處理氣體（例如氬氣）反應的電磁波以形成第二電漿。然而，當所述工件（或後續工件）在處理腔室中經歷後續處理時，沿處理腔室的側壁及/或上部表面的再沉積導電材料可能不利地影響後續處理步驟。舉例而言，再沉積導電材料可產生金屬-絕緣層-金屬（metal-insulator-metal；MIM）電容/金屬屏蔽效應，其阻擋由處理腔室內的RF天線所產生的電磁波及/或降低所述電磁波的強度。因此，電漿處理系統可能未恰當地在處理腔室內形成電漿，以使得後續蝕刻製程的蝕刻速率顯著減小。可執行無晶圓自動清潔（waferless auto-clean；WAC）製程以自處理腔室側壁及/或上部表面移除導電材料。WAC製程可能增加與製造積體晶片相關的時間及成本。此外，歸因於導電材料的實體撞擊的缺乏，WAC製程可能無法自處理腔室側壁及/或上部表面有效移除再沉積導電材料，藉此增加積體晶片的良率損失。
另外，在於第一導電層及鈍化結構內形成開口之後，第二導電層形成於鈍化結構上方且襯於開口的表面。第二導電層直接上覆於最頂部導電線，且經蝕刻以定義上部導電結構。上部導電結構經組態以將其他半導體元件及/或另一積體晶片電耦接至內連線結構。然而，來自第一導電層的再沉積導電材料可能減緩清潔製程的效能（例如，可能減小在清潔製程期間蝕刻金屬氧化物的速率），以使得金屬氧化物的至少一部分沿最頂部導電線的頂部表面保留。此可能增大上部導電結構與最頂部導電線之間的電阻，藉此增加積體晶片中的電阻電容（resistance capacitance；RC）延遲。
在一些實施例中，本揭露是關於一種具有多層堆疊的上部導電結構（及相關製造方法），所述多層堆疊減緩沿處理腔室的側壁及/或上部表面的導電材料的再沉積。用於形成上部導電結構的方法包含在鈍化結構上方形成第一導電層（例如金屬硬式罩幕層），所述鈍化結構沿內連線結構內的最頂部導電線安置。內連線結構上覆於半導體基底。沿第一導電層形成介電層（例如介電硬式罩幕層）。將半導體基底裝載至電漿蝕刻系統的處理腔室中。執行圖案化製程以選擇性蝕刻介電層、第一導電層以及鈍化結構，以在最頂部導電線上方形成開口。在圖案化製程期間，沿最頂部導電層的頂部表面形成金屬氧化物。隨後，對最頂部導電層執行清潔製程，且所述清潔製程包含在處理腔室內部形成電漿（例如氬類電漿）。電漿轟擊介電層及金屬氧化物，藉此沿最頂部導電層移除金屬氧化物且減小介電層的厚度。介電層經組態以防止或減緩電漿到達及/或轟擊第一導電層。由於介電層上覆於第一導電層，因此可在減緩來自第一導電層的導電材料向處理腔室的側壁及/或上部表面的再沉積的同時準確地移除金屬氧化物。此減少了對處理腔室執行的WAC製程的數目，且緩解了處理腔室內所執行的後續處理步驟的不利影響。
此外，第二導電層形成於介電層上方且襯於開口的表面。（例如在處理腔室內）對第一導電層、介電層以及第二導電層執行多個蝕刻製程以形成上部導電結構。上部導電結構包括多層堆疊，所述多層堆疊包含第一導電層及第二導電層以及介電層。金屬氧化物的準確移除確保了上部導電結構與最頂部導電線之間的良好的電連接（例如歐姆（Ohmic）接觸），藉此減小積體晶片中的RC延遲。此外，藉由防止來自第一導電層的導電材料的再沉積，多個蝕刻製程的蝕刻速率不會受到不利影響。此減少了與形成積體晶片相關的時間及成本。
圖1示出具有上覆於內連線結構110的上部導電結構121的積體晶片100的一些實施例的橫截面視圖。
積體晶片100包含上覆於半導體基底102的內連線結構110。半導體元件104安置於半導體基底102上方及/或半導體基底102上。半導體元件104可例如為電晶體或另一合適的元件。在一些實施例中，半導體元件104包括安置於半導體基底102中的源極/汲極區103、安置於源極/汲極區103之間的閘極介電層105、上覆於閘極介電層105的閘極電極106以及安置於閘極電極106及閘極介電層105的側壁周圍的側壁間隔件108。
內連線結構110包含多個導通孔114、多個導電線116以及內連線介電結構112。多個導通孔114及多個導電線116安置於內連線介電結構112內，且經組態以將半導體元件104電耦接至上覆導電結構及/或另一半導體元件（未繪示）。此外，多個導電線116包含直接在上部導電結構121之下的最頂部導電線116a。
鈍化結構118沿內連線結構110的頂部表面安置。上部導電結構121自鈍化結構118的頂部表面延伸至最頂部導電線116a。在各種實施例中，上部導電結構121包括多層堆疊，所述多層堆疊包含第一導電層120、介電層122以及第二導電層124。第一導電層120沿鈍化結構118的頂部表面安置，且安置於鈍化結構118與介電層122之間。此外，第二導電層124包括中心導電區段126及自中心導電區段126連續朝外延伸的外圍導電區段128。中心導電區段126經由鈍化結構118自介電層122上方連續延伸至最頂部導電線116a。上部導電結構121藉助於中心導電區段126電耦接至最頂部導電線116a。在各種實施例中，上部導電結構121經組態以將半導體元件104電耦接至另一積體晶片（未繪示）及/或另一半導體元件（未繪示）。
在各種實施例中，第一導電層120經組態為金屬硬式罩幕層，且介電層122經組態為介電硬式罩幕層。第一導電層120及介電層122分別直接接觸第二導電層124的中心導電區段126的外部側壁。在又其他實施例中，當自上方觀察時，第一導電層120及/或介電層122各自為環狀，以使得第一導電層120及/或介電層122連續側向圍繞中心導電區段126。在其他實施例中，當自上方觀察時，第二導電層124的外圍導電區段128為環狀，且連續側向圍繞中心導電區段126。在一些實施例中，第一導電層120及第二導電層124包括相同材料（例如氮化鈦）。
藉由將介電層122安置於第一導電層120與第二導電層124之間，在積體晶片100的製造期間減緩來自第一導電層120的導電材料向處理腔室及/或處理工具的一或多個表面上的再沉積。藉由減緩來自第一導電層120的導電材料的再沉積，上部導電結構121與最頂部導電線116a之間的電阻得以減小。舉例而言，減緩導電材料的再沉積有助於恰當執行用於在形成第二導電層124之前沿最頂部導電線116a的頂部表面移除金屬氧化物的清潔製程（例如電漿蝕刻製程），且減少對處理腔室及/或處理工具執行以移除再沉積導電材料的WAC製程。此部分地減少積體晶片100中的電阻電容（RC）延遲，且減少與製造積體晶片100相關的良率損失、時間以及成本。
圖2A示出具有上覆於最頂部導電線116a的上部導電結構121的積體晶片200a的一些實施例的橫截面視圖。
最頂部導電線116a安置於內連線介電結構112內，且上覆於半導體基底102。在各種實施例中，最頂部導電線116a及內連線介電結構112為上覆於半導體基底102的內連線結構（例如圖1的內連線結構110）的部分。在一些實施例中，內連線介電結構112可例如為或包括二氧化矽、低k介電材料、另一合適的介電材料或前述的任何組合。如本文中所使用，低k介電材料為具有小於3.9的介電常數的介電材料。在又其他實施例中，最頂部導電線116a可例如為或包括鋁、鈦、鉭、釕、鋯、鉬、另一導電材料或前述的任何組合。
鈍化結構118沿內連線介電結構112的頂部表面安置，且包括將溝渠定義於鈍化結構118中的相對側壁。在各種實施例中，鈍化結構118的相對側壁相對於最頂部導電線116a的頂部表面傾斜。在各種實施例中，鈍化結構118可例如為或包括二氧化矽、矽玻璃、未摻雜矽玻璃、另一介電材料或類似者。上部導電結構121安置於鈍化結構118的溝渠內，且直接上覆於最頂部導電線116a。上部導電結構121包含第一導電層120、介電層122以及第二導電層124。第一導電層120沿鈍化結構118的頂部表面安置，且介電層122沿第一導電層120的頂部表面安置。在各種實施例中，第二導電層124沿第一導電層120及鈍化結構118的相對側壁自介電層122的頂部表面延伸至最頂部導電線116a。
在各種實施例中，第一導電層120及第二導電層124可例如分別為或包括氮化鈦、鋁、銅、氮化鉭、另一合適的導電材料或前述的任何組合。在又其他實施例中，第一導電層120及第二導電層124包括相同導電材料（例如氮化鈦），且分別具有柱狀晶粒。在又其他實施例中，介電層122可例如為或包括二氧化矽、氮化矽、氧化鋁、氮氧化矽、另一合適的介電材料或前述的任何組合。
在一些實施例中，第一導電層120具有在約50埃至約100埃範圍內或為另一合適值的第一厚度t1。在一些實施例中，若第一厚度t1相對較低（例如小於約50埃），則鈍化結構118可能受到用於在鈍化結構118中形成溝渠的蝕刻製程（例如電漿蝕刻製程）的損壞。在又其他實施例中，若第一厚度t1相對較大（例如大於約100埃），則用於在鈍化結構118中形成溝渠的蝕刻製程可能不會暴露最頂部導電線116a的足夠部分。此可能增大上部導電結構121與最頂部導電線116a之間的電阻。
在又其他實施例中，介電層122具有在約100埃至約500埃範圍內或為另一合適值的第二厚度t2。在又其他實施例中，由於第二厚度t2及/或介電層122的佈局，來自第一導電層120的導電材料向處理腔室及/或用於製造積體晶片200a的處理工具的一或多個表面上的再沉積得以減少。此外，保護第一導電層120的介電層122有助於清潔製程的執行，在沉積第二導電層124之前對最頂部導電線116a的表面執行所述清潔製程以在先前處理步驟期間沿最頂部導電線116a的表面移除所形成的金屬氧化物。此部分地減小上部導電結構121與最頂部導電線116a之間的電阻。在各種實施例中，若第二厚度t2相對較低（例如小於約100埃），則第一導電層120及/或鈍化結構118可能受到用於在鈍化結構118中形成溝渠的蝕刻製程的損壞。在又其他實施例中，若第二厚度t2相對較大（例如大於約500埃），則用於在鈍化結構118中形成溝渠的蝕刻製程可能不會暴露最頂部導電線116a的足夠部分。此可能增大上部導電結構121與最頂部導電線116a之間的電阻。在一些實施例中，第一導電層120的第一厚度t1小於介電層122的第二厚度t2。
在各種實施例中，第二導電層124的第三厚度t3在約150埃至約500埃範圍內或為另一合適值。在一些實施例中，若第三厚度t3相對較低（例如小於約150埃），則第二導電層124與最頂部導電線116a之間的電阻增大。在又其他實施例中，若第三厚度t3相對較大（例如大於約500埃），則用於形成上部導電結構121的蝕刻製程可能過度蝕刻至下伏的層及/或結構中。在一些實施例中，第三厚度t3大於第一厚度t1且大於第二厚度t2。在又其他實施例中，第三厚度t3大於第二厚度t2，且第二厚度t2大於第一厚度t1。
在又其他實施例中，上部導電結構121經組態為接合墊，且為接合結構208的部分。在此類實施例中，接合結構208包含：延伸穿過鈍化結構118且接觸最頂部導電線116a的上部導電結構121、安置於上部導電結構121上方的接合凸塊結構204以及沿接合凸塊結構204安置的焊球206。在一些實施例中，接合結構208經組態以將積體晶片200a電耦接至另一半導體結構（未繪示）。在又其他實施例中，上部導電結構121的第二導電層124可經組態為上部導通孔結構。此外，開口202安置為側向鄰近於上部導電結構121，其中所述開口暴露鈍化結構118的頂部表面。另外，上部導電結構121與第一導電層120、介電層122以及第二導電層124的外圍區段側向偏移及/或電隔離。此外，在一些實施例中，上部導電結構121的第一導電層120的外部側壁、介電層122的外部側壁以及第二導電層124的外部側壁實質上為筆直的且分別彼此對準。
圖2B示出對應於圖2A的積體晶片200a的一些實施例的積體晶片200b的一些實施例的橫截面視圖。
如圖2B中所示出，導電結構121的第一導電層120具有定義於第一導電層120的相對側壁120sw1、相對側壁120sw2之間的第一寬度w1。導電結構121的介電層122具有定義於介電層122的相對側壁122sw1、相對側壁122sw2之間的第二寬度w2。導電結構121的第二導電層124具有定義於第二導電層124的相對側壁124sw1、相對側壁124sw2之間的第三寬度w3。在各種實施例中，第一寬度w1小於第二寬度w2且大於第三寬度w3。在一些實施例中，由於上部導電結構121藉由一或多個濕式蝕刻製程形成，因此第一寬度w1小於第二寬度w2，所述一或多個濕式蝕刻製程斜削第一導電層120的相對側壁120sw1、相對側壁120sw2及/或第二導電層124的相對側壁124sw1、相對側壁124sw2，且/或使所述相對側壁120sw1、相對側壁120sw2及/或所述相對側壁124sw1、相對側壁124sw2凹陷。
圖2C示出對應於圖2A的積體晶片200a的一些實施例的積體晶片200c的一些實施例的橫截面視圖。
如圖2C中所示出，在一些實施例中，第一導電層120的第一寬度w1等於介電層122的第二寬度w2。在此類實施例中，第一導電層120的相對側壁120sw1、相對側壁120sw2與介電層122的相對側壁122sw1、相對側壁122sw2對準。在又其他實施例中，第二導電層124的第三寬度w3大於第一寬度w1及第二寬度w2。
圖2D示出對應於圖2A的積體晶片200a的一些實施例的積體晶片200d的一些實施例的橫截面視圖。
如圖2D中所示出，在一些實施例中，第一導電層120的相對側壁120sw1、相對側壁120sw2、介電層122的相對側壁122sw1、相對側壁122sw2以及第二導電層124的相對側壁124sw1、相對側壁124sw2各自在朝向上部導電結構121的中心的方向上彎曲、凹入及/或凹陷。
圖2E示出對應於圖2A的積體晶片200a的一些實施例的積體晶片200e的一些實施例的橫截面視圖。
如圖2E中所示出，在一些實施例中，第一導電層120的相對側壁120sw1、相對側壁120sw2為筆直的，且可相對於鈍化結構118的頂部表面傾斜。在又其他實施例中，介電層122的相對側壁122sw1、相對側壁122sw2及第二導電層124的相對側壁124sw1、相對側壁124sw2在朝向上部導電結構121的中心的方向上彎曲及/或凹陷。
圖3示出包含上覆於內連線結構110的重佈線結構304及上覆於重佈線結構304的多個上部導電結構121的積體晶片300的一些實施例的橫截面視圖。
積體晶片300包含上覆於半導體基底102的內連線結構110及安置於內連線結構110上方的重佈線結構304。在一些實施例中，半導體基底102可例如為或包括塊狀基底（例如塊狀矽基底）、絕緣層上矽（silicon-on-insulator；SOI）基底或類似者。多個半導體元件104沿半導體基底102的前側表面及/或在所述前側表面內安置。在各種實施例中，多個半導體元件104可各自經組態為電晶體、另一半導體元件或類似者。此外，內連線結構110包括安置於內連線介電結構內的多個導通孔114及多個導電線116。在各種實施例中，內連線介電結構包括多個內連線介電層302，所述多個內連線介電層302可例如各自為或包括層間介電（inter-level dielectric；ILD）層、金屬間介電（inter-metal dielectric；IMD）層、介電保護層、另一合適的層或類似者。導通孔114及導電線116經組態以將半導體元件104電耦接至重佈線結構304。
重佈線結構304包含下部鈍化層306、多個重佈線通孔308以及多個重佈線310。下部鈍化層306安置於鈍化結構118與內連線結構110之間。重佈線通孔308及重佈線310安置於下部鈍化層306內，且經組態以將內連線結構110電耦接至上覆於重佈線結構304的多個接合結構208。在各種實施例中，多個重佈線通孔308可例如為或包括鋁、銅、氮化鈦、氮化鉭、鎢、另一導電材料或前述的任何組合。在其他實施例中，多個重佈線310可例如為或包括鋁、鈦、鉭、釕、鋯、鉬、另一導電材料或前述的任何組合。
在各種實施例中，多個接合結構208上覆於重佈線310，且經組態以將內連線結構110電耦接至另一積體晶片（未繪示）。多個接合結構208各自包括上部導電結構121、上覆於上部導電結構121的接合凸塊結構204以及上覆於接合凸塊結構204的焊球206。在各種實施例中，上部導電結構121包括多層堆疊，所述多層堆疊包含第一導電層120、介電層122以及第二導電層124。在各種實施例中，儘管圖3的上部導電結構121示出為圖2A的上部導電結構121，但將瞭解，圖3的上部導電結構121可各自經組態為圖2B、圖2C、圖2D或圖2E的上部導電結構121。
圖4A示出具有豎直地位於對應上部導電結構121上方的發光結構406的積體晶片400a的一些實施例的橫截面視圖。
在一些實施例中，積體晶片400a包括上覆於鈍化結構118的多個發光元件402。介電間隔件408側向包圍每一發光元件402的側壁。在各種實施例中，多個發光元件402分別包括上覆於電極404的發光結構406。每一發光元件402側向鄰近於對應上部導電結構121且豎直地位於對應上部導電結構121上方。在一些實施例中，每一上部導電結構121經組態以將對應發光元件402電耦接至多個半導體元件104。
在又其他實施例中，每一發光結構406直接上覆於重佈線結構304內的對應重佈線310。在一些實施例中，每一重佈線結構304可經組態為反射器，且每一發光結構406可經組態為發光二極體（light emitting diode；LED）、有機發光二極體（organic light emitting diode；OLED）或某一其他合適的發光元件。重佈線310電耦接至控制電路（例如半導體元件104），且控制電路系統經組態以將電訊號（例如電壓）選擇性施加至重佈線310，以使得發光結構406產生光（例如可見光）。在一些實施例中，發光結構406由於電訊號而產生光，從而導致電極404與發光結構406之間的電子電洞重組。由發光結構406產生的光中的一些穿過對應電極404朝向鈍化結構118，自對應反射器（例如對應重佈線310）反射，且分別朝向發光結構406向回反射。朝向發光結構406向回反射的光可分別與由發光結構406產生的其他光組合，且歸因於相長干擾及/或相消干擾，自每一發光元件402發射具有特定波長的光。
在各種實施例中，第一導電層120經組態為金屬硬式罩幕層，所述金屬硬式罩幕層在積體晶片400a的製造期間防止對鈍化結構118的損壞。舉例而言，第一導電層120防止來自一或多個蝕刻製程的電漿損壞鈍化結構118的晶格，且/或防止電漿將電子注入鈍化結構118內，此可能干擾多個發光元件402與下伏的反射器（例如重佈線310）之間的光反射。此部分地增強發光結構406的效能。在又其他實施例中，發光結構406可形成及/或安置於圖2A至圖2E的開口202內。在此類實施例中，接合凸塊結構（例如圖2A的接合凸塊結構204）及焊球（例如圖2A的焊球206）可省略，且最頂部導電線（例如圖2A的最頂部導電線116a）可經組態為反射器。
圖4B示出對應於圖4A的一些實施例的橫截面視圖400b，其中每一發光元件402直接上覆於對應上部導電結構121。
如圖4B中所示出，每一發光元件402的電極404直接接觸對應上部導電結構121。在各種實施例中，電極404直接接觸上部導電結構121的第二導電層124的內部側壁及外部側壁，直接接觸上部導電結構121的介電層122的外部側壁，且直接接觸上部導電結構121的第一導電層120的外部側壁。在又其他實施例中，介電間隔件408經組態為側向安置於每一發光元件402之間的介電柵格結構。在其他實施例中，發光結構406可直接形成於圖2A至圖2E的上部導電結構121上方。在此類實施例中，接合凸塊結構（例如圖2A的204）及焊球（例如圖2A的206）可省略，且最頂部導電線（例如圖2A的116a）可經組態為反射器。
在各種實施例中，儘管圖4A及圖4B的上部導電結構121示出為圖2A的上部導電結構121，但將瞭解，圖4A及圖4B的上部導電結構121可各自經組態為圖2B、圖2C、圖2D或圖2E的上部導電結構121。
圖5至圖13示出根據本揭露的態樣的形成具有上覆於內連線結構的上部導電結構的積體晶片的方法的一些實施例的橫截面視圖500至橫截面視圖1300。儘管參考方法描述圖5至圖13中所繪示的橫截面視圖500至橫截面視圖1300，但將瞭解，圖5至圖13中所繪示的結構不限於所述方法，而是可獨立於所述方法。此外，儘管將圖5至圖13描述為一系列動作，但將瞭解，此等動作並非限制性的，因為在其他實施例中，動作的次序可改變，且所揭露的方法亦可適用於其他結構。在其他實施例中，可完全或部分地省略所示出及/或描述的一些動作。
如圖5的橫截面視圖500中所繪示，內連線介電結構112形成於半導體基底102上方，且最頂部導電線116a形成於內連線介電結構112內。在各種實施例中，最頂部導電線116a可為內連線結構中的最頂部導電層的部分（例如，如圖1中所示出及/或描述），或可為重佈線結構中的最頂部導電層的部分（例如，經組態為如圖3或圖4A至圖4B中所示出及/或描述的重佈線）。此外，鈍化結構118形成於最頂部導電線116a上方，第一導電層120形成於鈍化結構118上方，且介電層122形成於第一導電層120上方。在各種實施例中，鈍化結構118及介電層122可藉由例如化學氣相沉積（chemical vapor deposition；CVD）製程、物理氣相沉積（physical vapor deposition；PVD）製程、原子層沉積（atomic layer deposition；ALD）製程、熱氧化、另一合適的沉積或生長製程或前述的任何組合而形成。此外，第一導電層120可藉由例如CVD製程、PVD製程、濺鍍製程、電鍍、化學鍍、另一合適的生長或沉積製程或前述的任何組合而形成。
在一些實施例中，最頂部導電線116a可為或包括第一導電材料，諸如鋁、鈦、鉭、釕、鋯、鉬、另一導電材料或前述的任何組合。鈍化結構118可例如為或包括二氧化矽、矽玻璃、未摻雜矽玻璃、另一介電材料或前述的任何組合。在其他實施例中，第一導電層120可為或包括第二導電材料，諸如氮化鈦、鋁、銅、氮化鉭、另一合適的導電材料或前述的任何組合。第一導電層120形成為具有在約50埃至約100埃範圍內或為另一合適值的第一厚度t1。在各種實施例中，最頂部導電線116a的第一導電材料與第一導電層120的第二導電材料不同。由於包括第一導電材料的第一導電層120具有第一厚度t1，因此第一導電層120可在後續處理步驟期間(例如，在圖6的圖案化製程及/或圖7的清潔製程期間)保護鈍化結構118。此外，第一導電層120可經組態為在後續處理步驟期間具有硬式罩幕層（例如金屬硬式罩幕層）。介電層122形成為具有在約100埃至約500埃範圍內或為另一合適值的第二厚度t2。介電層122可例如為或包括二氧化矽、氮化矽、氧化鋁、氮氧化矽、另一合適的介電材料或前述的任何組合。介電層122可稱為介電遮蔽層。
如圖6的橫截面視圖600中所繪示，光阻罩幕602形成於介電層122上方。此外，根據光阻罩幕602對介電層122、第一導電層120以及鈍化結構118執行第一圖案化製程以在最頂部導電線116a上方形成開口604。在各種實施例中，第一圖案化製程可在最頂部導電線116a上停止，且/或可暴露最頂部導電線116a的頂部表面。在又其他實施例中，第一圖案化製程可沿最頂部導電線116a的頂部表面形成金屬氧化物606。此外，第一圖案化製程可在鈍化結構118內形成由鈍化結構118的相對側壁定義的溝渠。
在一些實施例中，第一圖案化製程藉由非等向性及/或乾式蝕刻執行，且可在處理腔室608中進行。在一些實施例中，第一圖案化製程包含：將半導體基底102裝載至處理腔室608中，其中射頻（RF）功率產生器610耦接至可沿處理腔室608的側壁及/或在所述側壁內安置的RF天線612（其中半導體基底102在處理腔室608的側壁之間側向間隔）；使第一處理氣體流入處理腔室608中；藉助於RF功率產生器610將RF訊號（例如具有電位）施加至RF天線612以由處理腔室608內部的第一處理氣體形成及/或產生第一電漿；以及用第一電漿轟擊介電層122、第一導電層120以及鈍化結構118以定義開口604。在各種實施例中，處理腔室608內的第一電漿及/或氧原子與最頂部導電線116a反應以沿最頂部導電線116a的頂部表面形成金屬氧化物606。在各種實施例中，金屬氧化物606可例如為或包括氧化鋁、氧化鈦、氧化鉭、氧化釕、氧化鋯、氧化鉬、最頂部導電線116a的第一導電材料的氧化物或類似者。在各種實施例中，第一處理氣體可例如為或包括氬氣、氦氣、氫氣、一些其他合適的氣體或前述的任何組合。在各種實施例中，金屬氧化物606具有可在化學還原過程期間不易與還原劑（例如氫氣）反應的相對較高的晶格能（例如大於約5,000千焦/莫耳）（亦即，相對較高的晶格能可減緩自將金屬氧化物606暴露於氫類電漿的乾式蝕刻製程對金屬氧化物606的移除）。
如圖7的橫截面視圖700中所繪示，對圖6的結構執行清潔製程（例如電漿蝕刻製程）。在一些實施例中，清潔製程減小介電層122的第二厚度t2，且/或沿最頂部導電線116a的頂部表面移除金屬氧化物（圖6的金屬氧化物606）。
在一些實施例中，清潔製程藉由非等向性及/或乾式蝕刻執行，且可在處理腔室608中進行。在一些實施例中，清潔製程包含：將半導體基底102裝載至處理腔室608中；使第二處理氣體流入處理腔室608中；藉助於RF功率產生器610將RF訊號（例如具有電位）施加至RF天線612以由處理腔室608內部的第二處理氣體形成及/或產生第二電漿；以及用第二電漿轟擊介電層122及金屬氧化物（圖6的金屬氧化物606）以移除金屬氧化物（圖6的金屬氧化物606）。在各種實施例中，第二處理氣體可例如為或包括氬氣、氦氣、一些其他合適的氣體或前述的任何組合。此外，以足夠高的功率（例如在約250瓦至約1250瓦的範圍內）執行清潔製程以克服金屬氧化物（圖6的金屬氧化物606）的較高晶格能，藉此確保金屬氧化物（圖6的金屬氧化物606）的移除。由於介電層122的厚度及佈局，第二電漿減緩到達及/或轟擊第一導電層120，藉此減緩或防止來自第一導電層120的導電材料向處理腔室608的一或多個表面上的再沉積。此外，藉由在清潔製程期間減緩來自第一導電層120的導電材料的再沉積，可不阻礙RF天線612產生與處理腔室608中的處理氣體反應以形成或產生電漿的足夠電磁波。因此，可提高清潔製程的蝕刻速率以有助於沿最頂部導電線116a的頂部表面移除大部分及/或所有金屬氧化物（圖6的金屬氧化物606）。此外，對處理腔室608執行的WAC製程的數目得以減少，且緩解了處理腔室608內執行的後續處理步驟的不利影響。在其他實施例中，清潔製程包含感應耦合電漿（inductively-coupled plasma；ICP）反應離子蝕刻（reactive-ion etching；RIE）製程，所述感應耦合電漿反應離子蝕刻製程包含使第二處理氣體流入處理腔室608中。
如圖8的橫截面視圖800中所繪示，第二導電層124形成於介電層122及最頂部導電線116a上方。第二導電層124沿介電層122的頂部表面延伸且襯於開口604的表面。在各種實施例中，第二導電層124可藉由例如CVD製程、PVD製程、濺鍍製程、電鍍、化學鍍、另一合適的生長或沉積製程或前述的任何組合而形成於沉積處理腔室802內。此外，第二導電層124可為或包括第二導電材料（例如氮化鈦、鋁銅、氮化鉭、另一合適的導電材料或前述的任何組合）。在一些實施例中，第二導電層124形成為具有在約150埃至約500埃範圍內或為另一合適值的第三厚度t3。由於金屬氧化物（圖6的金屬氧化物606）藉由圖7的清潔製程移除，因此第二導電層124可與最頂部導電線116a進行良好的電接觸（例如歐姆接觸）。此部分地可減少RC延遲，且減少元件良率損失。
如圖9的橫截面視圖900中所繪示，光阻遮蔽層904形成於第二導電層124上方且填充開口（圖8的開口604）。隨後，對第二導電層124執行第一蝕刻製程，藉此移除第二導電層124的未遮蔽區段。在各種實施例中，第一蝕刻製程在直接上覆於最頂部導電線116a的第二導電層124中定義導通孔區段。在其他實施例中，第一蝕刻製程在第一蝕刻處理腔室902內執行，且包含執行第一濕式蝕刻，所述第一濕式蝕刻將第二導電層124暴露於一或多種第一濕式蝕刻劑（例如過氧化氫）。光阻遮蔽層904可例如為或包括聚合物或另一合適的材料。
如圖10的橫截面視圖1000中所繪示，對介電層122執行第二蝕刻製程，藉此移除介電層122的未遮蔽區段。在各種實施例中，第二蝕刻製程在第二蝕刻處理腔室1002內執行，且包含執行第二濕式蝕刻，所述第二濕式蝕刻將介電層122暴露於一或多種第二濕式蝕刻劑（例如氫氟酸、稀釋氫氟酸等）。
如圖11的橫截面視圖1100中所繪示，對第一導電層120執行第三蝕刻製程，藉此定義上部導電結構121及側向鄰近於上部導電結構121的開口202，所述開口202暴露鈍化結構118的上部表面。在一些實施例中，第三蝕刻製程移除第一導電層120的未遮蔽區段。在其他實施例中，第三蝕刻製程在第三蝕刻處理腔室1102內執行，且包含執行第三蝕刻，所述第三蝕刻將第一導電層120暴露於一或多種第一濕式蝕刻劑（例如過氧化氫）。上部導電結構121包含第一導電層120、介電層122以及第二導電層124。在又其他實施例中，用於形成上部導電結構121的製程包含圖6至圖11中所示出及/或描述的處理步驟。
執行圖9至圖11的第一蝕刻製程、第二蝕刻製程以及第三蝕刻製程，以使得上部導電結構121的第一導電層120具有定義於第一導電層120的相對側壁120sw1、相對側壁120sw2之間的第一寬度w1；上部導電結構121的介電層122具有定義於介電層122的相對側壁122sw1、相對側壁122sw2之間的第二寬度w2；且上部導電結構121的第二導電層124具有定義於第二導電層124的相對側壁124sw1、相對側壁124sw2之間的第三寬度w3。在各種實施例中，第一寬度w1小於第二寬度w2，第二寬度w2大於第三寬度w3，且第三寬度w3大於第一寬度w1（例如，如圖2B中所示出及/或描述）。在各種實施例中，此可因圖9的第一蝕刻製程使上部導電結構121的第二導電層124具有初始寬度，接著第二蝕刻製程及/或第三蝕刻製程進一步減小第二導電層124的寬度而發生。在又其他實施例中，由於圖9至圖11的第一蝕刻製程、第二蝕刻製程以及第三蝕刻製程各自包含濕式蝕刻製程，因此上部導電結構121的第一導電層120、介電層122以及第二導電層124的相對側壁可傾斜及/或凹陷，以使得相對側壁各自彎曲、凹入及/或凹陷，如圖2D中所示出及/或描述。
在各種實施例中，處理腔室608、沉積處理腔室802、第一蝕刻處理腔室902、第二蝕刻處理腔室1002以及第三蝕刻處理腔室1102為相同的。如此，自圖6的第一圖案化製程開始至圖11的第三蝕刻製程結束，半導體基底102處於相同處理腔室中。因此，圖6至圖11的處理步驟原位執行。舉例而言，此可用於防止濕氣進入相同處理腔室及/或半導體基底102上方的導電層及/或結構的氧化。此外，藉由原位執行圖6至圖11的處理步驟，可減少與在不同處理腔室之間移動半導體基底102相關的時間及/或成本。
如圖12的橫截面視圖1200中所繪示，執行移除製程以自第二導電層124上方移除光阻遮蔽層（圖11的光阻遮蔽層904）。在各種實施例中，移除製程包含執行濕式蝕刻製程、乾式蝕刻製程或另一合適的移除製程。
如圖13的橫截面視圖1300中所繪示，接合凸塊結構204形成於上部導電結構121的第二導電層124上方。此外，焊球206形成於接合凸塊結構204上方。
圖14至圖16示出動作的一些實施例的橫截面視圖1400至橫截面視圖1600，可執行所述動作代替圖9至圖11處的動作，以使得圖5至圖13的方法可替代地自圖5至圖8進行至圖14至圖16，且接著自圖16進行至圖12至圖13（亦即跳過圖9至圖11）。
如圖14的橫截面視圖1400中所繪示，光阻遮蔽層904形成於第二導電層124上方。隨後，對第二導電層124執行第一蝕刻製程，藉此移除第二導電層124的未遮蔽區段。在其他實施例中，第一蝕刻製程在第一蝕刻處理腔室902內執行，且包含執行第一乾式蝕刻製程（例如第一ICP RIE製程），所述第一乾式蝕刻製程將第二導電層124暴露於一或多種第一乾式蝕刻劑（例如氯類蝕刻劑）。
如圖15的橫截面視圖1500中所繪示，對介電層122執行第二蝕刻製程，藉此移除介電層122的未遮蔽區段。在各種實施例中，第二蝕刻製程在第二蝕刻處理腔室1002內執行，且包含執行第二乾式蝕刻製程（例如第二ICP RIE製程），所述第二乾式蝕刻製程將介電層122暴露於一或多種第二乾式蝕刻劑（例如氟類蝕刻劑）。
如圖16的橫截面視圖1600中所繪示，對第一導電層120執行第三蝕刻製程，藉此定義上部導電結構121及側向鄰近於上部導電結構121的開口202，所述開口202暴露鈍化結構118的上部表面。在一些實施例中，第三蝕刻製程移除第一導電層120的未遮蔽區段。在其他實施例中，第三蝕刻製程在第三蝕刻處理腔室1102內執行，且包含執行第三乾式蝕刻製程（例如第三ICP RIE製程），所述第三乾式蝕刻製程將第一導電層120暴露於一或多種第一乾式蝕刻劑（例如氯類蝕刻劑）。在又其他實施例中，用於形成上部導電結構121的製程包含圖6至圖8及圖14至圖16中所示出及/或描述的處理步驟。
在一些實施例中，執行圖14至圖16的第一蝕刻製程、第二蝕刻製程以及第三蝕刻製程以使得第一導電層120的第一寬度w1、介電層122的第二寬度w2以及第二導電層124的第三寬度w3彼此相等。在又其他實施例中，執行圖14至圖16的第一蝕刻製程、第二蝕刻製程以及第三蝕刻製程，以使得第一導電層120的相對側壁120sw1、相對側壁120sw2、介電層122的相對側壁122sw1、相對側壁122sw2以及第二導電層124的相對側壁124sw1、相對側壁124sw2實質上為筆直的（例如，相對於鈍化結構118的頂部表面垂直）且彼此對準，如圖2A中所示出及/或描述。
圖17至圖19示出動作的一些實施例的橫截面視圖1700至橫截面視圖1900，可執行所述動作代替圖9至圖11處的動作，以使得圖5至圖13的方法可替代地自圖5至圖8進行至圖17至圖19，且接著自圖19進行至圖12至圖13（亦即跳過圖9至圖11）。
如圖17的橫截面視圖1700中所繪示，光阻遮蔽層904形成於第二導電層124上方。隨後，對第二導電層124執行第一蝕刻製程，藉此移除第二導電層124的未遮蔽區段。在一些實施例中，第一蝕刻製程在第一蝕刻處理腔室902內執行，且包含執行第一濕式蝕刻，所述第一濕式蝕刻將第二導電層124暴露於一或多種第一濕式蝕刻劑（例如過氧化氫）。
如圖18的橫截面視圖1800中所繪示，對介電層122執行第二蝕刻製程，藉此移除介電層122的未遮蔽區段。在各種實施例中，第二蝕刻製程在第二蝕刻處理腔室1002內執行，且包含執行第二濕式蝕刻，所述第二濕式蝕刻將介電層122暴露於一或多種第二濕式蝕刻劑（例如氫氟酸、稀釋氫氟酸等）。
如圖19的橫截面視圖1900中所繪示，對第一導電層120執行第三蝕刻製程，藉此定義上部導電結構121及側向鄰近於上部導電結構121的開口202，所述開口202暴露鈍化結構118的上部表面。在一些實施例中，第三蝕刻製程移除第一導電層120的未遮蔽區段。在其他實施例中，第三蝕刻製程在第三蝕刻處理腔室1102內執行，且包含執行第一乾式蝕刻製程（例如ICP RIE製程），所述第一乾式蝕刻製程將第一導電層120暴露於一或多種第一乾式蝕刻劑（例如氯類蝕刻劑）。在又其他實施例中，用於形成上部導電結構121的製程包含圖6至圖及圖17至圖19中所示出及/或描述的處理步驟。
在一些實施例中，執行圖17至圖19的第一蝕刻製程、第二蝕刻製程以及第三蝕刻製程，以使得第一導電層120的第一寬度w1與介電層122的第二寬度w2相等，且第二導電層124的第三寬度w3大於第一寬度w1及第二寬度w2（例如，如圖2C中所示出及/或描述）。在又其他實施例中，由於圖17及圖18的第一蝕刻製程及第二蝕刻製程各自包含濕式蝕刻製程，因此第二導電層124的相對側壁124sw1、相對側壁124sw2及介電層122的相對側壁122sw1、相對側壁122sw2可傾斜及/或凹陷，以使得相對側壁各自彎曲、凹入及/或凹陷，如圖2E中所示出及/或描述。在一些實施例中，由於圖19的第三蝕刻製程包含乾式蝕刻製程，第一導電層120的相對側壁120sw1、相對側壁120sw2可相對於鈍化結構118的頂部表面傾斜，如圖2E中所示出及/或描述。
圖20示出根據本揭露的用於形成具有上覆於內連線結構的上部導電結構的積體晶片的方法2000。儘管將方法2000示出及/或描述為一系列動作或事件，但將瞭解，所述方法不限於所示出的次序或動作。因此，在一些實施例中，動作可以與所示出的次序不同的次序進行及/或可同時進行。此外，在一些實施例中，所示出的動作或事件可細分為可在不同時間進行或與其他動作或子動作同時進行的多個動作或事件。在一些實施例中，可省略一些所示出的動作或事件，且可包含其他未示出的動作或事件。
在動作2002處，在半導體基底上方形成包含最頂部導電線的內連線結構。圖5示出對應於動作2002的一些實施例的橫截面視圖500。
在動作2004處，在最頂部導電線上方形成鈍化結構。圖5示出對應於動作2004的一些實施例的橫截面視圖500。
在動作2006處，在鈍化結構上方形成第一導電層。圖5示出對應於動作2006的一些實施例的橫截面視圖500。
在動作2008處，在第一導電層上方形成介電層。圖5示出對應於動作2008的一些實施例的橫截面視圖500。
在動作2010處，對介電層、第一導電層以及鈍化結構執行圖案化製程以在最頂部導電線上方形成開口。圖案化製程沿最頂部導電線形成金屬氧化物。圖6示出對應於動作2010的一些實施例的橫截面視圖600。
在動作2012處，對介電層及最頂部導電線執行清潔製程以移除金屬氧化物。圖7示出對應於動作2012的一些實施例的橫截面視圖700。
在動作2014處，在介電層及最頂部導電線上方形成第二導電層，其中第二導電層襯於開口的表面。圖8示出對應於動作2014的一些實施例的橫截面視圖800。
在動作2016處，對第二導電層執行第一蝕刻製程，對介電層執行第二蝕刻製程，且對第一導電層執行第三蝕刻製程，藉此在最頂部導電線上方形成上部導電結構。圖9至圖11示出對應於動作2016的一些實施例的橫截面視圖900至橫截面視圖1100。圖14至圖16示出對應於動作2016的一些實施例的橫截面視圖1400至橫截面視圖1600。圖17至圖19示出對應於動作2016的其他實施例的橫截面視圖1700至橫截面視圖1900。
因此，在一些實施例中，本揭露是關於一種安置於鈍化結構內且上覆於最頂部導電線的上部導電結構。上部導電結構包括多層堆疊，所述多層堆疊包含沿鈍化結構安置的第一導電層、上覆於第一導電層的介電層以及上覆於介電層且延伸穿過鈍化結構以接觸最頂部導電線的第二導電層。
在一些實施例中，本申請案提供一種積體晶片，包含：內連線結構，上覆於半導體基底且包括導電線；鈍化結構，上覆於內連線結構；以及上部導電結構，上覆於鈍化結構且包括第一導電層、介電層以及第二導電層，其中第一導電層安置於介電層與鈍化結構之間，其中第二導電層沿介電層的頂部表面延伸且穿過第一導電層及鈍化結構達至導電線。在一實施例中，第一導電層及第二導電層包括第一導電材料。在一實施例中，導電線包括與第一導電材料不同的第二導電材料。在一實施例中，第一導電層的第一厚度小於第二導電層的第二厚度。在一實施例中，第二導電層包括中心導電區段及自中心導電區段朝外延伸的外圍導電區段，其中外圍導電區段連續側向圍繞中心導電區段且直接接觸介電層的頂部表面。在一實施例中，中心導電區段直接接觸導電線的頂部表面，且其中中心導電區段接觸介電層的內部側壁、第一導電層的內部側壁以及鈍化結構的內部側壁。在一實施例中，內連線結構的導電線安置於內連線結構的最頂部導電層中。在一實施例中，第一導電層的外部側壁、介電層的外部側壁以及第二導電層的外部側壁分別為筆直的且彼此對準。在一實施例中，第二導電層的外部側壁及介電層的外部側壁朝向上部導電結構的中心朝內彎曲。
在一些實施例中，本申請案提供一種積體晶片，包含：介電結構，上覆於半導體基底；導電線，安置於介電結構內，其中導電線的頂部表面與介電結構的頂部表面對準；鈍化結構，安置於介電結構上方，且包括在導電線上方定義溝渠的相對側壁；以及上部導電結構，安置於溝渠內且電耦接至導電線，其中上部導電結構包括第一導電層、介電層以及第二導電層，其中第一導電層及介電層沿鈍化結構的頂部表面安置，其中第二導電層襯於溝渠的表面且直接接觸導電線的頂部表面，且其中第二導電層的頂部表面位於介電層上方。在一實施例中，第一導電層及介電層各自側向圍繞第二導電層的中心區段。在一實施例中，積體晶片更包含：接合凸塊結構，上覆於第二導電層且填充溝渠，其中接合凸塊結構的底部表面安置於第一導電層的底部表面下方；以及焊球，沿接合凸塊結構的頂部表面安置。在一實施例中，積體晶片更包含上覆於鈍化結構的發光元件，其中發光元件側向鄰近於上部導電結構，且其中發光元件包括電極上方的發光結構。在一實施例中，電極沿第二導電層的內部側壁自第二導電層上方連續延伸至鈍化結構的頂部表面下方的一點，其中發光結構直接上覆於上部導電結構。在一實施例中，電極直接接觸第一導電層的外部側壁、介電層的外部側壁以及第二導電層的外部側壁。
在一些實施例中，本申請案提供一種用於形成積體晶片的方法，所述方法包含：在導電線上方沉積鈍化結構；在鈍化結構上方沉積第一導電層；在第一導電層上方沉積介電層；對鈍化結構、第一導電層以及介電層執行圖案化製程以在導電線上方形成開口，其中圖案化製程沿導電線的頂部表面形成金屬氧化物；對介電層及導電線執行清潔製程以沿導電線的頂部表面移除金屬氧化物；在介電層及導電線上方沉積第二導電層，以使得第二導電層襯於開口的表面且接觸導電線；以及蝕刻第二導電層、介電層以及第一導電層以在導電線上方形成上部導電結構。在一實施例中，蝕刻第二導電層、介電層以及第一導電層包含：在第二導電層上方形成上部遮蔽層，以使得上部遮蔽層填充開口的剩餘部分；對第二導電層執行第一蝕刻製程；對介電層執行第二蝕刻製程；以及對第一導電層執行第三蝕刻製程。在一實施例中，第一蝕刻製程包含將第二導電層暴露於第一濕式蝕刻劑，第三蝕刻製程包含將第一導電層暴露於第一濕式蝕刻劑，且其中第二蝕刻製程包含將介電層暴露於與第一濕式蝕刻劑不同的第二濕式蝕刻劑。在一實施例中，清潔製程為將金屬氧化物暴露於氬類電漿的感應耦合電漿（ICP）反應離子蝕刻（RIE）製程。在一實施例中，金屬氧化物包括具有大於約5,000千焦/莫耳的晶格能的材料。
前文概述若干實施例的特徵，以使得本領域的技術人員可更佳地理解本揭露的態樣。本領域的技術人員應瞭解，其可易於使用本揭露作為用於設計或修改用於實現本文中所引入實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本揭露的精神及範圍，且本領域的技術人員可在不脫離本揭露的精神及範圍的情況下在本文中作出各種改變、替代以及更改。
100,200a,200b,200c,200d,200e,300,400a:積體晶片 102:半導體基底 103:源極/汲極區 104:半導體元件 105:閘極介電層 106:閘極電極 108:側壁間隔件 110:內連線結構 112:內連線介電結構 114:導通孔 116:導電線 116a:最頂部導電線 118:鈍化結構 120:第一導電層 120sw1,120sw2,122sw1,122sw2,124sw1,124sw2:相對側壁 121:上部導電結構 122:介電層 124:第二導電層 126:中心導電區段 128:外圍導電區段 202,604:開口 204:接合凸塊結構 206:焊球 208:接合結構 302:內連線介電層 304:重佈線結構 306:下部鈍化層 308:重佈線通孔 310:重佈線 400b,500,600,700,800,900,1000,1100,1200,1300,1400,1500,1600,1700,1800,1900:橫截面視圖 402:發光元件 404:電極 406:發光結構 408:介電間隔件 602:光阻罩幕 606:金屬氧化物 608:處理腔室 610:RF功率產生器 612:RF天線 802:沉積處理腔室 902:第一蝕刻處理腔室 904:光阻遮蔽層 1002:第二蝕刻處理腔室 1102:第三蝕刻處理腔室 2000:方法 2002,2004,2006,2008,2010,2012,2014,2016:動作 t1:第一厚度 t2:第二厚度 t3:第三厚度 w1:第一寬度 w2:第二寬度 w3:第三寬度
當結合隨附圖式閱讀時，自以下詳細描述最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。 圖1示出包含上部導電結構的積體晶片的一些實施例的橫截面視圖，所述上部導電結構具有上覆於內連線結構且電耦接至內連線結構的多層堆疊。 圖2A至圖2E示出包括接合結構的積體晶片的一些實施例的橫截面視圖，所述接合結構具有上覆於內連線結構的上部導電結構。 圖3示出包含上覆於內連線結構的重佈線結構及上覆於重佈線結構的上部導電結構的積體晶片的一些實施例的橫截面視圖。 圖4A至圖4B示出具有豎直地位於對應上部導電結構上方的發光結構的積體晶片的一些實施例的橫截面視圖。 圖5至圖13示出用於形成具有上覆於內連線結構的上部導電結構的積體晶片的方法的一些實施例的橫截面視圖。 圖14至圖16示出用於形成具有上覆於內連線結構的上部導電結構的積體晶片的方法的一些實施例的橫截面視圖。 圖17至圖19示出用於形成具有上覆於內連線結構的上部導電結構的積體晶片的方法的又其他實施例的橫截面視圖。 圖20示出用於形成具有上覆於內連線結構的上部導電結構的積體晶片的方法的一些實施例的流程圖。
100:積體晶片
102:半導體基底
103:源極/汲極區
104:半導體元件
105:閘極介電層
106:閘極電極
108:側壁間隔件
110:內連線結構
112:內連線介電結構
114:導通孔
116:導電線
116a:最頂部導電線
118:鈍化結構
120:第一導電層
121:上部導電結構
122:介電層
124:第二導電層
126:中心導電區段
128:外圍導電區段

Claims (20)

  1. 一種積體晶片，包括： 內連線結構，上覆於半導體基底，且包括導電線； 鈍化結構，上覆於所述內連線結構；以及 上部導電結構，上覆於所述鈍化結構，且包括第一導電層、介電層以及第二導電層，其中所述第一導電層安置於所述介電層與所述鈍化結構之間，其中所述第二導電層沿所述介電層的頂部表面延伸且穿過所述第一導電層及所述鈍化結構達至所述導電線。
  2. 如請求項1所述的積體晶片，其中所述第一導電層及所述第二導電層包括第一導電材料。
  3. 如請求項2所述的積體晶片，其中所述導電線包括與所述第一導電材料不同的第二導電材料。
  4. 如請求項1所述的積體晶片，其中所述第一導電層的第一厚度小於所述第二導電層的第二厚度。
  5. 如請求項1所述的積體晶片，其中所述第二導電層包括中心導電區段及自所述中心導電區段朝外延伸的外圍導電區段，其中所述外圍導電區段連續側向圍繞所述中心導電區段且直接接觸所述介電層的所述頂部表面。
  6. 如請求項5所述的積體晶片，其中所述中心導電區段直接接觸所述導電線的頂部表面，且其中所述中心導電區段接觸所述介電層的內部側壁、所述第一導電層的內部側壁以及所述鈍化結構的內部側壁。
  7. 如請求項1所述的積體晶片，其中所述內連線結構的所述導電線安置於所述內連線結構的最頂部導電層中。
  8. 如請求項1所述的積體晶片，其中所述第一導電層的外部側壁、所述介電層的外部側壁以及所述第二導電層的外部側壁分別為筆直的且彼此對準。
  9. 如請求項1所述的積體晶片，其中所述第二導電層的外部側壁及所述介電層的外部側壁朝向所述上部導電結構的中心朝內彎曲。
  10. 一種積體晶片，包括： 介電結構，上覆於半導體基底； 導電線，安置於所述介電結構內，其中所述導電線的頂部表面與所述介電結構的頂部表面對準； 鈍化結構，安置於所述介電結構上方，且包括在所述導電線上方定義溝渠的相對側壁；以及 上部導電結構，安置於所述溝渠內且電耦接至所述導電線，其中所述上部導電結構包括第一導電層、介電層以及第二導電層，其中所述第一導電層及所述介電層沿所述鈍化結構的頂部表面安置，其中所述第二導電層襯於所述溝渠的表面且直接接觸所述導電線的所述頂部表面，且其中所述第二導電層的頂部表面位於所述介電層上方。
  11. 如請求項10所述的積體晶片，其中所述第一導電層及所述介電層各自側向圍繞所述第二導電層的中心區段。
  12. 如請求項10所述的積體晶片，更包括： 接合凸塊結構，上覆於所述第二導電層且填充所述溝渠，其中所述接合凸塊結構的底部表面安置於所述第一導電層的底部表面下方；以及 焊球，沿所述接合凸塊結構的頂部表面安置。
  13. 如請求項10所述的積體晶片，更包括： 發光元件，上覆於所述鈍化結構，其中所述發光元件側向鄰近於所述上部導電結構，且其中所述發光元件包括電極上方的發光結構。
  14. 如請求項13所述的積體晶片，其中所述電極沿所述第二導電層的內部側壁自所述第二導電層上方連續延伸至所述鈍化結構的所述頂部表面下方的一點，其中所述發光結構直接上覆於所述上部導電結構。
  15. 如請求項14所述的積體晶片，其中所述電極直接接觸所述第一導電層的外部側壁、所述介電層的外部側壁以及所述第二導電層的外部側壁。
  16. 一種用於形成積體晶片的方法，所述方法包括： 在導電線上方沉積鈍化結構； 在所述鈍化結構上方沉積第一導電層； 在所述第一導電層上方沉積介電層； 對所述鈍化結構、所述第一導電層以及所述介電層執行圖案化製程以在所述導電線上方形成開口，其中所述圖案化製程沿所述導電線的頂部表面形成金屬氧化物； 對所述介電層及所述導電線執行清潔製程以沿所述導電線的所述頂部表面移除所述金屬氧化物； 在所述介電層及所述導電線上方沉積第二導電層，以使得所述第二導電層襯於所述開口的表面且接觸所述導電線；以及 蝕刻所述第二導電層、所述介電層以及所述第一導電層以在所述導電線上方形成上部導電結構。
  17. 如請求項16所述的用於形成積體晶片的方法，其中蝕刻所述第二導電層、所述介電層以及所述第一導電層包括： 在所述第二導電層上方形成上部遮蔽層，以使得所述上部遮蔽層填充所述開口的剩餘部分； 對所述第二導電層執行第一蝕刻製程； 對所述介電層執行第二蝕刻製程；以及 對所述第一導電層執行第三蝕刻製程。
  18. 如請求項17所述的用於形成積體晶片的方法，其中所述第一蝕刻製程包含將所述第二導電層暴露於第一濕式蝕刻劑，所述第三蝕刻製程包含將所述第一導電層暴露於所述第一濕式蝕刻劑，且其中所述第二蝕刻製程包含將所述介電層暴露於與所述第一濕式蝕刻劑不同的第二濕式蝕刻劑。
  19. 如請求項17所述的用於形成積體晶片的方法，其中所述清潔製程為將所述金屬氧化物暴露於氬類電漿的感應耦合電漿（ICP）反應離子蝕刻（RIE）製程。
  20. 如請求項17所述的用於形成積體晶片的方法，其中所述金屬氧化物包括具有大於約5,000千焦/莫耳的晶格能的材料。
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