KR20220111637A - 제조 비용 감소 및 성능 증가를 위한 다층 스택을 갖는 상측 전도성 구조물 - Google Patents

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KR20220111637A
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Abstract

본 개시의 다양한 실시 예들은 집적 칩에 관한 것이다. 집적 칩은 반도체 기판 위에 놓이고 전도성 와이어를 포함하는 인터커넥트 구조물을 포함한다. 상기 인터커넥트 구조물 위에 패시베이션(passivation) 구조물이 놓인다. 패시베이션 구조물 위에 상측 전도성 구조물이 놓이고 상측 전도성 구조물은 제1 전도성 층, 유전체 층, 및 제2 전도성 층을 포함한다. 제1 전도성 층은 유전체 층과 패시베이션 구조물 사이에 배치된다. 제2 전도성 층은 유전체 층의 상면을 따라 연장되고, 제1 전도성 층 및 패시베이션 구조물을 통해 전도성 와이어까지 관통한다.

Description

제조 비용 감소 및 성능 증가를 위한 다층 스택을 갖는 상측 전도성 구조물{UPPER CONDUCTIVE STRUCTURE HAVING MULTILAYER STACK TO DECREASE FABRICATION COSTS AND INCREASE PERFORMANCE}
관련 출원에 대한 참조
본 출원은 2021년 2월 2일에 출원된 미국 가출원 제63/144,567호의 우선권을 주장하며, 이 가출원의 전체 내용은 본 명세서 내에서 원용된다.
반도체 칩들은 전자 및 다른 디바이스들에 사용되고 잘 알려져 있다. 오늘날의 이러한 칩들의 광범위한 사용, 및 더 강력하고 더 컴팩트한 디바이스들에 대한 소비자의 요구들은 칩 제조자들이 물리적 크기를 계속해서 감소시키고 이러한 칩들의 기능성을 계속해서 증가시키게 한다. 이러한 축소 공정은 일반적으로 생산 효율을 증가시키고 관련 비용을 낮춰 이점들을 제공한다. 그러나, 피처 크기들이 계속해서 감소하기 때문에, 제조 공정들은 계속해서 수행하기가 더 어려워지고 있다. 따라서, 신뢰성 있는 반도체 디바이스들을 점점 더 작은 크기들로 형성하는 것이 과제이다.
본 개시의 양태들은 첨부 도면들과 하기의 발명을 실시하기 위한 구체적인 내용이 함께 읽혀질 때 이로부터 가장 잘 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 인터커넥트 구조물 위에 놓이고 이에 전기적으로 결합되는 다층 스택을 갖는 상측 전도성 구조물을 포함하는 집적 칩의 일부 실시예들의 단면도를 도시한다.
도 2a 내지 도 2e는 인터커넥트 구조물 위에 놓이는 상측 전도성 구조물을 갖는 본딩 구조물을 포함하는 집적 칩의 일부 실시 예들의 단면도들을 도시한다.
도 3은 인터커넥트 구조물 위에 놓인 재배선 구조물, 및 재배선 구조물 위에 놓인 상측 전도성 구조물을 포함하는 집적 칩의 일부 실시 예들의 단면도를 도시한다.
도 4a 내지 도 4b는 대응하는 상측 전도성 구조물 위에 수직으로 발광 구조물을 갖는 집적 칩의 일부 실시 예들의 단면도들을 도시한다.
도 5 내지 도 13은 인터커넥트 구조물 위에 놓인 상측 전도성 구조물을 갖는 집적 칩을 형성하기 위한 방법의 일부 실시 예들의 단면도들을 도시한다.
도 14 내지 도 16은 인터커넥트 구조물 위에 놓인 상측 전도성 구조물을 갖는 집적 칩을 형성하기 위한 방법의 일부 실시 예들의 단면도들을 도시한다.
도 17 내지 도 19는 인터커넥트 구조물 위에 놓인 상측 전도성 구조물을 갖는 본딩 구조물을 포함하는 집적 칩의 또 다른 실시 예들의 단면도들을 도시한다.
도 20은 인터커넥트 구조물 위에 놓인 상측 전도성 구조물을 갖는 집적 칩을 형성하기 위한 방법의 일부 실시 예들의 흐름도를 도시한다.
본 개시는 본 개시의 상이한 피처들을 구현하기 위한 많은 서로 다른 실시 예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 구성요소들 및 배열들의 구체적인 예들이 아래에서 설명된다. 물론, 이것들은 단지 예들에 불과하고 제한적인 것으로 의도되지 않는다. 예를 들어, 하기하는 설명에서 제2 피처 위의 또는 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시 예들을 포함할 수 있고, 또한 추가 피처들이 제1 과 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 접촉하지 않게 될 수 있는 실시 예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순화 및 명료화를 목적으로 한 것이며, 반복 자체가 논의되는 다양한 실시 예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
나아가, 본 명세서에서는 도면들에 도시된 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하는 데 설명의 용이성을 위해 "~ 밑(beneath)", "~ 아래(below)", "하측의(lower)", "~ 위(above)", "상측의(upper)" 등과 같은 공간 상대적 용어들이 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 이외에, 사용 또는 동작 중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 다르게 배향될 수 있고(90° 또는 다른 배향들로 회전됨), 이에 따라 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 마찬가지로 해석될 수 있다.
집적 칩 기술들은 끊임없이 개선되고 있다. 이러한 개선들은 제조 비용을 낮추고 디바이스 집적 밀도를 높이고 속도를 높이며 성능을 향상시키기 위해 기하학적 구조들의 축소를 통상적으로 수반한다. 디바이스 크기 조정으로 인해, 처리 챔버의 측벽들을 따르는 오염의 부정적인 효과들(예를 들어, 에칭 레이트 감소, 일관되지 않은 에칭 공정들, 기판으로부터 오염물들 및/또는 부산물들을 정밀하게 제거할 수 없는 등)이 확대된다.
예를 들어, 반도체 기판 위에 인터커넥트 구조물을 포함하는 작업물은 플라즈마 에칭 시스템의 처리 챔버 내로 로딩될 수 있다. 인터커넥트 구조물의 최상위 전도성 와이어(예를 들어, 탄탈럼, 알루미늄, 구리 등을 포함함) 위에 패시베이션 구조물이 놓이고, 패시베이션 구조물 위에 제1 전도성 층(즉, 금속 하드 마스크 층)이 놓인다. 플라즈마 처리 시스템은 처리 챔버 내부에서 제1 플라즈마를 형성하여 제1 전도성 층 및 패시베이션 구조물을 선택적으로 에칭함으로써, 최상위 전도성 와이어의 상면을 노출시키는 개구를 형성한다. 이러한 공정 동안, 처리 챔버 내의 제1 플라즈마 및/또는 산소 원자들은 최상위 전도성 와이어와 반응하고, 최상위 전도성 와이어의 상면을 따라 금속 산화물(예를 들어, 탄탈럼 산화물, 알루미늄 산화물, 구리 산화물 등)의 형성을 초래한다. 금속 산화물은 현재의 세정 공정들에 의해 쉽게 제거되지 않는 높은 격자 에너지(lattice energy)(예를 들어, 약 5,000 kJ/mol을 초과)를 가질 수 있다. 후속해서, 금속 산화물을 제거하기 위해 처리 챔버 내의 작업물에 대해 세정 공정(예를 들어, 플라즈마 에칭 공정)이 수행된다. 세정 공정 동안, 플라즈마 처리 시스템은 처리 챔버 내부에서 제1 전도성 층 및 금속 산화물에 충격을 가하는 제2 플라즈마를 형성함으로써, 최상위 전도성 와이어를 따라 이로부터 금속 산화물의 제거를 가능하게 한다. 그러나, 제2 플라즈마로 제1 전도성 층에 충격을 가하는 것은 제1 전도성 층으로부터의 전도성 물질이 처리 챔버의 측벽들 및/또는 상측면 상으로 재퇴적되게 한다. 플라즈마 처리 시스템은 처리 챔버의 측벽들을 따라 그리고/또는 측벽들 내에 배치되는 라디오 주파수(radio frequency, RF) 안테나를 포함할 수 있으며, 여기서 RF 안테나는 제2 플라즈마를 형성하기 위해 처리 챔버 내부에서 처리 가스(예를 들어, 아르곤 가스)와 반응하는 전자기파들을 생성하도록 구성된다. 그러나, 작업물(또는 후속 작업물들)이 처리 챔버에서 후속 처리를 거칠 때, 처리 챔버의 측벽들 및/또는 상측면을 따라 재퇴적된 전도성 물질은 후속 처리 단계들에 악영향을 미칠 수 있다. 예를 들어, 재퇴적된 전도성 물질은 처리 챔버 내의 RF 안테나에 의해 생성된 전자기파들의 강도를 차단하고/거나 줄이는 금속-절연체-금속(metal-insulator-metal, MIM) 커패시턴스/금속 차폐 효과들을 야기할 수 있다. 이에 따라, 플라즈마 처리 시스템은 처리 챔버 내에서 플라즈마를 적절하게 형성하지 않을 수 있어서, 후속 에칭 공정들의 에칭 레이트들이 상당히 감소되게 된다. 웨이퍼리스 자동 세정(waferless auto-clean, WAC) 공정(들)이 처리 챔버 측벽들 및/또는 상측면들로부터 전도성 물질을 제거하기 위해 수행될 수 있다. WAC 공정(들)은 집적 칩을 제조하는 것과 연관된 시간 및 비용을 증가시킬 수 있다. 나아가, WAC 공정(들)은 전도성 물질의 물리적 충격의 결여로 인해 처리 챔버 측벽들 및/또는 상측면으로부터 재퇴적된 전도성 물질을 효과적으로 제거할 수 없을 수 있으며, 이에 의해, 집적 칩의 수율 손실을 증가시킨다.
또한, 제1 전도성 층 및 패시베이션 구조물 내에 개구를 형성한 후에, 패시베이션 구조물 위에 제2 전도성 층이 형성되고 개구를 라이닝한다. 제2 전도성 층은 최상위 전도성 와이어 바로 위에 놓이고 상측 전도성 구조물을 규정하도록 에칭된다. 상측 전도성 구조물은 다른 반도체 디바이스들 및/또는 또 다른 집적 칩을 인터커넥트 구조물에 전기적으로 결합시키도록 구성된다. 그러나, 제1 전도성 층으로부터 재퇴적된 전도성 물질은 세정 공정의 성능을 줄일 수 있어서(예를 들어, 세정 공정 동안 금속 산화물이 에칭되는 레이트를 감소시킬 수 있어서), 금속 산화물의 적어도 일부분이 최상위 전도성 와이어의 상면을 따라 남아 있게 된다. 이는 상측 전도성 구조물과 최상위 전도성 와이어 간 저항을 증가시킬 수 있으며, 이에 의해 집적 칩에서의 저항 커패시턴스(resistance capacitance, RC) 지연을 증가시킨다.
일부 실시 예들에서, 본 개시는 처리 챔버의 측벽들 및/또는 상측면을 따른 전도성 물질의 재퇴적을 완화시키는 다층 스택을 갖는 상측 전도성 구조물(및 관련 제조 방법)에 관한 것이다. 상측 전도성 구조물을 형성하기 위한 방법은 인터커넥트 구조물 내의 최상위 전도성 와이어를 따라 배치되는 패시베이션 구조물 위에 제1 전도성 층(예를 들어, 금속 하드 마스크 층)을 형성하는 단계를 포함한다. 인터커넥트 구조물은 반도체 기판 위에 놓인다. 제1 전도성 층을 따라 유전체 층(예를 들어, 유전체 하드 마스크 층)이 형성된다. 반도체 기판이 플라즈마 에칭 시스템의 처리 챔버 내로 로딩된다. 최상위 전도성 와이어 위에 개구를 형성하기 위해 유전체 층, 제1 전도성 층, 및 패시베이션 구조물을 선택적으로 에칭하도록 패터닝 공정이 수행된다. 패터닝 공정 동안, 최상위 전도성 층의 상면을 따라 금속 산화물이 형성된다. 후속해서, 최상위 전도성 층에 대해 세정 공정이 수행되고 세정 공정은 처리 챔버 내부에서 플라즈마(예를 들어, 아르곤계 플라즈마)를 형성하는 것을 포함한다. 플라즈마는 유전체 층 및 금속 산화물에 충격을 가함으로써, 최상위 전도성 층을 따라 이로부터 금속 산화물을 제거하고 유전체 층의 두께를 감소시킨다. 유전체 층은 플라즈마가 제1 전도성 층에 도달하고/거나 충격을 가하는 것을 방지하거나 완화시키도록 구성된다. 유전체 층이 제1 전도성 층 위에 놓이는 것에 의해, 제1 전도성 층으로부터의 전도성 물질의 처리 챔버의 측벽들 및/또는 상측면으로의 재퇴적을 완화시키면서 금속 산화물이 정확하게 제거될 수 있다. 이는 처리 챔버 상에서 수행되는 다수의 WAC 공정(들)을 감소시키고 처리 챔버 내에서 수행되는 후속 처리 단계들에 미치는 악영향을 완화시킨다.
나아가, 유전체 층 위에 제2 전도성 층이 형성되고 개구를 라이닝한다. (예를 들어, 처리 챔버 내에서) 제1 전도성 층, 유전체 층, 및 제2 전도성 층에 대해 다수의 에칭 공정들이 수행되어 상측 전도성 구조물을 형성한다. 상측 전도성 구조물은 제1 및 제2 전도성 층들 및 유전체 층을 포함하는 다층 스택을 포함한다. 금속 산화물의 정확한 제거는 상측 전도성 구조물과 최상위 전도성 와이어 간 양호한 전기적 접속(예를 들어, 오옴 접촉)을 보장함으로써, 집적 칩에서의 RC 지연을 감소시킨다. 나아가, 제1 전도성 층으로부터의 전도성 물질의 재퇴적을 방지함으로써, 다수의 에칭 공정들의 에칭 레이트들이 악영향을 받지 않는다. 이는 집적 칩을 형성하는 것과 연관된 시간 및 비용을 감소시킨다.
도 1은 인터커넥트 구조물(110)위에 놓인 상측 전도성 구조물(121)을 갖는 집적 칩(100)의 일부 실시 예들의 단면도를 도시한다.
집적 칩(100)은 반도체 기판(102) 위에 놓인 인터커넥트 구조물(110)을 포함한다. 반도체 기판(102)위에 그리고/또는 상에 반도체 디바이스(104)가 배치된다. 반도체 디바이스(104)는 예를 들어, 트랜지스터 또는 또 다른 적절한 디바이스일 수 있다.
일부 실시 예들에서, 반도체 디바이스(104)는 반도체 기판(102) 내에 배치된 소스/드레인 영역들(103), 소스/드레인 영역들(103) 사이에 배치된 게이트 유전체 층(105), 게이트 유전체 층(105) 위에 놓인 게이트 전극(106), 및 게이트 전극(106) 및 게이트 유전체 층(105)의 측벽들 주위에 배치된 측벽 스페이서(108)를 포함한다.
인터커넥트 구조물(110)은 복수의 전도성 비아들(114), 복수의 전도성 와이어들(116), 및 인터커넥트 유전체 구조물(112)을 포함한다. 복수의 전도성 비아들(114) 및 복수의 전도성 와이어들(116)은 인터커넥트 유전체 구조물(112)내에 배치되고, 반도체 디바이스(104)를 위에 놓인 전도성 구조물들 및/또는 또 다른 반도체 디바이스(도시되지 않음)에 전기적으로 결합시키도록 구성된다. 나아가, 복수의 전도성 와이어들(116)은 상측 전도성 구조물(121) 바로 아래에 놓이는 최상위 전도성 와이어(116a)를 포함한다.
인터커넥트 구조물(110)의 상면을 따라 패시베이션 구조물(118)이 배치된다. 상측 전도성 구조물(121)은 패시베이션 구조물(118)의 상면으로부터 최상위 전도성 와이어(116a)까지 연장된다. 다양한 실시 예들에서, 상측 전도성 구조물(121)은 제1 전도성 층(120), 유전체 층(122), 및 제2 전도성 층(124)을 포함하는 다층 스택을 포함한다. 제1 전도성 층(120)은 패시베이션 구조물(118)의 상면을 따라 배치되고 패시베이션 구조물(118)과 유전체 층(122)사이에 배치된다. 나아가, 제2 전도성 층(124)은 중심 전도성 세그먼트(126), 및 중심 전도성 세그먼트(126)로부터 외측으로 연속해서 연장되는 주변 전도성 세그먼트(128)를 포함한다. 중심 전도성 세그먼트(126)는 유전체 층(122) 위로부터 패시베이션 구조물(118)을 관통해 최상위 전도성 와이어(116a)까지 연속해서 연장된다. 상측 전도성 구조물(121)은 중심 전도성 세그먼트(126)에 의해 최상위 전도성 와이어(116a)에 전기적으로 결합된다. 다양한 실시 예들에서, 상측 전도성 구조물(121)은 반도체 디바이스(104)를 또 다른 집적 칩(도시되지 않음) 및/또는 또 다른 반도체 디바이스(도시되지 않은)에 전기적으로 결합시키도록 구성된다.
다양한 실시 예들에서, 제1 전도성 층(120)은 금속 하드 마스크 층으로서 구성되고, 유전체 층(122)은 유전체 하드 마스크 층으로 구성된다. 제1 전도성 층(120) 및 유전체 층(122)은 각각 제2 전도성 층(124)의 중심 전도성 세그먼트(126)의 외측벽들과 직접 접촉한다. 또한 추가 실시 예들에서, 제1 전도성 층(120) 및/또는 유전체 층(122)은 위에서 볼 때 각각 링 형상이며, 이에 따라 제1 전도성 층(120) 및/또는 유전체 층(122)이 중심 전도성 세그먼트(126) 주위를 측방향으로 연속해서 둘러싸게 된다. 추가 실시 예들에서, 제2 전도성 층(124)의 주변 전도성 세그먼트(128)는 위에서 볼 때 링 형상이고, 중심 전도성 세그먼트(126) 주위를 측방향으로 연속해서 둘러싼다. 일부 실시 예들에서, 제1 전도성 층(120) 및 제2 전도성 층(124)은 동일한 물질(예를 들어, 티타늄 질화물)을 포함한다.
제1 전도성 층(120)과 제2 전도성 층(124)사이에 유전체 층(122)을 배치함으로써, 집적 칩(100)의 제조 동안 제1 전도성 층(120)으로부터의 전도성 물질들의 처리 챔버 및/또는 처리 툴들의 하나 이상의 표면 상으로의 재퇴적이 완화된다. 제1 전도성 층(120)으로부터의 전도성 물질들의 재퇴적을 완화시킴으로써, 상측 전도성 구조물(121)과 최상위 전도성 와이어(116a) 간 저항이 감소된다. 예를 들어, 전도성 물질들의 재퇴적을 완화시키는 것은 제2 전도성 층(124)을 형성하기 전에 최상위 전도성 와이어(116a)의 상면을 따라 이로부터 금속 산화물을 제거하기 위해 이용되는 세정 공정(예를 들어, 플라즈마 에칭 공정)의 적절한 성능을 가능하게 하고, 재퇴적된 전도성 물질들을 제거하기 위해 처리 챔버 및/또는 처리 툴들 상에서 수행되는 WAC 공정(들)을 감소시킨다. 이는, 부분적으로, 집적 칩(100)에서의 저항 커패시턴스(RC) 지연을 감소시키고, 집적 칩(100)의 제조와 연관된 수율 손실, 시간, 및 비용을 감소시킨다.
도 2a는 최상위 전도성 와이어(116a) 위에 놓인 상측 전도성 구조물(121)을 갖는 집적 칩(200a)의 일부 실시 예들의 단면도를 도시한다.
최상위 전도성 와이어(116a)는 인터커넥트 유전체 구조물(112) 내에 배치되고 반도체 기판(102) 위에 놓인다. 다양한 실시 예들에서, 최상위 전도성 와이어(116a) 및 인터커넥트 유전체 구조물(112)은 반도체 기판(102) 위에 놓이는 인터커넥트 구조물(예를 들어, 도 1의 110)의 일부이다. 일부 실시 예들에서, 인터커넥트 유전체 구조물(112)은 예를 들어, 실리콘 이산화물, 로우 k 유전 물질, 또 다른 적합한 유전 물질, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 본 명세서에서 사용될 때, 로우 k 유전 물질은 3.9 미만의 유전 상수를 갖는 유전 물질이다. 또한 추가 실시 예들에서, 최상위 전도성 와이어(116a)는 예를 들어, 알루미늄, 티타늄, 탄탈럼, 루테늄, 지르코늄, 몰리브덴, 또 다른 전도성 물질, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
패시베이션 구조물(118)은 인터커넥트 유전체 구조물(112)의 상면을 따라 배치되고, 패시베이션 구조물(118) 내에 트렌치를 규정하는 양 측벽들을 포함한다. 다양한 실시 예들에서, 패시베이션 구조물(118)의 양 측벽들은 최상위 전도성 와이어(116a)의 상면에 대해 경사진다. 다양한 실시 예들에서, 패시베이션 구조물(118)은 예를 들어, 실리콘 이산화물, 실리콘 유리, 도핑되지 않은 실리콘 유리, 또는 또 다른 유전 물질 등이거나 이를 포함할 수 있다. 상측 전도성 구조물(121)은 패시베이션 구조물(118)의 트렌치 내에 배치되고, 최상위 전도성 와이어(116a) 바로 위에 놓인다. 상측 전도성 구조물(121)은 제1 전도성 층(120), 유전체 층(122), 및 제2 전도성 층(124)을 포함한다. 제1 전도성 층(120)은 패시베이션 구조물(118)의 상면을 따라 배치되고, 유전체 층(122)은 제1 전도성 층(120)의 상면에 따라 배치된다. 다양한 실시 예들에서, 제2 전도성 층(124)은 유전체 층(122)의 상면으로부터 제1 전도성 층(120), 및 패시베이션 구조물(118)의 양 측벽들을 따라 최상위 전도성 와이어(116b)까지 연장된다.
다양한 실시 예들에서, 제1 전도성 층(120) 및 제2 전도성 층(124)은 예를 들어, 각각 티타늄 질화물, 알루미늄, 구리, 탄탈럼 질화물, 또 다른 적합한 전도성 물질, 또는 이들의 임의의 조합이거나 이들 포함할 수 있다.
또한 추가 실시 예들에서, 제1 및 제2 전도성 층들(120, 124)은 동일한 전도성 물질(예를 들어, 티타늄 질화물)을 포함하고, 각각 주형 결정(columnar grain)들을 가진다. 또한 추가 실시 예들에서, 유전체 층(122)은 예를 들어, 실리콘 이산화물, 실리콘 질화물, 알루미늄 산화물, 실리콘 산질화물, 또 다른 적합한 유전 물질, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
일부 실시 예들에서, 제1 전도성 층(120)은 약 50 옹스트롬 내지 약 100 옹스트롬의 범위 내의 제1 두께(t1), 또는 또 다른 적합한 값을 가진다. 일부 실시 예들에서, 제1 두께(t1)가 비교적 작다면(예를 들어, 약 50 옹스트롬 미만), 패시베이션 구조물(118)이 패시베이션 구조물(118) 내에 트렌치를 형성하기 위해 이용되는 에칭 공정(예를 들어, 플라즈마 에칭 공정)에 의해 손상될 수 있다. 또한 추가 실시 예들에서, 제1 두께(t1)가 비교적 크다면(예를 들어, 약 100 옹스트롬 초과), 패시베이션 구조물(118) 내에 트렌치를 형성하기 위해 이용되는 에칭 공정은 최상위 전도성 와이어(116a)의 충분한 부분을 노출시키지 않을 수도 있다. 이는 상측 전도성 구조물(121)과 최상위 전도성 와이어(116a) 간 저항을 증가시킬 수 있다.
또한 추가 실시 예들에서, 유전체 층(122)은 약 100 옹스트롬 내지 약 500 옹스트롬의 범위 내의 제2 두께(t2), 또는 또 다른 적합한 값을 가진다. 또한 추가 실시 예들에서, 제2 두께(t2) 및/또는 유전체 층(122)의 레이아웃에 의해, 집적 칩(200a)을 제조하기 위해 이용되는 처리 챔버 및/혹은 처리 툴들의 하나 이상의 표면 상으로, 제1 전도성 층(120)으로부터의 전도성 물질들의 재퇴적이 감소된다. 나아가, 제1 전도성 층(120)을 보호하는 유전체 층(122)은 이전 처리 단계들 동안 최상위 전도성 와이어(116a)의 표면을 따라 형성된 금속 산화물을 제거하기 위해 제2 전도성 층(124)을 퇴적하기 전에 최상위 전도성 와이어(116a)의 표면에 대해 수행되는 세정 공정의 수행을 가능하게 한다. 이는, 부분적으로, 상측 전도성 구조물(121)과 최상위 전도성 와이어(116a) 간 저항을 감소시킨다. 다양한 실시 예들에서, 제2 두께(t2)가 비교적 작다면(예를 들어, 약 100 옹스트롬 미만), 제1 전도성 층(120) 및/또는 패시베이션 구조물(118)은 패시베이션 구조물(118) 내에 트렌치를 형성하기 위해 이용되는 에칭 공정에 의해 손상될 수 있다. 또한 추가 실시 예들에서, 제2 두께(t2)가 비교적 크다면(예를 들어, 약 500 옹스트롬 초과), 패시베이션 구조물(118) 내에 트렌치를 형성하기 위해 이용되는 에칭 공정은 최상위 전도성 와이어(116a)의 충분한 부분을 노출시키지 않을 수도 있다. 이는 상측 전도성 구조물(121)과 최상위 전도성 와이어(116a) 간 저항을 증가시킬 수 있다. 일부 실시 예들에서, 제1 전도성 층(120)의 제1 두께(t1)는 유전체 층(122)의 제2 두께(t2)보다 작다.
다양한 실시 예들에서, 제2 전도성 층(124)의 제3 두께(t3)는 약 150 옹스트롬 내지 약 500 옹스트롬의 범위 내이거나 또 다른 적합한 값이다. 일부 실시 예들에서, 제3 두께(t3)가 비교적 작은 경우(예를 들어, 약 150 옹스트롬 미만), 제2 전도성 층(124)과 최상위 전도성 와이어(116a) 간 저항이 증가된다. 또한 추가 실시 예들에서, 제3 두께(t3)가 비교적 큰 경우(예를 들어, 약 500 옹스트롬 초과), 상측 전도성 구조물(121)을 형성하기 위해 이용되는 에칭 공정은 아래에 놓인 층들 및/또는 구조물들로 오버 에칭될 수 있다. 일부 실시 예들에서, 제3 두께(t3)는 제1 두께(t1)보다 크고 제2 두께(t2)보다 크다. 또한 추가 실시 예들에서, 제3 두께(t3)는 제2 두께(t2)보다 크고, 제2 두께(t2)는 제1 두께(t1)보다 크다.
또한 추가 실시 예들에서, 상측 전도성 구조물(121)은 본드 패드(bond pad)로서 구성되고, 본딩 구조물(208)의 일부이다. 이러한 실시 예들에서, 본딩 구조물(208)은: 패시베이션 구조물(118)을 통해 연장되고 최상위 전도성 와이어(116a)와 접촉하는 상측 전도성 구조물(121), 상측 전도성 구조물(121) 위에 배치된 본드 범프 구조물(204), 및 본드 범프 구조물(204)을 따라 배치된 솔더 볼(solder ball)(206)을 포함한다. 일부 실시 예들에서, 본딩 구조물(208)은 집적 칩(200a)을 또 다른 반도체 구조물(도시되지 않음)에 전기적으로 결합시키도록 구성된다. 또한 추가 실시 예들에서, 상측 전도성 구조물(121)의 제2 전도성 층(124)은 상측 전도성 비아 구조물로서 구성될 수 있다. 나아가, 상측 전도성 구조물(121)에 측방향으로 인접하게 개구(202)가 배치되고, 여기서 개구는 패시베이션 구조물(118)의 상면을 노출시킨다. 또한, 상측 전도성 구조물(121)은 제1 전도성 층(120), 유전체 층(122), 및 제2 전도성 층(124)의 주변 세그먼트들로부터 측방향으로 오프셋되고/거나 이들과 전기적으로 절연된다. 나아가, 일부 실시 예들에서, 상측 전도성 구조물(121)의 제1 전도성 층(120)의 외측벽들, 유전체 층(122)의 외측벽, 및 제2 전도성 층(124)의 외측벽들은 실질적으로 직선이고 서로 각각 정렬된다.
도 2b는 도 2a의 집적 칩(200a)의 일부 실시 예들에 대응하는 집적 칩의 일부 실시 예들의 단면도를 예시한다.
도 2b에 도시된 바와 같이, 전도성 구조물(121)의 제1 전도성 층(120)은 제1 전도성 층(120)의 양 측벽들(120sw1, 120sw2) 사이에서 규정되는 제1 폭(w1)을 가진다. 전도성 구조물(121)의 유전체 층(122)은 유전체 층(122)의 양 측벽들(122sw1, 122sw2) 사이에서 규정되는 제2 폭(w2)을 가진다. 전도성 구조물(121)의 제2 전도성 층(124)은 제2 전도성 층(124)의 양 측벽들(124sw1, 124sw2) 사이에서 규정되는 제3 폭(w3)을 가진다. 다양한 실시 예들에서, 제1 폭(w1)은 제2 폭(w2)보다 작고 제3 폭(w3)보다 크다. 일부 실시 예들에서, 제1 폭(w1)은 제2 폭(w2)보다 작은데, 이는 상측 전도성 구조물(121)이 제1 전도성 층(120)의 양 측벽들(120sw1, 120sw2) 및/또는 제2 전도성 층(124)의 양 측벽들(124sw2, 124sw1)을 베벨링(bevel)하고/거나 리세싱하는 하나 이상의 습식 에칭 공정에 의해 형성되기 때문이다.
도 2c는 도 2a의 집적 칩(200a)의 일부 실시 예들에 대응하는 집적 칩(200c)의 일부 실시 예들의 단면도를 예시한다.
도 2c에 도시된 바와 같이, 일부 실시 예들에서, 제1 전도성 층(120)의 제1 폭(w1)은 유전체 층(122)의 제2 폭(w2)과 동일하다. 이러한 실시 예들에서, 제1 전도성 층(120)의 양 측벽들(120sw1, 120sw2)은 유전체 층(122)의 양 측벽들(122sw1, 122sw2)과 정렬된다. 또한 추가 실시 예들에서, 제2 전도성 층(124)의 제3 폭(w3)은 제1 폭(w1) 및 제2 폭(w2)보다 크다.
도 2d는 도 2a의 집적 칩(200a)의 일부 실시 예들에 대응하는 집적 칩(200d)의 일부 실시 예들의 단면도를 예시한다.
도 2d에 예시된 바와 같이, 일부 실시 예들에서, 제1 전도성 층(120)의 양 측벽들(120sw1, 120sw2), 유전체 층(122)의 양 측벽들(122sw1, 122sw2), 및 제2 전도성 층(124)의 양 측벽들(124sw1, 124sw2)은 각각 상측 전도성 구조물(121)의 중심을 향하는 방향으로 만곡, 오목하게, 그리고/또는 리세싱된다.
도 2e는 도 2a의 집적 칩(200a)의 일부 실시 예들에 대응하는 집적 칩(200e)의 일부 실시 예들의 단면도를 예시한다.
도 2e에 도시된 바와 같이, 일부 실시 예들에서, 제1 전도성 층(120)의 양 측벽들(120sw1, 120sw2)은 직선이고 패시베이션 구조물(118)의 상면에 대해 경사질 수 있다. 또한 추가 실시 예들에서, 유전체 층(122)의 양 측벽들(122sw1, 122sw2), 및 제2 전도성 층(124)의 양 측벽들(124sw1, 124sw2)은 상측 전도성 구조물(121)의 중심을 향하는 방향으로 만곡되고/거나 리세싱된다.
도 3은 인터커넥트 구조물(110) 위에 놓인 재배선 구조물(304), 및 재배선 구조물(304) 위에 놓인 복수의 상측 전도성 구조물들(121)을 포함하는 집적 칩(300)의 일부 실시 예들의 단면도를 도시한다.
집적 칩(300)은 반도체 기판(102) 위에 놓인 인터커넥트 구조물(110), 및 인터커넥트 구조물(110) 위에 배치된 재배선 구조물(304)을 포함한다. 일부 실시 예들에서, 반도체 기판(102)은 예를 들어, 벌크 기판(예를 들어, 벌크 실리콘 기판) 또는 실리콘 온 절연체(silicon-on-insulator, SOI) 기판 등이거나 이를 포함할 수 있다. 복수의 반도체 디바이스들(104)은 반도체 기판(102)의 전측면을 따라 그리고/또는 전측면 내에 배치된다. 다양한 실시 예들에서, 복수의 반도체 디바이스들(104)은 각각 트랜지스터 또는 또 다른 반도체 디바이스 등으로서 구성될 수 있다. 나아가, 인터커넥트 구조물(110)은 인터커넥트 유전체 구조물 내에 배치된 복수의 전도성 비아들(114) 및 복수의 전도성 와이어들(116)을 포함한다. 다양한 실시 예들에서, 인터커넥트 유전체 구조물은 예를 들어, 각각 레벨간 유전체(inter-level dielectric, ILD)층, 금속 간 유전체(inter-metal dielectric, IMD)층, 유전체 보호 층, 또는 또 다른 적합한 층 등이거나 이를 포함할 수 있는 복수의 인터커넥트 유전체 층들(302)을 포함한다. 전도성 비아들(114) 및 전도성 와이어들(116)은 반도체 디바이스들(104)을 재배선 구조물(304)에 전기적으로 결합시키도록 구성된다.
재배선 구조물(304)은 하측 패시베이션 층(306), 복수의 재배선 비아들(308), 및 복수의 재배선 와이어들(310)을 포함한다. 하측 패시베이션 층(306)은 패시베이션 구조물(118)과 인터커넥트 구조물(110)사이에 배치된다. 재배선 비아들(308) 및 재배선 와이어들(310)은 하측 패시베이션 층(306) 내에 배치되고, 인터커넥트 구조물(110을 재배선 구조물(304) 위에 놓이는 복수의 본딩 구조물들(208)에 전기적으로 결합시키도록 구성된다. 다양한 실시 예들에서, 복수의 재배선 비아들(308)은 예를 들어, 알루미늄, 구리, 티타늄 질화물, 탄탈럼 질화물, 텅스텐, 또 다른 전도성 물질, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 또한 추가 실시 예들에서, 복수의 재배선 와이어들(310)은 예를 들어, 알루미늄, 티타늄, 탄탈럼, 루테늄, 지르코늄, 몰리브덴, 또 다른 전도성 물질, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
다양한 실시 예들에서, 복수의 본딩 구조물들(208)은 재배선 와이어들(310) 위에 놓이고, 인터커넥트 구조물(110)을 또 다른 집적 칩(도시되지 않음)에 전기적으로 결합시키도록 구성된다. 복수의 본딩 구조물들(208)은 각각 상측 전도성 구조물(121), 상측 전도성 구조물(121) 위에 놓인 본드 범프 구조물(204), 및 본드 범프 구조물(204) 위에 놓인 솔더 볼(206)을 포함한다. 다양한 실시 예들에서, 상측 전도성 구조물(121)은 제1 전도성 층(120), 유전체 층(122), 및 제2 전도성 층(124)을 포함하는 다층 스택을 포함한다. 다양한 실시 예들에서, 도 3의 상측 전도성 구조물들(121)이 도 2a의 상측 전도성 구조물(121)로서 도시되지만, 도 3의 상측 전도성 구조물들(121)은 각각 도 2b, 도 2c, 도 2d, 또는 도 2e의 상측 전도성 구조물(121)로서 구성될 수 있는 것으로 이해될 것이다.
도 4a는 대응하는 상측 전도성 구조물(121) 위에 수직으로 발광 구조물(406)을 갖는 집적 칩(400a)의 일부 실시 예들의 단면도를 도시한다.
일부 실시 예들에서, 집적 칩(400a)은 패시베이션 구조물(118) 위에 놓인 복수의 발광 디바이스들(402)을 포함한다. 유전체 스페이서(408)이 각 발광 디바이스(402)의 측벽들을 측방향으로 둘러싼다. 다양한 실시 예들에서, 복수의 발광 디바이스들(402)은 각각 전극(404) 위에 놓인 발광 구조물(406)을 포함한다. 각 발광 디바이스(402)는 대응하는 상측 전도성 구조물(121)에 측방향으로 인접하고 그 위에 수직으로 있다. 일부 실시 예들에서, 각 상측 전도성 구조물(121)은 대응하는 발광 디바이스(402)를 복수의 반도체 디바이스들(104)에 전기적으로 결합시키도록 구성된다.
또한 추가 실시 예들에서, 각 발광 구조물(406)은 재배선 구조물(304) 내의 대응하는 재배선 와이어(310) 바로 위에 놓인다. 일부 실시 예들에서, 각 재배선 구조물(304)은 반사체로서 구성될 수 있고, 각 발광 구조물(406)은 발광 다이오드(light emitting diode, LED), 유기 발광 다이오드(organic light emitting diode, OLED), 또는 몇몇 다른 적합한 발광 디바이스로서 구성될 수 있다. 재배선 와이어들(310)은 제어 회로부(예를 들어, 반도체 디바이스들(104))에 전기적으로 결합되고, 제어 회로부는 전기적 신호들(예를 들면, 전압들)을 재배선 와이어들(310)에 선택적으로 인가하여, 발광 구조물들(406)이 광(예를 들어, 가시광)을 생성하게 되도록 구성된다. 일부 실시 예들에서, 발광 구조물들(406)은 전기적 신호들로 인해 광을 생성하여 전극들(404)과 발광 구조물들(406) 간 전자-홀 재결합(electron-hole recombination)을 야기한다. 발광 구조물들(406)에 의해 생성된 광의 일부는 각각, 대응하는 전극(404)을 통과해 패시베이션 구조물(118)을 향하고, 대응하는 반사체(예를 들어, 대응하는 재배선 와이어(310))로부터 반사되며, 다시 발광 구조물들(406)을 향해 반사된다. 다시 발광 구조물들(406)을 향해 반사된 광은 각각, 발광 구조물들(406)에 의해 생성된 다른 광과 조합될 수 있고, 보강 및/또는 상쇄 간섭으로 인해, 특정 파장을 갖는 광이 각 발광 디바이스(402)로부터 방출된다.
다양한 실시 예들에서, 제1 전도성 층(120)은 집적 칩(400a)의 제조 동안 패시베이션 구조물(118)에 대한 손상을 방지하는 금속 하드 마스크 층으로서 구성된다. 예를 들어, 제1 전도성 층(120)은 플라즈마가 하나 이상의 에칭 공정(들)으로부터 패시베이션 구조물(118)의 격자를 손상시키는 것을 방지하고/거나, 플라즈마가 복수의 발광 디바이스들(402)과 아래에 놓인 반사체들(예를 들어, 재배선 와이어들(310)) 간 광 반사를 방해할 수 있는 전자들을 패시베이션 구조물(118) 내에 주입하는 것을 방지한다. 이는, 부분적으로, 발광 구조물들(406)의 성능을 향상시킨다. 또한 추가 실시 예들에서, 발광 구조물(406)은 도 2a 내지 도 2e의 개구(202) 내에 형성되고/거나 배치될 수 있다. 이러한 실시 예들에서, 본드 범프 구조물(예를 들어, 도 2a의 204) 및 솔더 볼(예를 들어, 도 2a의 206)은 생략될 수 있고, 최상위 전도성 와이어(예를 들어, 도 2a의 116a)는 반사체로서 구성될 수 있다.
도 4b는 도 4a의 일부 실시 예들에 대응하는 단면도(400b)를 도시하며, 여기서 각 발광 디바이스(402)는 대응하는 상측 전도성 구조물(121) 바로 위에 놓인다.
도 4b에 도시된 바와 같이, 각 발광 소자(402)의 전극(404)은 대응하는 상측 전도성 구조물(121)과 직접 접촉한다. 다양한 실시 예들에서, 전극(404)은 상측 전도성 구조물(121)의 제2 전도성 층(124)의 내측벽들 및 외측벽들과 직접 접촉하고, 상측 전도성 구조물(121)의 유전체 층(122)의 외측벽들과 직접 접촉하며, 상측 전도성 구조물(121)의 제1 전도성 층(120)의 외측벽들과 직접 접촉한다. 또한 추가 실시 예들에서, 유전체 스페이서(408)는 각 발광 디바이스(402) 사이에 측방향으로 배치되는 유전체 그리드 구조물로서 구성된다. 또한 추가 실시 예들에서는, 발광 구조물(406)이 도 2a 내지 도 2e의 상측 전도성 구조물(121) 바로 위에 형성될 수 있다. 이러한 실시 예들에서, 본드 범프 구조물(예를 들어, 도 2a의 204) 및 솔더 볼(예를 들어, 도 2a의 206)은 생략될 수 있고, 최상위 전도성 와이어(예를 들어, 도 2a의 116a)는 반사체로서 구성될 수 있다.
다양한 실시 예들에서, 도 4a 및 도 4b의 상측 전도성 구조물들(121)이 도 2a의 상측 전도성 구조물(121)로서 도시되지만, 도 4a 및 도 4b의 상측 전도성 구조물들(121)은 각각 도 2b, 도 2c, 도 2d, 또는 도 2e의 상측 전도성 구조물(121)로서 구성될 수 있는 것으로 이해될 것이다.
도 5 내지 도 13은 본 개시의 양태들에 따라 인터커넥트 구조물 위에 놓인 상측 전도성 구조물을 갖는 집적 칩을 형성하기 위한 방법의 일부 실시 예들의 단면도들(500-1300)을 도시한다. 본 방법을 참조하여 도 5 내지 도 13에 도시된 단면도들(500-1300)이 설명되지만, 도 5 내지 도 13에 도시된 구조물들은 본 방법에 제한되지 않고 본 방법과 별개로 독립적일 수 있는 것으로 이해될 것이다. 뿐만 아니라, 도 5 내지 도 13은 일련의 동작들로서 설명되지만, 이러한 동작들은 다른 실시 예들에서 동작들의 순서가 변경될 수 있다는 점에서 제한적이지 않고, 개시된 방법들은 다른 구조물들에 또한 적용 가능한 것으로 이해될 것이다. 다른 실시예들에서, 도시되고/도시되거나 설명된 일부 동작들은 전체적으로 또는 부분적으로 생략될 수 있다.
도 5의 단면도(500)에 도시된 바와 같이, 반도체 기판(102) 위에 인터커넥트 유전체 구조물(112)이 형성되고 인터커넥트 유전체 구조물(112) 내에 최상위 전도성 와이어(116a)가 형성된다. 다양한 실시 예들에서, 최상위 전도성 와이어(116a)는 (예를 들어, 도 1에 도기되고/거나 설명된 바와 같이) 인터커넥트 구조물 내의 최상위 전도성 층의 일부일 수 있거나, (예를 들어, 도 3 또는 도 4a 및 도 4b에 도시되고/거나 설명된 바와 같은 재배선 와이어로서 구성된) 재배선 구조물 내의 최상위 전도성 층의 일부일 수 있다. 나아가, 최상위 전도성 와이어(116a) 위에 패시베이션 구조물(118)이 형성되고, 패시베이션 구조물(118) 위에 제1 전도성 층(120)이 형성되며, 제1 전도성 층(120) 위에 유전체 층(122)이 형성된다. 다양한 실시 예들에서, 패시베이션 구조물(118) 및 유전체 층(122)은 예를 들어, 화학적 기상 퇴적(chemical vapor deposition, CVD) 공정, 물리적 기상 퇴적(physical vapor deposition, PVD) 공정, 원자층 퇴적(atomic layer deposition, ALD) 공정, 열적 산화, 또 다른 적합한 퇴적 또는 성장 공정, 또는 이들의 임의의 조합에 의해 형성될 수 있다. 나아가, 제1 전도성 층(120)은 예를 들어 CVD 공정, PVD 공정, 스퍼터링 공정, 전기 도금, 무전해 도금, 또 다른 적합한 성장 또는 퇴적 공정, 또는 이들의 임의의 조합에 의해 형성될 수 있다.
일부 실시 예들에서, 최상위 전도성 와이어(116a)는 예를 들어, 알루미늄, 티타늄, 탄탈럼, 루테늄, 지르코늄, 몰리브덴, 또 다른 전도성 물질, 또는 이들의 임의의 조합과 같은 제1 전도성 물질이거나 이를 포함할 수 있다. 패시베이션 구조물(118)은 예를 들어, 실리콘 이산화물, 실리콘 유리, 도핑되지 않은 실리콘 유리, 또는 또 다른 유전 물질, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 추가 실시 예들에서, 제1 전도성 층(120)은 예를 들어, 티타늄 질화물, 알루미늄, 구리, 탄탈럼 질화물, 또 다른 적합한 전도성 물질, 또는 이들의 임의의 조합과 같은 제2 전도성 물질이거나 이를 포함할 수 있다. 제1 전도성 층(120)은 약 50 옹스트롬 내지 약 100 옹스트롬의 범위 내이거나 또 다른 적합한 값인 제1 두께(t1)로 형성된다. 다양한 실시 예들에서, 최상위 전도성 와이어(116a)의 제1 전도성 물질은 제1 전도성 층(120)의 제2 전도성 물질과 상이하다. 제1 전도성 층(120)이 제1 두께(t1)를 갖는 제1 전도성 물질을 포함하는 것에 의해, 제1 전도성 층(120)은 후속 공정 단계들 동안(예를 들어, 도 6의 패터닝 공정 및/또는 도 7의 세정 공정 동안) 패시베이션 구조물(118)을 보호할 수 있다. 나아가, 제1 전도성 층(120)은 후속 처리 단계들 동안 하드 마스크 층(예를 들어, 금속 하드 마스크 층)을 갖도록 구성될 수 있다. 유전체 층(122)은 약 100 옹스트롬 내지 약 500 옹스트롬의 범위 내이거나 또 다른 적합한 값인 제2 두께(t2)로 형성된다. 유전체 층(122)은 예를 들어, 실리콘 이산화물, 실리콘 질화물, 알루미늄 산화물, 실리콘 산질화물, 또 다른 적합한 유전 물질, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 유전체 층(122)은 유전체 마스킹 층으로 지칭될 수 있다.
도 6의 단면도(600)에 도시된 바와 같이, 유전체 층(122) 위에 포토레지스트 마스크(602)가 형성된다. 나아가, 최상위 전도성 와이어(116a) 위에 개구(604)를 형성하기 위해 포토레지스트 마스크(602)에 따라 유전체 층(122), 제1 전도성 층(120), 및 패시베이션 구조물(118)에 대해 제1 패터닝 공정이 수행된다. 다양한 실시 예들에서, 제1 패터닝 공정은 최상위 전도성 와이어(116a) 상에서 중단될 수 있고/거나 최상위 전도성 와이어(116a)의 상면을 노출시킬 수 있다. 또한 추가 실시 예들에서, 제1 패터닝 공정은 최상위 전도성 와이어(116a)의 상면을 따라 금속 산화물(606)을 형성할 수 있다. 나아가, 제1 패터닝 공정은 패시베이션 구조물(118) 내에, 패시베이션 구조물(118)의 양 측벽들에 의해 규정되는 트렌치를 형성할 수 있다.
일부 실시 예들에서, 제1 패터닝 공정은 이방성 및/또는 건식 에칭에 의해 수행되고, 처리 챔버(608)에서 수행될 수 있다. 일부 실시 예들에서, 제1 패터닝 공정은: 반도체 기판(102)을 처리 챔버(608) 내로 로딩하는 단계 - 여기서, 라디오 주파수(RF) 전력 생성기(610)는 처리 챔버(608)의 측벽들을 따라 그리고/또는 측벽들 내에 배치될 수 있는 RF 안테나(612)에 연결됨(여기서 반도체 기판(102)은 처리 챔버(608)의 측벽들 사이에 측방향으로 이격되어 있다) -; 처리 챔버(608) 내로 제1 처리 가스를 유동시키는 단계; RF 전력 생성기(610)에 의해 RF 안테나(612)로 (예를 들어, 전위를 갖는) RF 신호를 인가하여 처리 챔버(608) 내부에서 제1 처리 가스로부터 제1 플라즈마를 형성 및/또는 생성하는 단계; 및 개구(604)를 규정하기 위해 제1 플라즈마를 유전체 층(122), 제1 전도성 층(120), 및 패시베이션 구조물(118)에 충돌시키는 단계를 포함한다. 다양한 실시 예들에서, 처리 챔버(608) 내의 제1 플라즈마 및/또는 산소 원자들은 최상위 전도성 배선(116a)과 반응하여 최상위 전도성 와이어(116a)의 상면을 따라 금속 산화물(606)을 형성한다. 다양한 실시 예들에서, 금속 산화물(606)은 예를 들어, 알루미늄 산화물, 티타늄 산화물, 탄탈럼 산화물, 루테늄 산화물, 지르코늄 산화물, 몰리브덴 산화물, 또는 최상위 전도성 와이어(116a)의 제1 전도성 물질의 산화물 등일 수 있다. 다양한 실시 예들에서, 제1 처리 가스는 예를 들어, 아르곤, 헬륨, 수소, 몇몇 다른 적합한 가스, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 다양한 실시 예들에서, 금속 산화물(606)은 화학적 환원 공정 동안 환원제(예를 들어, 수소)와 쉽게 반응하지 않을 수 있는 비교적 높은 격자 에너지(예를 들어, 약 5,000 kJ/mol을 초과)를 가진다(즉, 비교적 높은 격자 에너지는 금속 산화물(606)을 수소계 플라즈마에 노출시키는 건식 에칭 공정으로부터의 금속 산화물(606)의 제거를 줄일 수 있다).
도 7의 단면도(700)에 도시된 바와 같이, 도 6의 구조물에 대해 세정 공정(예를 들어, 플라즈마 에칭 공정)이 수행된다. 일부 실시 예들에서, 세정 공정은 유전체 층(122)의 제2 두께(t2)를 감소시키고/거나 최상위 전도성 와이어(116a)의 상면을 따라 이로부터 금속 산화물(도 6의 606)을 제거한다.
일부 실시 예들에서, 세정 공정은 이방성 및/또는 건식 에칭에 의해 수행되고, 처리 챔버(608)에서 수행될 수 있다. 일부 실시 예들에서, 세정 공정은: 반도체 기판(102)을 처리 챔버(608) 내로 로딩하는 단계; 처리 챔버(608) 내로 제2 처리 가스를 유동시키는 단계; 처리 챔버(608) 내부에서 제2 처리 가스로부터 제2 플라즈마를 형성 및/또는 생성하기 위해 RF 전력 생성기(610)에 의해 RF 안테나(612)로 (예를 들어, 전위를 갖는) RF 신호를 인가하는 단계; 및 제2 플라즈마를 유전체 층(122) 및 금속 산화물(도 6의 606)에 충돌시켜 금속 산화물(도 6의 606)을 제거하는 단계를 포함한다. 다양한 실시 예들에서, 제2 처리 가스는 예를 들어, 아르곤, 헬륨, 몇몇 다른 적합한 가스, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 나아가, 세정 공정은 금속 산화물(도 6의 606)의 높은 격자 에너지를 극복하기에 충분히 높은 전력(예를 들어, 약 250 와트 내지 약 1250 와트의 범위 내)에서 수행됨으로써, 금속 산화물(도 6의 606)의 제거를 보장한다. 유전체 층(122)의 두께 및 레이아웃에 의해, 제2 플라즈마가 제1 전도성 층(120)에 도달하고/거나 충돌하는 것이 완화되며, 이에 의해 제1 전도성 층(120)으로부터의 전도성 물질의 처리 챔버(608)의 하나 이상의 표면 상으로의 재퇴적을 완화 또는 방지한다. 나아가, 세정 공정 동안 제1 전도성 층(120)으로부터의 전도성 물질들의 재퇴적을 완화시킴으로써, RF 안테나(612)는 플라즈마를 형성 또는 생성하기 위해 처리 챔버(608)에서 처리 가스와 반응하는 충분한 전자기파들을 생성하는 것에 지장을 받지 않을 수 있다. 이에 따라, 세정 공정의 에칭 레이트가 최상위 전도성 와이어(116a)의 상면을 따라 이로부터 금속 산화물(도 6의 606)의 대부분 및/또는 전부의 제거를 가능하게 하도록 향상될 수 있다. 나아가, 처리 챔버(608) 상에서 수행되는 다수의 WAC 공정(들)이 완화되고 처리 챔버(608) 내에서 수행되는 후속 처리 단계들에 미치는 악영향이 완화된다. 추가 실시 예들에서, 세정 공정은 처리 챔버(608) 내로 제2 처리 가스를 유동시키는 것을 포함하는 유도 결합 플라즈마(ICP) 반응성 이온 에칭(RIE) 공정을 포함한다.
도 8의 단면도(800)에 도시된 바와 같이, 유전체 층(122) 및 최상위 전도성 와이어(116a) 위에 제2 전도성 층(124)이 형성된다. 제2 전도성 층(124)은 유전체 층(122)의 상면을 따라 연장되고 개구(604)를 라이닝한다. 다양한 실시 예들에서, 제2 전도성 층(124)은 퇴적 처리 챔버(802) 내에서 예를 들어 CVD 공정, PVD 공정, 스퍼터링 공정, 전기 도금, 무전해 도금, 또 다른 적합한 성장 또는 퇴적 공정, 또는 이들의 임의의 조합에 의해 형성될 수 있다. 나아가, 제2 전도성 층(124)은 제2 전도성 물질(예를 들어, 티타늄 질화물, 알루미늄, 구리, 탄탈럼 질화물, 또 다른 적합한 전도성 물질, 또는 이들의 임의의 조합)이거나 이를 포함할 수 있다. 일부 실시 예들에서, 제2 전도성 층(124)은 약 150 옹스트롬 내지 약 500 옹스트롬의 범위 내이거나 또 다른 적합한 값인 제3 두께(t3)로 형성된다. 금속 산화물(도 6의 606)이 도 7의 세정 공정에 의해 제거되는 것에 의해, 제2 전도성 층(124)은 최상위 전도성 와이어(116a)와 양호한 전기적 접촉(예를 들어, 오옴 접촉)을 이룰 수 있다. 이는, 부분적으로, RC 지연을 감소시키고 디바이스 수율 손실을 감소시킬 수 있다.
도 9의 단면도(900)에 도시된 바와 같이, 제2 전도성 층(124) 위에 포토레지스트 마스킹 층(904)이 형성되고 개구(도 8의 604)를 채운다. 후속해서, 제2 전도성 층(124)에 대해 제1 에칭 공정이 수행되며, 이에 의해 제2 전도성 층(124)의 마스킹되지 않은 세그먼트들을 제거한다. 다양한 실시 예들에서, 제1 에칭 공정은 최상위 전도성 와이어(116a) 바로 위에 놓이는 제2 전도성 층(124) 내에 전도성 비아 세그먼트를 규정한다. 추가 실시 예들에서, 제1 에칭 공정은 제1 에칭 처리 챔버(902) 내에서 수행되고, 제2 전도성 층(124)을 하나 이상의 제1 습식 에칭제(예를 들어, 과산화수소)에 노출시키는 제1 습식 에칭을 수행하는 것을 포함한다. 포토레지스트 마스킹 층(904)은 예를 들어, 폴리머 또는 또 다른 적합한 물질이거나 이를 포함할 수 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 유전체 층(122)에 대해 제2 에칭 공정이 수행되며, 이에 의해 유전체 층(122)의 마스킹되지 않은 세그먼트들을 제거한다. 다양한 실시 예들에서, 제2 에칭 공정은 제2 에칭 처리 챔버(1002) 내에서 수행되고, 유전체 층(122)을 하나 이상의 제2 습식 에칭제(예를 들어, 플루오르화수소산, 희석 플루오르화수소산 등)에 노출시키는 제2 습식 에칭을 수행하는 것을 포함한다.
도 11의 단면도(1100)에 도시된 바와 같이, 제1 전도성 층(120)에 대해 제3 에칭 공정이 수행되며, 이에 의해 상측 전도성 구조물(121), 및 상측 전도성 구조물(121)에 측방향으로 인접하며 패시베이션 구조물(118)의 상면을 노출시키는 개구(202)를 규정한다. 일부 실시 예들에서, 제3 에칭 공정은 제1 전도성 층(120)의 마스킹되지 않은 세그먼트들을 제거한다. 추가 실시 예들에서, 제3 에칭 공정은 제3 에칭 처리 챔버(1102) 내에서 수행되고, 제1 전도성 층(120)을 하나 이상의 제1 습식 에칭제(예를 들어, 과산화수소)에 노출시키는 제3 에칭을 수행하는 것을 포함한다. 상측 전도성 구조물(121)은 제1 전도성 층(120), 유전체 층(122), 및 제2 전도성 층(124)을 포함한다. 또한 추가 실시 예들에서, 상측 전도성 구조물(121)을 형성하기 위한 공정은 도 6 내지 도 11에 도시되고/거나 설명된 처리 단계들을 포함한다.
도 9 내지 도 11의 제1, 제2, 및 제3 에칭 공정들은 상측 전도성 구조물(121)의 제1 전도성 층(120)이 제1 전도성 층(120)의 양 측벽들(120sw1, 120sw2) 사이에서 규정되는 제1 폭(w1)을 갖도록; 상측 전도성 구조물(121)의 유전체 층(122)이 유전체 층(122)의 양 측벽들(122sw1, 122sw2) 사이에서 규정되는 제2 폭(w2)을 갖도록; 그리고 상측 전도성 구조물(121)의 제2 전도성 층(124)이 제2 전도성 층(124)의 양 측벽들(124sw1, 124sw2) 사이에서 규정되는 제3 폭(w3)을 갖도록 수행된다. 다양한 실시 예들에서, (예를 들어, 도 2b에 도시되고/거나 설명된 바와 같이) 제1 폭(w1)은 제2 폭(w2)보다 작고, 제2 폭(w2)은 제3 폭(w3)보다 크며, 제3 폭(w3)은 제1 폭(w1)보다 크다. 다양한 실시 예들에서, 이는 도 9의 제1 에칭 공정이 상측 전도성 구조물(121)의 제2 전도성 층(124)을 초기 폭을 갖게 남기고, 이어서 제2 및/또는 제3 에칭 공정(들)이 제2 전도성 층(124)의 폭을 추가로 감소시키기 때문에 발생할 수 있다. 또한 추가 실시 예들에서, 도 9 내지 도 11의 제1, 제2 및 제3 에칭 공정들이 각각 습식 에칭 공정을 포함하는 것에 의해, 상측 전도성 구조물(121)의 제1 전도성 층(120), 제2 전도성 층(124), 및 유전체 층(122)의 양 측벽들은 도 2d에 도시되고/거나 설명된 바와 같이 양 측벽들이 각각 만곡, 오목하게, 그리고/또는 리세싱되도록 베벨링되고/거나 리세싱될 수 있다.
다양한 실시 예들에서, 처리 챔버(608), 퇴적 처리 챔버(802), 제1 에칭 처리 챔버(902), 제2 에칭 처리 챔버(1002), 및 제3 에칭 처리 챔버(1102)는 동일하다. 이에 따라, 반도체 기판(102)은 도 6의 제1 패터닝 공정의 시작으로부터 도 11의 제3 에칭 공정의 종료까지 동일한 처리 챔버 내에 있다. 따라서, 도 6 내지 도 11의 처리 단계들은 인 시츄(in situ) 수행된다. 이는 예를 들어, 동일한 처리 챔버로 수분이 들어가는 것 및/또는 반도체 기판(102) 위의 전도성 층들 및/ 또는 구조물들이 산화되는 것을 방지하기 위해 채용될 수 있다. 나아가, 도 6 내지 도 11의 처리 단계들을 인 시츄 수행함으로써, 상이한 처리 챔버들 사이에서 반도체 기판(102)을 이동시키는 것과 연관된 시간 및/또는 비용이 감소될 수 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 제2 전도성 층(124) 위로부터 포토레지스트 마스킹 층(도 11의 904)을 제거하기 위해 제거 공정이 수행된다. 다양한 실시 예들에서, 제거 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 또 다른 적합한 제거 공정을 수행하는 것을 포함한다.
도 13의 단면도(1300)에 도시된 바와 같이, 상측 전도성 구조물(121)의 제2 전도성 층(124) 위에 본드 범프 구조물(204)이 형성된다. 나아가, 본드 범프 구조물(204) 위에 솔더 볼(206)이 형성된다.
도 14 내지 도 16은 도 9 내지 도 11에서의 동작들 대신에 수행될 수 있는 동작들의 일부 실시 예들의 단면도들(1400-1600)을 도시하며, 이에 따라 도 5 내지 도 13의 방법이 대안적으로 도 5 내지 도 8로부터 도 14 내지 도 16으로, 그리고 이어서 도 16으로부터 도 12 및 도 13으로 진행될 수 있다(즉, 도 9 내지 도 11은 스킵함).
도 14의 단면도(1400)에 도시된 바와 같이, 제2 전도성 층(124) 위에 포토레지스트 마스킹 층(904)이 형성된다. 후속해서, 제2 전도성 층(124)에 대해 제1 에칭 공정이 수행되며, 이에 의해 제2 전도성 층(124)의 마스킹되지 않은 세그먼트들을 제거한다. 추가 실시 예들에서, 제1 에칭 공정은 제1 에칭 처리 챔버(902) 내에서 수행되고, 제2 전도성 층(124)을 하나 이상의 제1 건식 에칭제(예를 들어, 염소계 에칭제)에 노출시키는 제1 건식 에칭 공정(예를 들어, 제1 ICP RIE 공정)을 수행하는 것을 포함한다.
도 15의 단면도(1500)에 도시된 바와 같이, 유전체 층(122)에 대해 제2 에칭 공정이 수행되며, 이에 의해 유전체 층(122)의 마스킹되지 않은 세그먼트들을 제거한다. 다양한 실시 예들에서, 제2 에칭 공정은 제2 에칭 처리 챔버(1002) 내에서 수행되고, 유전체 층(122)을 하나 이상의 제2 건식 에칭제(예를 들어, 불소계 에칭제)에 노출시키는 제2 건식 에칭 공정(예를 들어, 제2 ICP RIE 공정)을 수행하는 것을 포함한다.
도 16의 단면도(1600)에 도시된 바와 같이, 제1 전도성 층(120)에 대해 제3 에칭 공정이 수행되며, 이에 의해 상측 전도성 구조물(121), 및 상측 전도성 구조물(121)에 측방향으로 인접하며 패시베이션 구조물(118)의 상면을 노출시키는 개구(202)를 규정한다. 일부 실시 예들에서, 제3 에칭 공정은 제1 전도성 층(120)의 마스킹되지 않은 세그먼트들을 제거한다. 추가 실시 예들에서, 제3 에칭 공정은 제3 에칭 처리 챔버(1102) 내에서 수행되고, 제1 전도성 층(120)을 하나 이상의 제1 건식 에칭제(예를 들어, 염소계 에칭제)에 노출시키는 제3 건식 에칭 공정(예를 들어, 제3 ICP RIE 공정)을 수행하는 것을 포함한다. 또한 추가 실시 예들에서, 상측 전도성 구조물(121)을 형성하기 위한 공정은 도 6 내지 도 8 및 도 14 내지 도 16에 도시되고/거나 설명된 처리 단계들을 포함한다.
일부 실시 예들에서, 도 14 내지 도 16의 제1, 제2 및 제3 에칭 공정들은 제1 전도성 층(120)의 제1 폭(w1), 유전체 층(122)의 제2 폭(w2), 및 제2 전도성 층(124)의 제3 폭(w3)이 서로 동일하게 되도록 수행된다. 또한 추가 실시 예들에서, 도 14 내지 도 16의 제1, 제2 및 제3 에칭 공정들은 도 2a에 도시되고/거나 설명된 바와 같이, 제1 전도성 층(120)의 양 측벽들(120sw1, 120sw2), 유전체 층(122)의 양 측벽들(122sw1, 122sw2), 및 제2 전도성 층(124)의 양 측벽들(124swl, 124sw2)이 실질적으로 직선이고(예를 들어, 패시베이션 구조물(118)의 상면에 대해 수직임) 서로 정렬되도록 수행된다.
도 17 내지 도 19는 도 9 내지 도 11에서의 동작들 대신에 수행될 수 있는 동작들의 일부 실시 예들의 단면도들(1700-1900)을 도시하며, 이에 따라 도 5 내지 도 13의 방법이 대안적으로 도 5 내지 도 8로부터 도 17 내지 도 19로, 그리고 이어서 도 19로부터 도 12 및 도 13으로 진행될 수 있다(즉, 도 9 내지 도 11은 스킵함).
도 17의 단면도(1700)에 도시된 바와 같이, 제2 전도성 층(124) 위에 포토레지스트 마스킹 층(904)이 형성된다. 후속해서, 제2 전도성 층(124)에 대해 제1 에칭 공정이 수행되며, 이에 의해 제2 전도성 층(124)의 마스킹되지 않은 세그먼트들을 제거한다. 일부 실시 예들에서, 제1 에칭 공정은 제1 에칭 처리 챔버(902) 내에서 수행되고, 제2 전도성 층(124)을 하나 이상의 제1 습식 에칭제(예를 들어, 과산화수소)에 노출시키는 제1 습식 에칭을 수행하는 것을 포함한다.
도 18의 단면도(1800)에 도시된 바와 같이, 유전체 층(122)에 대해 제2 에칭 공정이 수행되며, 이에 의해 유전체 층(122)의 마스킹되지 않은 세그먼트들을 제거한다. 다양한 실시 예들에서, 제2 에칭 공정은 제2 에칭 처리 챔버(1002) 내에서 수행되고, 유전체 층(122)을 하나 이상의 제2 습식 에칭제(예를 들어, 플루오르화수소산, 희석 플루오르화수소산 등)에 노출시키는 제2 습식 에칭을 수행하는 것을 포함한다.
도 19의 단면도(1900)에 도시된 바와 같이, 제1 전도성 층(120)에 대해 제3 에칭 공정이 수행되며, 이에 의해 상측 전도성 구조물(121), 및 상측 전도성 구조물(121)에 측방향으로 인접하며 패시베이션 구조물(118)의 상면을 노출시키는 개구(202)를 규정한다. 일부 실시 예들에서, 제3 에칭 공정은 제1 전도성 층(120)의 마스킹되지 않은 세그먼트들을 제거한다. 추가 실시 예들에서, 제3 에칭 공정은 제3 에칭 처리 챔버(1102) 내에서 수행되고, 제1 전도성 층(120)을 하나 이상의 제1 건식 에칭제(예를 들어, 염소계 에칭제)에 노출시키는 제1 건식 에칭 공정(예를 들어, ICP RIE 공정)을 수행하는 것을 포함한다. 또한 추가 실시 예들에서, 상측 전도성 구조물(121)을 형성하기 위한 공정은 도 6 내지 도 8 및 도 17 내지 도 19에 도시되고/거나 설명된 처리 단계들을 포함한다.
일부 실시 예들에서, 도 17 내지 도 19의 제1, 제2 및 제3 에칭 공정들은 (예를 들어, 도 2c에 도시되고/거나 설명된 바와 같이) 제1 전도성 층(120)의 제1 폭(w1) 및 유전체 층(122)의 제2 폭(w2)이 동일하고, 제2 전도성 층(124)의 제3 폭(w3)이 제1 폭(w1) 및 제2 폭(w2)보다 크게 되도록 수행된다. 또한 추가 실시 예들에서, 도 17 및 도 18의 제1 및 제2 에칭 공정들이 각각 습식 에칭 공정을 포함하는 것에 의해, 제2 전도성 층(124)의 양 측벽들(124sw1, 124sw2) 및 유전체 층(122)의 양 측벽들(122sw1, 122sw2)은 도 2e에 도시되고/거나 설명된 바와 같이 양 측벽들이 각각 만곡, 오목하게, 그리고/또는 리세싱되도록 베벨링되고/거나 리세싱될 수 있다. 일부 실시 예들에서, 도 19의 제3 에칭 공정이 건식 에칭 공정을 포함하는 것에 의해, 제1 전도성 층(120)의 양 측벽들(120sw1, 120sw2)은 도 2e에 도시되고/거나 설명된 바와 같이 패시베이션 구조물(118)의 상면에 대해 경사질 수 있다.
도 20은 본 개시에 따른 인터커넥트 구조물 위에 놓인 상측 전도성 구조물을 갖는 집적 칩을 형성하는 방법(2000)을 도시한다. 방법(2000)이 일련의 동작들 또는 이벤트들로서 도시되고/거나 설명되지만, 본 방법은 도시된 순서 또는 동작들에 제한되지 않는 것으로 이해될 것이다. 따라서, 일부 실시 예들에서, 동작들은 도시된 것과 상이한 순서들로 수행될 수 있고/거나 동시에 수행될 수 있다. 나아가, 일부 실시 예들에서, 도시된 동작들 또는 이벤트들은 다수의 동작들 또는 이벤트들로 세분될 수 있으며, 이들은 다른 동작들 또는 하위 동작들과 별개의 시간에 또는 동시에 수행될 수 있다. 일부 실시 예들에서, 일부 도시된 동작들 또는 이벤트들은 생략될 수 있고, 다른 예시되지 않은 동작들 또는 이벤트들이 포함될 수 있다.
동작 2002에서, 반도체 기판 위에 최상위 전도성 와이어를 포함하는 인터커넥트 구조물이 형성된다. 도 5는 동작 2002의 일부 실시 예들에 대응하는 단면도(500)를 도시한다.
동작 2004에서, 최상위 전도성 와이어 위에 패시베이션 구조물이 형성된다. 도 5는 동작 2004의 일부 실시 예들에 대응하는 단면도(500)를 도시한다.
동작 2006에서, 패시베이션 구조물 위에 제1 전도성 층이 형성된다. 도 5는 동작 2006의 일부 실시 예들에 대응하는 단면도(500)를 도시한다.
동작 2008에서, 제1 전도성 층 위에 유전체 층이 형성된다. 도 5는 동작 2008의 일부 실시 예들에 대응하는 단면도(500)를 도시한다.
동작 2010에서, 최상위 전도성 와이어 위에 개구를 형성하기 위해 유전체 층, 제1 전도성 층, 및 패시베이션 구조물에 대해 패터닝 공정이 수행된다. 패터닝 공정은 최상위 전도성 와이어를 따라 금속 산화물을 형성한다. 도 6은 동작 2010의 일부 실시 예들에 대응하는 단면도(600)를 도시한다.
동작 2012에서, 금속 산화물을 제거하기 위해 유전체 층 및 최상위 전도성 와이어에 대해 세정 공정이 수행된다. 도 7은 동작 2012의 일부 실시 예들에 대응하는 단면도(700)를 도시한다.
동작 2014에서, 유전체 층 및 최상위 전도성 와이어 위에 제2 전도성 층이 형성되며, 여기서 제2 전도성 층은 개구를 라이닝한다. 도 8은 동작 2014의 일부 실시 예들에 대응하는 단면도(800)를 도시한다.
동작 2016에서, 제2 전도성 층에 대해 제1 에칭 공정이 수행되고, 유전체 층에 대해 제2 에칭 공정이 수행되며, 제1 전도성 층에 대해 제3 에칭 공정이 수행됨으로써, 최상위 전도성 와이어 위에 상측 전도성 구조물을 형성한다. 도 9 내지 도 11은 동작 2016의 일부 실시 예들에 대응하는 단면도들(900-1100)을 도시한다. 도 14 내지 도 16은 동작 2016의 일부 실시 예들에 대응하는 단면도들(1400-1600)을 도시한다. 도 17 내지 도 19는 동작 2016의 추가 실시 예들에 대응하는 단면도들(1700-1900)을 도시한다.
이에 따라, 일부 실시 예들에서, 본 개시는 패시베이션 구조물 내에 배치되고 최상위 전도성 와이어 위에 놓인 상측 전도성 구조물에 관한 것이다. 상측 전도성 구조물은 패시베이션 구조물을 따라 배치되는 제1 전도성 층, 제1 전도성 층 위에 놓인 유전체 층, 및 유전체 층 위에 놓이고 패시베이션 구조물을 관통해 최상위 전도성 와이어와 접촉하게 연장되는 제2 전도성 층을 포함하는 다층 스택을 포함한다.
일부 실시 예들에서, 본 출원은 집적 칩으로서, 반도체 기판 위에 놓이고 전도성 와이어를 포함하는 인터커넥트 구조물; 인터커넥트 구조물 위에 놓인 패시베이션(passivation) 구조물; 및 패시베이션 구조물 위에 놓이고, 제1 전도성 층, 유전체 층, 및 제2 전도성 층을 포함하는 상측 전도성 구조물 - 제1 전도성 층은 유전체 층과 패시베이션 구조물 사이에 배치되고, 제2 전도성 층은 유전체 층의 상면을 따라 연장되고 제1 전도성 층 및 패시베이션 구조물을 통해 전도성 와이어까지 관통함 - 을 포함하는, 집적 칩을 제공한다. 일 실시 예에서, 제1 전도성 층 및 제2 전도성 층은 제1 전도성 물질을 포함한다. 일 실시 예에서, 전도성 와이어는 제1 전도성 물질과 상이한 제2 전도성 물질을 포함한다. 일 실시 예에서, 제1 전도성 층의 제1 두께는 제2 전도성 층의 제2 두께보다 작다. 일 실시 예에서, 제2 전도성 층은 중심 전도성 세그먼트, 및 중심 전도성 세그먼트로부터 외측으로 연장되는 주변 전도성 세그먼트를 포함하되, 주변 전도성 세그먼트는 중심 전도성 세그먼트 주위를 측방향으로 연속해서 둘러싸고 유전체 층의 상면과 직접 접촉한다. 일 실시 예에서, 중심 전도성 세그먼트는 전도성 와이어의 상면과 직접 접촉하고, 중심 전도성 세그먼트는 유전체 층의 내측벽들, 제1 전도성 층의 내측벽들, 및 패시베이션 구조물의 내측벽들과 접촉한다. 일 실시 예에서, 인터커넥트 구조물의 전도성 와이어는 인터커넥트 구조물의 최상위 전도성 층 내에 배치된다. 일 실시 예에서, 제1 전도성 층의 외측벽들, 유전체 층의 외측벽들, 및 제2 전도성 층의 외측벽들은 각각 직선이고 서로 정렬된다. 일 실시 예에서, 제2 전도성 층의 외측벽들 및 유전체 층의 외측벽들은 상측 전도성 구조물의 중심을 향해 내측으로 만곡된다.
일부 실시 예들에서, 본 출원은 집적 칩으로서, 반도체 기판 위에 놓인 유전체 구조물; 유전체 구조물 내에 배치된 전도성 와이어 - 전도성 와이어의 상면은 유전체 구조물의 상면과 정렬됨 -; 유전체 구조물 위에 배치되고, 전도성 와이어 위에 트렌치를 규정하는 양 측벽들을 포함하는 패시베이션 구조물; 및 트렌치 내에 배치되고 전도성 와이어에 전기적으로 결합되는 상측 전도성 구조물 - 상측 전도성 구조물은 제1 전도성 층, 유전체 층, 및 제2 전도성 층을 포함하고, 제1 전도성 층 및 유전체 층은 패시베이션 구조물의 상면을 따라 배치되고, 제2 전도성 층은 트렌치를 라이닝(lining)하고 전도성 와이어의 상면과 직접 접촉하며, 제2 전도성 층의 상면은 유전체 층 위에 있음 - 을 포함하는, 집적 칩을 제공한다. 일 실시 예에서, 제1 전도성 층 및 유전체 층은 각각 제2 전도성 층의 중심 세그먼트 주위를 측방향으로 둘러싼다. 일 실시 예에서, 집적 칩은 제2 전도성 층 위에 놓이고 트렌치를 채우는 본드 범프 구조물 - 본드 범프 구조물의 저면은 제1 전도성 층의 저면 아래에 배치됨 -; 및 본드 범프 구조물의 상면을 따라 배치된 솔더 볼을 더 포함한다. 일 실시 예에서, 집적 칩은 패시베이션 구조물 위에 놓인 발광 디바이스 - 발광 디바이스는 상측 전도성 구조물에 측방향으로 인접하고, 발광 디바이스는 전극 위의 발광 구조물을 포함함 - 를 더 포함한다. 일 실시 예에서, 전극은 제2 전도성 층 위로부터, 제2 전도성 층의 내측벽들을 따라, 패시베이션 구조물의 상면 아래의 지점까지 연속적으로 연장되고, 발광 구조물은 상측 전도성 구조물 바로 위에 놓인다. 일 실시 예에서, 전극은 제1 전도성 층의 외측벽, 유전체 층의 외측벽, 및 제2 전도성 층의 외측벽과 직접 접촉한다.
일부 실시 예들에서, 본 출원은 집적 칩을 형성하기 위한 방법으로서, 전도성 와이어 위에 패시베이션 구조물을 퇴적하는 단계; 패시베이션 구조물 위에 제1 전도성 층을 퇴적하는 단계; 제1 전도성 층 위에 유전체 층을 퇴적하는 단계; 전도성 와이어 위에 개구를 형성하기 위해 패시베이션 구조물, 제1 전도성 층, 및 유전체 층에 대해 패터닝 공정을 수행하는 단계 - 패터닝 공정은 전도성 와이어의 상면을 따라 금속 산화물을 형성함 -; 전도성 와이어의 상면으로부터 금속 산화물을 제거하기 위해 유전체 층 및 전도성 와이어에 대해 세정 공정을 수행하는 단계; 제2 전도성 층이 개구를 라이닝하고 전도성 와이어와 접촉하도록 유전체 층 및 전도성 와이어 위에 제2 전도성 층을 퇴적하는 단계; 및 전도성 와이어 위에 상측 전도성 구조물을 형성하기 위해 제2 전도성 층, 유전체 층, 및 제1 전도성 층을 에칭하는 단계를 포함하는, 방법을 제공한다. 일 실시 예에서, 제2 전도성 층, 유전체 층, 및 제1 전도성 층을 에칭하는 단계는, 개구의 나머지를 채우도록 제2 전도성 층 위에 상측 마스킹 층을 형성하는 단계; 제2 전도성 층에 대해 제1 에칭 공정을 수행하는 단계; 유전체 층에 대해 제2 에칭 공정을 수행하는 단계; 및 제1 전도성 층에 대해 제3 에칭 공정을 수행하는 단계를 포함한다. 일 실시 예에서, 제1 에칭 공정은 제2 전도성 층을 제1 습식 에칭제에 노출시키는 단계를 포함하고, 제3 에칭 공정은 제1 전도성 층을 제1 습식 에칭제에 노출시키는 단계를 포함하며, 제2 에칭 공정은, 유전체 층을 제1 습식 에칭제와 상이한 제2 습식 에칭제에 노출시키는 단계를 포함한다. 일 실시 예에서, 세정 공정은 금속 산화물을 아르곤계 플라즈마에 노출시키는 유도 결합 플라즈마(ICP) 반응성 이온 에칭(RIE) 공정이다. 일 실시 예에서, 금속 산화물은 약 5,000 kJ/mol을 초과하는 격자 에너지를 갖는 물질을 포함한다.
전술한 내용은 해당 기술분야의 통상의 기술자들이 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시 예들의 특징들을 개략적으로 설명한다. 해당 기술분야의 통상의 기술자들은 본 명세서에서 소개된 실시 예들의 동일한 목적들을 수행하고/하거나 동일한 이점들을 달성하기 위한 다른 공정들 및 구조들을 설계 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있음을 이해해야 한다. 또한 해당 기술분야의 통상의 기술자들은 또한 이와 같은 균등한 구성들이 본 개시의 사상 및 범위에서 벗어나지 않음과, 본 개시의 사상 및 범위에서 벗어나지 않고 자신들이 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 인식해야 한다.
실시 예들
실시 예 1. 집적 칩으로서,
반도체 기판 위에 놓이고 전도성 와이어를 포함하는 인터커넥트 구조물;
인터커넥트 구조물 위에 놓인 패시베이션(passivation) 구조물; 및
패시베이션 구조물 위에 놓이고, 제1 전도성 층, 유전체 층, 및 제2 전도성 층을 포함하는 상측 전도성 구조물 - 제1 전도성 층은 유전체 층과 패시베이션 구조물 사이에 배치되고, 제2 전도성 층은 유전체 층의 상면을 따라 연장되고 제1 전도성 층 및 패시베이션 구조물을 통해 전도성 와이어까지 관통함 - 을 포함하는, 집적 칩.
실시 예 2. 실시 예 1에 있어서, 제1 전도성 층 및 제2 전도성 층은 제1 전도성 물질을 포함하는 것인, 집적 칩.
실시 예 3. 실시 예 2에 있어서, 전도성 와이어는 제1 전도성 물질과 상이한 제2 전도성 물질을 포함하는 것인, 집적 칩.
실시 예 4. 실시 예 1에 있어서, 제1 전도성 층의 제1 두께는 제2 전도성 층의 제2 두께보다 작은 것인, 집적 칩.
실시 예 5. 실시 예 1에 있어서, 제2 전도성 층은 중심 전도성 세그먼트, 및 중심 전도성 세그먼트로부터 외측으로 연장되는 주변 전도성 세그먼트를 포함하되, 주변 전도성 세그먼트는 중심 전도성 세그먼트 주위를 측방향으로 연속해서 둘러싸고 유전체 층의 상면과 직접 접촉하는 것인, 집적 칩.
실시 예 6. 실시 예 5에 있어서, 중심 전도성 세그먼트는 전도성 와이어의 상면과 직접 접촉하고, 중심 전도성 세그먼트는 유전체 층의 내측벽들, 제1 전도성 층의 내측벽들, 및 패시베이션 구조물의 내측벽들과 접촉하는 것인, 집적 칩.
실시 예 7. 실시 예 1에 있어서, 인터커넥트 구조물의 전도성 와이어는 인터커넥트 구조물의 최상위 전도성 층 내에 배치되는 것인, 집적 칩.
실시 예 8. 실시 예 1에 있어서, 제1 전도성 층의 외측벽들, 유전체 층의 외측벽들, 및 제2 전도성 층의 외측벽들은 각각 직선이고 서로 정렬되는 것인, 집적 칩.
실시 예 9. 실시 예 1에 있어서, 제2 전도성 층의 외측벽들 및 유전체 층의 외측벽들은 상측 전도성 구조물의 중심을 향해 내측으로 만곡되는 것인, 집적 칩.
실시 예 10. 집적 칩으로서,
반도체 기판 위에 놓인 유전체 구조물;
유전체 구조물 내에 배치된 전도성 와이어 - 전도성 와이어의 상면은 유전체 구조물의 상면과 정렬됨 -;
유전체 구조물 위에 배치되고, 전도성 와이어 위에 트렌치를 규정하는 양 측벽들을 포함하는 패시베이션 구조물; 및
트렌치 내에 배치되고 전도성 와이어에 전기적으로 결합되는 상측 전도성 구조물 - 상측 전도성 구조물은 제1 전도성 층, 유전체 층, 및 제2 전도성 층을 포함하고, 제1 전도성 층 및 유전체 층은 패시베이션 구조물의 상면을 따라 배치되고, 제2 전도성 층은 트렌치를 라이닝(lining)하고 전도성 와이어의 상면과 직접 접촉하며, 제2 전도성 층의 상면은 유전체 층 위에 있음 - 을 포함하는, 집적 칩.
실시 예 11. 실시 예 10에 있어서,
제1 전도성 층 및 유전체 층은 각각 제2 전도성 층의 중심 세그먼트 주위를 측방향으로 둘러싸는 것인, 집적 칩.
실시 예 12. 실시 예 10에 있어서,
제2 전도성 층 위에 놓이고 트렌치를 채우는 본드 범프 구조물 - 본드 범프 구조물의 저면은 제1 전도성 층의 저면 아래에 배치됨 -; 및
본드 범프 구조물의 상면을 따라 배치된 솔더 볼을 더 포함하는, 집적 칩.
실시 예 13. 실시 예 10에 있어서,
패시베이션 구조물 위에 놓인 발광 디바이스 - 발광 디바이스는 상측 전도성 구조물에 측방향으로 인접하고, 발광 디바이스는 전극 위의 발광 구조물을 포함함 - 를 더 포함하는, 집적 칩.
실시 예 14. 실시 예 13에 있어서,
전극은 제2 전도성 층 위로부터, 제2 전도성 층의 내측벽들을 따라, 패시베이션 구조물의 상면 아래의 지점까지 연속적으로 연장되고, 발광 구조물은 상측 전도성 구조물 바로 위에 놓이는 것인, 집적 칩.
실시 예 15. 실시 예 14에 있어서,
전극은 제1 전도성 층의 외측벽, 유전체 층의 외측벽, 및 제2 전도성 층의 외측벽과 직접 접촉하는 것인, 집적 칩.
실시 예 16. 집적 칩을 형성하기 위한 방법으로서,
전도성 와이어 위에 패시베이션 구조물을 퇴적하는 단계;
패시베이션 구조물 위에 제1 전도성 층을 퇴적하는 단계;
제1 전도성 층 위에 유전체 층을 퇴적하는 단계;
전도성 와이어 위에 개구를 형성하기 위해 패시베이션 구조물, 제1 전도성 층, 및 유전체 층에 대해 패터닝 공정을 수행하는 단계 - 패터닝 공정은 전도성 와이어의 상면을 따라 금속 산화물을 형성함 -;
전도성 와이어의 상면으로부터 금속 산화물을 제거하기 위해 유전체 층 및 전도성 와이어에 대해 세정 공정을 수행하는 단계;
제2 전도성 층이 개구를 라이닝하고 전도성 와이어와 접촉하도록 유전체 층 및 전도성 와이어 위에 제2 전도성 층을 퇴적하는 단계; 및
전도성 와이어 위에 상측 전도성 구조물을 형성하기 위해 제2 전도성 층, 유전체 층, 및 제1 전도성 층을 에칭하는 단계를 포함하는, 집적 칩을 형성하기 위한 방법.
실시 예 17. 실시 예 16에 있어서,
제2 전도성 층, 유전체 층, 및 제1 전도성 층을 에칭하는 단계는,
개구의 나머지를 채우도록 제2 전도성 층 위에 상측 마스킹 층을 형성하는 단계;
제2 전도성 층에 대해 제1 에칭 공정을 수행하는 단계;
유전체 층에 대해 제2 에칭 공정을 수행하는 단계; 및
제1 전도성 층에 대해 제3 에칭 공정을 수행하는 단계를 포함하는, 집적 칩을 형성하기 위한 방법.
실시 예 18. 실시 예 17에 있어서,
제1 에칭 공정은 제2 전도성 층을 제1 습식 에칭제에 노출시키는 단계를 포함하고, 제3 에칭 공정은 제1 전도성 층을 제1 습식 에칭제에 노출시키는 단계를 포함하며, 제2 에칭 공정은, 유전체 층을 제1 습식 에칭제와 상이한 제2 습식 에칭제에 노출시키는 단계를 포함하는 것인, 집적 칩을 형성하기 위한 방법.
실시 예 19. 실시 예 17에 있어서,
세정 공정은 금속 산화물을 아르곤계 플라즈마에 노출시키는 유도 결합 플라즈마(inductively-coupled plasma, ICP) 반응성 이온 에칭(reactive-ion etching, RIE) 공정인 것인, 집적 칩을 형성하기 위한 방법.
실시 예 20. 실시 예 17에 있어서,
금속 산화물은 약 5,000 kJ/mol을 초과하는 격자 에너지를 갖는 물질을 포함하는 것인, 집적 칩을 형성하기 위한 방법.

Claims (10)

  1. 집적 칩으로서,
    반도체 기판 위에 놓이고 전도성 와이어를 포함하는 인터커넥트 구조물;
    상기 인터커넥트 구조물 위에 놓인 패시베이션(passivation) 구조물; 및
    상기 패시베이션 구조물 위에 놓이고, 제1 전도성 층, 유전체 층, 및 제2 전도성 층을 포함하는 상측 전도성 구조물 - 상기 제1 전도성 층은 상기 유전체 층과 상기 패시베이션 구조물 사이에 배치되고, 상기 제2 전도성 층은 상기 유전체 층의 상면을 따라 연장되고 상기 제1 전도성 층 및 상기 패시베이션 구조물을 통해 상기 전도성 와이어까지 관통함 - 을 포함하는, 집적 칩.
  2. 제1항에 있어서, 상기 제1 전도성 층 및 상기 제2 전도성 층은 제1 전도성 물질을 포함하는 것인, 집적 칩.
  3. 제2항에 있어서, 상기 전도성 와이어는 상기 제1 전도성 물질과 상이한 제2 전도성 물질을 포함하는 것인, 집적 칩.
  4. 제1항에 있어서, 상기 제1 전도성 층의 제1 두께는 상기 제2 전도성 층의 제2 두께보다 작은 것인, 집적 칩.
  5. 제1항에 있어서, 상기 제2 전도성 층은 중심 전도성 세그먼트, 및 상기 중심 전도성 세그먼트로부터 외측으로 연장되는 주변 전도성 세그먼트를 포함하되, 상기 주변 전도성 세그먼트는 상기 중심 전도성 세그먼트 주위를 측방향으로 연속해서 둘러싸고 상기 유전체 층의 상면과 직접 접촉하는 것인, 집적 칩.
  6. 제1항에 있어서, 상기 인터커넥트 구조물의 상기 전도성 와이어는 상기 인터커넥트 구조물의 최상위 전도성 층 내에 배치되는 것인, 집적 칩.
  7. 제1항에 있어서, 상기 제1 전도성 층의 외측벽들, 상기 유전체 층의 외측벽들, 및 상기 제2 전도성 층의 외측벽들은 각각 직선이고 서로 정렬되는 것인, 집적 칩.
  8. 제1항에 있어서, 상기 제2 전도성 층의 외측벽들 및 상기 유전체 층의 외측벽들은 상기 상측 전도성 구조물의 중심을 향해 내측으로 만곡되는 것인, 집적 칩.
  9. 집적 칩으로서,
    반도체 기판 위에 놓인 유전체 구조물;
    상기 유전체 구조물 내에 배치된 전도성 와이어 - 상기 전도성 와이어의 상면은 상기 유전체 구조물의 상면과 정렬됨 -;
    상기 유전체 구조물 위에 배치되고, 상기 전도성 와이어 위에 트렌치를 규정하는 양 측벽들을 포함하는 패시베이션 구조물; 및
    상기 트렌치 내에 배치되고 상기 전도성 와이어에 전기적으로 결합되는 상측 전도성 구조물 - 상기 상측 전도성 구조물은 제1 전도성 층, 유전체 층, 및 제2 전도성 층을 포함하고, 상기 제1 전도성 층 및 상기 유전체 층은 상기 패시베이션 구조물의 상면을 따라 배치되고, 상기 제2 전도성 층은 상기 트렌치를 라이닝(lining)하고 상기 전도성 와이어의 상면과 직접 접촉하며, 상기 제2 전도성 층의 상면은 상기 유전체 층 위에 있음 - 을 포함하는, 집적 칩.
  10. 집적 칩을 형성하기 위한 방법으로서,
    전도성 와이어 위에 패시베이션 구조물을 퇴적하는 단계;
    상기 패시베이션 구조물 위에 제1 전도성 층을 퇴적하는 단계;
    상기 제1 전도성 층 위에 유전체 층을 퇴적하는 단계;
    상기 전도성 와이어 위에 개구를 형성하기 위해 상기 패시베이션 구조물, 상기 제1 전도성 층, 및 상기 유전체 층에 대해 패터닝 공정을 수행하는 단계 - 상기 패터닝 공정은 상기 전도성 와이어의 상면을 따라 금속 산화물을 형성함 -;
    상기 전도성 와이어의 상면으로부터 상기 금속 산화물을 제거하기 위해 상기 유전체 층 및 상기 전도성 와이어에 대해 세정 공정을 수행하는 단계;
    제2 전도성 층이 상기 개구를 라이닝하고 상기 전도성 와이어와 접촉하도록 상기 유전체 층 및 상기 전도성 와이어 위에 상기 제2 전도성 층을 퇴적하는 단계; 및
    상기 전도성 와이어 위에 상측 전도성 구조물을 형성하기 위해 상기 제2 전도성 층, 상기 유전체 층, 및 상기 제1 전도성 층을 에칭하는 단계를 포함하는, 방법.
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