CN114843248A - 集成芯片及其形成方法 - Google Patents

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CN
China
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conductive
layer
conductive layer
dielectric layer
dielectric
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林子羽
张耀文
锺嘉文
林彦良
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明的各种实施例涉及一种集成芯片。该集成芯片包括：互连结构，位于半导体衬底上方并包括导电线。钝化结构位于互连结构上方。上导电结构位于钝化结构上方并包括第一导电层、介电层和第二导电层。该第一导电层设置在介电层与钝化结构之间。该第二导电层沿着介电层的顶面延伸并穿透第一导电层和钝化结构直至导电线。本申请的实施提供了集成芯片及其形成方法。

Description

集成芯片及其形成方法
技术领域
本申请的实施涉及集成芯片及其形成方法。
背景技术
半导体芯片用于电子和其他器件，并且是众所周知的。如今此类芯片的广泛使用，以及消费者对更强大、更紧凑器件的需求，要求芯片制造商不断减小此类芯片的物理大小并不断增加此类芯片的功能性。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。然而，由于部件大小继续减小，制造工艺继续变得更加难以执行。因此，以越来越小的大小形成可靠的半导体器件是一个挑战。
发明内容
在一些实施例中，本申请提供一种集成芯片，包括：互连结构，位于半导体衬底上方并包括导电线；钝化结构，位于所述互连结构上方；以及上导电结构，位于所述钝化结构上方并包括第一导电层、介电层和第二导电层，其中，所述第一导电层设置在所述介电层与所述钝化结构之间，其中，所述第二导电层沿着所述介电层的顶面延伸并穿透所述第一导电层和所述钝化结构直至所述导电线。
在一些实施例中，本申请提供一种集成芯片，包括：介电结构，位于半导体衬底上方；导电线，设置在所述介电结构内，其中，所述导电线的顶面与所述介电结构的顶面对准；钝化结构，设置在所述介电结构上方并包括在所述导电线上方限定沟槽的相对侧壁；以及上导电结构，设置在所述沟槽内并电耦合至所述导电线，其中，所述上导电结构包括第一导电层、介电层和第二导电层，其中，所述第一导电层和所述介电层沿着所述钝化结构的顶面设置，其中，所述第二导电层加衬所述沟槽并与所述导电线的所述顶面直接接触，并且其中，所述第二导电层的顶面位于所述介电层之上。
在一些实施例中，本申请提供一种用于形成集成芯片的方法，所述方法包括：在导电线上方沉积钝化结构；在所述钝化结构上方沉积第一导电层；在所述第一导电层上方沉积介电层；对所述钝化结构、所述第一导电层和所述介电层执行图案化工艺以在所述导电线之上形成开口，其中，所述图案化工艺沿着所述导电线的顶面形成金属氧化物；对所述介电层和所述导电线执行清洁工艺，以从沿着所述导电线的所述顶面去除所述金属氧化物；在所述介电层和所述导电线上方沉积第二导电层，使得所述第二导电层加衬所述开口并与所述导电线接触；以及蚀刻所述第二导电层、所述介电层和所述第一导电层以在所述导电线上方形成上导电结构。
本申请的实施例提供了具有多层堆叠件以降低制造成本并提高性能的上导电结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出包括上导电结构的集成芯片的一些实施例的截面图，该上导电结构具有覆盖并电耦合至互连结构的多层堆叠件。
图2A至图2E示出集成芯片的一些实施例的截面图，该集成芯片包括具有覆盖互连结构的上导电结构的接合结构。
图3示出集成芯片的一些实施例的截面图，该集成芯片包括覆盖互连结构的重布结构和覆盖重布结构的上导电结构。
图4A至图4B示出集成芯片的一些实施例的截面图，该集成芯片具有竖直地位于对应的上导电结构之上的发光结构。
图5至图13示出用于形成集成芯片的方法的一些实施例的截面图，该集成芯片具有覆盖互连结构的上导电结构。
图14至图16示出用于形成集成芯片的方法的一些实施例的截面图，该集成芯片具有覆盖互连结构的上导电结构。
图17至图19示出用于形成集成芯片的方法的又一其他实施例的截面图，该集成芯片具有覆盖互连结构的上导电结构。
图20示出用于形成具有覆盖互连结构的上导电结构的集成芯片的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
集成芯片技术不断改进。这些改进通常涉及缩小几何尺寸以实现更低的制造成本、更高的器件集成密度、更高的速度和更好的性能。由于器件缩放，沿着处理室侧壁的污染的负面影响(例如，降低的蚀刻速率、不一致的蚀刻工艺、无法从衬底精确去除污染物和/或副产物等)被放大。
例如，可将包括位于半导体衬底上方的互连结构的工件装载至等离子蚀刻系统的处理室中。钝化结构覆盖互连结构的最顶导电线(例如，包括钽、铝、铜等)，并且第一导电层(即，金属硬掩模层)覆盖钝化结构。等离子处理系统在处理室内形成第一等离子以选择性地蚀刻第一导电层和钝化结构，从而形成暴露最顶导电线的顶面的开口。在此工艺期间，处理室内的第一等离子和/或氧原子与最顶导电线反应并导致沿着最顶导电线的顶面形成金属氧化物(例如，氧化钽、氧化铝、氧化铜等)。金属氧化物可能具有不易通过当前清洁工艺去除的高晶格能(例如，大于约5,000kJ/mol)。随后，在处理室内对工件执行清洁工艺(例如，等离子蚀刻工艺)以去除金属氧化物。在清洁工艺期间，等离子处理系统在处理室内形成第二等离子，该第二等离子轰击第一导电层和金属氧化物，从而促进沿着最顶导电线去除金属氧化物。然而，用第二等离子轰击第一导电层导致来自第一导电层的导电材料再沉积至处理室的侧壁和/或上面上。等离子处理系统可包括沿着处理室的侧壁和/或在处理室的侧壁内设置的射频(RF)天线，其中，该RF天线被配置为生成与处理室内部的处理气体(例如，氩气)反应的电磁波以形成第二等离子。然而，当工件(或后续工件)在处理室中经受后续处理时，沿着处理室的侧壁和/或上面再沉积的导电材料可能不利地影响后续处理步骤。例如，再沉积的导电材料可能会导致金属-绝缘体-金属(MIM)电容/金属屏蔽效应，从而阻止和/或减弱处理室内的RF天线产生的电磁波的强度。因此，等离子处理系统可能无法正确地从处理室内的等离子中分离出来，从而使得后续蚀刻工艺的蚀刻速率显著降低。可执行无晶圆自动清洁(WAC)工艺以从处理室侧壁和/或上面去除导电材料。WAC工艺可能会增加与制造集成芯片相关的时间和成本。此外，WAC工艺可能无法有效地从处理室侧壁和/或上面去除再沉积的导电材料，因为缺乏对导电材料的物理轰击，从而增加了集成芯片的良率损失。
此外，在第一导电层和钝化结构内形成开口之后，在钝化结构上方形成第二导电层并加衬开口。第二导电层直接覆盖最顶导电线并被蚀刻以限定上导电结构。上导电结构被配置为将其他半导体器件和/或另一集成芯片电耦合至互连结构。然而，来自第一导电层的再沉积的导电材料可能降低清洁工艺的性能(例如，可能降低在清洁工艺期间蚀刻金属氧化物的速率)，使得金属氧化物的至少一部分沿着最顶导电线的顶面保留。这会增加上导电结构与最顶导电线之间的电阻，从而增加集成芯片中的电阻电容(RC)延迟。
在一些实施例中，本发明涉及一种具有多层堆叠件的上导电结构(以及相关的制造方法)，该上导电结构减少沿着处理室的侧壁和/或上面的导电材料的再沉积。一种用于形成上导电结构的方法包括在钝化结构上方形成第一导电层(例如，金属硬掩模层)，该钝化结构沿着互连结构内的最顶导电线设置。互连结构覆盖半导体衬底。介电层(例如，介电硬掩模层)沿着第一导电层形成。半导体衬底被装载至等离子蚀刻系统的处理室中。执行图案化工艺以选择性地蚀刻介电层、第一导电层和钝化结构以在最顶导电线上方形成开口。在图案化工艺期间，沿着最顶导电层的顶面形成金属氧化物。随后，对最顶导电层执行清洁工艺，并且清洁工艺包括在处理室内部形成等离子(例如，氩基等离子)。等离子轰击介电层和金属氧化物，从而沿着最顶导电层去除金属氧化物并减小介电层的厚度。介电层被配置为防止或抑制等离子到达和/或轰击第一导电层。借助于覆盖第一导电层的介电层，可准确地去除金属氧化物，同时抑制导电材料从第一导电层到处理室的侧壁和/或上面的再沉积。这减少在处理室中执行的多个WAC工艺并抑制对在处理室内执行的后续处理步骤的不利影响。
此外，在介电层上方形成第二导电层并加衬开口。对第一导电层、介电层和第二导电层执行多次蚀刻工艺(例如，在处理室内)以形成上导电结构。上导电结构包括多层堆叠件，该多层堆叠件包括第一导电层和第二导电层以及介电层。准确去除金属氧化物确保上导电结构与最顶导电线之间的良好电气连接(例如，欧姆接触)，从而减少集成芯片中的RC延迟。此外，通过防止导电材料从第一导电层再沉积，多个蚀刻工艺的蚀刻速率不会受到不利影响。这减少与形成集成芯片相关联的时间和成本。
图1示出具有覆盖互连结构110的上导电结构121的集成芯片100的一些实施例的截面图。
集成芯片100包括覆盖半导体衬底102的互连结构110。半导体器件104设置在半导体衬底102上方和/或上。例如，半导体器件104可以是晶体管或其他合适的器件。在一些实施例中，半导体器件104包括设置在半导体衬底102中的源极/漏极区103、设置在源极/漏极区103之间的栅极介电层105、覆盖栅极介电层105的栅电极106、以及设置在栅电极106和栅极介电层105的侧壁周围的侧壁间隔件108。
互连结构110包括多个导电通孔114、多个导电线116和互连介电结构112。多个导电通孔114和多个导电线116设置在互连介电结构112内并且被配置为将半导体器件104电耦合至上面的导电结构和/或另一半导体器件(未示出)。此外，多个导电线116包括位于上导电结构121正下方的最顶导电线116a。
钝化结构118沿着互连结构110的顶面设置。上导电结构121从钝化结构118的顶面延伸至最顶导电线116a。在各种实施例中，上导电结构121包括多层堆叠件，该多层堆叠件包括第一导电层120、介电层122和第二导电层124。第一导电层120沿着钝化结构118的顶面设置，并设置在钝化结构118与介电层122之间。此外，第二导电层124包括中心导电部126和从中心导电部126向外连续延伸的外围导电部128。中心导电部126从介电层122之上穿过钝化结构118连续延伸至最顶导电线116a。上导电结构121通过中心导电部126电耦合至最顶导电线116a。在各种实施例中，上导电结构121被配置为将半导体器件104电耦合至另一集成芯片(未示出)和/或另一半导体器件(未示出)。
在各种实施例中，第一导电层120被配置为金属硬掩模层，并且介电层122被配置为介电硬掩模层。第一导电层120和介电层122分别与第一导电层120的中心导电部126的外侧壁直接接触。在又另外的实施例中，第一导电层120和/或介电层122在俯视时均呈环状，使得第一导电层120和/或介电层122连续横向环绕中心导电部126。在另外的实施例中，当俯视时，第二导电层124的外围导电部128是环形的并连续地横向环绕中心导电部126。在一些实施例中，第一导电层120与第二导电层124包括相同的材料(例如，氮化钛)。
通过在第一导电层120与第二导电层124之间设置介电层122，在集成芯片100的制造期间抑制导电材料从第一导电层120再沉积至处理室和/或处理工具的一个或多个表面上。通过减少来自第一导电层120的导电材料的再沉积，降低上导电结构121与最顶导电线116a之间的电阻。例如，抑制导电材料的再沉积有利于在形成第二导电层124之前用于沿着最顶导电线116a的顶面去除金属氧化物的清洁工艺(例如，等离子蚀刻工艺)的适当执行，并减少在处理室和/或处理工具上执行的WAC工艺以去除再沉积的导电材料。这部分地减少集成芯片100中的电阻电容(RC)延迟，并减少与制造集成芯片100相关联的产量损失、时间和成本。
图2A示出具有覆盖最顶导电线116a的上导电结构121的集成芯片200a的一些实施例的截面图。
最顶导电线116a设置在互连介电结构112内并覆盖半导体衬底102上。在各种实施例中，最顶导电线116a和互连介电结构112是覆盖半导体衬底102的互连结构(例如，图1的110)的一部分。在一些实施例中，互连介电结构112可以例如是或包括二氧化硅、低k介电材料、另一种合适的介电材料或前述材料的任何组合。如本文所用，低k介电材料是介电常数小于3.9的介电材料。在又另外的实施例中，最顶导电线116a可以例如是或包括铝、钛、钽、钌、锆、钼、另一种导电材料或前述材料的任何组合。
钝化结构118沿着互连介电结构112的顶面设置并包括在钝化结构118中限定沟槽的相对侧壁。在各种实施例中，钝化结构118的相对侧壁相对于最顶导电线116a的顶面倾斜。在各种实施例中，钝化结构118可以例如是或包括二氧化硅、硅玻璃、非掺杂硅玻璃、另一种介电材料等。上导电结构121设置在钝化结构118的沟槽内并直接覆盖最顶导电线116a。上导电结构121包括第一导电层120、介电层122和第二导电层124。第一导电层120沿着钝化结构118的顶面设置，并且介电层122沿着第一导电层120的顶面设置。在各种实施例中，第二导电层124从介电层122的顶面沿着第一导电层120和钝化结构118的相对侧壁延伸至最顶导电线116a。
在各种实施例中，第一导电层120和第二导电层124可例如分别是或包括氮化钛、铝、铜、氮化钽、另一种合适的导电材料或前述材料的任何组合。在又另外的实施例中，第一导电层120与第二导电层124包括相同的导电材料(例如氮化钛)并分别具有柱状晶圆。在又另外的实施例中，介电层122例如可以是或包括二氧化硅、氮化硅、氧化铝、氮氧化硅、另一种合适的介电材料或前述材料的任何组合。
在一些实施例中，第一导电层120具有介于约
Figure BDA0003495266780000081
至约
Figure BDA0003495266780000082
的范围内或是另一合适值的第一厚度t1。在一些实施例中，如果第一厚度t1相对低(例如，小于约
Figure BDA0003495266780000083
)，则钝化结构118可能被用于在钝化结构118中形成沟槽的蚀刻工艺(例如，等离子蚀刻工艺)损坏。在又另外的实施例中，如果第一厚度t1相对较大(例如，大于约
Figure BDA0003495266780000084
)，则用于在钝化结构118中形成沟槽的蚀刻工艺可能不会暴露最顶导电线116a的足够部分。这会增加上导电结构121与最顶导电线116a之间的电阻。
在又另外的实施例中，介电层122具有介于约
Figure BDA0003495266780000085
至约
Figure BDA0003495266780000086
的范围内或是另一合适值的第二厚度t2。在又另外的实施例中，借助于第二厚度t2和/或介电层122的布局，减少了来自第一导电层120的导电材料再沉积到用于制造集成芯片200a的处理室和/或处理工具的一个或多个表面上。此外，保护第一导电层120的介电层122有利于在沉积第二导电层124之前对最顶导电线116a的表面执行清洁工艺，以去除在先前处理步骤期间沿着最顶导电线116a的表面形成的金属氧化物。这部分地降低上导电结构121与最顶导电线116a之间的电阻。在各种实施例中，如果第二厚度t2相对低(例如，小于约
Figure BDA0003495266780000087
)，则第一导电层120和/或钝化结构118可能被用于在钝化结构118中形成沟槽的蚀刻工艺损坏。在又另外的实施例中，如果第二厚度t2相对较大(例如，大于约
Figure BDA0003495266780000088
)，则用于在钝化结构118中形成沟槽的蚀刻工艺可能不会暴露最顶导电线116a的足够部分。这会增加上导电结构121与最顶导电线116a之间的电阻。在一些实施例中，第一导电层120的第一厚度t1小于介电层122的第二厚度t2。
在各种实施例中，第二导电层124的第三厚度t3介于
Figure BDA0003495266780000089
至约
Figure BDA00034952667800000810
的范围内，或是另一合适的值。在一些实施例中，如果第三厚度t3相对较低(例如，小于约
Figure BDA00034952667800000811
)，则第二导电层124与最顶导电线116a之间的电阻增加。在又另外的实施例中，如果第三厚度t3相对较大(例如，大于约
Figure BDA00034952667800000812
)，则用于形成上导电结构121的蚀刻工艺可能过蚀刻至下面的层和/或结构中。在一些实施例中，第三厚度t3大于第一厚度t1且大于第二厚度t2。在又另外的实施例中，第三厚度t3大于第二厚度t2，并且第二厚度t2大于第一厚度t1。
在又另外的实施例中，上导电结构121被配置为与接合焊盘接合，并且是接合结构208的一部分。在此类实施例中，接合结构208包括：延伸穿过钝化结构118并与最顶导电线116a接触的上导电结构121、设置在上导电结构121上方的接合凸块结构204、以及沿着接合凸块结构204设置的焊球206。在一些实施例中，接合结构208被配置为将集成芯片200a电耦合至另一半导体结构(未示出)。在又另外的实施例中，上导电结构121的第二导电层124可被配置为上导电通孔结构。此外，开口202与上导电结构121相邻地横向设置，其中，开口暴露钝化结构118的顶面。此外，上导电结构121与第一导电层120、介电层122和第二导电层124的外围部横向偏移和/或电隔离。此外，在一些实施例中，上导电结构121的第一导电层120的外侧壁、介电层122的外侧壁以及第二导电层124的外侧壁是基本笔直的并分别彼此对准。
图2B示出对应于图2A的集成芯片200a的一些实施例的集成芯片200b的一些实施例的截面图。
如图2B所示，导电结构121的第一导电层120具有限定在第一导电层120的相对侧壁120sw1、120sw2之间的第一宽度w1。导电结构121的介电层122具有限定在介电层122的相对侧壁122sw1、122sw2之间的第二宽度w2。导电结构121的第二导电层124具有限定在第二导电层124的相对侧壁124sw1、124sw2之间的第三宽度w3。在各种实施例中，第一宽度w1小于第二宽度w2并大于第三宽度w3。在一些实施例中，第一宽度w1小于第二宽度w2，因为上导电结构121通过一个或多个湿法蚀刻工艺形成，该湿法蚀刻工艺使第一导电层120的相对侧壁120sw1、120sw2和/或第二导电层124的相对侧壁124sw1、124sw2斜切和/或凹陷。
图2C示出对应于图2A的集成芯片200a的一些实施例的集成芯片200c的一些实施例的截面图。
如图2C所示，在一些实施例中，第一导电层120的第一宽度w1等于介电层122的第二宽度w2。在此类实施例中，第一导电层120的相对侧壁120sw1、120sw2与介电层122的相对侧壁122sw1、122sw2对准。在又另外的实施例中，第二导电层124的第三宽度w3大于第一宽度w1和第二宽度w2。
图2D示出对应于图2A的集成芯片200a的一些实施例的集成芯片200d的一些实施例的截面图。
如图2D所示，在一些实施例中，第一导电层120的相对侧壁120sw1、120sw2、介电层122的相对侧壁122sw1、122sw2以及第二导电层124的相对侧壁124sw1、124sw2各自在朝向上导电结构121的中心的方向上弯曲、凹入和/或凹陷。
图2E示出对应于图2A的集成芯片200a的一些实施例的集成芯片200e的一些实施例的截面图。
如图2E所示，在一些实施例中，第一导电层120的相对侧壁120sw1、120sw2是直的并可相对于钝化结构118的顶面倾斜。在又另外的实施例中，介电层122的相对侧壁122sw1、122sw2和第二导电层124的相对侧壁124sw1、124sw2在朝向上导电结构121的中心的方向上弯曲和/或凹陷。
图3示出集成芯片300的一些实施例的截面图，该集成芯片包括覆盖互连结构110的重布结构304和覆盖重布结构304的多个上导电结构121。
集成芯片300包括覆盖半导体衬底102上的互连结构110和设置在互连结构110上方的重布结构304。在一些实施例中，半导体衬底102可以例如是或包括体衬底(例如体硅衬底)、绝缘体上硅(SOI)衬底等。多个半导体器件104沿着半导体衬底102的正面表面和/或在该正面表面内设置。在各种实施例中，多个半导体器件104中的每个可被配置为晶体管、另一半导体器件等。此外，互连结构110包括设置在互连介电结构内的多个导电通孔114和多个导电线116。在各种实施例中，互连介电结构包括多个互连介电层302，例如，每个互连介电层可以是或包括层间介电(ILD)层、金属间介电(IMD)层、介电保护层、另一合适的层等。导电通孔114和导电线116被配置为将半导体器件104电耦合至重布结构304。
重布结构304包括下钝化层306、多个重布通孔308和多个重布线310。下钝化层306设置在钝化结构118与互连结构110之间。重布通孔308和重布线310设置在下钝化层306内，并被配置为将互连结构110电耦合至覆盖重布结构304的多个接合结构208。在各种实施例中，多个重布通孔308可以例如是或包括铝、铜、氮化钛、氮化钽、钨、另一种导电材料或前述材料的任何组合。在另外的实施例中，多个重布线310可以例如是或包括铝、钛、钽、钌、锆、钼、另一种导电材料或前述材料的任何组合。
在各种实施例中，多个接合结构208覆盖重布线310，并被配置为将互连结构110电耦合至另一集成芯片(未示出)。多个接合结构208各自包括上导电结构121、覆盖上导电结构121的接合凸块结构204、和覆盖接合凸块结构204的焊球206。在各种实施例中，上导电结构121包括多层堆叠件，该多层堆叠件包括第一导电层120、介电层122和第二导电层124。在各种实施例中，尽管图3的上导电结构121被示为图2A的上导电结构121，但应当了解，图3的上导电结构121可各自被配置为图2B、图2C、图2D或图2E的上导电结构121。
图4A示出集成芯片400a的一些实施例的截面图，该集成芯片具有竖直地位于对应的上导电结构121之上的发光结构406。
在一些实施例中，集成芯片400a包括覆盖钝化结构118的多个发光器件402。介电间隔件408横向包围每个发光器件402的侧壁。在各种实施例中，多个发光器件402分别包括覆盖电极404的发光结构406。每个发光器件402横向相邻于对应的上导电结构121并竖直地位于对应的上导电结构121之上。在一些实施例中，每个上导电结构121被配置为将对应发光器件402电耦合至多个半导体器件104。
在又另外的实施例中，每个发光结构406直接覆盖重布结构304内的对应重布线310。在一些实施例中，每个重布结构304可被配置为反射器，并且每个发光结构406可被配置为发光二极管(LED)、有机发光二极管(OLED)或某一其他合适的发光器件。重布线310电耦合至控制电路(例如，半导体器件104)，并且控制电路被配置为选择性地向重布线310施加电信号(例如，电压)，使得发光结构406产生光(例如，可见光)。在一些实施例中，由于电信号导致电极404与发光结构406之间的电子-空穴复合，发光结构406产生光。由发光结构406产生的一些光通过对应的电极404朝向钝化结构118，反射离开对应的反射器(例如对应的重布线310)，并分别朝向发光结构406反射回。朝向发光结构406反射回的光可分别与发光结构406产生的其他光组合，并且由于相长和/或解构干涉，具有特定波长的光从每个发光器件402发射。
在各种实施例中，第一导电层120被配置为金属硬掩模层，它在集成芯片400a的制造期间防止对钝化结构118的损坏。例如，第一导电层120防止来自一个或多个蚀刻工艺的等离子损坏钝化结构118的晶格，和/或防止等离子在钝化结构118内注入可能干扰电子多个发光器件402与下面的反射器(例如，重布线310)之间的光反射。这部分地增强发光结构406的性能。在又另外的实施例中，发光结构406可形成和/或设置在图2A至图2E的开口202内。在此类实施例中，可省略接合凸块结构(例如，图2A的204)和焊球(例如，图2A的206)，并且最顶导电线(例如，图2A的116a)可被配置为反射器。
图4B示出对应于图4A的一些实施例的截面图400b，其中，每个发光器件402直接覆盖对应的上导电结构121。
如图4B所示，每个发光器件402的电极404与对应的上导电结构121直接接触。在各种实施例中，电极404与上导电结构121的第二导电层124的内侧壁和外侧壁直接接触，与上导电结构121的介电层122的外侧壁直接接触，并与上导电结构121的第一导电层120的外侧壁直接接触。在又另外的实施例中，介电间隔件408被配置为横向设置在每个发光器件402之间的介电栅格结构。在另外的实施例中，发光结构406可直接形成在图2A至图2E的上导电结构121上方。在此类实施例中，可省略接合凸块结构(例如，图2A的204)和焊球(例如，图2A的206)，并且最顶导电线(例如，图2A的116a)可被配置为反射器。
在各种实施例中，尽管图4A和图4B的上导电结构121被示为图2A的上导电结构121，但应当了解，图4A和图4B的上导电结构121可各自被配置为图2B、图2C、图2D或图2E的上导电结构121。
图5至图13示出根据本发明的方面用于形成集成芯片的方法的一些实施例的截面图500至1300，该集成芯片具有覆盖互连结构的上导电结构。尽管图5至图13所示的截面图500至1300是参考方法来描述的，但应当了解，图5至图13所示的结构不限于该方法，而是可以单独地与该方法分离。此外，尽管图5至图13被描述为一系列动作，但应当了解，这些动作不是限制性的，因为在其他实施例中可改变动作的顺序，并且所公开的方法也适用于其他结构。在其他实施例中，所示出和/或描述的一些动作可全部或部分省略。
如图5的截面图500所示，互连介电结构112形成在半导体衬底102上方，并且最顶导电线116a形成在互连介电结构112内。在各种实施例中，最顶导电线116a可以是互连结构(例如，如图1所示和/或描述的)中的最顶导电层的一部分，或者可以是重布结构(例如，被配置为如图3或图4A至图4B所示和/或描述的重布线)。此外，钝化结构118形成在最顶导电线116a上方，第一导电层120形成在钝化结构118上方，并且介电层122形成在第一导电层120上方。在各个实施例中，钝化结构118和介电层122可通过例如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、热氧化、另一种合适的沉积或生长工艺、或前述各项的任何组合形成。此外，第一导电层120可通过例如CVD工艺、PVD工艺、溅射工艺、电镀、化学镀、其他合适的生长或沉积工艺、或前述的任何组合形成。
在一些实施例中，最顶导电线116a可以是或包括第一导电材料，诸如例如铝、钛、钽、钌、锆、钼、另一种导电材料或前述材料的任何组合。钝化结构118可以例如是或包括二氧化硅、硅玻璃、非掺杂硅玻璃、另一种介电材料或前述的任何组合。在另外的实施例中，第一导电层120可以是或包括第二导电材料，诸如例如氮化钛、铝、铜、氮化钽、另一种合适的导电材料或前述材料的任何组合。第一导电层120形成有介于
Figure BDA0003495266780000131
至约
Figure BDA0003495266780000132
的范围内或是另一合适值的第一厚度t1。在各种实施例中，最顶导电线116a的第一导电材料不同于第一导电层120的第二导电材料。由于第一导电层120包括具有第一厚度t1的第一某一导电材料，因此第一导电层120可在后续处理步骤期间(例如，在图6的图案化工艺和/或图7的清洁工艺期间)保护钝化结构118。此外，在后续处理步骤期间，第一导电层120可被配置为具有硬掩模层(例如，金属硬掩模层)。介电层122形成有介于
Figure BDA0003495266780000133
至约
Figure BDA0003495266780000134
的范围内或是另一合适值的第二厚度t2。介电层122例如可以是或包括二氧化硅、氮化硅、氧化铝、氮氧化硅、另一种合适的介电材料或前述材料的任何组合。介电层122可被称为介电掩模层。
如图6的截面图600所示，在介电层122上方形成光刻胶掩模602。此外，根据光刻胶掩模602来对介电层122、第一导电层120和钝化结构118进行第一图案化工艺，以在最顶导电线116a之上形成开口604。在各种实施例中，第一图案化工艺可在最顶导电线116a上停止和/或可暴露最顶导电线116a的顶面。在又另外的实施例中，第一图案化工艺可沿着最顶导电线116a的顶面形成金属氧化物606。此外，第一图案化工艺可在钝化结构118内形成由钝化结构118的相对侧壁限定的沟槽。
在一些实施例中，第一图案化工艺通过各向异性和/或干法蚀刻进行，并可在处理室608中进行。在一些实施例中，第一图案化工艺包括：将半导体衬底102装载至处理室608中，其中，射频(RF)功率发生器610耦合至RF天线612，该RF天线可沿着和/或在处理室608的侧壁内设置(其中，半导体衬底102在处理室608的侧壁之间横向间隔开)；使第一处理气体流入处理室608；通过RF功率发生器610向RF天线612施加RF信号(例如，具有电位)以从处理室608内的第一处理气体形成和/或产生第一等离子；以及用第一等离子轰击介电层122、第一导电层120和钝化结构118以限定开口604。在各种实施例中，处理室608内的第一等离子和/或氧原子与最顶导电线116a反应以沿着最顶导电线116a的顶面形成金属氧化物606。在各种实施例中，金属氧化物606可以例如是氧化铝、氧化钛、氧化钽、氧化钌、氧化锆、氧化钼、最顶导电线116a的第一导电材料的氧化物等。在各种实施例中，第一处理气体可以例如是或包括氩气、氦气、氢气、某一其他合适的气体、或前述各项的任何组合。在各种实施例中，金属氧化物606具有相对高的晶格能(例如，大于约5,000kJ/mol)，该晶格能在化学还原工艺期间可能不容易与还原剂(例如，氢气)反应(即，相对高的晶格能可抑制从将金属氧化物606暴露于基于氢的等离子的干法蚀刻工艺中去除金属氧化物606)。
如图7的截面图700所示，对图6的结构执行清洁工艺(例如，等离子蚀刻工艺)。在一些实施例中，清洁工艺减小介电层122的第二厚度t2和/或沿着最顶导电线116a的顶面去除金属氧化物(图6的606)。
在一些实施例中，清洁工艺通过各向异性和/或干法蚀刻进行，并可在处理室608中进行。在一些实施例中，清洁工艺包括：将半导体衬底102装载至处理室608中；使第二处理气体流入处理室608；通过RF功率发生器610向RF天线612施加RF信号(例如，具有电位)以从处理室608内的第二处理气体形成和/或产生第二等离子；以及用第二等离子轰击介电层122和金属氧化物(图6的606)以去除金属氧化物(图6的606)。在各种实施例中，第二处理气体可以例如是或包括氩气、氦气、某一其他合适的气体、或前述各项的任何组合。此外，清洁工艺以足够高的功率(例如，介于250瓦至约1250瓦的范围内)进行，以克服金属氧化物(图6的606)的高晶格能，从而确保去除金属氧化物(图6的606)。由于介电层122的厚度和布局，第二等离子被抑制到达和/或轰击第一导电层120，从而抑制或防止导电材料从第一导电层120再沉积至处理室608的一个或多个表面上。此外，通过在清洁工艺期间抑制来自第一导电层120的导电材料的再沉积，可不妨碍RF天线612产生足够的电磁波，该电磁波与处理室608中的处理气体反应以形成或产生等离子。因此，可提高清洁工艺的蚀刻速率以促进沿着最顶导电线116a的顶面去除大部分和/或所有金属氧化物(图6的606)。此外，抑制在处理室608上执行的多个WAC工艺并且抑制对在处理室608内执行的后续处理步骤的不利影响。在另外的实施例中，清洁工艺包括电感耦合等离子(ICP)反应离子蚀刻(RIE)工艺，包括使第二处理气体流入处理室608。
如图8的截面图800所示，第二导电层124形成在介电层122和最顶导电线116a上方。第二导电层124沿着介电层122的顶面延伸并加衬开口604。在各种实施例中，第二导电层124可通过例如CVD工艺、PVD工艺、溅射工艺、电镀、化学镀、其他合适的生长或沉积工艺、或前述的任何组合形成在沉积处理室802内。此外，第二导电层124可以是或包括第二导电材料(例如，氮化钛、铝铜、氮化钽、另一种合适的导电材料或前述材料的任何组合)。在一些实施例中，第二导电层124形成有介于
Figure BDA0003495266780000151
至约
Figure BDA0003495266780000152
的范围内或是另一合适值的第三厚度t3。由于金属氧化物(图6的606)被图7的清洁工艺去除，因此第二导电层124可与最顶导电线116a形成良好的电接触(例如，欧姆接触)。这在一定程度上可减少RC延迟并减少器件产量损失。
如图9的截面图900所示，光刻胶掩模层904形成在第二导电层124上方并填充开口(图8的604)。随后，对第二导电层124执行第一蚀刻工艺，从而去除第二导电层124的未掩模部分。在各种实施例中，第一蚀刻工艺在直接覆盖最顶导电线116a的第二导电层124中限定导电通孔部。在另外的实施例中，第一蚀刻工艺在第一蚀刻处理室902内执行，并包括执行将第二导电层124暴露于一种或多种第一湿法蚀刻剂(例如，过氧化氢)的第一湿法蚀刻。光刻胶掩模层904例如可以是或包括聚合物或另一种合适的材料。
如图10的截面图1000所示，对介电层122执行第二蚀刻工艺，从而去除介电层122的未掩模部。在各种实施例中，第二蚀刻工艺在第二蚀刻处理室1002内执行，并包括执行将介电层122暴露于一种或多种第二湿法蚀刻剂(例如，氢氟酸、稀氢氟酸等)的第二湿法蚀刻。
如图11的截面图1100所示，对第一导电层120执行第三蚀刻工艺，从而界定上导电结构121及与上导电结构121横向相邻的开口202，该开口暴露钝化结构118的上面。在一些实施例中，第三蚀刻工艺去除第一导电层120的未掩模部。在另外的实施例中，第三蚀刻工艺在第三蚀刻处理室1102内执行，并包括执行将第一导电层120暴露于一种或多种第一湿法蚀刻剂(例如，过氧化氢)的第三蚀刻。上导电结构121包括第一导电层120、介电层122和第二导电层124。在又另外的实施例中，用于形成上导电结构121的工艺包括图6至图11中示出和/或描述的工艺步骤。
执行图9至图11的第一蚀刻工艺、第二蚀刻工艺和第三蚀刻工艺，使得上导电结构121的第一导电层120具有限定在第一导电层120的相对侧壁120sw1、120sw2之间的第一宽度w1；上导电结构121的介电层122具有限定在介电层122的相对侧壁122sw1、122sw2之间的第二宽度w2；并且上导电结构121的第二导电层124具有限定在第二导电层124的相对侧壁124sw1、124sw2之间的第三宽度w3。在各种实施例中，第一宽度w1小于第二宽度w2，第二宽度w2大于第三宽度w3，并且第三宽度w3大于第一宽度w1(例如，如图2B中示出和/或描述)。在各种实施例中，这可能发生，因为图9的第一蚀刻工艺使上导电结构121的第二导电层124具有初始宽度，然后第二蚀刻工艺和/或第三蚀刻工艺进一步减少第二导电层124的宽度。在又另外的实施例中，借助于图9至图11的各自包括湿法蚀刻工艺的第一蚀刻工艺、第二蚀刻工艺和第三蚀刻工艺，第一导电层120、介电层122和第二导电层124的相对侧壁，上导电结构121的侧壁可以是斜切的和/或凹陷的，使得相对的侧壁各自是弯曲、凹入和/或凹陷的，如图2D示出和/或描述。
在各种实施例中，处理室608、沉积处理室802、第一蚀刻处理室902、第二蚀刻处理室1002与第三蚀刻处理室1102是相同的。如此，半导体衬底102从图6的第一图案化工艺的开始到图11的第三次蚀刻工艺的结束位于同一处理室中。因此，原位执行图6至图11的处理步骤。例如，这可用于防止湿气进入同一处理室和/或防止半导体衬底102上方的导电层和/或结构氧化。此外，通过原位执行图6至图11的处理步骤，可减少与在不同处理室之间移动半导体衬底102相关联的时间和/或成本。
如图12的截面图1200所示，执行去除工艺以从第二导电层124上方去除光刻胶掩模层(图11的904)。在各种实施例中，去除工艺包括执行湿法蚀刻工艺、干法蚀刻工艺或其他合适的去除工艺。
如图13的截面图1300所示，在上导电结构121的第二导电层124上方形成接合凸块结构204。此外，在接合凸块结构204上方形成焊球206。
图14至图16示出可代替图9至图11处的动作而执行的动作的一些实施例的截面图1400至1600，使得图5至图13的方法可以可选地从图5至图8进行到图14至图16，然后从图16到图12至图13(即跳过图9至图11)。
如图14的截面图1400所示，在第二导电层124上方形成光刻胶掩模层904。随后，对第二导电层124执行第一蚀刻工艺，从而去除第二导电层124的未掩模部分。在另外的实施例中，第一蚀刻工艺在第一蚀刻处理室902内执行，并包括执行将第二导电层124暴露于一种或多种第一干法蚀刻剂(例如，氯基蚀刻剂)的第一干法蚀刻工艺(例如，第一ICP RIE工艺)。
如图15的截面图1500所示，对介电层122执行第二蚀刻工艺，从而去除介电层122的未掩模部。在各种实施例中，第二蚀刻工艺在第二蚀刻处理室1002内执行，并包括执行将介电层122暴露于一种或多种第二干法蚀刻剂(例如，氟基蚀刻剂)的第二干法蚀刻工艺(例如，第二ICP RIE工艺)。
如图16的截面图1600所示，对第一导电层120执行第三蚀刻工艺，从而界定上导电结构121及与上导电结构121横向相邻的开口202，该开口暴露钝化结构118的上面。在一些实施例中，第三蚀刻工艺去除第一导电层120的未掩模部。在另外的实施例中，第三蚀刻工艺在第三蚀刻处理室1102内执行，并包括执行将第一导电层120暴露于一种或多种第一干法蚀刻剂(例如，氯基蚀刻剂)的第三干法蚀刻工艺(例如，第三ICP RIE工艺)。在又另外的实施例中，用于形成上导电结构121的工艺包括图6至图8和图14至图16中示出和/或描述的工艺步骤。
在一些实施例中，执行图14至图16的第一蚀刻工艺、第二蚀刻工艺和第三蚀刻工艺使得第一导电层120的第一宽度w1、介电层122的第二宽度w2与第二导电层124的第三宽度w3彼此相等。在又另外的实施例中，执行图14至图16的第一蚀刻工艺、第二蚀刻工艺和第三蚀刻工艺，使得第一导电层120的相对侧壁120sw1、120sw2、介电层122的相对侧壁122sw1、122sw2和相对侧壁124sw1与第二导电层124的124sw2基本是直的(例如，相对于钝化结构118的顶面竖直)并彼此对准，如图2A中示出和/或描述。
图17至图19示出可代替图9至图11处的动作而执行的动作的一些实施例的截面图1700至1900，使得图5至图13的方法可以可选地从图5至图8进行到图17至图19，然后从图19到图12至图13(即跳过图9至图11)。
如图17的截面图1700所示，在第二导电层124上方形成光刻胶掩模层904。随后，对第二导电层124执行第一蚀刻工艺，从而去除第二导电层124的未掩模部分。在一些实施例中，第一蚀刻工艺在第一蚀刻处理室902内执行，并包括执行将第二导电层124暴露于一种或多种第一湿法蚀刻剂(例如，过氧化氢)的第一湿法蚀刻。
如图18的截面图1800所示，对介电层122执行第二蚀刻工艺，从而去除介电层122的未掩模部。在各种实施例中，第二蚀刻工艺在第二蚀刻处理室1002内执行，并包括执行将介电层122暴露于一种或多种第二湿法蚀刻剂(例如，氢氟酸、稀氢氟酸等)的第二湿法蚀刻。
如图19的截面图1900所示，对第一导电层120执行第三蚀刻工艺，从而界定上导电结构121及与上导电结构121横向相邻的开口202，该开口暴露钝化结构118的上面。在一些实施例中，第三蚀刻工艺去除第一导电层120的未掩模部。在另外的实施例中，第三蚀刻工艺在第三蚀刻处理室1102内执行，并包括执行将第一导电层120暴露于一种或多种第一干法蚀刻剂(例如，氯基蚀刻剂)的第一干法蚀刻工艺(例如，ICP RIE工艺)。在又另外的实施例中，用于形成上导电结构121的工艺包括图6至图8和图17至19图中示出和/或描述的工艺步骤。
在一些实施例中，执行图17至图19的第一蚀刻工艺、第二蚀刻工艺和第三蚀刻工艺使得第一导电层120的第一宽度w1与介电层122的第二宽度w2相等，并且第三宽度w3第二导电层124的宽度大于第一宽度w1和第二宽度w2(例如，如图2C中示出和/或描述)。在又另外的实施例中，借助于图17和图18的各自包括湿法蚀刻工艺的第一蚀刻工艺和第二蚀刻工艺，第二导电层124的相对侧壁124sw1、124sw2和介电层122的相对侧壁122sw1、122sw2可以是斜切和/或凹陷的，使得相对的侧壁各自是弯曲、凹入和/或凹陷的，如图2E中示出和/或描述。在一些实施例中，借助于包括干法蚀刻工艺的图19的第三蚀刻工艺，第一导电层120的相对侧壁120sw1、120sw2可相对于钝化结构118的顶面倾斜，如图2E中示出和/或描述。
图20示出根据本发明的用于形成具有覆盖互连结构的上导电结构的集成芯片的方法2000。尽管方法2000被示出和/或描述为一系列动作或事件，但应当了解，该方法不限于所示出的排序或动作。因此，在一些实施例中，可以与所示的顺序不同的顺序来执行动作，和/或可同时执行动作。此外，在一些实施例中，所示的动作或事件可细分为可在单独时间或与其他动作或子动作同时执行的多个动作或事件。在一些实施例中，可省略一些所示的动作或事件，并且可包括其他未示出的动作或事件。
在动作2002处，在半导体衬底上方形成包括最顶导电线的互连结构。图5示出对应于动作2002的一些实施例的截面图500。
在动作2004处，在最顶导电线上方形成钝化结构。图5示出对应于动作2004的一些实施例的截面图500。
在动作2006，在钝化结构上方形成第一导电层。图5示出对应于动作2006的一些实施例的截面图500。
在动作2008处，在第一导电层上方形成介电层。图5示出对应于动作2008的一些实施例的截面图500。
在动作2010处，对介电层、第一导电层和钝化结构执行图案化工艺以在最顶导电线上方形成开口。图案化工艺沿着最顶导电线形成金属氧化物。图6示出对应于动作2010的一些实施例的截面图600。
在动作2012处，对介电层和最顶导电线执行清洁工艺以去除金属氧化物。图7示出对应于动作2012的一些实施例的截面图700。
在动作2014处，在介电层和最顶导电线上方形成第二导电层，其中，第二导电层加衬开口。图8示出对应于动作2014的一些实施例的截面图800。
在动作2016处，对第二导电层执行第一蚀刻工艺，对介电层执行第二蚀刻工艺，并且对第一导电层执行第三蚀刻工艺，从而在最顶导电线上形成上方导电结构。图9至图11示出对应于动作2016的一些实施例的截面图900至1100。图14至图16示出对应于动作2016的一些实施例的截面图1400至1600。图17至图19示出对应于动作2016的另外的实施例的截面图1700至1900。
因此，在一些实施例中，本发明涉及设置在钝化结构内并覆盖最顶导电线的上导电结构。上导电结构包括多层堆叠件，该多层堆叠件包括沿着钝化结构设置的第一导电层、覆盖第一导电层的介电层、以及覆盖介电层上并延伸穿过钝化结构以与最顶导电线接触的第二导电层。
在一些实施例中，本申请提供一种集成芯片，包括：互连结构，位于半导体衬底上方并包括导电线；钝化结构，位于所述互连结构上方；以及上导电结构，位于所述钝化结构上方并包括第一导电层、介电层和第二导电层，其中，所述第一导电层设置在所述介电层与所述钝化结构之间，其中，所述第二导电层沿着所述介电层的顶面延伸并穿透所述第一导电层和所述钝化结构直至所述导电线。在实施例中，所述第一导电层和所述第二导电层包括第一导电材料。在实施例中，所述导电线包括不同于所述第一导电材料的第二导电材料。在实施例中，所述第一导电层的第一厚度小于所述第二导电层的第二厚度。在实施例中，所述第二导电层包括中心导电部和所述中心导电部向外延伸的外围导电部，其中，所述外围导电部连续横向环绕所述中心导电部并与所述介电层的所述顶面直接接触。在实施例中，所述中心导电部与所述导电线的顶面直接接触，并且其中，所述中心导电部与所述介电层的内侧壁、所述第一导电层的内侧壁和所述钝化结构的内侧壁接触。在实施例中，所述互连结构的所述导电线设置在所述互连结构的最顶导电层中。在实施例中，所述第一导电层的外侧壁、所述介电层的外侧壁和所述第一导电层的外侧壁分别是直的并彼此对准。在实施例中，所述第二导电层的外侧壁和所述介电层的外侧壁朝向所述上导电结构的中心向内弯曲。
在一些实施例中，本申请提供一种集成芯片，包括：介电结构，位于半导体衬底上方；导电线，设置在所述介电结构内，其中，所述导电线的顶面与所述介电结构的顶面对准；钝化结构，设置在所述介电结构上方并包括在所述导电线上方限定沟槽的相对侧壁；以及上导电结构，设置在所述沟槽内并电耦合至所述导电线，其中，所述上导电结构包括第一导电层、介电层和第二导电层，其中，所述第一导电层和所述介电层沿着所述钝化结构的顶面设置，其中，所述第二导电层加衬所述沟槽并与所述导电线的所述顶面直接接触，并且其中，所述第二导电层的顶面位于所述介电层之上。在实施例中，所述第一导电层和所述介电层均横向环绕所述第二导电层的中心部。在实施例中，所述集成芯片还包括：接合凸块结构，位于所述第二导电层上方并填充所述沟槽，其中，所述接合凸块结构的底面设置在所述第一导电层的底面下方；以及焊球，沿着所述接合凸块结构的顶面设置。在实施例中，所述集成芯片还包括：发光器件，位于所述钝化结构上方，其中，所述发光器件与所述上导电结构横向相邻，并且其中，所述发光器件包括电极上方的发光结构。在实施例中，沿着所述第二导电层的内侧壁，所述电极从所述第二导电层之上连续延伸至所述钝化结构的所述顶面下方的点，其中，所述发光结构位于所述上导电结构正上方。在实施例中，所述电极与所述第一导电层的外侧壁、所述介电层的外侧壁和所述第二导电层的外侧壁直接接触。
在一些实施例中，本申请提供一种用于形成集成芯片的方法，所述方法包括：在导电线上方沉积钝化结构；在所述钝化结构上方沉积第一导电层；在所述第一导电层上方沉积介电层；对所述钝化结构、所述第一导电层和所述介电层执行图案化工艺以在所述导电线之上形成开口，其中，所述图案化工艺沿着所述导电线的顶面形成金属氧化物；对所述介电层和所述导电线执行清洁工艺，以从沿着所述导电线的所述顶面去除所述金属氧化物；在所述介电层和所述导电线上方沉积第二导电层，使得所述第二导电层加衬所述开口并与所述导电线接触；以及蚀刻所述第二导电层、所述介电层和所述第一导电层以在所述导电线上方形成上导电结构。在实施例中，蚀刻所述第二导电层、所述介电层和所述第一导电层包括：在所述第二导电层上方形成上掩模层，使得所述上掩模层填充所述开口的剩余部分；对所述第二导电层执行第一蚀刻工艺；对所述介电层执行第二蚀刻工艺；以及对所述第一导电层执行第三蚀刻工艺。在实施例中，所述第一蚀刻工艺包括将所述第二导电层暴露于第一湿法蚀刻剂，所述第三蚀刻工艺包括将所述第一导电层暴露于所述第一湿法蚀刻剂，并且其中，所述第二蚀刻工艺包括将所述介电层暴露于不同于所述第一湿法蚀刻剂的第二湿法蚀刻剂。在实施例中，所述清洁工艺是将所述金属氧化物暴露于氩基等离子的电感耦合等离子(ICP)反应离子蚀刻(RIE)工艺。在实施例中，所述金属氧化物包括晶格能大于约5,000kJ/mol的材料。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成芯片，包括：
互连结构，位于半导体衬底上方并包括导电线；
钝化结构，位于所述互连结构上方；以及
上导电结构，位于所述钝化结构上方并包括第一导电层、介电层和第二导电层，其中，所述第一导电层设置在所述介电层与所述钝化结构之间，其中，所述第二导电层沿着所述介电层的顶面延伸并穿透所述第一导电层和所述钝化结构直至所述导电线。
2.根据权利要求1所述的集成芯片，其中，所述第一导电层和所述第二导电层包括第一导电材料。
3.根据权利要求2所述的集成芯片，其中，所述导电线包括不同于所述第一导电材料的第二导电材料。
4.根据权利要求1所述的集成芯片，其中，所述第一导电层的第一厚度小于所述第二导电层的第二厚度。
5.根据权利要求1所述的集成芯片，其中，所述第二导电层包括中心导电部和所述中心导电部向外延伸的外围导电部，其中，所述外围导电部连续横向环绕所述中心导电部并与所述介电层的所述顶面直接接触。
6.根据权利要求5所述的集成芯片，其中，所述中心导电部与所述导电线的顶面直接接触，并且其中，所述中心导电部与所述介电层的内侧壁、所述第一导电层的内侧壁和所述钝化结构的内侧壁接触。
7.根据权利要求1所述的集成芯片，其中，所述互连结构的所述导电线设置在所述互连结构的最顶导电层中。
8.根据权利要求1所述的集成芯片，其中，所述第一导电层的外侧壁、所述介电层的外侧壁和所述第一导电层的外侧壁分别是直的并彼此对准。
9.一种集成芯片，包括：
介电结构，位于半导体衬底上方；
导电线，设置在所述介电结构内，其中，所述导电线的顶面与所述介电结构的顶面对准；
钝化结构，设置在所述介电结构上方并包括在所述导电线上方限定沟槽的相对侧壁；以及
上导电结构，设置在所述沟槽内并电耦合至所述导电线，其中，所述上导电结构包括第一导电层、介电层和第二导电层，其中，所述第一导电层和所述介电层沿着所述钝化结构的顶面设置，其中，所述第二导电层加衬所述沟槽并与所述导电线的所述顶面直接接触，并且其中，所述第二导电层的顶面位于所述介电层之上。
10.一种用于形成集成芯片的方法，所述方法包括：
在导电线上方沉积钝化结构；
在所述钝化结构上方沉积第一导电层；
在所述第一导电层上方沉积介电层；
对所述钝化结构、所述第一导电层和所述介电层执行图案化工艺以在所述导电线之上形成开口，其中，所述图案化工艺沿着所述导电线的顶面形成金属氧化物；
对所述介电层和所述导电线执行清洁工艺，以从沿着所述导电线的所述顶面去除所述金属氧化物；
在所述介电层和所述导电线上方沉积第二导电层，使得所述第二导电层加衬所述开口并与所述导电线接触；以及
蚀刻所述第二导电层、所述介电层和所述第一导电层以在所述导电线上方形成上导电结构。
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