TW202118100A - 用於記憶單元的側壁間隔物結構 - Google Patents

用於記憶單元的側壁間隔物結構 Download PDF

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Abstract

一種在基板上方包含磁阻隨機存取記憶單元的積體晶片。介電結構上覆於基板。磁阻隨機存取記憶單元設置在介電結構內。磁阻隨機存取記憶單元包含包夾在底部電極與頂部電極之間的磁性隧道接面。導電線上覆於頂部電極。側壁間隔物結構沿著磁性隧道接面和頂部電極的側壁不斷延伸。側壁間隔物結構包含第一側壁間隔物層、第二側壁間隔物層以及包夾在第一側壁間隔物層與第二側壁間隔物層之間的保護側壁間隔物層。第一側壁間隔物層和第二側壁間隔物層包括第一材料，保護側壁間隔物層包括與第一材料不同的第二材料。

Description

用於記憶單元的側壁間隔物結構
許多現代電子裝置都含有電子記憶體。電子記憶體可以是揮發性記憶體（volatile memory）或非揮發性記憶體（non-volatile memory）。非揮發性記憶體能夠在不通電的情況下保持其儲存的資料，而揮發性記憶體在斷電時丟失其所儲存的資料。對於新一代非揮發性電子記憶體，磁阻隨機存取記憶體（Magnetoresistive random-access memory，MRAM）是一種有前景的候選物，這是由於其比當前電子記憶體更具優勢。與當前非揮發性記憶體（例如快閃記憶體）相比，MRAM通常更快速且具有更佳的耐久性。與當前揮發性記憶體（例如動態隨機存取記憶體（dynamic random-access memory，DRAM）和靜態隨機存取記憶體（static random-access memory，SRAM））相比，MRAM通常具有相似性能和密度，但具有較低功率消耗。
以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，但自身並不表示所論述的各種實施例及/或配置之間的關係。
另外，為了易於描述圖中所示的一個元件或特徵與另一元件或特徵的關係，本文中可使用例如「在...下」、「在...下方」、「下部」、「上覆」、及「上部」等空間相對用語。除了圖中所繪示的取向之外，所述空間相對用語亦旨在涵蓋裝置在使用或操作時的不同取向。設備可被另外取向（旋轉90度或在其他取向），而本文所用的空間相對描述語可同樣相應地作出解釋。
磁阻隨機存取記憶體（magnetoresistive random-access memory，MRAM）裝置包括豎直地佈置在底部電極與頂部電極之間的後段製程（back-end-of-the-line，BEOL）金屬堆疊內的磁性隧道接面（magnetic tunnel junction，MTJ）。MTJ包括由隧道阻擋層（tunnel barrier layer）豎直地分隔開的固定層（pinned layer）和自由層（free layer）。固定層的磁性定向是靜態的（即固定的），而自由層的磁性定向能夠相對於固定層的磁性定向在平行配置與反向平行配置之間切換。平行配置提供了一種低電阻狀態，該狀態以數位方式將資料儲存為第一資料狀態（例如邏輯“0”）。反向平行配置提供了一種高電阻狀態，該狀態以數位方式將資料儲存為第二資料狀態（例如邏輯“1”）。
MRAM裝置的頂部電極通常借助於頂部電極通孔連接到上面的內連線導線（interconnect wire）。可通過將頂部電極通孔開口蝕刻到頂部電極上方的層間介電（inter-level dielectric，ILD）層中且隨後用導電材料填充所述頂部電極通孔開口來形成頂部電極通孔。蝕刻需要持續比到達頂部電極所需的時間段長的時間段，以確保從頂部電極的上部表面完全去除介電材料。然而，這會導致過度蝕刻。殘餘介電材料使頂部電極通孔與頂部電極之間的電耦合下降。此外，與頂部電極相比，蝕刻可具有對周圍的介電材料（例如側壁間隔物結構的介電材料）的更高選擇性。由於蝕刻選擇性的這種變化，因此當頂部電極通孔的底部表面大於頂部電極及/或在頂部電極通孔與頂部電極之間存在未對準時，過度蝕刻可沿著由頂部電極及/或MTJ限定的共用側壁延伸。此外，過度蝕刻可到達MTJ的隧道阻擋層及/或位於MTJ之下的底部電極。如果過度蝕刻到達隧道阻擋層及/或底部電極，那麼頂部電極通孔可使MTJ的固定層和自由層一起電性短路，藉此導致MRAM裝置故障。
此外，可根據經圖案化掩蔽層蝕刻頂部電極通孔開口，使得頂部電極通孔的尺寸通常由微影系統的特徵限定。已瞭解的是，如果頂部電極通孔過大，那麼頂部電極通孔開口可跨越頂部電極的側邊及/或跨越MTJ的側邊延伸。由於頂部電極通孔的尺寸相對較小，因此通常將頂部電極通孔作為在光罩上具有最高精確度的特徵（例如光罩的最小特徵尺寸）來進行生產。然而，由於這個原因，頂部電極通孔受臨界尺寸（critical dimension，CD）公差（例如來自特徵的目標的尺寸的最大允許偏差）限制。隨著MRAM單元的尺寸持續減小，頂部電極通孔的底部表面的CD公差也會增加，使得頂部電極通孔著落在下面的頂部電極上變得越來越困難。使頂部電極通孔著落在頂部電極上的難度增大可導致過度蝕刻，過度蝕刻可造成裝置故障和良率下降。舉例來說，在形成頂部電極通孔開口期間，過度蝕刻可暴露MTJ的隧道阻擋層及/或固定磁性層。在使頂部電極通孔著落在頂部電極上之後，頂部電極通孔可直接接觸固定磁性層，而使自由層與固定層短路，並使MRAM裝置無法操作。
在一些實施例中，本公開涉及一種具有磁阻隨機存取記憶體（MRAM）單元的積體晶片且進一步涉及一種用於形成所述積體晶片的方法，所述MRAM單元包括橫向包圍磁性隧道接面（MTJ）和頂部電極的保護側壁間隔物層。舉例來說，積體晶片可包含由設置在基板上方的內連線介電結構包圍的MRAM裝置。MRAM裝置包含底部電極與頂部電極之間的MTJ。側壁間隔物結構橫向包圍MTJ和頂部電極。側壁間隔物結構包含保護側壁間隔物層，所述保護側壁間隔物層包括保護材料（例如金屬氧化物及/或金屬氮化物），側壁間隔物結構設置在MTJ與內連線介電結構之間。頂部電極通孔將頂部電極耦合到上覆內連線導線。在製造MRAM裝置期間，執行蝕刻製程以在頂部電極上方的內連線介電結構中產生頂部電極通孔開口。保護側壁間隔物層具有比頂部電極及/或內連線介電結構低的蝕刻速率，使得MTJ的側壁在蝕刻製程之後並未暴露。因此，保護側壁間隔物層在用於限定頂部電極通孔開口的蝕刻製程期間防止對MTJ的過度蝕刻，藉此防止對MTJ造成損壞。
圖1A示出具有磁阻隨機存取記憶體（MRAM）單元124的積體晶片100的一些實施例的剖面圖，所述磁阻隨機存取記憶單元具有上覆於保護側壁間隔物層116的頂部電極通孔126。
積體晶片100包含設置在基板102上方的內連線介電結構104內的MRAM單元124。MRAM單元124包含設置在頂部電極122與底部電極110之間的磁性隧道接面（MTJ）120。在一些實施例中，MTJ 120包含固定層、自由層和設置在自由層與固定層之間的隧道阻擋層。MRAM單元124配置成基於MRAM單元124的電阻值來儲存資料狀態。舉例來說，MRAM單元124將儲存以下資料狀態中的任一者：在MRAM單元124具有低電阻狀態時儲存第一資料狀態（例如邏輯“0”）或在MRARM單元124具有高電阻狀態時儲存第二資料狀態（例如邏輯“1”）。在操作期間，MTJ 120可經由隧道磁阻（tunnel magnetoresistance，TMR）效應在低電阻狀態與高電阻狀態之間變化。底部電極通孔108佈置在MRAM單元124下方。底部電極通孔108配置成將MRAM單元124電耦合到設置在內連線介電結構104內的下部內連線導線106。頂部電極通孔126上覆於頂部電極122，上部內連線導線128上覆於頂部電極通孔126。
側壁間隔物結構112設置在MTJ 120與內連線介電結構104之間。側壁間隔物結構112包含第一側壁間隔物層114、第二側壁間隔物層118以及設置在第一側壁間隔物層114與第二側壁間隔物層118之間的保護側壁間隔物層116。第一側壁間隔物層114和第二側壁間隔物層118可以分別是或包括例如氮化矽、碳化矽等。保護側壁間隔物層116可以是或包括例如金屬氧化物（例如氧化鋁）、金屬氮化物（例如氮化鋁）等。保護側壁間隔物層116直接接觸頂部電極122的側壁且沿著頂部電極122的側壁和MTJ 120的側壁不斷延伸到底部電極110的上部表面。頂部電極通孔126的下部表面126ls沿著保護側壁間隔物層116的上部表面和頂部電極122的上部表面122us不斷延伸。保護側壁間隔物層116的上部表面豎直地設置在頂部電極122的下部表面122ls上方。
在一些實施例中，頂部電極通孔126的下部表面126ls具有比頂部電極122的上部表面122us的寬度Wte 大的寬度Wteva 。此外，在一些實施例中，MTJ 120具有比寬度Wteva 小但比寬度Wte 大的寬度Wmtj 。在一些實施例中，頂部電極122的寬度Wte 及/或MTJ 120的寬度Wmtj 小於在微影系統（例如使用193奈米的照明的微影系統）中用於形成頂部電極通孔126的光罩的最小特徵尺寸。在這些實施例中，保護側壁間隔物層116的材料及/或佈局允許在製造MRAM單元124期間使頂部電極通孔126更容易地著落在頂部電極122上，而不著落在MTJ 120上，藉此防止過度蝕刻，過度蝕刻可對MRAM單元124造成損壞。此外，在一些實施例中，在製造積體晶片100期間，保護側壁間隔物層116充當用於形成頂部電極通孔126所處的開口的蝕刻製程的蝕刻停止部。這繼而防止過度蝕刻到達MTJ 120和使MTJ 120的固定層和自由層一起短路。
圖1B示出沿著圖1A的剖面圖的線A-A'繪示的積體晶片100的替代實施例的俯視圖。
如圖1B的俯視圖中所示出，頂部電極122的上部表面122us和下部表面122ls分別具有圓形形狀。在一些實施例中，頂部電極122的上部表面122us及/或下部表面122ls可例如在從上方觀察時具有任何形狀，例如矩形形狀、正方形形狀、具有圓角（例如由於蝕刻製程）的矩形形狀或橢圓形狀。此外，頂部電極122的上部表面122us的寬度Wte 比下部表面122ls的寬度小，其中上部表面122us在下部表面122ls的周界之間橫向隔開。頂部電極通孔126的上部表面和下部表面126ls分別具有圓形形狀。在一些實施例中，頂部電極通孔126的上部表面及/或下部表面126ls可例如在從上方觀察時具有任何形狀，例如矩形形狀、正方形形狀、具有圓角（例如由於蝕刻製程）的矩形形狀或橢圓形狀。此外，頂部電極通孔126的下部表面126ls的寬度Wteva 比上部表面的寬度小，其中下部表面126ls在頂部電極通孔126的上部表面的周界之間橫向隔開。在一些實施例中，前述表面的每個寬度（例如寬度Wte 、寬度Wteva 等）可對應於所述表面的直徑。
圖2示出根據圖1A的積體晶片100的一些替代實施例的積體晶片200的剖面圖。
積體晶片200包含基板102上方的內連線介電結構104。內連線介電結構104包含多個層間介電（ILD）層202、層間介電層207及/或多個介電層204、介電層206。在一些實施例中，多個ILD層202、ILD層207可包括二氧化矽、摻碳氧化物（SiCOH）、氟矽酸鹽玻璃等中的一種或多種。在一些實施例中，第一介電層204可包括摻雜氫和氮的碳化物（hydrogen and nitrogen doped carbide，HNDC）、碳化矽等及/或可具有約250埃或一些其它合適的厚度的厚度。在一些實施例中，第二介電層206可配置為蝕刻停止層及/或可包括富含矽的氧化物、氮化矽等及/或可具有約270埃或一些其它合適的厚度的厚度。下部內連線導線106設置在第一ILD層202中且電耦合到底部電極通孔108。底部電極通孔108包含下部金屬層210和擴散阻擋層208。
底部電極110設置在第二ILD層207中且上覆於底部電極通孔108。底部電極110包含位於第二底部電極層214之下的第一底部電極層212。在一些實施例中，第一底部電極層212可以是或包括例如鉭、氮化鉭等及/或可具有約100埃或一些其它合適的厚度的厚度。在一些實施例中，第二底部電極層214可以是或包括例如鈦、氮化鈦等及/或可具有約100埃或一些其它合適的厚度的厚度。在一些實施例中，第一底部電極層212可以是或包括例如延伸到下部金屬層210的上部表面中的突出部。
在一些實施例中，MTJ 120可以是或包括例如多個記憶體層及/或可具有約280埃或一些其它合適的厚度的厚度。舉例來說，MTJ 120可包含晶種層216、第一固定層218、第二固定層220、隧道阻擋層222、自由層224以及頂蓋層226。在一些實施例中，晶種層216可以是或包括鎳鉻、鈷鐵硼、鎂、鉭、釕、氮化鉭等中的一種或多種及/或可具有約20埃或一些其它合適的厚度的厚度。在一些實施例中，第一固定層218及/或第二固定層220可以分別是或包括鐵、鈷、鎳、鐵鈷、鎳鈷、鈷鐵硼、鐵硼、鐵鉑、鐵鈀等中的一種或多種。在一些實施例中，省略第一固定層218或第二固定層220，使得MTJ 120包括單個固定層。此外，在一些實施例中，第一固定層218和第二固定層220充當MTJ 120的單個固定層。在一些實施例中，隧道阻擋層222可以是或包括氧化鎂（MgO）、氧化鋁（例如Al2 O3 ）、氧化鎳、氧化釓、氧化鉭、氧化鉬、氧化鈦、氧化鎢等中的一種或多種。在一些實施例中，自由層224可以是或包括鐵、鈷、鎳、鐵鈷、鎳鈷、鈷鐵硼、鐵硼、鐵鉑、鐵鈀等中的一種或多種。在一些實施例中，頂蓋層226可以是或包括釕、氧化鎂等中的一種或多種及/或可具有約30埃或一些其它合適的厚度的厚度。
在一些實施例中，第一固定層218和第二固定層220可分別具有指向相同方向的固定或“釘紮”（pinned）磁性定向。自由層224可具有可變或“自由”磁性定向，所述磁性定向可在分別表示不同資料狀態（例如不同二元狀態）的兩個或大於兩個不同磁極性之間切換。在一些實施例中，如果第一固定層218和第二固定層220以及自由層224的磁化方向呈平行定向，那麼電荷載子（例如電子）將很有可能隧穿通過隧道阻擋層222，使得MTJ 120處於低電阻狀態下。相反，在一些實施例中，如果第一固定層218和第二固定層220以及自由層224呈反向平行定向，那麼電荷載子（例如電子）將不大可能隧穿通過隧道阻擋層222，使得MTJ 120處於高電阻狀態下。在正常操作情況下，MTJ 120可基於在頂部電極通孔126與底部電極通孔108之間施加的偏差來在低電阻狀態與高電阻狀態之間切換。
頂部電極122上覆於MTJ 120。頂部電極122可以是或包括鎢、氮化鈦、氮化鉭等中的一種或多種及/或可具有約350埃或一些其它合適的厚度的厚度。側壁間隔物結構112可不斷包圍頂部電極122的相對側壁和MTJ 120的相對側壁。在一些實施例中，根據剖面圖限定MTJ 120的相對側壁及/或頂部電極122的相對側壁。舉例來說，如果在從上方觀察時MRAM單元124是圓形/橢圓的，那麼MTJ 120的相對側壁在從上方觀察時是單個連續側壁，因此，MTJ 120的相對“側壁”是指這種單個連續側壁在描繪於剖面圖中時的性質。此外，如果在從上方觀察時MRAM單元124及/或頂部電極通孔126是圓形或橢圓的，那麼與包括MRAM單元124及/或頂部電極通孔126的層的剖面圖相關聯的任何長度或寬度分別對應於圓形的直徑或在橢圓的長軸上的兩個頂點之間限定的長度。
側壁間隔物結構112包含第一側壁間隔物層114、第二側壁間隔物層118以及設置在第一側壁間隔物層114與第二側壁間隔物層118之間的保護側壁間隔物層116。第一側壁間隔物層114包括內側壁間隔物層114a和外側壁間隔物層114b。內側壁間隔物層114a可沿著頂部電極122的外側壁不斷延伸到MTJ 120的外側壁。內側壁間隔物層114a和外側壁間隔物層114b可以分別是或包括氮化矽、碳化矽等。
上部內連線導線128和頂部電極通孔126設置在第二ILD層207內且上覆於頂部電極122。在一些實施例中，上部內連線導線128及/或頂部電極通孔126可以分別是或包括銅、鋁、前述的組合等。頂部電極通孔126包括第一突出部230、第二突出部232以及第三突出部234。在一些實施例中，根據剖面圖限定第一突出部230和第三突出部234，使得在從上方觀察時，第一突起部230和第三突起部234是單個連續突出部。第一突出部230和第三突出部234可分別具有三角形形狀，可延伸穿過第二側壁間隔物層118以接觸保護側壁間隔物層116的外側壁。第二突出部232可具有半圓形形狀且可延伸到頂部電極122中。在一些實施例中，第一突出部230的底部點可與第三突出部234的底部點豎直地偏移距離d1。在一些實施例中，第一突出部230和第三突出部234的底部點之間的高度差可歸因於用以製造頂部電極通孔126的蝕刻製程中的第二側壁間隔物層118、第二ILD層207、頂部電極122以及保護側壁間隔物層116之間的不同蝕刻速率。然而，頂部電極通孔126直接接觸保護側壁間隔物層116且與MTJ 120橫向及/或豎直地偏移。因此，保護側壁間隔物層116的材料（例如氮化鋁、氧化鋁等）、蝕刻速率及/或形狀允許在製造MRAM單元124期間使頂部電極通孔126更容易地著落在頂部電極122上，同時防止過度蝕刻對MRAM單元124造成損壞。
圖3示出根據圖1A的積體晶片100的一些替代實施例的積體晶片300的剖面圖。
在一些實施例中，頂部電極通孔126的最低點在隧道阻擋層222的上部表面下方延伸距離d2。在一些實施例中，距離d2是非零的。頂部電極通孔126與隧道阻擋層222橫向偏移了保護側壁間隔物層116的量。MTJ 120在保護側壁間隔物層116的相對側壁之間橫向隔開。在一些實施例中，頂部電極通孔126沿著保護側壁間隔物層116的相對側壁的第一側壁不斷延伸，與保護側壁間隔物層116的相對側壁的第二側壁橫向偏移。此外，頂部電極122的中心和MTJ 120的中心分別與第一實質上筆直的線302對準。頂部電極通孔126的中心及/或上部內連線導線128的中心與第二實質上筆直的線304對準。第二實質上筆直的線304在遠離MRAM單元124的方向上與第一實質上筆直的線302橫向偏移非零距離。在一些實施例中，第一實質上筆直的線302與第二實質上筆直的線304之間的偏移可歸因於在製造MRAM單元124期間的（例如在微影系統中使用的）MTJ 120上方的光罩的未對準。這種未對準可由於在微影系統中使用的工具的限制而出現，未對準可隨MTJ 120的寬度Wmtj 的減小而增大。在一些實施例中，寬度Wmtj 小於75奈米。在這些實施例中，保護側壁間隔物層116可防止對MTJ 120周圍及/或內的介電層（例如第一側壁間隔物層114及/或隧道阻擋層222）的過度蝕刻。因此，MTJ 120並未在過度蝕刻製程期間暴露，頂部電極通孔126與MTJ 120的層橫向偏移非零距離。因此，保護側壁間隔物層116有助於按比例縮小MRAM單元124的尺寸。在一些實施例中，隧道阻擋層222的最大寬度小於頂部電極通孔126的最小寬度。在這些實施例中，隧道阻擋層222的最大寬度可以是約75奈米或小於75奈米或在約70奈米到80奈米的範圍內。
圖4示出根據圖1A的積體晶片100的一些替代實施例的積體晶片400的剖面圖。
如圖4中所示出，頂部電極通孔126和上部內連線導線128是連續導電結構。頂部電極通孔126和上部內連線導線128由用導電襯層404包圍的導電體402組成。在一些實施例中，導電體402可以是或包括例如鋁、銅、前述的合金等。在其它實施例中，導電襯層404可以是或包括例如鎢、鈦等。導電體402可以是延伸到頂部電極122下方的點的連續導電結構，導電襯層404可沿著導電體402的相對側壁和下部表面不斷延伸。在又一些實施例中，下部內連線導線106可包括導電體402和導電襯層404。
圖5示出包括橫向鄰近邏輯區504的具有MRAM單元124的嵌入式記憶區502的積體晶片500的一些實施例的剖面圖。
如圖5的剖面圖中所示出，介電保護層506在嵌入式記憶區502中上覆於第二ILD層207。介電保護層506可以是或包括例如摻雜氫和氮的碳化物（HNDC）、碳化矽等及/或可具有約300埃或一些其它合適的厚度的厚度。第三ILD層508上覆於介電保護層506。第三ILD層508可以是或包括例如極低k介電材料或另一合適的介電材料。第一外側壁間隔物層503上覆於且環繞側壁間隔物結構112，第二外側壁間隔物層505上覆於第一外側壁間隔物層503。第一外側壁間隔物層503可以是或包括例如碳氧化矽、碳化矽等及/或可具有約150埃或一些其它合適的厚度的厚度。第二外側壁間隔物層505可以是或包括例如氮氧化矽、氮化矽等及/或可具有約200埃或一些其它合適的厚度的厚度。
在邏輯區504中，下部內連線導線106設置在第一ILD層202中。第一介電層204和第二介電層206上覆於下部內連線導線106。此外，第三ILD層508上覆於第二介電層206。導電通孔516上覆於下部內連線導線106，導電線518上覆於導電通孔516。在一些實施例中，導電通孔516和導電線518可以分別是或包括例如銅、鋁、鋁銅等。在其它實施例中，導電通孔516和導電線518可以是單個連續導電結構。在一些實施例中，設置在邏輯區504內的下部內連線導線106電耦合到設置在基板102上方及/或設置在所述基板內的一個或多個半導體裝置（例如電晶體）。一個或多個半導體裝置可以是例如金屬氧化物半導體場效應電晶體（metal-oxide-semiconductor field-effect transistor，MOSFET）。
圖6示出具有設置在內連線結構602內且上覆於基板102的MRAM單元124的積體晶片600的一些實施例的剖面圖。
如圖6中所示出，內連線結構602上覆於基板102。基板102可以是例如塊狀基板（例如塊狀矽基板）或絕緣體上矽（silicon-on-insulator，SOI）基板。一個或多個淺溝槽隔離（shallow trench isolation，STI）區606設置在基板102內，電晶體608在STI區606之分隔開。STI區606可以是或包含基板102內的填充有氧化物的溝槽。
電晶體608彼此平行延伸且包含電晶體柵極610、電晶體介電層612、電晶體側壁間隔物結構614以及源極/汲極區618。電晶體柵極610佈置在對應電晶體介電層612上方且由對應電晶體側壁間隔物結構614加襯。源極/汲極區618嵌入於電晶體柵極610與STI區606之間的基板102的表面內。電晶體柵極610可以是或包括例如摻雜的多晶矽或金屬（例如氮化鈦或氮化鉭）等。電晶體介電層612可以是或包括例如氧化物（例如二氧化矽）、另一合適的介電質等。電晶體側壁間隔物結構614可以是或包括例如氮化矽、碳化矽等。源極/汲極區618對應於例如基板102的摻雜區。
內連線結構602上覆於電晶體608。內連線結構602包含多個ILD層620、多個蝕刻停止層626、多根導電線624、多個導電通孔622、重佈線導線632、重佈線通孔630、鈍化層636、鈍化層638以及接合墊結構634。一對MRAM單元124設置在ILD層620內且堆疊在導電線624的層之間。MRAM單元124如圖1A和圖2中所描述。導電線624和導電通孔622可以分別是或包括例如鋁、銅、鋁銅等。導電通孔622和導電線624配置成將MRAM單元124電耦合到電晶體608。位於MRAM單元124正上方的導電通孔622可配置為圖1A的頂部電極通孔126。ILD層620可以是或包括例如氧化矽、低k介電材料等。多個蝕刻停止層626可以分別是或包括例如氮化矽、碳化矽等。重佈線通孔630和重佈線導線632上覆於MRAM單元124且配置成將MRAM單元124電耦合到上覆接合墊結構634。接合墊結構634可配置成將積體晶片600電耦合到另一積體晶片（未繪示）。
圖7示出根據圖1A的積體晶片100的一些替代實施例的積體晶片700的剖面圖，其中頂部電極通孔126直接接觸保護側壁間隔物層116的凸緣（ledge）116l。在一些實施例中，保護側壁間隔物層116的凸緣116l不斷環繞頂部電極122且豎直地設置在頂部電極122的上部表面122us下方。
圖8示出根據圖1A的積體晶片100的一些替代實施例的積體晶片800的剖面圖，其中第二側壁間隔物層118的上部表面包括多個突出部。此外，如從MTJ 120的側壁測量的第一側壁間隔物層114的厚度Tfs在約100埃到130埃的範圍內。
圖9A示出根據圖1A的積體晶片100的一些替代實施例的積體晶片900a的剖面圖，其中頂部電極122的上部表面122us設置在保護側壁間隔物層116的頂部表面下方。
圖9B示出根據圖1A的積體晶片100的一些替代實施例的積體晶片900b的剖面圖，其中第一MRAM單元124a和第二MRAM單元124b設置在第二ILD層207內且彼此橫向鄰近。第一MRAM單元124a和第二MRAM單元124b可分別配置為如圖1A中所示出和描述的MRAM單元124。
在一些實施例中，如從MTJ 120的外側壁測量的第一MRAM單元124a和第二MRAM單元124b的側壁間隔物結構112的厚度Tsp小於約400埃。側壁間隔物結構112的厚度Tsp可以是側壁間隔物結構112的最大厚度。在一些實施例中，如果厚度Tsp大於400埃，那麼第一MRAM單元124a與第二MRAM單元124b之間的橫向距離dlat減小，因此用於在第一MRAM單元124a和第二MRAM單元124b周圍形成第二ILD層207的製程可受到不利影響。舉例來說，因為橫向距離dlat減小，所以第二ILD層207可不均勻地沉積在第一MRAM單元124a與第二MRAM單元124b之間及/或沉積在第一MRAM單元124a和第二MRAM單元124b上方（例如由於製造工具限制），從而在第二ILD層207中產生間隙及/或空隙。這在某種程度上可導致導電結構及/或層一起電性短路（例如由於鄰近層及/或結構的分層），藉此造成裝置故障。在其它實施例中，如果厚度Tsp實質上小於400埃（例如厚度Tsp小於50埃），那麼側壁間隔物結構112在裝置製造期間可能無法適當地保護MTJ 120的側壁及/或頂部電極122的側壁。
圖10A示出根據圖1A的積體晶片100的一些替代實施例的積體晶片1000a的剖面圖，其中第一介電保護層1002上覆於嵌入式記憶區502內的第二ILD層207。第二介電保護層1004上覆於第一介電保護層1002。此外，上部ILD層1006從嵌入式記憶區502內的第二介電保護層1004上方不斷延伸到邏輯區504內的第二介電層206上方。在一些實施例中，第一介電保護層1002可以是或包括例如氮化矽、碳化矽等。在其它實施例中，第二介電保護層1004可以是或包括例如碳氧化矽或另一合適的介電材料。在又一些實施例中，上部ILD層1006可以是或包括例如低k介電材料、碳氧化矽或另一合適的介電材料。
圖10B示出根據圖1A的積體晶片100的一些替代實施例的積體晶片1000b的剖面圖，其中上部ILD結構1007從MRAM單元124不斷延伸到設置在邏輯區504內的下部內連線導線106上方。在一些實施例中，上部ILD結構1007可以是或包括例如低k介電材料、碳氧化矽或另一合適的介電材料。在其它實施例中，上部內連線導線128直接接觸頂部電極122。
圖10C示出根據圖1A的積體晶片100的一些替代實施例的積體晶片1000c的剖面圖，其中介電填充層1008設置在第一MRAM單元124a和第二MRAM單元124b周圍。此外，上部ILD結構1007設置在第一MRAM單元124a和第二MRAM單元124b上方。在一些實施例中，上部內連線導線128設置在第一MRAM單元124a和第二MRAM單元124b中的每一個上方且直接接觸頂部電極122。在一些實施例中，介電填充層1008可以是或包括例如四乙基正矽酸酯（tetra-ethyl-ortho-silicate，TEOS）（例如電漿增強型TEOS、低粒子TEOS等）、氧化物（例如氧化矽、二氧化矽等）、氮化物等。在其它實施例中，上部ILD結構1007可以是或包括例如低k介電材料、碳氧化矽或另一合適的介電材料。
圖11到圖17、圖18A、圖18B、圖19、圖20、圖21A、圖21B以及圖22示出形成具有MRAM單元的積體晶片的第一方法的一些實施例的各種視圖1100到視圖1700、視圖1800a、視圖1800b、視圖1900、視圖2000、視圖2100a、視圖2100b以及視圖2200，所述MRAM單元包括上覆於保護側壁間隔物層的頂部電極通孔。儘管參看方法描述了圖11到圖17、圖18A、圖18B、圖19、圖20、圖21A、圖21B以及圖22中繪示的各種視圖1100到視圖1700、視圖1800a、視圖1800b、視圖1900、視圖2000、視圖2100a、視圖2100b以及視圖2200，但應瞭解，圖11到圖17、圖18A、圖18B、圖19、圖20、圖21A、圖21B以及圖22中繪示的結構不限於第一方法，而是可單獨獨立於所述方法。此外，儘管將圖11到圖17、圖18A、圖18B、圖19、圖20、圖21A、圖21B以及圖22描述為一系列動作，但應瞭解，這些動作不限於所述動作的次序可在其它實施例中更改，所公開的方法還適用於其它結構。在其它實施例中，示出及/或描述的一些動作可完全或部分地省略。
如圖11的剖面圖1100所繪示，第一層間介電（ILD）層202形成於基板（未繪示）上方。下部內連線導線106形成於嵌入式記憶區502和邏輯區504中。在一些實施例中，下部內連線導線106可以是或包括例如銅、鋁、鎢、前述的組合等。第一介電層204形成於第一ILD層202上方，第二介電層206形成於第一介電層204上方。在一些實施例中，第一介電層204可以是或包括例如摻雜氫和氮的碳化物（HNDC）、碳化矽等及/或可形成為約250埃的厚度。在一些實施例中，第二介電層206可以是或包括例如富含矽的氧化物、氮化矽等及/或可形成為約270埃的厚度。可分別通過執行沉積製程（例如物理氣相沉積（physical vapor deposition，PVD）、化學氣相沉積（chemical vapor deposition，CVD）、原子層沉積（atomic layer deposition，ALD）或另一合適的沉積製程）來形成第一介電層204及/或第二介電層206。在沉積之後，選擇性地使第一介電層204及/或第二介電層206圖案化以限定底部電極通孔開口，所述底部電極通孔開口延伸穿過第一介電層204及/或第二介電層206到達嵌入式記憶區502中下面的下部內連線導線106。
在一些實施例中，底部電極通孔108形成於底部電極通孔開口內且接觸下部內連線導線106。在一些實施例中，可通過在底部電極通孔開口內形成擴散阻擋層208來形成底部電極通孔108。擴散阻擋層208可配置成防止鄰近層之間的擴散。在一些實施例中，擴散阻擋層208可配置為導電襯層及/或可包括配置成增加鄰近層之間的黏附性的膠體層。下部金屬層210形成於底部電極通孔開口內的擴散阻擋層208上方。可例如通過CVD、PVD、濺射、無電式鍍覆或另一合適的生長或沉積製程來沉積擴散阻擋層208及/或下部金屬層210。隨後可執行平坦化製程（例如化學機械平坦化（chemical mechanical planarization，CMP）製程）。在一些實施例中，下部金屬層210可以是或包括例如鉭、鈦等。擴散阻擋層208可以是或包括例如氮化鈦、氮化鉭等。
同樣在圖11中示出的，底部電極堆疊1101形成於第二介電層206和底部電極通孔108上方。底部電極1101可包含位於第二底部電極層214之下的第一底部電極層212。在一些實施例中，可分別通過例如CVD、PVD、濺射或另一合適的沉積或生長製程來形成第一底部電極層212及/或第二底部電極層214。在形成底部電極堆疊1101之後，記憶單元堆疊1103形成於底部電極堆疊1101上方。記憶單元堆疊1103包含晶種層216、第一固定層218、第二固定層220、隧道阻擋層222、自由層224以及頂蓋層226。可分別通過例如CVD、PVD、濺射、無電式鍍覆或另一合適的沉積或生長製程來形成記憶單元堆疊1103的層。在形成記憶單元堆疊1103之後，頂部電極層1104形成於記憶單元堆疊1103上方，頂部電極頂蓋層1106形成於頂部電極層1104上方。在一些實施例中，可分別通過例如CVD、PVD、濺射、無電式鍍覆或另一合適的沉積或生長製程來形成頂部電極層1104及/或頂部電極頂蓋層1106。
如圖12的剖面圖1200所繪示，執行圖案化製程以限定磁性隧道接面（MTJ）120和頂部電極122。在一些實施例中，圖案化製程包含：1）在頂部電極頂蓋層1106上方形成掩蔽層（未繪示）；2）使位於掩蔽層之下的層的未掩蔽區暴露於一種或多種蝕刻劑，藉此限定MTJ 120和頂部電極122；以及3）執行去除製程以去除掩蔽層。在一些實施例中，第二底部電極層214可在前述圖案化製程期間用作蝕刻停止層。在一些實施例中，頂部電極122形成為約350埃或一些其它合適的厚度的厚度Tte。
如圖13的剖面圖1300所繪示，內側壁間隔物層114a形成於頂部電極122和MTJ 120上方和周圍。隨後，外側壁間隔物層114b形成於內側壁間隔物層114a上方。在一些實施例中，內側壁間隔物層114a及/或外側壁間隔物層114b分別可以是或包括氮化矽、氮氧化矽等。可分別通過例如CVD、PVD、ALD或另一合適的沉積或生長製程來形成內側壁間隔物層114a及/或外側壁間隔物層114b。在其它實施例中，內側壁間隔物層114a和外側壁間隔物層114b分別具有設置在頂部電極122的頂部表面上方的頂部表面。
如圖14的剖面圖1400所繪示，對內側壁間隔物層和外側壁間隔物層（圖13的內側壁間隔物層114a、外側壁間隔物層114b）執行圖案化製程，藉此限定第一側壁間隔物層114。為易於說明，在圖14中用虛線示出內側壁間隔物層114a的上部部分，可理解，內側壁間隔物層114a的上部部分在圖案化製程期間被去除。在一些實施例中，圖案化製程可完全去除外側壁間隔物層（圖13的外側壁間隔物層114b）。在其它實施例中，圖案化製程可保留至少一部分外側壁間隔物層（圖13的外側壁間隔物層114b），參看例如圖2到圖5。在一些實施例中，圖案化製程可包含執行毯覆式蝕刻製程、濕式蝕刻製程、乾式蝕刻製程、前述的組合或另一合適的蝕刻製程。
第一側壁間隔物層114配置成保護MTJ 120的外側壁且形成為具有如從第二底部電極層214的頂部表面測量的高度h1。在一些實施例中，實質上筆直的線1402設置於頂部電極122的中點處。舉例來說，在一些實施例中，如果頂部電極122的厚度Tte約為350埃，那麼實質上筆直的線1402設置於頂部電極122的處於頂部電極122的底部表面上方大致175埃的點處。內側壁間隔物層114a和外側壁間隔物層114b的圖案化以使得第一側壁間隔物層114的頂部表面設置於頂部電極122的中點處或設置在所述中點下方的方式執行。在這些實施例中，第一側壁間隔物層114的頂部表面位於MTJ 120的頂部表面上方。
此外，如圖14中所示出，對內側壁間隔物層和外側壁間隔物層（圖13的內側壁間隔物層114a、外側壁間隔物層114b）執行的圖案化製程配置成將內側壁間隔物層114a的初始高度hin減小到高度h1（亦即，過度蝕刻內側壁間隔物層114a）。舉例來說，高度h1與初始高度hin的比例（例如h1:hin）約為1:1.8、1:2、1:2.4或在約1:1.8到2.4的範圍內。在一些實施例中，如果高度h1與初始高度hin的比例小於1:1.8，那麼第一側壁間隔物層114的頂部表面可設置在頂部電極122的中點上方（例如第一側壁間隔物層114的頂部表面豎直地位於實質上筆直的線1402上方）。這可在後續製程步驟期間致使鄰近層損壞（例如圖18A的圖案化製程可過度蝕刻接觸頂部電極122的保護側壁間隔物116的豎直區段並去除所述豎直區段），藉此降低MTJ 120的製程良率。在其它實施例中，如果高度h1與初始高度hin的比例大於1:2.4，那麼第一側壁間隔物層114的頂部表面可設置在MTJ 120的頂部表面下方，這可阻礙第一側壁間隔物層114保護MTJ 120的外側壁的能力。
如圖15的剖面圖1500所繪示，保護側壁間隔物層116形成於頂部電極122、MTJ 120以及第一側壁間隔物層114上方。在一些實施例中，保護側壁間隔物層116可以是或包括例如金屬氧化物（例如氧化鋁（如AlOx ，其中x是正整數））等及/或可形成為在約30埃到50埃的範圍內的厚度。在其它實施例中，保護側壁間隔物層116可以是或包括例如金屬氮化物（例如氮化鋁）等及/或可形成為在約40埃到100埃的範圍內的厚度。然而，其它厚度及/或材料也適用於保護側壁間隔物層116。可例如通過CVD、PVD、ALD或另一合適的沉積製程來沉積保護側壁間隔物層116。此外，因為第一側壁間隔物層114的頂部表面具有高度h1（如圖14中所描述），所以保護側壁間隔物層116的橫向區段116ls設置在MTJ 120的頂部表面上方。這可提高保護側壁間隔物層116的結構完整性。因此，通過控制對內側壁間隔物層（圖14的內側壁間隔物層114a）的過度蝕刻，可以此方式形成保護側壁間隔物層116以防止後續處理步驟（例如參看圖18A）中的損壞。在一些實施例中，保護側壁間隔物層116配置為蝕刻停止層。在這些實施例中，在用於形成上覆頂部電極通孔（圖22的上覆頂部電極通孔126）的蝕刻製程（例如圖21A的一個或多個蝕刻製程）期間，相對於鄰近介電材料（例如第一側壁間隔物層116），蝕刻製程對保護側壁間隔物層116具有低選擇性。
如圖16的剖面圖1600所繪示，第二側壁間隔物層118形成於保護側壁間隔物層116上方，上部介電質層1602可形成於第二側壁間隔物層118上方。在一些實施例中，上部介電層1602可配置成在後續處理步驟期間（例如在蝕刻製程期間）保護下伏層。在一些實施例中，第二側壁間隔物層118可以是或包括例如氮化矽或一些其它合適的材料及/或可形成為約260埃或一些其它合適的厚度的厚度。在一些實施例中，第二側壁間隔物層118是或包括與第一側壁間隔物層114相同的材料。上部介電層1602可以是或包括例如氧化物（例如二氧化矽）、另一合適的氧化物或一些其它合適的材料及/或可形成為約150埃或一些其它合適的厚度的厚度。在一些實施例中，可分別例如通過CVD、PVD、ALD或另一合適的沉積製程來沉積第二側壁間隔物層118及/或上部介電層1602。
如圖17的剖面圖1700所繪示，對第二側壁間隔物層118和上部介電層（圖16的上部介電層1602）執行圖案化製程，藉此暴露保護側壁間隔物層116的上部表面。在一些實施例中，圖案化製程包含例如執行濕式蝕刻、乾式蝕刻、毯覆式蝕刻或另一合適的蝕刻製程。在一些實施例中，在圖17的圖案化製程期間，保護側壁間隔物層116配置為蝕刻停止層。在這些實施例中，相對於第二側壁間隔物層118和上部介電層（圖16的上部介電層1602），圖案化製程對保護側壁間隔物層116具有低選擇性，使得保護側壁間隔物層116在圖案化製程之後保留在頂部電極頂蓋層1106上方。
如圖18A的剖面圖1800a和圖18B的俯視圖1800b所繪示，對圖17的結構執行圖案化製程，藉此限定MRAM單元124、側壁間隔物結構112以及底部電極110。圖18B示出沿著線B-B'繪示的圖18A的剖面圖1800a的替代實施例的俯視圖1800b。
底部電極110包含第一底部電極層212和第二底部電極層214。側壁間隔物結構112包含第一側壁間隔物層114和第二側壁間隔物層118以及保護側壁間隔物層116。圖案化製程限定且暴露頂部電極122的上部表面，可完全去除頂部電極頂蓋層（圖17的頂部電極頂蓋層1106）。在一些實施例中，頂部電極122的上部表面在圖案化製程期間因過度蝕刻而圓化。圖案化製程去除頂部電極122的上部表面上方的一部分保護側壁間隔物層116，去除接觸第二底部電極層214的另一部分保護側壁間隔物層116。
在一些實施例中，圖案化製程可包含執行乾式蝕刻製程，直到到達第二介電層206的上部表面為止。在一些實施例中，乾式蝕刻製程可包含使用一種或多種蝕刻劑，例如基於氯的蝕刻劑。舉例來說，基於氯的蝕刻劑可以是或包括例如氯化硼（例如BCl3 ）、氯氣（Cl2 ）、前述的組合等。在一些實施例中，乾式蝕刻製程可以第一蝕刻速率選擇性地蝕刻頂部電極122、頂部電極頂蓋層（圖17的頂部電極頂蓋層1106）、第二側壁間隔物層118、第一底部電極層212及/或第二底部電極層214，可以第二蝕刻速率選擇性地蝕刻保護側壁間隔物層116，其中第二蝕刻速率小於第一蝕刻速率。舉例來說，第一蝕刻速率可比第二蝕刻速率大至少5倍。因此，相對於鄰近層（例如第一側壁間隔物層114及/或第二側壁間隔物層118、頂部電極114，及/或第一底部電極層212及/或第二底部電極層214），用以形成底部電極110及/或MRAM單元124的蝕刻製程對保護側壁間隔物層116具有低選擇性。這在某種程度上有助於形成MRAM單元124和底部電極110，同時防止對保護側壁間隔物層116造成損壞。因此，保護側壁間隔物層116可在後續處理步驟（例如圖21A到圖21B）期間保護MTJ 120及/或頂部電極122。
在一些實施例中，在圖18A到圖18B的圖案化製程期間，可例如以每分鐘約430埃（埃/分鐘）的速率蝕刻第二側壁間隔物層118，可以約80埃/分鐘或小於80埃/分鐘的速率蝕刻保護側壁間隔物層116。因此，在一些實施例中，保護側壁間隔物層116的蝕刻速率比第二側壁間隔物層118（及/或第一側壁間隔物層114）的蝕刻速率小至少5倍。這在某種程度上是因為保護側壁間隔物層116包括第一材料（例如氧化鋁）且第一側壁間隔物層及/或第二側壁間隔物層分別包括與第一材料不同的第二材料（例如氮化矽）。在一些實施例中，如果並未如圖14中所描述的一樣限定第一側壁間隔物層114，那麼可在圖18A到圖18B的圖案化製程期間損傷及/或去除保護側壁間隔物層116的橫向區段116ls。這是因為在圖17上執行的圖案化製程可過度蝕刻並去除頂部電極122的一部分及/或實質上筆直的線1402下方的保護側壁間隔物層116。在這些實施例中，可去除保護側壁間隔物層116的橫向區段116ls。這可在後續處理步驟（例如在圖21A到圖21B處）期間對MTJ 120造成損壞。如圖18B的俯視圖1800b所繪示，保護側壁間隔物層116不斷包圍頂部電極122。
如圖19的剖面圖1900所繪示，第一外側壁間隔物層503和第二外側壁間隔物層505形成於MRAM單元124上方。在一些實施例中，第一外側壁間隔物層503可以是或包括例如碳氧化矽及/或可形成為約150埃的厚度。在一些實施例中，第二外側壁間隔物層505可以是或包括氮氧化矽及/或可形成為約200埃的厚度。第二ILD層207形成於第一外側壁間隔物層503和第二外側壁間隔物層505上方。第二ILD層207可以是或包括例如氧化物（例如二氧化矽）或另一合適的介電材料。介電保護層506形成於第二ILD層207上方。在一些實施例中，介電保護層506可以是或包括例如摻雜氫和氮的碳化物（HNDC）或另一合適的介電材料及/或可形成為約300埃的厚度。在一些實施例中，可例如分別通過CVD、PVD、ALD或另一合適的生長或沉積製程來沉積第一外側壁間隔物層503及/或第二外側壁間隔物層505、第二ILD層207及/或介電保護層506。
如圖20的剖面圖2000所繪示，在邏輯區504中使第一外側壁間隔物層503及/或第二外側壁間隔物層505、第二ILD層207及/或介電保護層506圖案化。因此，從邏輯區504去除前述層及/或結構。圖案化製程可包含：1）在嵌入式記憶區502上方形成掩蔽層（未繪示）；2）使邏輯區504暴露於一種或多種蝕刻劑；以及3）去除掩蔽層。此外，第三ILD層508形成於嵌入式記憶區502和邏輯區504上方。第一上部介電層2002形成於第三ILD層508上方，第二上部介電層2004形成於第一上部介電層2002上方，掩蔽層2006形成於第二上部介電層2004上方。掩蔽層2006包括限定上覆於MRAM單元124的第一導電特徵開口2008的側壁和限定上覆於邏輯區504中的下部內連線導線106的第二導電特徵開口2010的側壁。在一些實施例中，使掩蔽層2006圖案化以形成第一導電特徵開口2008和第二導電特徵開口2010。
在一些實施例中，第一上部介電層2002可以是或包括例如極低k介電材料或另一合適的介電材料。第二上部介電層2004可以是或包括例如低k介電材料、無氮抗反射層（nitrogen free anti-reflection layer，NFARL）等。掩蔽層2006可以是或包括例如氮化鈦或另一合適的材料及/或可形成為在約300埃到400埃的範圍內的厚度。
如圖21A的剖面圖2100a和圖21B的俯視圖2100b所繪示，根據掩蔽層2006對圖20的結構執行圖案化製程，藉此擴大第一導電特徵開口2008和第二導電特徵開口2010。圖21B示出沿著線C-C'繪示的圖21A的剖面圖2100a的替代實施例的俯視圖2100b。
在一些實施例中，圖案化製程包含執行一個或多個蝕刻製程和使位於掩蔽層2006之下的層的未掩蔽區暴露於一種或多種蝕刻劑。一個或多個蝕刻製程可包含在第一上部介電層2002和第二上部介電層2004、第三ILD層508、介電保護層506以及第二ILD層207中執行第一乾式蝕刻製程，直到到達第二外側壁間隔物層505的上部表面505us為止。在這些實施例中，可以不通過第一乾式蝕刻製程來蝕刻第二外側壁間隔物層505。一個或多個蝕刻製程更包含執行第二乾式蝕刻製程（例如襯墊去除製程（liner removal process，LMR））以去除第一外側壁間隔物層503和第二外側壁間隔物層505的至少一部分及/或第二側壁間隔物層118。在一些實施例中，第二乾式蝕刻製程可利用一種或多種蝕刻劑，例如氟化碳（如C4 F8 ）、氬氣（Ar）、氧氣（O2 ）、前述的組合等。在一些實施例中，第二乾式蝕刻製程可以比蝕刻保護側壁間隔物層116快至少5倍的速率蝕刻第一外側壁間隔物層503和第二外側壁間隔物層505及/或第二側壁間隔物層118。一個或多個蝕刻製程可更包含執行濕式蝕刻製程。在一些實施例中，第二蝕刻製程及/或濕式蝕刻製程可去除至少一部分頂部電極122，使得頂部電極122可具有彎曲及/或凹形的上部表面122us。在一些實施例中，圖案化製程可包含執行雙重鑲嵌製程。
在一些實施例中，一個或多個蝕刻製程持續的時間長於確保從頂部電極122去除介電材料所需的時間，藉此確保隨後形成的頂部電極通孔（圖22的頂部電極通孔126）與頂部電極122進行良好及/或穩定的電接觸（例如歐姆接觸）。這在某種程度上使得第一導電特徵開口2008的最小寬度W1 大於MTJ 120的寬度Wmtj 。然而，因為保護側壁間隔物層116具有比鄰近層及/或結構（例如第一外側壁間隔物層503及/或第二外側壁間隔物層505、第二側壁間隔物層118、第二ILD層207及/或頂部電極122）低的蝕刻速率（如上文所描述及/或如在圖18A到圖18B中所描述），所以保護側壁間隔物層116在圖案化製程之後不斷包圍及/或直接接觸頂部電極122的外側壁。這在某種程度上確保保護側壁間隔物層116在過度蝕刻時段期間留存且持續保護頂部電極122和MTJ 120的側壁，藉此防止在圖案化製程期間和在後續處理步驟期間（例如圖22中的在形成頂部電極通孔126期間）對MTJ 120造成損壞。
如圖21A到圖21B中所示出，第一導電特徵開口2008的最小寬度W1 大於MTJ 120的寬度Wmtj 。在一些實施例中，MTJ 120的寬度Wmtj 是MTJ 120的最大寬度。因為頂部電極122形成有MTJ 120（參看圖12），頂部電極122的最大寬度小於寬度Wmtj 。因此，寬度W1大於頂部電極122的最大寬度。
如圖22的剖面圖2200所繪示，頂部電極通孔126和上部內連線導線128形成於MRAM單元124上方，導電通孔516和導電線518形成於邏輯區504中的下部內連線導線106上方。在一些實施例中，用於形成頂部電極通孔126、上部內連線導線128以及導電通孔516和導電線518的製程包含：1）在第一導電特徵開口2008和第二導電特徵開口2010中（例如通過CVD、PVD、無電式鍍覆、濺射等）沉積導電材料（例如銅、鋁、氮化鈦、鎢、前述的組合等）；2）在導電材料中執行平坦化製程（例如CMP），直到到達第三ILD層508的上部表面為止。在一些實施例中，平坦化製程去除掩蔽層（圖21A的掩蔽層2006）以及第一上部介電層和第二上部介電層（圖21A的第一上部介電層2002和第二上部介電層2004）。在一些實施例中，沉積導電材料可包含：形成導電襯層（例如氮化鈦、鎢等）且隨後在導電襯層上方形成導電體（例如鋁、銅、鋁銅等）。
圖23示出形成具有MRAM單元的積體晶片的第一方法2300的一些實施例的流程圖，所述MRAM單元包括上覆於保護側壁間隔物層的頂部電極通孔。
雖然在本文中將第一方法2300示出且描述為一系列動作或事件，但應瞭解，不應以限制意義來解釋這些動作或事件的所示出的次序。舉例來說，除本文中所示出及/或所描述的動作或事件之外，一些動作可與其它動作或事件以不同次序及/或同時出現。另外，可能需要並非所有的所示出的動作以實施本文中的所描述的一個或多個方面或實施例。此外，本文中所描繪的動作中的一個或多個可以一個或多個單獨動作及/或階段進行。
在動作2302處，在基板上方形成一個或多個內連線層。圖11示出對應於動作2302的一些實施例的剖面圖1100。
在動作2304處，在一個或多個下部內連線層上方形成記憶單元堆疊和頂部電極層。圖11示出對應於動作2304的一些實施例的剖面圖1100。
在動作2306處，使記憶單元堆疊和頂部電極層圖案化以限定磁性隧道接面（MTJ）上方的頂部電極。圖12示出對應於動作2306的一些實施例的剖面圖1200。
在動作2308處，在頂部電極的外側壁和MTJ的外側壁周圍形成第一側壁間隔物層。圖13和圖14示出對應於動作2308的一些實施例的剖面圖1300和剖面圖1400。
在動作2310處，在頂部電極和第一側壁間隔物層上方形成保護側壁間隔物層。圖15示出對應於動作2310的一些實施例的剖面圖1500。
在動作2312處，在保護側壁間隔物層上方形成第二側壁間隔物層。圖16和圖17示出對應於動作2312的一些實施例的剖面圖1600和剖面圖1700。
在動作2314處，使保護側壁間隔物層和第二側壁間隔物層圖案化以暴露頂部電極的頂部表面。圖18A示出對應於動作2314的一些實施例的剖面圖1800a。
在動作2316處，在MTJ上方形成上部層間介電（ILD）結構。圖19和圖20示出了對應於動作2316的一些實施例的剖面圖1900和剖面圖2000。
在動作2318處，使上部ILD結構和第二側壁間隔物層圖案化以限定頂部電極上方的頂部電極通孔開口。圖案化暴露出保護側壁間隔物層的上部表面和側壁。圖21A示出對應於動作2318的一些實施例的剖面圖2100a。
在動作2320處，在頂部電極通孔開口中形成頂部電極通孔。頂部電極通孔的最小寬度大於MTJ的最大寬度。圖22示出對應於動作2320的一些實施例的剖面圖2200。
圖24到圖33示出形成具有包括保護側壁間隔物層的MRAM單元的積體晶片的第二方法的一些實施例的剖面圖2400到剖面圖3300。儘管參看方法描述圖24到圖33所繪示的各種視圖2400到視圖3300，但應瞭解，圖24到圖33所繪示的結構不限於第二方法而實際上可單獨獨立於所述方法。此外，儘管將圖24到圖33描述為一系列動作，但應瞭解，這些動作不限於所述動作的次序可在其它實施例中更改，所公開的方法還適用於其它結構。在其它實施例中，示出及/或描述的一些動作可完全或部分地省略。
如圖24的剖面圖2400所繪示，頂部電極122形成於MTJ 120上方，第一側壁間隔物層114形成於頂部電極122和MTJ 120周圍。在一些實施例中，可例如通過圖11到圖14中所示出和描述的處理步驟來形成頂部電極122、MTJ 120和第一側壁間隔物層114。在這些實施例中，可省略及/或通過去除製程（例如蝕刻製程）去除頂部電極頂蓋層（圖14的頂部電極頂蓋層1106）。
如圖25的剖面圖2500所繪示，使第一底部電極層212和第二底部電極層214圖案化，藉此限定底部電極110以及限定MRAM單元124。在一些實施例中，圖案化製程可包含：在頂部電極122和MTJ 120上方形成掩蔽層（未繪示）；使第一底部電極層212和第二底部電極層214的未掩蔽區暴露於一種或多種蝕刻劑，藉此限定底部電極110；以及執行去除製程以去除掩蔽層。
如圖26的剖面圖2600所繪示，保護側壁間隔物層116形成於頂部電極122、MTJ 120以及第一側壁間隔物層114上方。在一些實施例中，保護側壁間隔物層116可以是或包括例如金屬氧化物，例如氧化鋁（如AlOx ，其中x是正整數）等及/或可形成為在約30埃到100埃的範圍內的厚度。在其它實施例中，保護側壁間隔物層116可以是或包括例如金屬氮化物（例如氮化鋁）等及/或可形成為在約30埃到100埃的範圍內的厚度。然而，其它厚度及/或材料也適用於保護側壁間隔物層116。可例如通過CVD、PVD、ALD或另一合適的沉積製程來沉積保護側壁間隔物層116。
如圖27的剖面圖2700所繪示，第二側壁間隔物層118形成於保護側壁間隔物層116上方。第二ILD層207形成於第二側壁間隔物層118上方，第一介電保護層1002形成於第二ILD層207上方。在一些實施例中，例如通過CVD、PVD、ALD或另一合適的沉積製程來分別沉積第二側壁間隔物層118、第二ILD層207及/或第一介電保護層1002。
如圖28的剖面圖2800所繪示，對圖27的結構執行平坦化製程（例如化學機械平坦化（CMP）製程）。此外，在執行平坦化製程之後，第二介電保護層1004形成於第一介電保護層1002和第二ILD層207上方。在一些實施例中，可例如通過CVD、PVD、ALD或另一合適的沉積製程來沉積第二介電保護層1004。
如圖29的剖面圖2900所繪示，對圖28的結構執行圖案化製程以去除上覆於邏輯區504中的第二介電層206的層。在這些實施例中，保護側壁間隔物層116從邏輯區504中完全去除，使得可通過圖案化製程來過度蝕刻第二介電層206。此外，在一些實施例中，圖案化製程可包含：在MRAM單元124上方形成掩蔽層（未繪示）；使邏輯區504的未掩蔽區暴露於一種或多種蝕刻劑，藉此暴露邏輯區504內的第二介電層206的上部表面；以及執行去除製程以去除掩蔽層。
如圖30的剖面圖3000所繪示，上部ILD層1006形成於嵌入式記憶區502和邏輯區504上方。在一些實施例中，可例如通過CVD、PVD、ALD或另一合適的沉積製程來沉積上部ILD層1006。在一些實施例中，上部ILD層1006可以是或包括例如低k介電材料、碳氧化矽、另一合適的介電材料等。
如圖31的剖面圖3100所繪示，使圖30的結構圖案化，藉此限定嵌入式記憶區502中的第一導電特徵開口2008和邏輯區504中的第二導電特徵開口2010。在一些實施例中，圖案化製程包含：在上部ILD層1006上方形成掩蔽層（未繪示）；使位於掩蔽層之下的層的未掩蔽區暴露於一種或多種蝕刻劑，藉此限定第一導電特徵開口2008和第二導電特徵開口2010；以及去除掩蔽層。在一些實施例中，掩蔽層（未繪示）包括限定上覆於MRAM單元124的第一導電特徵開口2008的側壁和限定上覆於邏輯區504中的下部內連線導線106的第二導電特徵開口2010的側壁。
在一些實施例中，圖31的圖案化製程可包含：執行一個或多個乾式蝕刻製程，直到暴露保護側壁間隔物層116的上部表面及/或側壁為止。在一些實施例中，一個或多個乾式蝕刻製程可以第一蝕刻速率選擇性地蝕刻上部ILD層1006、第一介電保護層1002和第二介電保護層1004、第二側壁間隔物層118及/或第二ILD層207，可以第二蝕刻速率選擇性地蝕刻保護側壁間隔物層116，其中第二蝕刻速率小於第一蝕刻速率。舉例來說，第一蝕刻速率可比第二蝕刻速率大至少5倍。這繼而防止在圖案化製程期間對MRAM單元124造成損壞及/或減輕在圖案化製程期間對MRAM單元造成的損壞。
如圖32的剖面圖3200所繪示，使保護側壁間隔物層116圖案化以暴露頂部電極122及/或第一側壁間隔物層114。在一些實施例中，圖案化製程可包含執行濕式蝕刻製程。在一些實施例中，濕式蝕刻可以第三蝕刻速率選擇性地蝕刻上部ILD層1006、第一介電保護層1002和第二介電保護層1004、第二ILD層207、第二側壁間隔物層118及/或頂部電極122，並且可以第四蝕刻速率選擇性地蝕刻保護側壁間隔物層116，其中第四蝕刻速率大於第三蝕刻速率。在其它實施例中，圖案化製程可僅包括濕式蝕刻，所述濕式蝕刻包括一種或多種蝕刻劑。舉例來說，在一些實施例中，第四蝕刻速率可例如比第三蝕刻速率大了約10倍、20倍、30倍或40倍。因此，在一些實施例中，可在不損壞鄰近介電結構/層的情況下及/或在不暴露設置在MTJ 120內的層的情況下暴露頂部電極122的上部表面及/或側壁。
在一些實施例中，在圖32的圖案化製程期間，可例如以每分鐘約1埃（埃/分鐘）的速率分別蝕刻上部ILD層1006、第一介電保護層1002和第二介電保護層1004、第二ILD層207、第二側壁間隔物層118及/或頂部電極122，可以約40埃/分鐘的速率蝕刻保護側壁間隔物層116。因此，可在不損壞鄰近層及/或結構的情況下暴露頂部電極122的上部表面及/或側壁。
如圖33的剖面圖3300所繪示，頂部電極通孔126和上部內連線導線128形成於MRAM單元124上方，導電通孔516和導電線518形成於邏輯區504中的下部內連線導線106上方。在一些實施例中，用於形成頂部電極通孔126、上部內連線導線128以及導電通孔516和導電線518的製程包含：在第一導電特徵開口和第二導電特徵開口（圖32的第一導電特徵開口2008和第二導電特徵開口2010）中（例如通過CVD、PVD、無電式鍍覆、濺射等）沉積導電材料（例如銅、鋁、氮化鈦、鎢、前述的組合等）；以及在導電材料和上部ILD層1006中執行平坦化製程（例如CMP）。在一些實施例中，沉積導電材料可包含：形成導電襯層（例如氮化鈦、鎢等）且隨後在導電襯層上方形成導電體（例如鋁、銅、鋁銅等）。
圖24到圖33中所示出的第二方法表示形成MRAM單元124和橫向包圍MRAM單元124的保護側壁間隔物層116的一些實施例。在一些實施例中，在嵌入式記憶區502和邏輯區504中形成第一導電特徵開口和第二導電特徵開口（圖32的第一導電特徵開口2008和第二導電特徵開口2010）之前，通過使保護側壁間隔物層116保持在頂部電極122和MTJ 120周圍和上方，可消除或減輕對頂部電極122及/或MTJ 120造成的損壞。舉例來說，保護側壁間隔物層116在圖31的圖案化製程期間防止對MTJ 120及/或頂部電極122造成損壞，此外，通過減輕對鄰近層造成的損壞的濕式蝕刻製程（例如圖32）來去除保護側壁間隔物層116。這又可增加MRAM單元124的性能。在一些實施例中，如果保護側壁間隔物層116並未在圖31的圖案化製程之前沿著頂部電極122的上部表面不斷延伸，那麼頂部電極122可在前述圖案化製程期間被損壞。這可在第一導電特徵開口2008中形成導電結構時導致不良的電連接，藉此降低MRAM單元124的性能。
圖34示出形成具有MRAM單元的積體晶片的第二方法3400的一些實施例的流程圖，所述MRAM單元包括上覆於保護側壁間隔物層的頂部電極通孔。
雖然在本文中將第二方法3400示出且描述為一系列動作或事件，但應瞭解，不應以限制意義來解釋這些動作或事件的所示出的次序。舉例來說，除本文中所示出及/或所描述的動作或事件之外，一些動作可與其它動作或事件以不同次序及/或同時出現。另外，可能需要並非所有的所示出的動作以實施本文中的所描述的一個或多個方面或實施例。此外，本文中所描繪的動作中的一個或多個可以一個或多個單獨動作及/或階段進行。
在動作3402處，在基板上方形成一個或多個內連線層。圖11示出對應於動作3402的一些實施例的剖面圖1100。
在動作3404處，在一個或多個下部內連線層上方形成記憶單元堆疊和頂部電極層。圖11示出對應於動作3404的一些實施例的剖面圖1100。
在動作3406處，使記憶單元堆疊和頂部電極層圖案化以限定磁性隧道接面（MTJ）上方的頂部電極。圖12示出對應於動作3406的一些實施例的剖面圖1200。
在動作3408處，在頂部電極的外側壁和MTJ的外側壁周圍形成第一側壁間隔物層。圖13和圖14示出對應於動作3408的一些實施例的剖面圖1300和剖面圖1400。
在動作3410處，在頂部電極和第一側壁間隔物層上方形成保護側壁間隔物層。圖26示出對應於動作3410的一些實施例的剖面圖2600。
在動作3412處，在保護側壁間隔物層上方形成第二側壁間隔物層，在保護側壁間隔物層上方形成上部介電內連線結構。圖27至圖30示出對應於動作3412的一些實施例的剖面圖2700到剖面圖3000。
動作3414在處，使第二側壁間隔物層和上部介電內連線結構圖案化以限定頂部電極上方的開口並且暴露保護側壁間隔物層的上部表面。圖31示出對應於動作3414的一些實施例的剖面圖3100。
在動作3416處，使保護側壁間隔物層圖案化以暴露頂部電極並擴大開口。圖32示出對應於動作3416的一些實施例的剖面圖3200。
在動作3418處，在開口中形成頂部電極通孔。圖33示出對應於動作3418的一些實施例的剖面圖3300。
圖35到圖36示出可代替圖27到圖31處的動作執行的動作的一些實施例的剖面圖3500到剖面圖3600，使得圖24到圖33的第二方法可替代地從圖26繼續進行到圖35，從圖35繼續進行到圖36，接著從圖36繼續進行到圖32到圖33（跳過圖27到圖31）。如由圖35的剖面圖3500所示出，掩蔽層3502形成於設置在嵌入式記憶區502內的保護側壁間隔物層116上方。隨後，根據掩蔽層3502使保護側壁間隔物層116圖案化，以從邏輯區504去除保護側壁間隔物層116。如由圖36的剖面圖3600所示出，上部ILD結構1007形成於嵌入式記憶區502和邏輯區上方。在一些實施例中，上部ILD結構1007可以是或包括例如碳氧化矽、低k介電材料或另一合適的介電材料。在其它實施例中，使上部ILD結構1007圖案化，藉此限定嵌入式記憶區502中的第一導電特徵開口2008和邏輯區504中的第二導電特徵開口2010。
在一些實施例中，圖36的圖案化製程可包含：執行一個或多個乾式蝕刻製程，直到暴露保護側壁間隔物層116的上部表面及/或側壁為止。在一些實施例中，一個或多個乾式蝕刻製程可以第一蝕刻速率選擇性地蝕刻上部ILD結構1007，並且可以第二蝕刻速率選擇性地蝕刻保護側壁間隔物層116，其中第二蝕刻速率小於第一蝕刻速率。舉例來說，第一蝕刻速率可比第二蝕刻速率大至少5倍。這繼而防止在圖案化製程期間對MRAM單元124造成損壞及/或減輕在圖案化製程期間對MRAM單元造成的損壞。在其它實施例中，導電線可（在執行圖32處的動作之後）形成於第一導電特徵開口2008內，使得導電線直接接觸頂部電極122（例如參看圖10B）。
圖37到圖39示出可代替圖27到圖31處的動作執行的動作的一些替代實施例的剖面圖3700到剖面圖3900，使得圖24到圖33的第二方法可替代地從圖26繼續進行到圖37，從圖37繼續進行到圖38到圖39，接著從圖39繼續進行到圖32到圖33（跳過圖27到圖31）。如由圖37的剖面圖3700所示出，介電填充層1008形成於MRAM單元124上方。在一些實施例中，介電填充層1008可以是或包括例如四乙基正矽酸酯（TEOS）（例如電漿增強型TEOS、低粒子TEOS等）、氧化物（例如氧化矽、二氧化矽等）、氮化物等。如由圖38的剖面圖3800所示出，使介電填充層1008和保護側壁間隔物層116圖案化，使得能夠從邏輯區504去除介電填充層1008和保護側壁間隔物層116。在一些實施例中，圖38的圖案化製程可包含回蝕製程。如由圖39的剖面圖3900所示出，上部ILD結構1007形成於嵌入式記憶區502和邏輯區上方。在一些實施例中，上部ILD結構1007可以是或包括例如碳氧化矽、低k介電材料或另一合適的介電材料。在其它實施例中，使上部ILD結構1007圖案化，藉此限定嵌入式記憶區502中的第一導電特徵開口2008和邏輯區504中的第二導電特徵開口2010。在又一些實施例中，導電線可（在執行圖32處的動作之後）形成於第一導電特徵開口2008內，使得導電線直接接觸頂部電極122（例如參看圖10C）。
在一些實施例中，圖39的圖案化製程可包含：執行一個或多個乾式蝕刻製程，直到暴露保護側壁間隔物層116的上部表面及/或側壁為止。在一些實施例中，一個或多個乾式蝕刻製程可以第一蝕刻速率選擇性地蝕刻上部ILD結構1007，並且可以第二蝕刻速率選擇性地蝕刻保護側壁間隔物層116，其中第二蝕刻速率小於第一蝕刻速率。舉例來說，第一蝕刻速率可比第二蝕刻速率大至少5倍。這又防止在圖案化製程期間對MRAM單元124造成損壞及/或減輕在圖案化製程期間對MRAM單元造成的損壞。
因此，在一些實施例中，本公開涉及一種不斷包圍頂部電極的外側壁和MTJ的外側壁的保護側壁間隔物層。頂部電極通孔直接接觸頂部電極和保護側壁間隔物層。
在一些實施例中，一種積體晶片包含：上覆於基板的介電結構、設置在介電結構內的磁阻隨機存取記憶體（MRAM）單元、上覆於頂部電極且設置在介電結構內的導電線、以及沿著MTJ和頂部電極的側壁不斷延伸的側壁間隔物結構，其中MRAM單元包含包夾在底部電極與頂部電極之間的磁性隧道接面（MTJ），側壁間隔物結構包含第一側壁間隔物層、第二側壁間隔物層以及包夾在第一側壁間隔物層與第二側壁間隔物層之間的保護側壁間隔物層，其中第一側壁間隔物層和第二側壁間隔物層包括第一材料，保護側壁間隔物層包括與第一材料不同的第二材料。
在一些實施例中，一種積體晶片包含：基板、上覆於基板的底部電極、上覆於底部電極的磁性隧道接面（MTJ）、上覆於MTJ的頂部電極、上覆於頂部電極的頂部電極通孔、沿著MTJ的外側壁和頂部電極的外側壁設置的第一側壁間隔物層、沿著頂部電極的外側壁設置的第二側壁間隔物層、以及設置在第一側壁間隔物層與第二側壁間隔物層之間的保護側壁間隔物層，其中頂部電極通孔的最小寬度大於MTJ的最大寬度，第一側壁間隔物層包含第一材料，第二側壁間隔物層包含第一材料，保護側壁間隔物層包含與第一材料不同的第二材料，其中保護側壁間隔物層的上部表面豎直地位於MTJ的頂部表面上方，其中通過第一側壁間隔物層將保護側壁間隔物層與MTJ的外側壁分隔開，保護側壁間隔物層直接接觸頂部電極的外側壁。
在一些實施例中，一種形成積體晶片的方法包含：在基板上方形成記憶單元堆疊，其中記憶單元堆疊包含上覆於磁性隧道接面（MTJ）的頂部電極；圍繞記憶單元堆疊形成側壁間隔物結構，其中側壁間隔物結構包含第一側壁間隔物層、第二側壁間隔物層以及包夾在第一側壁間隔物層與第二側壁間隔物層之間的保護側壁間隔物層；在側壁間隔物結構上方形成上部層間介電（ILD）結構；對ILD結構和第二側壁間隔物層執行第一蝕刻製程，以限定頂部電極上方的開口，其中第一蝕刻製程暴露保護側壁間隔物層的上部表面和側壁，其中在第一蝕刻製程期間以比所述保護側壁間隔物層高的速率蝕刻第二側壁間隔物層和ILD結構；以及用導電材料填充開口。
雖然本發明已以實施例揭露如上，然其並非用以界定本發明的實施例，任何所屬技術領域中具有通常知識者，在不脫離本發明實施例的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200、300、400、500、600、700、800、900a、900b、1000a、1000b、1000c:積體晶片 102:基板 104:內連線介電結構 106:下部內連線導線 108:底部電極通孔 110:底部電極 112:側壁間隔物結構 114:第一側壁間隔物層 114a:內側壁間隔物層 114b:外側壁間隔物層 116:保護側壁間隔物層 116l:凸緣 116ls:橫向區段 118:第二側壁間隔物層 120:磁性隧道接面（MTJ） 122:頂部電極 122ls、126ls:下部表面 122us、505us:上部表面 124:磁阻隨機存取記憶（MRAM）單元 124a:第一MRAM單元 124b:第二MRAM單元 126:頂部電極通孔 128:上部內連線導線 202、207:層間介電層 204、206:介電層 208:擴散阻擋層 210:下部金屬層 212:第一底部電極層 214:第二底部電極層 216:晶種層 218:第一固定層 220:第二固定層 222:隧道阻擋層 224:自由層 226:頂蓋層 230:第一突出部 232:第二突出部 234:第三突出部 302:第一實質上筆直的線 304:第二實質上筆直的線 402:導電體 404:導電襯層 502:嵌入式記憶區 503:第一外側壁間隔物層 504:邏輯區 505:第二外側壁間隔物層 506:介電保護層 508:第三ILD層 516、622:導電通孔 518、624:導電線 602:內連線結構 606:淺溝槽隔離（STI）區 608:電晶體 610:電晶體柵極 612:電晶體介電層 614:電晶體側壁間隔物結構 618:源極/汲極區 620:ILD層 626:蝕刻停止層 630:重佈線通孔 632:重佈線導線 634:接合墊結構 636、638:鈍化層 1002:第一介電保護層 1004:第二介電保護層 1006:上部ILD層 1007:上部ILD結構 1008:介電填充層 1100、1200、1300、1400、1500、1600、1700、1800a、1800b、1900、2000、2100a、2100b、2200:視圖 1101:底部電極堆疊 1103:記憶單元堆疊 1104:頂部電極層 1106:頂部電極頂蓋層 1402:實質上筆直的線 1602:上部介電層 2002:第一上部介電層 2004:第二上部介電層 2006、3502:掩蔽層 2008:第一導電特徵開口 2010:第二導電特徵開口 2300:第一方法 2302、2304、2306、2308、2310、2312、2314、2316、2318、2320、3402、3404、3406、3408、3410、3412、3414、3416、3418、3420:動作 2400、2500、2600、2700、2800、2900、3000、3100、3200、3300、3500、3600、3700、3800、3900:剖面圖 3400:第二方法 A-A':切線 B-B'、C-C':線 d1、d2:距離 dlat:橫向距離 hin:初始高度 h1:高度 Tfs、Tsp、Tte:厚度W1 :最小寬度Wmtj 、Wte 、Wteva :寬度
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A示出具有磁阻隨機存取記憶體（Magnetoresistive random-access memory，MRAM）單元的積體晶片的一些實施例的剖面圖，所述磁阻隨機存取記憶單元包括上覆於保護側壁間隔物層的頂部電極通孔。 圖1B示出根據切線A-A'的圖1A的積體晶片的一些替代實施例的俯視圖。 圖2到圖4示出圖1A的積體晶片的一些替代實施例的剖面圖。 圖5示出具有橫向鄰近邏輯區的具有MRAM單元的嵌入式記憶區的積體晶片的一些實施例的剖面圖。 圖6示出具有設置在內連線結構內且上覆於半導體基板的MRAM單元的積體晶片的一些實施例的剖面圖。 圖7到圖10C示出圖1A的積體晶片的一些替代實施例的各種剖面圖。 圖11到圖17、圖18A、圖18B、圖19、圖20、圖21A、圖21B以及圖22示出形成具有MRAM單元的積體晶片的第一方法的一些實施例的各種視圖，所述MRAM單元包括上覆於保護側壁間隔物層的頂部電極通孔。 圖23示出用於形成具有MRAM單元的積體晶片的第一方法的一些實施例的流程圖，所述MRAM單元包括上覆於保護側壁間隔物層的頂部電極通孔。 圖24到圖33示出形成具有MRAM單元的積體晶片的第二方法的一些實施例的各種視圖，所述MRAM單元包括保護側壁間隔物層。 圖34示出用於形成具有MRAM單元的積體晶片的第二方法的一些實施例的流程圖，所述MRAM單元包括保護側壁間隔物層。 圖35和圖36示出第二方法的一些替代實施例的剖面圖。 圖37到圖39示出第二方法的一些額外替代實施例的剖面圖。
100:積體晶片
102:基板
104:內連線介電結構
106:下部內連線導線
108:底部電極通孔
110:底部電極
112:側壁間隔物結構
114:第一側壁間隔物層
116:保護側壁間隔物層
118:第二側壁間隔物層
120:磁性隧道接面(MTJ)
122:頂部電極
122ls、126ls:下部表面
122us:上部表面
124:磁阻隨機存取記憶(MRAM)單元
126:頂部電極通孔
128:上部內連線導線
A-A':切線
Wmtj 、Wte 、Wteva :寬度

Claims (20)

  1. 一種積體晶片，包括： 介電結構，上覆於基板； 磁阻隨機存取記憶單元，設置在所述介電結構內，其中所述磁阻隨機存取記憶單元包括包夾在底部電極與頂部電極之間的磁性隧道接面； 導電線，上覆於所述頂部電極以及設置在所述介電結構內；以及 側壁間隔物結構，沿著所述磁性隧道接面以及所述頂部電極的側壁不斷延伸，其中所述側壁間隔物結構包括第一側壁間隔物層、第二側壁間隔物層以及包夾在所述第一側壁間隔物層與所述第二側壁間隔物層之間的保護側壁間隔物層，其中所述第一側壁間隔物層以及所述第二側壁間隔物層包括第一材料，所述保護側壁間隔物層包括與所述第一材料不同的第二材料。
  2. 如申請專利範圍第1項所述的積體晶片，更包括： 頂部電極通孔，設置在所述導電線與所述頂部電極之間，其中所述頂部電極通孔的下部表面包括設置在所述頂部電極的上部表面下方的一個或多個區段，其中所述頂部電極通孔接觸所述保護側壁間隔物層的上部表面。
  3. 如申請專利範圍第2項所述的積體晶片，其中所述頂部電極通孔的所述下部表面的寬度大於所述頂部電極的所述上部表面的寬度。
  4. 如申請專利範圍第3項所述的積體晶片，其中所述頂部電極通孔的所述下部表面的所述寬度大於所述磁性隧道接面的最大寬度。
  5. 如申請專利範圍第2項所述的積體晶片，其中所述保護側壁間隔物層包括彎曲的相對側壁，其中所述頂部電極通孔的所述下部表面與所述保護側壁間隔物層的所述彎曲的相對側壁共形且所述頂部電極通孔的所述下部表面直接接觸所述保護側壁間隔物層的所述彎曲的相對側壁。
  6. 如申請專利範圍第2項所述的積體晶片，其中所述磁性隧道接面包括設置在自由層與固定層之間的隧道阻擋層，其中所述頂部電極通孔的所述下部表面在所述隧道阻擋層的頂部表面下方延伸。
  7. 如申請專利範圍第2項所述的積體晶片，其中所述頂部電極通孔包括與三角形突出部橫向鄰近的半圓形突出部，其中所述頂部電極的所述上部表面直接接觸所述半圓形突出部，所述保護側壁間隔物層直接接觸所述三角形突出部。
  8. 如申請專利範圍第1項所述的積體晶片，其中所述導電線直接接觸所述頂部電極的上部表面以及側壁，其中所述導電線的下部表面設置在所述磁性隧道接面的上部表面下方。
  9. 如申請專利範圍第1項所述的積體晶片，其中所述保護側壁間隔物層從所述導電線的下部表面不斷延伸到所述底部電極的側壁。
  10. 一種積體晶片，包括： 基板； 底部電極，上覆於所述基板； 磁性隧道接面，上覆於所述底部電極； 頂部電極，上覆於所述磁性隧道接面； 頂部電極通孔，上覆於所述頂部電極，其中所述頂部電極通孔的最小寬度大於所述磁性隧道接面的最大寬度； 第一側壁間隔物層，沿著所述磁性隧道接面的外側壁以及所述頂部電極的外側壁設置，其中所述第一側壁間隔物層包括第一材料； 第二側壁間隔物層，沿著所述頂部電極的所述外側壁設置，其中所述第二側壁間隔物層包括所述第一材料；以及 保護側壁間隔物層，設置在所述第一側壁間隔物層與所述第二側壁間隔物層之間，其中所述保護側壁間隔物層包括與所述第一材料不同的第二材料，其中所述保護側壁間隔物層的上部表面豎直地位於所述磁性隧道接面的頂部表面上方，其中通過所述第一側壁間隔物層將所述保護側壁間隔物層與所述磁性隧道接面的所述外側壁分隔開，所述保護側壁間隔物層直接接觸所述頂部電極的所述外側壁。
  11. 如申請專利範圍第10項所述的積體晶片，其中所述第一材料是氮化矽或碳化矽，所述第二材料是氧化鋁或氮化鋁。
  12. 如申請專利範圍第10項所述的積體晶片，其中所述頂部電極以及所述磁性隧道接面分別在所述頂部電極通孔的相對側壁之間橫向隔開。
  13. 如申請專利範圍第10項所述的積體晶片，其中所述保護側壁間隔物層的所述上部表面設置在所述保護側壁間隔物層的相對側壁之間，其中所述頂部電極通孔從所述相對側壁的第一側壁不斷延伸到所述相對側壁的第二側壁，其中所述頂部電極通孔直接接觸所述保護側壁間隔物層的所述相對側壁和所述上部表面。
  14. 如申請專利範圍第10項所述的積體晶片，其中所述頂部電極的最大寬度小於所述頂部電極通孔的所述最小寬度，其中所述底部電極的最大寬度大於所述頂部電極通孔的最大寬度。
  15. 如申請專利範圍第10項所述的積體晶片，更包括： 內連線導線，上覆於所述頂部電極通孔，其中所述頂部電極通孔在所述內連線導線的側壁之間橫向隔開，其中所述內連線導線以及所述頂部電極通孔是連續導電結構。
  16. 如申請專利範圍第15項所述的積體晶片，其中所述連續導電結構包括沿著導電體的周界設置的導電襯層，其中所述導電襯層包括鎢，所述導電體包括鋁或銅。
  17. 一種形成積體晶片的方法，包括： 在基板上方形成記憶單元堆疊，其中所述記憶單元堆疊包括上覆於磁性隧道接面的頂部電極； 圍繞所述記憶單元堆疊形成側壁間隔物結構，其中所述側壁間隔物結構包括第一側壁間隔物層、第二側壁間隔物層以及包夾在所述第一側壁間隔物層與所述第二側壁間隔物層之間的保護側壁間隔物層； 在所述側壁間隔物結構上方形成層間介電結構； 對所述層間介電結構以及所述第二側壁間隔物層執行第一蝕刻製程，以限定所述頂部電極上方的開口，其中所述第一蝕刻製程暴露所述保護側壁間隔物層的上部表面以及側壁，其中在所述第一蝕刻製程期間以比所述保護側壁間隔物層高的速率蝕刻所述第二側壁間隔物層以及所述層間介電結構；以及 用導電材料填充所述開口。
  18. 如申請專利範圍第17項所述的積體晶片，其中在所述第一蝕刻製程期間，以第一速率蝕刻所述層間介電結構以及所述第二側壁間隔物層且以第二速率蝕刻所述保護側壁間隔物層，其中所述第一速率比所述第二速率快5倍或大於5倍。
  19. 如申請專利範圍第18項所述的積體晶片，更包括： 對所述保護側壁間隔物層執行第二蝕刻製程，藉此暴露所述頂部電極，其中在所述第二蝕刻製程期間，以第三速率蝕刻所述層間介電結構，以第四速率蝕刻所述保護側壁間隔物，其中所述第四速率比所述第三速率快10倍或大於10倍；以及 其中所述第二蝕刻製程包括濕式蝕刻，所述第一蝕刻製程包括乾式蝕刻。
  20. 如申請專利範圍第17項所述的積體晶片，其中形成所述側壁間隔物結構包括： 使所述保護側壁間隔物層沉積於所述第一側壁間隔物層以及所述頂部電極上方；以及 對所述保護側壁間隔物層執行第二蝕刻製程以暴露所述頂部電極的頂部表面，其中所述第二蝕刻製程包括用基於氯的蝕刻劑執行乾式蝕刻。
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