TW202143200A - 畫素陣列基板 - Google Patents

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Abstract

一種畫素陣列基板，包括基底、多個畫素結構、多個第一接墊、多個第二接墊、多條第一接線、第一檢測元件及第二檢測元件。多個畫素結構設置於基底之第一表面的主動區上。多個第一接墊設置於第一表面的周邊區上，且電性連接至多個畫素結構。多個第二接墊設置於基底的第二表面上。每一第一接線設置於對應的一第一接墊、基底的第一側壁和對應的一第二接墊上。第一檢測元件設置於第一表面的主動區上且具有一第一檢測線。第一檢測線與至少一第一接墊電性連接，且第一檢測線的一端與基底的邊緣實質上切齊。第二檢測元件設置於第二表面上，且具有多條第二檢測線和多個第一檢測墊。多個第二接墊分別電性連接至多條第二檢測線。多條第二檢測線分別電性連接至多個第一檢測墊。

Description

畫素陣列基板
本發明是有關於一種畫素陣列基板。
發光二極體顯示面板包括畫素陣列基板。畫素陣列基板包括多個畫素結構，其中每一畫素結構具有發光二極體元件。繼承發光二極體的特性，發光二極體顯示面板具有省電、高效率、高亮度及反應時間快等優點。此外，相較於有機發光二極體顯示面板，發光二極體顯示面板還具有色彩易調校、發光壽命長、無影像烙印等優勢。因此，發光二極體顯示面板被視為下一世代的顯示技術。
為實現窄邊框、甚至無邊框的發光二極體顯示面板，驅動晶片會設置於發光二極體顯示面板的背面上，並使用設置於發光二極體顯示面板的側壁上的接線電性連接設置於背面的驅動晶片與設置於正面的畫素結構，其中設置於側壁上的接線是利用分別設置於基底之正反兩面上的側邊接墊與畫素結構及驅動晶片電性連接。
於發光二極體顯示面板的製作過程中，在側壁上的形成接線後，需進行一檢測步驟，以檢測接線可否正常運作。一般而言，會使探針與側邊接墊接觸，以進行之。然而，探針易損傷側邊接墊，造成發光二極體顯示面板的良率下降。
本發明提供一種畫素陣列基板，其良率高。
本發明的一種畫素陣列基板，包括基底、多個畫素結構、多個第一接墊、多個第二接墊、多條第一接線、第一檢測元件及第二檢測元件。基底具有第一表面、第二表面和第一側壁，其中第一側壁設置於第一表面與第二表面之間，且第一表面具有主動區和主動區外的周邊區。多個畫素結構設置於第一表面的主動區上。多個第一接墊設置於第一表面的周邊區上，且電性連接至多個畫素結構。多個第二接墊設置於第二表面上。每一第一接線設置於對應的一第一接墊、第一側壁和對應的一第二接墊上，且電性連接至對應的第一接墊及對應的第二接墊。第一檢測元件設置於第一表面的主動區上，且具有一第一檢測線。第一檢測線與至少一第一接墊電性連接，且第一檢測線的一端與基底的邊緣實質上切齊。第二檢測元件設置於第二表面上。第二檢測元件具有多條第二檢測線和多個第一檢測墊，多個第二接墊分別電性連接至多條第二檢測線，且多條第二檢測線分別電性連接至多個第一檢測墊。
在本發明的一實施例中，上述的畫素陣列基板更包括多個第一晶片接墊以及第一驅動晶片。多個第一晶片接墊設置於基底的第二表面上，且電性連接至多個第二接墊。第一驅動晶片設置於多個第一晶片接墊上，且電性連接至多個第一晶片接墊，其中多個第一檢測墊設置於多個第一晶片接墊及第一驅動晶片所佔的面積外。
在本發明的一實施例中，上述的畫素陣列基板更包括多條第一扇出走線，設置於基底的第二表面上，且分別電性連接至多個第二接墊，其中多個第一晶片接墊分別電性連接至多條第一扇出走線，且多個第一晶片接墊位於多個第一檢測墊與多條第一扇出走線之間。
在本發明的一實施例中，上述的第一表面與第一側壁具有第一交界，多條第一接線設置於第一交界上，且與第一檢測線之一端實質上切齊的基底的邊緣與第一交界互相交錯。
在本發明的一實施例中，上述的基底更具有第二側壁，設置於第一側壁的對向以及第一表面與第二表面之間。畫素陣列基板更包括多個第三接墊、多個第四接墊及多條第二接線。多個第三接墊設置於第一表面的周邊區上。多個第四接墊設置於第二表面上。每一第二接線設置於對應的一第三接墊、第二側壁及對應的一第四接墊上，且電性連接至對應的第三接墊及對應的第四接墊，其中第一檢測線電性連接至相對應的一第一接墊及一第三接墊。
在本發明的一實施例中，上述的第一檢測線具有在第一方向上延伸的第一部以及在第二方向上延伸的第二部，第一方向與第二方向交錯，第一部具有與基底之邊緣切齊的一端，且第二部連接至相對應的第一接墊及第三接墊。
在本發明的一實施例中，上述的第二檢測元件更包括多條第三檢測線及多個第二檢測墊。多個第四接墊分別電性連接至多條第三檢測線。多條第三檢測線分別電性連接至多個第二檢測墊。
在本發明的一實施例中，上述的第二檢測元件更包括多條第三檢測線，其中多個第四接墊分別電性連接至多條第三檢測線，多條第三檢測線分別電性連接至多個第一檢測墊，且多條第二檢測線及多條第三檢測線分別位於多個第一檢測墊的相對兩側。
在本發明的一實施例中，上述的第一檢測元件更包括檢測分流元件及多條導線。第一檢測線電性連接至檢測分流元件。檢測分流元件電性連接至多條導線，且多條導線分別電性連接至多個第一接墊。
在本發明的一實施例中，上述的第一檢測元件更包括多條導線，設置於第一檢測線與多個第一接墊之間，其中每一導線與第一檢測線具有一斷開處。
本發明的另一種畫素陣列基板，包括基底、多個畫素結構、多個第一接墊、多個第二接墊、多條第一接線、多個第三接墊、多個第四接墊、多條第二接線、第一檢測元件、第二檢測元件、多個第一晶片接墊及第一驅動晶片。基底具有第一表面、第二表面、第一側壁和第二側壁，其中第一側壁設置於第一表面與第二表面之間，第二側壁設置於第一側壁的對向以及第一表面與第二表面之間，且第一表面具有主動區和主動區外的周邊區。多個畫素結構設置於第一表面的主動區上。多個第一接墊電性連接至多個畫素結構，且設置於第一表面的周邊區上。多個第二接墊設置於第二表面上。每一第一接線設置於對應的一第一接墊、第一側壁和對應的一第二接墊上，且電性連接至對應的第一接墊及對應的第二接墊。多個第三接墊電性連接至多個畫素結構，且設置於第一表面的周邊區上。多個第四接墊設置於第二表面上。每一第二接線設置於對應的一第三接墊、第二側壁和對應的一第四接墊上，且電性連接至對應的第三接墊及對應的第四接墊。第一檢測元件設置於第一表面的主動區上，且具一第一檢測線，其中第一檢測線電性連接至對應的一第一接墊及對應的一第三接墊。第二檢測元件設置於第二表面上，其中第二檢測元件具有多條第二檢測線、多個第一檢測墊、多條第三檢測線及多個第二檢測墊，多個第二接墊分別電性連接至多條第二檢測線，多條第二檢測線分別電性連接至多個第一檢測墊，多個第四接墊分別電性連接至多條第三檢測線，且多條第三檢測線分別電性連接至多個第二檢測墊。多個第一晶片接墊設置於基底的第二表面上，且分別電性連接至多個第二接墊。第一驅動晶片設置於多個第一晶片接墊上，且電性連接至多個第一晶片接墊。多個第一檢測墊及多個第二檢測墊設置於多個第一晶片接墊及第一驅動晶片所佔的面積外。
在本發明的一實施例中，上述的畫素陣列基板更包括多條第一扇出走線，設置於基底的第二表面上，其中多個第二接墊分別電性連接至多條第一扇出走線，多條第一扇出走線分別電性連接至多個第一晶片接墊，且多個第一晶片接墊位於多條第一扇出走線與多個第一檢測墊之間。
在本發明的一實施例中，上述的畫素陣列基板更包括多個第二晶片接墊及第二驅動晶片。多個第二晶片接墊設置於基底的第二表面上，且分別電性連接至多個第四接墊。第二驅動晶片設置於多個第二晶片接墊上，且電性連接至多個第二晶片接墊。 多個第一檢測墊及多個第二檢測墊設置於多個第二晶片接墊及第二驅動晶片所佔的面積外。
在本發明的一實施例中，上述的畫素陣列基板更包括多條第一扇出走線以及多條第二扇出走線。多條第一扇出走線設置於基底的第二表面上，其中多個第二接墊分別電性連接至多條第一扇出走線，多條第一扇出走線分別電性連接至多個第一晶片接墊，且多個第一晶片接墊位於多條第一扇出走線與多個第一檢測墊之間。多條第二扇出走線設置於基底的第二表面上，其中多個第四接墊分別電性連接至多條第二扇出走線，多條第二扇出走線分別電性連接至多個第二晶片接墊，且多個第二晶片接墊位於多條第二扇出走線與多個第二檢測墊之間。
現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。
應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。
本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
圖1A為本發明一實施例之畫素陣列基板10的示意圖。特別是，圖1A示出畫素陣列基板10之基底110的第一表面112及其上的構件。
圖1B為本發明一實施例之畫素陣列基板10的示意圖。特別是，圖1B示出畫素陣列基板10之基底110的第二表面114及其上的構件。
請參照圖1A及圖1B，畫素陣列基板10包括基底110。基底110具有第一表面112、第二表面114、第一側壁116及第二側壁118。第一表面112具有主動區112a和主動區112a外的周邊區112b。第一表面112即正面。第二表面114即背面。第一側壁116設置於第一表面112與第二表面114之間。第二側壁118設置於第一側壁116的對向及第一表面112與第二表面114之間。在本實施例中，基底110的材質可以是玻璃、石英、有機聚合物、不透光/反射材料（例如：晶圓、陶瓷等）、或是其它可適用的材料。
圖2為本發明一實施例之一畫素結構PX的示意圖。請參照圖1A及圖2，畫素陣列基板10還包括多個畫素結構PX，設置於第一表面112的主動區112a上。
請參照圖2，舉例而言，在本實施例中，一畫素結構PX包括多個子畫素結構SPX1、SPX2、SPX3，每一子畫素結構SPX1、SPX2、SPX3包括一畫素驅動電路PC、一第一發光二極體接墊PLED1 、一第二發光二極體接墊PLED2 及一發光二極體元件LED，且多個子畫素結構SPX1、SPX2、SPX3的多個發光二極體元件LED1、LED2、LED3分別用以發出不同色光。每一子畫素結構SPX1、SPX2、SPX3的畫素驅動電路PC包括第一電晶體T1、第二電晶體T2及電容C，其中第一電晶體T1的第一端T1a電性連接至對應的一資料線DL，第一電晶體T1的控制端T1c電性連接至對應的一掃描線GL，第一電晶體T1的第二端T1b電性連接至第二電晶體T2的控制端T2c，第二電晶體T2的第一端T2a電性連接至對應的一電源線PL，電容C電性連接於第一電晶體T1的第二端T1b及第二電晶體T2的第一端T2a，第一發光二極體接墊PLED1 電性連接至第二電晶體T2的第二端T2b，第二發光二極體接墊PLED2 電性連接至對應的一條共通線CL，發光二極體元件LED的第一電極（未繪示）電性連接至第一發光二極體接墊PLED1 ，且發光二極體元件LED的第二電極（未繪示）電性連接至第二發光二極體接墊PLED2 。然而，本發明不限於此，在其它實施例中，畫素結構PX也可以是其它型式。
請參照圖1A，畫素陣列基板10還包括多個第一接墊PSW1 ，設置於第一表面112的周邊區112b上且電性連接至多個畫素結構PX。請參照圖1A及圖2，舉例而言，在本實施例中，多個第一接墊PSW1 可電性連接至多條資料線DL、多條掃描線GL、多條電源線PL、多條共通線CL或其組合，以和多個畫素結構PX電性連接，但本發明不以此為限。
基於導電性的考量，在本實施例中，第一接墊PSW1 是使用金屬材料。然而，本發明不限於此，在其他實施例中，第一接墊PSW1 也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。
請參照圖1A及圖1B，畫素陣列基板10還包括多個第二接墊PSW2 ，設置於第二表面114上。基於導電性的考量，在本實施例中，第二接墊PSW2 是使用金屬材料。然而，本發明不限於此，在其他實施例中，第二接墊PSW2 也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。
請參照圖1A及圖1B，畫素陣列基板10還包括多條第一接線LSW1 ，其中每一條第一接線LSW1 設置於對應的一個第一接墊PSW1 、第一側壁116和對應的一個第二接墊PSW2 上，且電性連接至對應的一個第一接墊PSW1 及對應的一個第二接墊PSW2 。基於導電性的考量，在本實施例中，第一接線LSW1 是使用金屬材料。然而，本發明不限於此，在其他實施例中，第一接線LSW1 也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。
請參照圖1A，畫素陣列基板10還包括第一檢測元件130，設置於第一表面112的主動區112a上。第一檢測元件130具有至少一第一檢測線Lt1 。至少一第一檢測線Lt1 與至少一第一接墊PSW1 電性連接。舉例而言，在本實施例中，第一檢測元件130可具有多條第一檢測線Lt1 ，多條第一檢測線Lt1 分別與多個第一接墊PSW1 電性連接；在主動區112a中，多條第一檢測線Lt1 彼此分離。
請參照圖1B，畫素陣列基板10還包括第二檢測元件140，設置於第二表面114上。第二檢測元件140具有多條第二檢測線Lt2 和多個第一檢測墊Pt1 。多個第二接墊PSW2 分別電性連接至多條第二檢測線Lt2 ，且多條第二檢測線Lt2 分別電性連接至多個第一檢測墊Pt1 。
在本實施例中，畫素陣列基板10更包括多個第一晶片接墊PIC1 、多條第一扇出走線LF1 及第一驅動晶片IC1，設置於第二表面114上。多條第一扇出走線LF1 分別電性連接至多個第二接墊PSW2 。多個第一晶片接墊PIC1 分別電性連接至多條第一扇出走線LF1 。第一驅動晶片IC1設置於多個第一晶片接墊PIC1 上，且電性連接至多個第一晶片接墊PIC1 。請參照圖1A及圖1B，第一驅動晶片IC1透過多個第一晶片接墊PIC1 、多條第一扇出走線LF1 、多個第二接墊PSW2 、多條第一接線LSW1 及多個第一接墊PSW1 電性連接至多個畫素結構PX，以驅動之。
請參照圖1B，多個第一檢測墊Pt1 是設置於多個第一晶片接墊PIC1 及第一驅動晶片IC1所佔的面積外。也就是說，第一檢測墊Pt1 是為了檢測第一接線LSW1 額外設置的檢測墊。舉例而言，在本實施例中，多個第一晶片接墊PIC1 可設置於多個第一檢測墊Pt1 與多條第一扇出走線LF1 之間，但本發明不以此為限。
請參照圖1A，在畫素陣列基板10的製程中，以虛線繪示的區塊K及其上的構件會被移除，而不會被保留在最終完成的畫素陣列基板10中。請參照圖1A及圖1B，具體而言，區塊K與基底110原本是同一塊基材。在畫素陣列基板10的製程中，會在所述基材的正面上形成多個畫素結構PX、多個第一接墊PSW1 、第一檢測元件130及位於區塊K上的檢測墊Pt0 ，其中第一檢測元件130的第一檢測線Lt1 會通過預定的切割道C1且與檢測墊Pt0 電性連接；此外，還會在所述基材的背面上形成多個第二接墊PSW2 、第二檢測元件140、多個第一晶片接墊PIC1 及多條第一扇出走線LF1 ；接著，才在所述基材的側壁上形成多條第一接線LSW1 。
在形成多條第一接線LSW1 後，會進行一檢測步驟，以檢測多條第一接線LSW1 能否正常運作。舉例而言，在本實施例中，可將一訊號輸入至位於區塊K上的檢測墊Pt0 ，並接收多個第一檢測墊Pt1 的多個訊號。根據多個第一檢測墊Pt1 的多個訊號便可判斷分別與多個第一檢測墊Pt1 對應的多個第一接線LSW1 是否能正常運作。
請參照圖1A，在完成上述檢測步驟後，會沿預定的切割道C1進行一切割工序，以移除區塊K。在移除區塊K時，通過切割道C1的第一檢測線Lt1 也會一併被切割。因此，在最終形成的畫素陣列基板10中，第一檢測線Lt1 的一端E會與基底110的邊緣110e實質上切齊。
在本實施例中，第一表面112與第一側壁116具有一第一交界B1，多條第一接線LSW1 設置於第一交界B1上，而與第一檢測線Lt1 之一端E實質上切齊的基底110的邊緣110e與第一交界B1是互相交錯的。
值得一提的是，在上述檢測步驟中，探針是接觸檢測墊Pt0 及第一檢測墊Pt1 ，而非接觸用以與第一接線LSW1 搭接的第一接墊PSW1 及第二接墊PSW2 。因此，第一接墊PSW1 及第二接墊PSW2 不會被探針所傷，而影響畫素陣列基板10的良率。此外，第一檢測墊Pt1 是設置在基底110的第二表面114（即背面）上，且在完成上述檢測步驟後，檢測墊Pt0 會被移除。因此，第一檢測墊Pt1 及檢測墊Pt0 並不會佔用第一表面112的周邊區112b，有助於實現超窄邊框、甚至無邊框的畫素陣列基板10。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重述。
圖3A為本發明一實施例之畫素陣列基板10A的示意圖。特別是，圖3A示出畫素陣列基板10A之基底110的第一表面112及其上的構件。
圖3B為本發明一實施例之畫素陣列基板10A的示意圖。特別是，圖3B示出畫素陣列基板10A之基底110的第二表面114及其上的構件。
本實施例的畫素陣列基板10A與前述的畫素陣列基板10類似，說明兩者的差異如下。
請參照圖3A及圖3B，畫素陣列基板10A包括多個第三接墊PSW3 、多個第四接墊PSW4 及多條第二接線LSW2 。多個第三接墊PSW3 設置於第一表面112的周邊區112b上。多個第四接墊PSW4 設置於第二表面114上。每一第二接線LSW2 設置於對應的一第三接墊PSW3 、第二側壁118及對應的一第四接墊PSW4 上，且電性連接至對應的第三接墊PSW3 及對應的第四接墊PSW4 。
請參照圖3A，在本實施例中，第一檢測線Lt1 電性連接至相對應的第一接墊PSW1 及第三接墊PSW3 。具體而言，第一檢測線Lt1 具有在第一方向x上延伸的第一部Lt1-1 及在第二方向y上延伸的第二部Lt1-2 ，第一方向x與第二方向y交錯，第一部Lt1-1 具有與基底110之邊緣110e切齊的一端E，且第二部Lt1-2 連接至相對應的第一接墊PSW1 及第三接墊PSW3 。
請參照圖3B，第二檢測元件140更包括多條第三檢測線Lt3 及多個第二檢測墊Pt2 。多個第四接墊PSW4 分別電性連接至多條第三檢測線Lt3 。多條第三檢測線Lt3 分別電性連接至多個第二檢測墊Pt2 。
在本實施例中，畫素陣列基板10A更包括多個第二晶片接墊PIC2 、多條第二扇出走線LF2 及第二驅動晶片IC2，設置於第二表面114上。多條第二扇出走線LF2 分別電性連接至多個第四接墊PSW4 。多個第二晶片接墊PIC2 分別電性連接至多條第二扇出走線LF2 。第二驅動晶片IC2設置於多個第二晶片接墊PIC2 上，且電性連接至多個第二晶片接墊PIC2 。請參照圖3A及圖3B，第二驅動晶片IC2透過多個第二晶片接墊PIC2 、多條第二扇出走線LF2 、多個第四接墊PSW4 、多條第二接線LSW2 及多個第三接墊PSW3 電性連接至多個畫素結構PX，以驅動之。
請參照圖3B，多個第二檢測墊Pt2 是設置於多個第二晶片接墊PIC2 及第二驅動晶片IC2所佔的面積外。也就是說，第二檢測墊Pt2 是為了檢測第二接線LSW2 額外設置的檢測墊。舉例而言，在本實施例中，多個第二晶片接墊PIC2 可設置於多個第二檢測墊Pt2 與多條第二扇出走線LF2 之間，但本發明不以此為限。
與前述畫素陣列基板10的製程類似，在畫素陣列基板10A的製程中，於形成多條第一接線LSW1 及多條第二接線LSW2 後，會進行一檢測步驟，以檢測多條第一接線LSW1 及多條第二接線LSW2 能否正常運作。舉例而言，在本實施例中，可將一訊號輸入至位於區塊K上的檢測墊Pt0 ，並接收多個第一檢測墊Pt1 的多個訊號及多個第二檢測墊Pt2 的多個訊號。根據多個第一檢測墊Pt1 的多個訊號及多個第二檢測墊Pt2 的多個訊號便可判斷分別與多個第一檢測墊Pt1 對應的多個第一接線LSW1 以及分別與多個第二檢測墊Pt2 對應的多個第二接線LSW2 是否能正常運作。
圖4A為本發明一實施例之畫素陣列基板10B的示意圖。特別是，圖4A示出畫素陣列基板10B之基底110的第一表面112及其上的構件。
圖4B為本發明一實施例之畫素陣列基板10B的示意圖。特別是，圖4B示出畫素陣列基板10B之基底110的第二表面114及其上的構件。
本實施例的畫素陣列基板10B與圖3A及圖3B的畫素陣列基板10A類似，兩者的差異在於：畫素陣列基板10B可不包括畫素陣列基板10A的多個第二檢測墊Pt2 。在畫素陣列基板10B中，多個第三檢測線Lt3 分別電性連接至多個第一檢測墊Pt1 ，且多條第二檢測線Lt2 及多條第三檢測線Lt3 分別位於多個第一檢測墊Pt1 的相對兩側。
與前述畫素陣列基板10A的製程類似，在畫素陣列基板10B的製程中，於形成多條第一接線LSW1 及多條第二接線LSW2 後，會進行一檢測步驟，以檢測多條第一接線LSW1 及多條第二接線LSW2 能否正常運作。舉例而言，在本實施例中，可將一訊號輸入至位於區塊K上的檢測墊Pt0 ，並接收多個第一檢測墊Pt1 的多個訊號。根據每一第一檢測墊Pt1 的訊號可判斷相對應的一條第一接線LSW1 及一條第二接線LSW2 是否能正常運作。舉例而言，若一第一檢測墊Pt1 的訊號異於正常值，則可初步判斷與所述第一檢測墊Pt1 對應的一條第一接線LSW1 及一條第二接線LSW2 的至少一者異常；接著，檢測人員可用肉眼判斷是第一接線LSW1 異常、第二接線LSW2 異常或兩者皆異常。
圖5A為本發明一實施例之畫素陣列基板10C的示意圖。特別是，圖5A示出畫素陣列基板10C之基底110的第一表面112及其上的構件。
圖5B為本發明一實施例之畫素陣列基板10C的示意圖。特別是，圖5B示出畫素陣列基板10C之基底110的第二表面114及其上的構件。
請參照圖5A及圖5B，本實施例的畫素陣列基板10C與圖3A及圖3B的畫素陣列基板10A類似，兩者的差異在於：在圖5A及圖5B的實施例中，第一檢測線Lt1 可不具有圖3A之實施例的第一部Lt1-1 。
與前述畫素陣列基板10的製程類似，在畫素陣列基板10C的製程中，於形成多條第一接線LSW1 及多條第二接線LSW2 後，會進行一檢測步驟，以檢測多條第一接線LSW1 及多條第二接線LSW2 能否正常運作。舉例而言，在本實施例中，可將訊號輸入至多個第一檢測墊Pt1 ，並接收多個第二檢測墊Pt2 的多個訊號。根據每一第二檢測墊Pt2 的訊號便可判斷相對應的一條第一接線LSW1 及一條第二接線LSW2 是否能正常運作。具體而言，若一第二檢測墊Pt2 的訊號異於正常值，則可初步判斷與所述第二檢測墊Pt2 對應的一條第一接線LSW1 及一條第二接線LSW2 的至少一者異常；接著，檢測人員可用肉眼判斷是第一接線LSW1 異常、第二接線LSW2 異常或兩者皆異常。
圖6A為本發明一實施例之畫素陣列基板10D的示意圖。特別是，圖6A示出畫素陣列基板10D之基底110的第一表面112及其上的構件。
圖6B為本發明一實施例之畫素陣列基板10D的示意圖。特別是，圖6B示出畫素陣列基板10D之基底110的第二表面114及其上的構件。
本實施例的畫素陣列基板10D與圖1A及圖1B的畫素陣列基板10類似，兩者的差異在於：畫素陣列基板10D的第一檢測元件130與圖1A及圖1B的第一檢測元件130不同。
請參照圖6A，具體而言，在本實施例中，第一檢測元件130包括一第一檢測線Lt1 、檢測分流元件132及多條導線134。第一檢測線Lt1 的一端E與基底110的邊緣110e實質上切齊。第一檢測線Lt1 電性連接至檢測分流元件132。檢測分流元件132電性連接至多條導線134，且多條導線134分別電性連接至多個第一接墊PSW1 。
圖7示出本發明一實施例之檢測分流元件132的等效電路示意圖。請參照圖6A、圖6B及圖7，在畫素陣列基板10D的製程中，於形成多條第一接線LSW1 後，會進行一檢測步驟，以檢測多條第一接線LSW1 是否能正常運作。在所述檢測步驟中，可利用檢測分流元件132將來自於檢測墊Pt0 的訊號依時序輸入至多條導線134，或者可將來自於多個第一檢測墊Pt1 的多個訊號依時序輸入至檢測墊Pt0 。
請參照圖7，舉例而言，在本實施例中，檢測分流元件132包括多個電晶體TFT1、TFT2…TFTn，每一電晶體TFT1、TFT2…TFTn具有第一端Ta、第二端Tb及控制端Tc，每一電晶體TFT1、TFT2…TFTn的第一端Ta與控制端Tc電性連接，多個電晶體TFT1、TFT2…TFTn的多個第一端Ta電性連接至第一檢測線Lt1 ，且多個電晶體TFT1、TFT2…TFTn的多個第二端Tb分別電性連接至多條導線134-1、134-2…134-n。
於第一時間區間內，可令第一檢測線Lt1 具有高電位，導線134-1具有低電位，且其餘導線134-2…134-n具有高電位。此時，訊號可傳向導線134-1而不會傳向其餘導線134-2…134-n。如此一來，便可在第一時間區間內，檢測與導線134-1對應的一第一接線LSW1 。於接續第一時間區間的第二時間區間，可令第一檢測線Lt1 具有高電位，導線134-2具有低電位，且其餘導線134-1…134-n具有高電位。此時，訊號可傳向導線134-2而不會傳向其餘導線134-1…134-n。如此一來，便可在第二時間區間內，檢測與導線134-2對應的一第一接線LSW1 。以此類推，便可依時序完成與多條導線134-1、134-2…134-n對應之多條第一接線LSW1 的檢測。
在本實施例中，前述檢測分流元件132的多個電晶體TFT1、TFT2…TFTn可以選擇性地是n型電晶體，且前述檢測分流元件132的驅動方式也是在其多個電晶體TFT1、TFT2…TFTn為n型電晶體的前提下舉例說明。然而，本發明不限於此，在另一實施例中，檢測分流元件132的多個電晶體TFT1、TFT2…TFTn也可以是p型電晶體，包括多個p型電晶體TFT1、TFT2…TFTn之檢測分流元件132的驅動方法與前述包括多個n型電晶體TFT1、TFT2…TFTn的檢測分流元件132的驅動方法類似；具體而言，將前述包括n型電晶體TFT1、TFT2…TFTn之檢測分流元件132的驅動方法中的高電位改為低電位且將低電位改為高電位，即可驅動包括多個p型電晶體TFT1、TFT2…TFTn的檢測分流元件132。
值得一提的是，透過檢測分流元件132的設置可減少第一檢測元件130佔用主動區112a的面積，降低第一檢測元件130的設置對畫素陣列基板10D之解析度的影響。
圖8A為本發明一實施例之畫素陣列基板10E的示意圖。特別是，圖8A示出畫素陣列基板10E之基底110的第一表面112及其上的構件。
圖8B為本發明一實施例之畫素陣列基板10E的示意圖。特別是，圖8B示出畫素陣列基板10E之基底110的第二表面114及其上的構件。
本實施例的畫素陣列基板10E與圖6A及圖6B的畫素陣列基板10D類似，兩者的差異在於：畫素陣列基板10E的檢測分流元件132’與圖6A的檢測分流元件132不同。
圖9示出本發明一實施例之檢測分流元件132’的等效電路示意圖。請參照圖8A及圖9，畫素陣列基板10E的多條導線134可分為多個導線組G1、G2，導線組G1包括多條導線134-1、134-2…134-n，導線組G2包括多條導線134’-1、134’-2…134’-m。檢測分流元件132’包括多個電晶體組A1、A2，電晶體組A1包括多個電晶體TFT1、TFT2…TFTn，電晶體組A2包括多個電晶體TFT’1、TFT’2…TFT’m。每一電晶體TFT1、TFT2…TFTn、TFT’1、TFT’2…TFT’m具有第一端Ta、第二端Tb及控制端Tc，電晶體組A1之每一電晶體TFT1、TFT2…TFTn的第一端Ta與控制端Tc電性連接，電晶體組A1之多個TFT1、TFT2…TFTn的第一端Ta電性連接至電晶體TFTref的第一端Ta，電晶體組A1之多個TFT1、TFT2…TFTn的第二端Tb分別電性連接至導線組G1的多條導線134-1、134-2…134-n，電晶體組A2之多個TFT’1、TFT’2…TFT’m的多個第一端Ta電性連接至電晶體TFTref的第二端Tb，電晶體組A2之多個TFT’1、TFT’2…TFT’m的控制端Tc分別電性連接至電晶體組A1之多個電晶體TFT1、TFT2…TFTn的第二端Tb，電晶體組A2之多個TFT’1、TFT’2…TFT’m的第二端Tb分別電性連接至導線組G2的多條導線134’-1、134’-2…134’-m。
於第一時間區間內，可令電晶體TFTref的控制端Tc具有一低電位，電晶體TFTref的第一端Ta具有一高電位，以使訊號可向電晶體組A1傳遞，而不向電晶體組A2傳遞。於第一時間區間的第一子區間內，可令導線組G1的導線134-1具有低電位，且導線組G1之其餘的導線134-2…134-n具有高電位；此時，訊號可傳向導線組G1的導線134-1而不會傳向至導線組G1的其餘導線134-2…134-n。如此一來，便可在第一時間區間的第一子區間內，檢測與導線134-1對應的一第一接線LSW1 。於接續第一子區間的第一時間區間的第二子區間內，可令導線組G1的導線134-2具有低電位，且導線組G1的其餘導線134-1…134-n具有高電位。此時，訊號可傳向導線組G1的導線134-2而不會傳向導線組G1的其餘導線134-1…134-n。如此一來，便可在第一時間區間的第二子區間，檢測與導線134-2對應的一第一接線LSW1 。以此類推，便可在第一時間區間內依時序完成與導線組G1之多條導線134-1、134-2…134-n對應的多條第一接線LSW1 的檢測。
在接續第一時間區間的第二時間區間內，可令電晶體TFTref的控制端Tc具有一高電位，電晶體TFTref的第二端Tb具有一低電位，以使來自第一檢測線Lt1的訊號可向電晶體組A2傳遞，而不向電晶體組A1傳遞。於第二時間區間的第一子區間內，可令導線組G2的導線134’-1、134’-2…134’-m具有高電位，且令電晶體組A2的電晶體TFT’1的控制端Tc具有閘極開啟電位，電晶體組A2的其餘電晶體TFT’2… TFT’m的控制端Tc具有閘極關閉電位；此時，訊號可傳向導線組G2的導線134’-1而不會傳向導線組G2的其餘導線134’-2…134’-m。如此一來，便可在第二時間區間的第一子間區間內，檢測與導線134’-1對應的一第一接線LSW1 。於接續第一子區間的第二子時間區間的第二子區間內，可令導線組G2的導線134’-1、134’-2…134’-m具有高電位，且令電晶體組A2的電晶體TFT’2的控制端Tc具有閘極開啟電位，電晶體組A2的其餘電晶體TFT’1… TFT’m的控制端Tc具有閘極關閉電位；此時，訊號可傳向導線組G2的導線134’-2而不會傳遞至導線組G2的其餘導線134’-1…134’-m。如此一來，便可在第二時間區間的第二子區間內，檢測與導線134’-2對應的一第一接線LSW1 。以此類推，便可在第二時間區間內依時序完成與導線組G2之多條導線134’-1、134’-2…134’-m對應之多條第一接線LSW1 的檢測。
在本實施例中，前述檢測分流元件132’的多個電晶體TFT1、TFT2…TFTn、TFT’2… TFT’m、TFTref可以選擇性地是n型電晶體，且前述檢測分流元件132’的驅動方式也是在其多個電晶體TFT1、TFT2…TFTn、TFT’2… TFT’m、TFTref為n型電晶體的前提下舉例說明。然而，本發明不限於此，在另一實施例中，檢測分流元件132’的多個電晶體TFT1、TFT2…TFTn、TFT’2… TFT’m、TFTref也可以是p型電晶體，包括多個p型電晶體TFT1、TFT2…TFTn、TFT’2… TFT’m、TFTref之檢測分流元件132’的驅動方法與前述包括多個n型電晶體TFT1、TFT2…TFTn、TFT’2… TFT’m、TFTref之檢測分流元件132’的驅動方法類似；具體而言，將前述包括n型電晶體TFT1、TFT2…TFTn、TFT’2… TFT’m、TFTref之檢測分流元件132的驅動方法中的高電位改為低電位且將低電位改為高電位，即可驅動包括多個p型電晶體TFT1、TFT2…TFTn、TFT’2… TFT’m、TFTref的檢測分流元件132’。
圖10A為本發明一實施例之畫素陣列基板10F的示意圖。特別是，圖10A示出畫素陣列基板10F之基底110的第一表面112及其上的構件。
圖10B為本發明一實施例之畫素陣列基板10F的示意圖。特別是，圖10B示出畫素陣列基板10F之基底110的第二表面114及其上的構件。
本實施例的畫素陣列基板10F與圖1A及圖1B的畫素陣列基板10類似，兩者的差異在於：畫素陣列基板10F的第一檢測元件130與圖1A及圖1B的第一檢測元件130不同。
請參照圖10A及圖10B，具體而言，在本實施例中，第一檢測元件130包括一第一檢測線Lt1 及多條導線136。多條導線136設置於第一檢測線Lt1 與多個第一接墊PSW1 之間。
如忽略圖10A虛線繪示的區塊K及其上的構件，圖10A及圖10B是示出最終完成的畫素陣列基板10F。在最終完成的畫素陣列基板10F中，第一檢測線Lt1 的一端E與基底110的邊緣110e實質上切齊，且每一導線136與第一檢測線Lt1 具有一斷開處136a。
須說明的是，在畫素陣列基板10F的製程中，區塊K與基底110原本是同一塊基材。在畫素陣列基板10F的製程中，會在所述基材的正面上形成多個畫素結構PX、多個第一接墊PSW1 、第一檢測元件130及位於區塊K上的檢測墊Pt0 ，其中第一檢測元件130的第一檢測線Lt1 會通過預定的切割道C1且與檢測墊Pt0 電性連接，多條導線136是電性連接至同一條第一檢測線Lt1 ，且多條導線136是分別電性連接至多個第一接墊PSW1 ；此外，還會在所述基材的背面上形成多個第二接墊PSW2 、第二檢測元件140、多個第一晶片接墊PIC1 及多條第一扇出走線LF1 ；接著，才在所述基材的側壁上形成多條第一接線LSW1 。
在形成多條第一接線LSW1 後，會進行一檢測步驟，以檢測多條第一接線LSW1 能否正常運作。特別是，在進行檢測步驟時，多條導線136是電性連接至同一條第一檢測線Lt1 ，且多條導線136是分別電性連接至多個第一接墊PSW1 。舉例而言，在本實施例中，可將一訊號輸入至位於區塊K上的檢測墊Pt0 ，並在不同的時間點分別接收多個第一檢測墊Pt1 的多個訊號。根據多個第一檢測墊Pt1 的多個訊號便可判斷分別與多個第一檢測墊Pt1 對應的多個第一接線LSW1 是否能正常運作。
在完成上述檢測步驟後，會沿切割道C1進行一切割工序，以移除區塊K。在移除區塊K時，通過切割道C1的第一檢測線Lt1 會被切斷。因此，在最終形成的畫素陣列基板10F上，第一檢測線Lt1 的一端E會與基底110的邊緣110e實質上切齊。此外，在完成上述檢測步驟後，還會令原本與同一條第一檢測線Lt1 電性連接的多條導線136與第一檢測線Lt1 斷開，而每一導線136與第一檢測線Lt1 會具有一斷開處136a，以使得在最終形成的畫素陣列基板10F中多個第一接墊PSW1 能用以傳遞各自的訊號。
10、10A、10B、10C、10D、10E、10F:畫素陣列基板 110:基底 110e:邊緣 112:第一表面 112a:主動區 112b:周邊區 114:第二表面 116:第一側壁 118:第二側壁 130:第一檢測元件 132、132’:檢測分流元件 134、134-1、134-2、134-n、134’-1、134’-2、134’-m、136:導線 136a:斷開處 140:第二檢測元件 A1、A2:電晶體組 B1:交界 CL:共通線 C:電容 C1:切割道 DL:資料線 E:端 GL:掃描線 G1、G2:導線組 IC1:第一驅動晶片 IC2:第二驅動晶片 K:區塊 LSW1 :第一接線 LSW2 :第二接線 Lt1 :第一檢測線 Lt1-1 :第一部 Lt1-2 :第二部 Lt2 :第二檢測線 Lt3 :第三檢測線 LF1 :第一扇出走線 LF2 :第二扇出走線 LED、LED1、LED2、LED3:發光二極體元件 PX:畫素結構 PC:畫素驅動電路 PLED1 :第一發光二極體接墊 PLED2 :第二發光二極體接墊 PL:電源線 PSW1 :第一接墊 PSW2 :第二接墊 PSW3 :第三接墊 PSW4 :第四接墊 Pt0 :檢測墊 Pt1 :第一檢測墊 Pt2 :第二檢測墊 PIC1 :第一晶片接墊 PIC2 :第二晶片接墊 SPX1、SPX2、SPX3:子畫素結構 T1:第一電晶體 T2:第二電晶體 TFT1、TFT2、TFTn、TFT’1、TFT’2、TFT’m、TFTref:電晶體 T1a、T2a、Ta:第一端 T1b、T2b、Tb:第二端 T1c、T2c、Tc:控制端 x:第一方向 y:第二方向
圖1A為本發明一實施例之畫素陣列基板10的示意圖。 圖1B為本發明一實施例之畫素陣列基板10的示意圖。 圖2為本發明一實施例之一畫素結構PX的示意圖。 圖3A為本發明一實施例之畫素陣列基板10A的示意圖。 圖3B為本發明一實施例之畫素陣列基板10A的示意圖。 圖4A為本發明一實施例之畫素陣列基板10B的示意圖。 圖4B為本發明一實施例之畫素陣列基板10B的示意圖。 圖5A為本發明一實施例之畫素陣列基板10C的示意圖。 圖5B為本發明一實施例之畫素陣列基板10C的示意圖。 圖6A為本發明一實施例之畫素陣列基板10D的示意圖。 圖6B為本發明一實施例之畫素陣列基板10D的示意圖。 圖7示出本發明一實施例之檢測分流元件132的等效電路示意圖。 圖8A為本發明一實施例之畫素陣列基板10E的示意圖。 圖8B為本發明一實施例之畫素陣列基板10E的示意圖。 圖9示出本發明一實施例之檢測分流元件132’的等效電路示意圖。 圖10A為本發明一實施例之畫素陣列基板10F的示意圖。 圖10B為本發明一實施例之畫素陣列基板10F的示意圖。
10:畫素陣列基板
110:基底
110e:邊緣
112:第一表面
112a:主動區
112b:周邊區
114:第二表面
116:第一側壁
118:第二側壁
130:第一檢測元件
B1:交界
C1:切割道
E:端
K:區塊
LSW1 :第一接線
Lt1 :第一檢測線
PX:畫素結構
PSW1 :第一接墊
PSW2 :第二接墊
Pt0 :檢測墊

Claims (14)

  1. 一種畫素陣列基板，包括： 一基底，具有一第一表面、一第二表面和一第一側壁，其中該第一側壁設置於該第一表面與該第二表面之間，且該第一表面具有一主動區和該主動區外的一周邊區； 多個畫素結構，設置於該第一表面的該主動區上； 多個第一接墊，設置於該第一表面的該周邊區上，且電性連接至該些畫素結構； 多個第二接墊，設置於該第二表面上； 多條第一接線，其中每一該第一接線設置於對應的一該第一接墊、該第一側壁和對應的一該第二接墊上，且電性連接至對應的該第一接墊及對應的該第二接墊； 一第一檢測元件，設置於該第一表面的該主動區上，且具有一第一檢測線，其中該第一檢測線與至少一該第一接墊電性連接，且該第一檢測線的一端與該基底的一邊緣實質上切齊；以及 一第二檢測元件，設置於該第二表面上，其中該第二檢測元件具有多條第二檢測線和多個第一檢測墊，該些第二接墊分別電性連接至該些第二檢測線，且該些第二檢測線分別電性連接至該些第一檢測墊。
  2. 如請求項1所述的畫素陣列基板，更包括： 多個第一晶片接墊，設置於該基底的該第二表面上，且電性連接至該些第二接墊；以及 一第一驅動晶片，設置於該些第一晶片接墊上，且電性連接至該些第一晶片接墊，其中該些第一檢測墊設置於該些第一晶片接墊及該第一驅動晶片所佔的面積外。
  3. 如請求項2所述的畫素陣列基板，更包括： 多條第一扇出走線，設置於該基底的該第二表面上，且分別電性連接至該些第二接墊，其中該些第一晶片接墊分別電性連接至該些第一扇出走線，且該些第一晶片接墊位於該些第一檢測墊與該些第一扇出走線之間。
  4. 如請求項1所述的畫素陣列基板，其中該第一表面與該第一側壁具有一第一交界，該些第一接線設置於該第一交界上，且與該第一檢測線之該端實質上切齊的該基底的該邊緣與該第一交界互相交錯。
  5. 如請求項1所述的畫素陣列基板，其中該基底更具有一第二側壁，該第二側壁設置於該第一側壁的對向以及該第一表面與該第二表面之間，而該畫素陣列基板更包括： 多個第三接墊，設置於該第一表面的該周邊區上； 多個第四接墊，設置於該第二表面上；以及 多條第二接線，其中每一該第二接線設置於對應的一該第三接墊、該第二側壁及對應的一該第四接墊上，且電性連接至對應的該第三接墊及對應的該第四接墊，其中該第一檢測線電性連接至相對應的一該第一接墊及一該第三接墊。
  6. 如請求項5所述的畫素陣列基板，其中該第一檢測線具有在一第一方向上延伸的一第一部以及在一第二方向上延伸的一第二部，該第一方向與該第二方向交錯，該第一部具有與該基底之該邊緣切齊的該端，且該第二部連接至相對應的該第一接墊及該第三接墊。
  7. 如請求項5所述的畫素陣列基板，其中該第二檢測元件更包括： 多條第三檢測線，其中該些第四接墊分別電性連接至該些第三檢測線；以及 多個第二檢測墊，其中該些第三檢測線分別電性連接至該些第二檢測墊。
  8. 如請求項5所述的畫素陣列基板，其中該第二檢測元件更包括： 多條第三檢測線，其中該些第四接墊分別電性連接至該些第三檢測線，該些第三檢測線分別電性連接至該些第一檢測墊，且該些第二檢測線及該些第三檢測線分別位於該些第一檢測墊的相對兩側。
  9. 如請求項1所述的畫素陣列基板，其中該第一檢測元件更包括： 一檢測分流元件，其中該第一檢測線電性連接至該檢測分流元件；以及 多條導線，其中該檢測分流元件電性連接至該些導線，且該些導線分別電性連接至該些第一接墊。
  10. 如請求項1所述的畫素陣列基板，其中該第一檢測元件更包括： 多條導線，設置於該第一檢測線與該些第一接墊之間，其中每一該導線與該第一檢測線具有一斷開處。
  11. 一種畫素陣列基板，包括： 一基底，具有一第一表面、一第二表面、一第一側壁和一第二側壁，其中該第一側壁設置於該第一表面與該第二表面之間，該第二側壁設置於該第一側壁的對向以及該第一表面與該第二表面之間，且該第一表面具有一主動區和該主動區外的一周邊區； 多個畫素結構，設置於該第一表面的該主動區上； 多個第一接墊，電性連接至該些畫素結構，且設置於該第一表面的該周邊區上； 多個第二接墊，設置於該第二表面上； 多條第一接線，其中每一該第一接線設置於對應的一該第一接墊、該第一側壁和對應的一該第二接墊上，且電性連接至對應的該第一接墊及對應的該第二接墊； 多個第三接墊，電性連接至該些畫素結構，且設置於該第一表面的該周邊區上； 多個第四接墊，設置於該第二表面上； 多條第二接線，其中每一該第二接線設置於對應的一該第三接墊、該第二側壁和對應的一該第四接墊上，且電性連接至對應的該第三接墊及對應的該第四接墊； 一第一檢測元件，設置於該第一表面的該主動區上，且具有一第一檢測線，其中該第一檢測線電性連接至對應的一該第一接墊及對應的一該第三接墊； 一第二檢測元件，設置於該第二表面上，其中該第二檢測元件具有多條第二檢測線、多個第一檢測墊、多條第三檢測線及多個第二檢測墊，該些第二接墊分別電性連接至該些第二檢測線，該些第二檢測線分別電性連接至該些第一檢測墊，該些第四接墊分別電性連接至該些第三檢測線，且該些第三檢測線分別電性連接至該些第二檢測墊； 多個第一晶片接墊，設置於該基底的該第二表面上，且分別電性連接至該些第二接墊；以及 一第一驅動晶片，設置於該些第一晶片接墊上，且電性連接至該些第一晶片接墊； 其中，該些第一檢測墊及該些第二檢測墊設置於該些第一晶片接墊及該第一驅動晶片所佔的面積外。
  12. 如請求項11所述的畫素陣列基板，更包括： 多條第一扇出走線，設置於該基底的該第二表面上，其中該些第二接墊分別電性連接至該些第一扇出走線，該些第一扇出走線分別電性連接至該些第一晶片接墊，且該些第一晶片接墊位於該些第一扇出走線與該些第一檢測墊之間。
  13. 如請求項11所述的畫素陣列基板，更包括： 多個第二晶片接墊，設置於該基底的該第二表面上，且分別電性連接至該些第四接墊；以及 一第二驅動晶片，設置於該些第二晶片接墊上，且電性連接至該些第二晶片接墊； 其中，該些第一檢測墊及該些第二檢測墊設置於該些第二晶片接墊及該第二驅動晶片所佔的面積外。
  14. 如請求項13所述的畫素陣列基板，更包括： 多條第一扇出走線，設置於該基底的該第二表面上，其中該些第二接墊分別電性連接至該些第一扇出走線，該些第一扇出走線分別電性連接至該些第一晶片接墊，且該些第一晶片接墊位於該些第一扇出走線與該些第一檢測墊之間；以及 多條第二扇出走線，設置於該基底的該第二表面上，其中該些第四接墊分別電性連接至該些第二扇出走線，該些第二扇出走線分別電性連接至該些第二晶片接墊，且該些第二晶片接墊位於該些第二扇出走線與該些第二檢測墊之間。
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