TWI735304B - 畫素陣列基板 - Google Patents

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TWI735304B
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鄭和宜
黃馨諄
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Abstract

一種畫素陣列基板包括基板、多個畫素結構及多個導電元件。多個畫素結構陣列排列於基板上，以定義多個第一走道及多個第二走道。多個畫素結構排成多個畫素行。每一導電元件與至少一畫素行電性連接。每一導電元件包括設置於第一走道的第一部及設置於第二走道的一第二部。多個導電元件包括多個第一導電元件及多個第二導電元件。多個第一導電元件的多個第一部及多個第二導電元件的多個第一部在第一方向上交替排列且分別設置於不同的多個第一走道。第一導電元件的第一部及第二導電元件的第一部分分別設置於第n個第一走道及第n＋1個第一走道。第一導電元件的第二部及第二導電元件的第二部分別設置於第m個第二走道及第m＋p個第二走道，且n、m及p為正整數。

Description

畫素陣列基板
本發明是有關於一種畫素陣列基板。
發光二極體顯示面板包括主動元件基板及被轉置於主動元件基板上的多個發光二極體元件。繼承發光二極體的特性，發光二極體顯示面板具有省電、高效率、高亮度及反應時間快等優點。此外，相較於有機發光二極體顯示面板，發光二極體顯示面板還具有色彩易調校、發光壽命長、無影像烙印等優勢。因此，發光二極體顯示面板被視為下一世代的顯示技術。
設置於發光二極體顯示面板之主動區的多個畫素結構需利用多條扇出走線（fan-out lines）電性連接至驅動電路。多條扇出走線可設置於發光二極體顯示面板的周邊區或主動區。然而， 若將多條扇出走線設置於周邊區，會導致無法實現超窄邊框、甚至無邊框的發光二極體顯示面板；若將多條扇出走線設置於主動區，會導致扇出走線佔用過多之主動區的面積，影響畫素結構的設計彈性。
本發明提供一種畫素陣列基板，性能佳。
本發明的畫素陣列基板包括基板、多個畫素結構及多個導電元件。多個畫素結構陣列排列於基板上，以定義位於多個畫素結構之間的多個第一走道及多個第二走道，其中多個第一走道在第一方向上依序排列，多個第二走道在第二方向y上依序排列，且第一方向與第二方向交錯。多個畫素結構排成多個畫素行。每一畫素行的多個畫素結構在第二方向上排列。每一導電元件與至少一畫素行電性連接。每一導電元件包括設置於一第一走道的第一部及設置於一第二走道的一第二部。多個導電元件包括多個第一導電元件及多個第二導電元件，多個第一導電元件的多個第一部及多個第二導電元件的多個第一部在第一方向上交替排列且分別設置於不同的多個第一走道。一第一導電元件的第一部及一第二導電元件的第一部分分別設置於第n個第一走道及第n＋1個第一走道，第一導電元件的第二部及第二導電元件的第二部分別設置於第m個第二走道及第m＋p個第二走道，且n、m及p為正整數。
現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。
應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。
本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
圖1為本發明一實施例之畫素陣列基板10的上視示意圖。
請參照圖1，畫素陣列基板10包括基板102及設置於基板102上的多個畫素結構PX。基板102主要是用以承載多個畫素結構PX。在本實施例中，基板102的材質可以是玻璃、石英、有機聚合物、或是不透光/反射材料（例如：晶圓、陶瓷、或其它可適用的材料）、或是其它可適用的材料。
圖2示意性地繪出本發明一實施例之畫素結構PX的電路。
請參照圖1及圖2，在本實施例中，每一畫素結構PX可選擇性地包括用以顯示不同顏色的多個子畫素結構SPX。每一子畫素結構SPX可包括子畫素驅動電路SPC及電性連接至子畫素驅動電路SPC的顯示元件。在本實施例中，所述顯示元件例如是發光二極體元件LED。在本實施例中，發光二極體元件LED是無機發光二極體元件，例如但不限於：微發光二極體（Micro LED）次毫米發光二極體（mini LED）或其它尺寸的無機發光二極體。然而，本發明不以此為限，在其它實施例中，所述顯示元件也可以是其它種類的顯示元件；舉例而言，在另一實施例中，所述顯示元件可包括有機電致發光層；在又一實施例中，所述顯示元件可包括液晶層。
請參照圖2，在本實施例中，每一子畫素結構SPX的子畫素驅動電路SPC可包括第一電晶體T1、第二電晶體T2及電容C1，其中第一電晶體T1的第一端T1a電性連接至資料線DL，第一電晶體T1的控制端T1c電性連接至掃描線SL，第一電晶體T1的第二端T1b電性連接至第二電晶體T2的控制端T2c，第二電晶體T2的第一端T2a電性連接至電源線（未繪示），電容C1電性連接於第一電晶體T1的第二端T1b及第二電晶體T2的第一端T2a，第二電晶體T2的第二端T2b電性連接至發光二極體元件LED的第一電極，且發光二極體元件LED的第二電極（未繪示）電性連接至共通線（未繪示）。
簡言之，在本實施例中，子畫素驅動電路SPC可選擇性地採用2T1C的架構。然而，本發明不限於此，在其它實施例中，子畫素驅動電路SPC也可採用其它架構，例如但不限於: 1T1C的架構、2T1C的架構、3T1C的架構、3T2C的架構、4T1C的架構、4T2C的架構、5T1C的架構、5T2C的架構、6T1C的架構、6T2C的架構、7T2C的架構或是任何可能的架構。
舉例而言，在本實施例中，每一畫素結構PX可包括分別用以顯示第一顏色、第二顏色及第三顏色的第一子畫素結構SPX_R、第二子畫素結構SPX_G及第三子畫素結構SPX_B；第一子畫素結構SPX_R、第二子畫素結構SPX_G及第三子畫素結構SPX_B分別包括能發出第一顏色、第二顏色及第三顏色的發光二極體元件LED_R、發光二極體元件LED_G及發光二極體元件LED_B；第一子畫素結構SPX_R的子畫素驅動電路SPC、第二子畫素結構SPX_G的子畫素驅動電路SPC及第三子畫素結構SPX_B的子畫素驅動電路SPC分別電性連接至資料線DLR、資料線DLR、資料線DLG及資料線DLB；畫素結構PX的第一子畫素結構SPX_R、第二子畫素結構SPX_G及第三子畫素結構SPX_B的多個子畫素驅動電路SPC可電性連接至同一條掃描線SL。在本實施例中，第一顏色、第二顏色及第三顏色例如是紅色、綠色及藍色，但本發明不以此為限。
請參照圖1，畫素陣列基板10還包括多個導電元件110，多個畫素結構PX排成多個畫素行PXR，每一畫素行PXR的多個畫素結構PX在第二方向y上排列，而每一導電元件110與至少一畫素行PXR電性連接。
圖3示意性地繪出為本發明一實施例之多工器MUX的電路。
請參照圖1及圖3，舉例而言，在本實施例中，畫素陣列基板10可選擇性地包括設置於多個畫素結構PX之間的多個多工器MUX，其中每一多工器MUX電性連接至對應的一導電元件110及對應的至少一畫素行PXR。換言之，在本實施例中，每一導電元件110是透過多工器MUX電性連接到對應的至少一畫素行PXR。然而，本發明不限於此，在其它實施例中，畫素陣列基板10也可不包括多工器MUX，而導電元件110也可利用其它方式與對應的至少一畫素行PXR電性連接。
舉例而言，在本實施例中，每一多工器MUX可包括多個電晶體Tm_R、Tm_G、Tm_B，每一電晶體Tm_R、Tm_G、Tm_B具有第一端Tma、第二端Tmb及控制端Tmc，電晶體Tm_R的第一端Tma、電晶體Tm_G的第一端Tma及電晶體Tm_B的第一端Tma電性連接至同一導電元件110，電晶體Tm_R的控制端Tmc、電晶體Tm_G的控制端Tmc及電晶體Tm_B的控制端Tmc分別電性連接至選擇線Lm_R、選擇線Lm_G及選擇線Lm_B，電晶體Tm_R的第二端Tmb、電晶體Tm_G的第二端Tmb及電晶體Tm_B的第二端Tmb分別電性連接至與對應之至少一畫素列PXR電性連接的多條資料線DLR、DLG、DLB。
請參照圖1，多個畫素結構PX陣列排列於基板102上，以定義位於多個畫素結構PX之間的多個第一走道R及多個第二走道C。基板102的多個第一走道R在第一方向x上依序排列，基板102的多個第二走道C在第二方向y上依序排列，且第一方向x與第二方向y交錯。舉例而言，在本實施例中，第一方向x與第二方向y實質上可垂直。然而，本發明不以此為限，在其它實施例中，第一方向x與第二方向y也可夾有90 o以外的其它角度。
每一導電元件110包括設置於一第一走道R的第一部110a及設置於一第二走道C的第二部110b。
畫素陣列基板10的多個導電元件110包括多個第一導電元件111及多個第二導電元件112，多個第一導電元件111的多個第一部111a及多個第二導電元件112的多個第一部112a在第一方向x上交替排列且分別設置於不同的多個第一走道R。
值得注意的是，一第一導電元件111的第一部111a及一第二導電元件112的第一部112a分別設置於第n個第一走道Rn及第n＋1個第一走道Rn+1，且第一導電元件111的第二部111b及第二導電元件112的第二部112b分別設置於第m個第二走道Cm及第m＋p個第二走道Cm+1，其中n、m及p為正整數。
也就是說，相鄰之一第一導電元件111及一第二導電元件112的多個第二部111b、112b是分散在不同的多個第二走道C上，而不會集中在同一條第二走道C上。藉此，第二走道C（即橫向走道）在第二方向y上的寬度W可縮減，有助於基板102提供更多的面積來設置重要的畫素結構PX，提升畫素結構PX的設計彈性。
舉例而言，在本實施例中，p可選擇性地等於1；也就是說，一第一導電元件111的第一部111a及一第二導電元件112的第一部112a分別設置於第n個第一走道Rn及第n＋1個第一走道Rn+1，且第一導電元件111的第二部111b及第二導電元件112的第二部112b分別設置於第m個第二走道Cm及第m＋1個第二走道Cm+1。然而，本發明不以此為限，在其它實施例中，p也可以是1以外的其它正整數。
在本實施例中，每一導電元件110還可選擇性地包括設置於另一第一走道R的第三部110c，其中每一導電元件110的第一部110a具有一資料輸入端in，資料輸入端in電性連接至一驅動電路（例如但不限於：一驅動晶片；未繪示），每一導電元件110的第二部110b電性連接至每一導電元件110的第一部110a，且每一導電元件110的第三部110c電性連接至每一導電元件110的第二部110b及至少一畫素行PXR。
在本實施例中，一第一導電元件111的第三部111c及一第二導電元件112的第三部112c可分別設置於第n-j個第一走道Rn-2及第n-k個第一走道Rn-1，j及k為正整數，且j＞k。舉例而言，在本實施例中，j可選擇性地等於2，k可選擇性地等於1；也就是說，第一導電元件111的第三部111c及第二導電元件112的第三部112c分別設置於第n-2個第一走道Rn-2及第n-1個第一走道Rn-1。但本發明不以此為限，在其它實施例中，j、k也可以是2、1以外的其它正整數，只要j＞k即可。
圖4為本發明一實施例之第一導電元件111的第一部111a與第二導電元件112的第二部112b之交錯處r1 的佈局（layout）示意圖。圖4對應圖1的交錯處r1。
請參照圖1及圖4，在本實施例中，第一導電元件111的第一部111a及第二導電元件112的第一部112a分別設置於相鄰的多個第一走道Rn、Rn+1，且第一導電元件111的第一部111a跨越第二導電元件112的第二部112b。
具體而言，在本實施例中，第一導電元件111的第一部111a包括一第一子部111a-1及分別與第一子部111a-1之兩端連接的多個第二子部111a-2，其中第一導電元件111之第一部111a的第一子部111a-1跨越第二導電元件112之第二部112b的一部分，且第一導電元件111之第一部111a的第一子部111a-1與第二導電元件112之第二部112b的一部分屬於不同的兩導電層。
舉例而言，在本實施例中，第一金屬層與第二金屬層之間可夾有絕緣層（未繪示），第一導電元件111之第一部111a的第一子部111a-1可屬於第一金屬層，而第一導電元件111之第一部111a的第二子部111a-2及第二導電元件112的第二部112b的一部分可屬於第二金屬層，但本發明不以此為限。
請參照圖1，值得一提的是，在本實施例中，第一導電元件111的第一部111a跨越第二導電元件112的第二部112b；也就是說，在畫素陣列基板10的俯視圖中，第二導電元件112之第二部112b的一部分會設置在相鄰之第一導電元件111的第一部111a及第二導電元件112的第一部112a之間。藉此，能更有效率地運用多個畫素結構PX之間的面積，減少多個導電元件110的整體設置範圍，有助於提供更多的面積來設置畫素結構PX，提升畫素結構PX的設計彈性。
圖5為本發明一實施例之第二導電元件112的第三部112c與第一導電元件111的第二部111b之交錯處r2 的佈局（layout）示意圖。圖5對應圖1的交錯處r2。
請參照圖1及圖5，在本實施例中，第一導電元件111的第一部111a及第二導電元件112的第一部112a分別設置於相鄰的多個第一走道Rn、Rn+1，且第二導電元件112的第三部112c跨越第一導電元件111的第二部111b。
具體而言，在本實施例中，第二導電元件112的第三部112c包括一第一子部112c-1及分別與第一子部112c-1之兩端連接的多個第二子部112c-2，其中第一導電元件111的第二部111b跨越第二導電元件112之第三部112c的第一子部112c-1，且第一導電元件111的第二部111b的一部分與第二導電元件112之第三部112c的第一子部112c-1屬於不同的兩導電層。
舉例而言，在本實施例中，第一金屬層與第二金屬層之間可夾有絕緣層（未繪示），第二導電元件112之第三部112c的第一子部112c-1可屬於第一金屬層，而第二導電元件112之第三部112c的第二子部112c-2及第一導電元件111的第二部111b的一部分可屬於第二金屬層，但本發明不以此為限。
請參照圖1，值得一提的是，在本實施例中，第二導電元件112的第三部112c跨越第一導電元件111的第二部111b；也就是說，在畫素陣列基板10的俯視圖中，第一導電元件111之第二部111b的一部分會設置在相鄰之第一導電元件111的第一部111a與第二導電元件112的第三部112c之間。藉此，能更有效率地運用多個畫素結構PX之間的面積，減少多個導電元件110的整體設置範圍，有助於提供更多的面積來設置畫素結構PX，提升畫素結構PX的設計彈性。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重述。
圖6為本發明一實施例之畫素陣列基板10A的上視示意圖。
圖6的畫素陣列基板10A與前述之圖1的畫素陣列基板10類似，兩者的差異在於：圖6之畫素陣列基板10A的多個畫素結構PX的排列方式與圖1之畫素陣列基板10的多個畫素結構PX的排列方式略有不同。
請參照圖1，在圖1的實施例中，每一畫素結構PX可與其它畫素結構PX可分隔開來；也就是說，畫素陣列基板10的每一第一走道R可以是相鄰之兩畫素行PXR之間的區域，畫素陣列基板10的每一第二走道C可以是相鄰之兩畫素列（未標示）之間的區域。
請參照圖6，在圖6的實施例中，多個畫素結構PX可聚集為多個畫素群GPX，每一畫素群GPX包括排成a∙b之矩陣的多個畫素結構PX，a及b為正整數，且a及b的至少一者大於1；多個第一走道R及多個第二走道C設置於多個畫素群GPX以外，且多個第一走道R及多個第二走道C為多個畫素群GPX之間的空隙。舉例而言，在本實施例中，a=b=2，即每一畫素群GPX可包括排成
Figure 02_image001
之矩陣的多個畫素結構PX。然而，本發明不以此為限，在其它實施例中，a及b也可以是2以外的其它正整數，只要a及b的至少一者大於1即可。
圖6的畫素陣列基板10A具有與前述之圖1的畫素陣列基板10類似的功效及優點，於此便不再重述。
圖7為本發明一實施例之畫素陣列基板10B的上視示意圖。
圖7的畫素陣列基板10B與前述之圖1的畫素陣列基板10類似，兩者的差異在於：圖7的畫素陣列基板10B的多個導電元件110更包括多個第三導電元件113。
請參照圖7，畫素陣列基板10B包括基板102、多個畫素結構PX及多個導電元件110。多個畫素結構PX陣列排列於基板102上，以定義位於多個畫素結構PX之間的多個第一走道R及多個第二走道C，其中多個第一走道R在第一方向x上依序排列，多個第二走道C在第二方向y上依序排列，且第一方向x與第二方向y交錯。多個畫素結PX構排成多個畫素行PXR。每一畫素行PXR的多個畫素結構PX在第二方向y上排列。每一導電元件110與至少一畫素行PXR電性連接。每一導電元件110包括設置於一第一走道R的第一部110a及設置於一第二走道C的一第二部110b。多個導電元件110包括多個第一導電元件111及多個第二導電元件112，多個第一導電元件111的多個第一部111a及多個第二導電元件112的多個第一部112a在第一方向x上交替排列且分別設置於不同的多個第一走道R。一第一導電元件111的第一部111a及一第二導電元件112的第一部112a分別設置於第n個第一走道Rn及第n＋1個第一走道Rn+1，第一導電元件111的第二部111b及第二導電元件112的第二部112b分別設置於第m個第二走道Cm及第m＋p個第二走道Cm+1，且n、m及p為正整數。
與圖1之實施例不同的是，在本實施例中，多個導電元件110更包括多個第三導電元件113，多個第一導電元件111的多個第一部111a、多個第二導電元件112的多個第一部112a及多個第三導電元件113的多個第一部113a分別設置於不同的多個第一走道R，且每一第二導電元件112的第一部112a設置於對應的一第一導電元件111的第一部111a及對應的一第三導電元件113的第一部113a之間。
一第一導電元件111的第一部111a、一第二導電元件112的第一部112a及一第三導電元件113的第一部113a分別設置於第n個第一走道Rn、第n＋1個第一走道Rn+1及第n＋2個第一走道Rn+2。第一導電元件111的第二部111b、第二導電元件112的第二部112b及第三導電元件113的第二部113b分別設置於第m個第二走道Cm、第m＋p個第二走道Cm+1及第m＋q個第二走道Cm+2，q為正整數，且q＞p。
舉例而言，在本實施例中，p=1，q=2；即，第一導電元件111的第一部111a、第二導電元件112的第一部112a及第三導電元件113的第一部113a分別設置於第n個第一走道Rn、第n＋1個第一走道Rn+1及第n＋2個第一走道Rn+2，且第一導電元件111的第二部111b、第二導電元件112的第二部112b及第三導電元件113的第二部113b分別設置於第m個第二走道Cm、第m＋1個第二走道Cm+1及第m＋2個第二走道Cm+2。然而，本發明不以此為限，在其它實施例中，p、g也可以是1、2以外的其它正整數，只要q＞p即可。
第一導電元件111的第三部111c、第二導電元件112的第三部112c及第三導電元件113的第三部113c分別設置於第n-j個第一走道Rn-2、第n-k個第一走道Rn-1及第n-l個第一走道Rn，l為0或正整數，且j＞k＞l。舉例而言，在本實施例中，j可選擇性地等於2，k可選擇性地等於1，而l可選擇性地等於0；也就是說，第一導電元件111的第三部111c、第二導電元件112的第三部112c及第三導電元件113的第三部113c可分別設置於第n-2個第一走道Rn-2、第n-1個第一走道Rn-1及第n個第一走道Rn，但本發明不以此為限。
圖8為本發明一實施例之第二導電元件112的第一部112a與第三導電元件113的第二部113b之交錯處r3的佈局（layout）示意圖。圖8對應圖7的交錯處r3。
請參照圖7及圖8，在本實施例中，第二導電元件112的第一部112a及第三導電元件113的第一部113a設置於相鄰的多個第一走道Rn+1、Rn+2，且第二導電元件112的第一部112a跨越第三導電元件113的第二部113b。
具體而言，在本實施例中，第二導電元件112的第一部112a包括一第一子部112a-1及分別與第一子部112a-1之兩端連接的多個第二子部112a-2，其中第二導電元件112之第一部112a的第一子部112a-1跨越第三導電元件113之第二部113b的一部分，第三導電元件113之第二部113b的一部分與第二導電元件112之第一部112a的第一子部112a-1屬於不同的兩導電層。
舉例而言，在本實施例中，第一金屬層與第二金屬層之間可夾有絕緣層（未繪示），第二導電元件112之第一部112a的第一子部112a-1可屬於第一金屬層，而第二導電元件112之第一部112a的第二子部112a-2及第三導電元件113之第二部113b的一部分可屬於第二金屬層，但本發明不以此為限。
圖9為本發明一實施例之第三導電元件113的第三部113c與第二導電元件112的第二部112b之交錯處r1’的佈局（layout）示意圖。圖9對應圖7的交錯處r1’。
請參照圖7及圖9，在本實施例中，第二導電元件112的第一部112a及第三導電元件113的第一部113a設置於相鄰的多個第一走道Rn+1、Rn+2，而第三導電元件113的第三部113c跨越第二導電元件112的第二部112b。
具體而言，在本實施例中，第三導電元件113的第三部113c包括一第一子部113c-1及分別與第一子部113c-1之兩端連接的多個第二子部113c-2，其中第三導電元件113之第三部113c的第一子部113c-1跨越第二導電元件112的第二部112b，且第三導電元件113之第三部113c的第一子部113c-1與第二導電元件112的第二部112b屬於不同的兩導電層。
舉例而言，在本實施例中，第一金屬層與第二金屬層之間可夾有絕緣層（未繪示），第三導電元件113之第三部113c的第一子部113c-1可屬於第一金屬層，而第三導電元件113之第三部113c的第二子部113c-2及第二導電元件112的第二部112b的一部分可屬於第二金屬層，但本發明不以此為限。
圖10為本發明一實施例之畫素陣列基板10C的上視示意圖。
圖10的畫素陣列基板10C與前述之圖7的畫素陣列基板10B類似，兩者的差異在於：圖10之畫素陣列基板10C的多個畫素結構PX的排列方式與圖7之畫素陣列基板10B的多個畫素結構PX的排列方式略有不同。
請參照圖7，在圖7的實施例中，每一畫素結構PX可與其它畫素結構PX可分隔開來；也就是說，畫素陣列基板10B的每一第一走道R可以是相鄰之兩畫素行PXR之間的區域，畫素陣列基板10的每一第二走道C可以是相鄰之兩畫素列（未標示）之間的區域。
請參照圖10，在圖10的實施例中，多個畫素結構PX可聚集為多個畫素群GPX，每一畫素群GPX包括排成a∙b之矩陣的多個畫素結構PX，a及b為正整數，且a及b的至少一者大於1；多個第一走道R及多個第二走道C設置於多個畫素群GPX以外，且多個第一走道R及多個第二走道C為多個畫素群GPX之間的空隙。舉例而言，在本實施例中，a=b=2，即每一畫素群GPX可包括排成
Figure 02_image001
之矩陣的多個畫素結構PX。然而，本發明不以此為限，在其它實施例中，a及b也可以是2以外的其它正整數，只要a及b的至少一者大於1即可。
10、10A、10B、10C:畫素陣列基板 102:基板 110:導電元件 110a、111a、112a、113a:第一部 110b、111b、112b、113b:第二部 110c、111c、112c、113c:第三部 111:第一導電元件 111a-1、112a-1、112c-1、113c-1、:第一子部 111a-2、112a-2、112c-2、113c-2:第二子部 112:第二導電元件 113:第三導電元件 C1:電容 C、Cm、Cm+1、Cm+2:第二走道 DL、DLR、DLG、DLB:資料線 GPX:畫素群 in:資料輸入端 Lm_R、Lm_G、Lm_B:選擇線 LED、LED_R、LED_G、LED_B:發光二極體元件 MUX:多工器 PX:畫素結構 PXR:畫素行 R、Rn-2、Rn-1、Rn、Rn+1、Rn+2:第一走道 r1、r1’、r2、r3:交錯處 SL:掃描線 SPX:子畫素結構 SPX_R:第一子畫素結構 SPX_G:第二子畫素結構 SPX_B:第三子畫素結構 SPC:子畫素驅動電路 T1:第一電晶體 T1a、T2a、Tma:第一端 T1b、T2b、Tmb:第二端 T1c、T2c、Tmc:控制端 T2:第二電晶體 Tm_R、Tm_G、Tm_B:電晶體 W:寬度 x:第一方向 y:第二方向
圖1為本發明一實施例之畫素陣列基板10的上視示意圖。 圖2示意性地繪出本發明一實施例之畫素結構PX的電路。 圖3示意性地繪出為本發明一實施例之多工器MUX的電路。 圖4為本發明一實施例之第一導電元件111的第一部111a與第二導電元件112的第二部112c之交錯處r1 的佈局示意圖。 圖5為本發明一實施例之第二導電元件112的第三部112c與第一導電元件111的第二部111b之交錯處r2 的佈局示意圖。 圖6為本發明一實施例之畫素陣列基板10A的上視示意圖。 圖7為本發明一實施例之畫素陣列基板10B的上視示意圖。 圖8為本發明一實施例之第二導電元件112的第一部112a與第三導電元件113的第二部113b之交錯處r3的佈局示意圖。 圖9為本發明一實施例之第三導電元件113的第三部113c與第二導電元件112的第二部112b之交錯處r1’的佈局示意圖。 圖10為本發明一實施例之畫素陣列基板10C的上視示意圖。
10:畫素陣列基板
102:基板
110:導電元件
110a、111a、112a:第一部
110b、111b、112b:第二部
110c、111c、112c:第三部
111:第一導電元件
112:第二導電元件
C、Cm、Cm+1:第二走道
DL、DLR、DLG、DLB:資料線
in:資料輸入端
MUX:多工器
PX:畫素結構
PXR:畫素行
R、Rn-2、Rn-1、Rn、Rn+1:第一走道
r1、r2:交錯處
SL:掃描線
W:寬度
x:第一方向
y:第二方向

Claims (10)

  1. 一種畫素陣列基板，包括： 一基板； 多個畫素結構，陣列排列於該基板上，以定義位於該些畫素結構之間的多個第一走道及多個第二走道，其中該些第一走道在一第一方向上依序排列，該些第二走道在一第二方向上依序排列，且該第一方向與該第二方向交錯；以及 多個導電元件，其中該些畫素結構排成多個畫素行，每一該畫素行的多個畫素結構在該第二方向上排列，每一該導電元件與至少一該畫素行電性連接，且每一該導電元件包括設置於一該第一走道的一第一部及設置於一該第二走道的一第二部； 該些導電元件包括多個第一導電元件及多個第二導電元件，該些第一導電元件的多個第一部及該些第二導電元件的多個第一部在該第一方向上交替排列且分別設置於不同的該些第一走道； 一該第一導電元件的該第一部及一該第二導電元件的該第一部分別設置於第n個第一走道及第n＋1個第一走道，該第一導電元件的該第二部及該第二導電元件的該第二部分別設置於第m個第二走道及第m＋p個第二走道，且n、m及p為正整數。
  2. 如請求項1所述的畫素陣列基板，其中該第一導電元件的該第一部跨越該第二導電元件的該第二部。
  3. 如請求項1所述的畫素陣列基板，其中每一該導電元件更包括設置在另一該第一走道的一第三部，每一該導電元件的該第一部具有一資料輸入端，每一該導電元件的該第二部電性連接至每一該導電元件的該第一部，且每一該導電元件的該第三部電性連接至每一該導電元件的該第二部及該至少一該畫素行； 該第一導電元件的該第三部及該第二導電元件的該第三部分別設置於第n-j個第一走道及第n-k個第一走道，j及k為正整數，且j＞k。
  4. 如請求項3所述的畫素陣列基板，其中該第二導電元件的該第三部跨越該第一導電元件的該第二部。
  5. 如請求項1所述的畫素陣列基板，其中該些導電元件更包括多個第三導電元件，該些第一導電元件的多個第一部、該些第二導電元件的多個第一部及該些第三導電元件的多個第一部分別設置於不同的該些第一走道，且每一該第二導電元件的該第一部設置於對應的一該第一導電元件的該第一部及對應的一該第三導電元件的該第一部之間； 該第一導電元件的該第一部、該第二導電元件的該第一部及一該第三導電元件的該第一部分別設置於第n個第一走道、第n＋1個第一走道及第n＋2個第一走道； 該第一導電元件的該第二部、該第二導電元件的該第二部及該第三導電元件的該第二部分別設置於第m個第二走道、第m＋p個第二走道及第m＋q個第二走道，q為正整數，且q＞p。
  6. 如請求項5所述的畫素陣列基板，其中該第二導電元件的該第一部跨越該第三導電元件的該第二部。
  7. 如請求項5所述的畫素陣列基板，其中每一該導電元件更包括設置在另一該第一走道的一第三部，每一該導電元件的該第一部具有一資料輸入端，每一該導電元件的該第二部電性連接至每一該導電元件的該第一部，且每一該導電元件的該第三部電性連接至每一該導電元件的該第二部及該至少一該畫素行； 該第一導電元件的該第三部、該第二導電元件的該第三部及該第三導電元件的該第三部分別設置於第n-j個第一走道、第n-k個第一走道及第n-l個第一走道，j及k為正整數，l為0或正整數，且j＞k＞l。
  8. 如請求項7所述的畫素陣列基板，其中該第三導電元件的該第三部跨越該第二導電元件的該第二部。
  9. 如請求項1所述的畫素陣列基板，更包括： 多個多工器，設置於該些畫素結構之間，其中每一該多工器電性連接至對應的一該導電元件及該至少一該畫素行。
  10. 如請求項1所述的畫素陣列基板，其中該些畫素結構包括多個畫素群，每一該畫素群包括排成a∙b之矩陣的多個畫素結構，該些第一走道及該些第二走道設置於該些畫素群以外，該些第一走道及該些第二走道為該些畫素群之間的空隙，a及b為正整數，且a及b的至少一者大於1。
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