CN101866086B

CN101866086B - 主动元件阵列基板

Info

Publication number: CN101866086B
Application number: CN2010101998873A
Authority: CN
Inventors: 苏国彰; 徐国华; 刘俊欣; 陈勇志
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2010-06-08
Filing date: 2010-06-08
Publication date: 2011-11-09
Anticipated expiration: 2030-06-08
Also published as: CN101866086A

Abstract

一种主动元件阵列基板，包括基板、多条第一与第二扫描线、多条数据线以及多个像素。第一与第二扫描线沿着第一方向交替排列。数据线沿着第二方向平行排列。像素排列成多个第一及第二像素列，第一与第二像素列沿着第一方向交替配置。第一像素列包括多个第一与第二像素，第一与第二像素分别与第一与第二扫描线及数据线电性连接。第二像素列包括多个第三与第四像素，第三与第四像素分别与第一与第二扫描线及数据线电性连接。二相邻数据线之间的像素排成两行，且同一行的像素中，奇数列的像素与偶数列的像素分别与不同条数据线电性连接。

Description

主动元件阵列基板

技术领域

本发明涉及一种基板，且特别涉及一种主动元件阵列基板。

背景技术

在现今液晶显示面板的像素阵列结构当中，有一类被称为数据驱动芯片减半(half source driver，HSD)架构。HSD架构借着将扫描线的数目加倍的布局方式，使两相邻的像素共用一条数据线，因而数据线的数目得以减半，以及所需的源极驱动器(source drivers)的数量亦减半。如此一来，可以降低像素阵列的制作成本。

一般而言，由于HSD架构的液晶显示面板的驱动方式必须采用点反转(dot inversion)或是双点反转(two-dot inversion)，所以每次写完一列像素的显示数据后，每条数据线上的信号极性就必须转换一次。因此，源极驱动器会消耗相当大的功率。为了达到省电及降低功率的目的，已有HSD架构利用像素排列搭配行反转(row inversion)驱动的设计被提出，希望达到点反转或是双点反转的显示效果。然而，已知的像素排列设计，当需要显示行交错亮暗图案或是点交错亮暗图案时候，共通电位Vcom会因为跟数据线产生耦合效应(coupling effect)而拉动共通电位Vcom，使得共通电位Vcom向上漂移或向下漂移。如此一来，部分像素在显示上会有亮度偏亮或偏暗的情况发生，使得显示画面呈现不均匀的亮暗线或亮暗点。

发明内容

本发明提供一种主动元件阵列基板，其能够平衡各数据线对共通电位的耦合效应，以避免共通电位的漂移。

本发明提出一种主动元件阵列基板，其包括基板、多条第一扫描线、多条第二扫描线、多条数据线以及多个像素。第一扫描线与第二扫描线沿着一第一方向交替排列于基板上。多条数据线沿着一第二方向平行排列于基板上，并与第一扫描线以及第二扫描线交错。多个像素排列成多个第一像素列以及多个第二像素列，第一像素列与第二像素列沿着第一方向交替配置，各第一像素列包括多个第一像素与多个第二像素，第一像素与第二像素沿着第二方向交替排列，第一像素与第一扫描线以及数据线电性连接，而第二像素与第二扫描线以及数据线电性连接，各第二像素列包括多个第三像素以及多个第四像素，第三像素与第四像素沿着第二方向交替排列，第三像素与第一扫描线以及数据线电性连接，第四像素与第二扫描线以及数据线电性连接，其中位于二相邻数据线的像素排列成两行，且在排列于同一行的像素中，位于奇数列的部分像素与位于偶数列的部分像素分别与不同条数据线电性连接。

在本发明的一实施例中，上述的位于二相邻数据线之间的第一像素与第四像素在第一方向上对齐，且位于二相邻数据线之间的第二像素与第三像素在第一方向上对齐。

在本发明的一实施例中，上述的位于二相邻数据线之间的第一像素与第三像素与同一条数据线电性连接，而位于二相邻数据线之间的第二像素与第四像素与同一条数据线电性连接。

在本发明的一实施例中，上述的第一像素与第三像素的极性相同，而第二像素与第四像素的极性相同，且第一像素与第二像素的极性不同。

在本发明的一实施例中，在各第一像素列中，与偶数条数据线电性连接的第一像素及第二像素具有第一极性，而奇数条数据线电性连接的第一像素及第二像素具有第二极性，且第一极性与第二极性不同。

在本发明的一实施例中，上述的位于二相邻数据线之间的第一像素与第三像素在第一方向上对齐，且位于二相邻数据线之间的第二像素与第四像素在第一方向上对齐。

在本发明的一实施例中，上述的位于二相邻数据线之间的第一像素与第四像素与同一条数据线电性连接，而位于二相邻数据线之间的第二像素与第三像素与同一条数据线电性连接。

在本发明的一实施例中，上述的第一像素与第四像素的极性相同，而第二像素与第三像素的极性相同，且第一像素与第二像素的极性不同。

在本发明的一实施例中，在各第二像素列中，与偶数条数据线电性连接的第三像素及第四像素具有第一极性，而奇数条数据线电性连接的第三像素及第四像素具有第二极性，且第一极性与第二极性不同。

本发明提出另一种主动元件阵列基板，其包括基板、多条第一扫描线、多条第二扫描线、多条第一数据线、多条第二数据线以及多个像素。第一扫描线与第二扫描线沿着一第一方向交替排列于基板上。第一数据线与第二数据线沿着一第二方向交替排列于基板上，并与第一扫描线以及第二扫描线交错。多个像素包括多个第一显示单元以及多个第二显示单元，各第一显示单元包括一第一像素与一第二像素，各第二显示单元包括一第三像素与一第四像素，第一像素与第一扫描线以及第一数据线电性连接，第二像素与第二扫描线以及第一数据线电性连接，第三像素与第一扫描线以及第二数据线电性连接，第四像素与第二扫描线以及第二数据线电性连接，其中第一显示单元与第二显示单元在第一方向以及第二方向上交替排列。

在本发明的一实施例中，上述的第一显示单元与第二显示单元在第一方向以及第二方向上彼此对齐。

在本发明的一实施例中，上述的排列于第n列的像素以第一像素、第二像素、第三像素、第四像素的排列顺序排列，而排列于第(n+1)列的像素以第四像素、第三像素、第二像素、第一像素的排列顺序排列，且n为整数。

在本发明的一实施例中，在二相邻的第一数据线与第二数据线之间，第一像素与第四像素在第一方向上对齐。

在本发明的一实施例中，在二相邻的第一数据线与第二数据线之间，第二像素与第三像素在第一方向上对齐。

在本发明的一实施例中，上述的排列于第n列的像素以第一像素、第二像素、第三像素、第四像素的排列顺序排列，而排列于第(n+1)列的像素以第三像素、第四像素、第一像素、第二像素的排列顺序排列，且n为整数。

在本发明的一实施例中，在二相邻的第一数据线与第二数据线之间，第一像素与第三像素在第一方向上对齐。

在本发明的一实施例中，在二相邻的第一数据线与第二数据线之间，第二像素与第四像素在第一方向上对齐。

在本发明的一实施例中，上述的第一像素与第二像素的极性相同，而第三像素与第四像素的极性相同，且第一像素与第三像素的极性不同。

基于上述，本发明的主动元件阵列基板采用纯熟的行反转技术，就可以达到双点反转所能带来的显示效果。此外，本发明的像素布局方式能够平衡各数据线对共通电位的耦合效应，以避免共通电位的漂移。因此，主动元件阵列基板能提供较佳的显示品质。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一实施例的主动元件阵列基板的结构及驱动状态的示意图。

图2是根据本发明的另一实施例的主动元件阵列基板的结构及驱动状态的示意图。

图3是根据本发明的又一实施例的主动元件阵列基板的结构及驱动状态的示意图。

图4绘示另一种本发明一实施例的主动元件阵列基板的结构及驱动状态的示意图。

图5为比较例的HSD架构搭配行反转驱动的主动元件阵列基板的结构及驱动状态的示意图。

图6A为与图6B分别为实验例在测试图案1下进行测试的像素布局以及所得到的共通电位的波形图。

图7A与图7B分别为实验例在测试图案2下进行测试的像素布局以及所得到的共通电位的波形图。

图8A与图8B分别为比较例在测试图案1下进行测试的像素布局以及所得到的共通电位的波形图。

图9A与图9B分别为比较例在测试图案2下进行测试的像素布局以及所得到的共通电位的波形图。

【主要元件符号说明】

100、200、200a、300、300a：主动元件阵列基板

102、202、302：基板

102a、102b、C₁、C₂：像素列

110、210a～210d、320a～320d：像素

310a、310b：显示单元

D1、D2：方向

DL0、DL1～DL6、DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)：数据线

SL₁、SL₂、SL₁(2i+1)、SL₂(2i+2)、SL₁(2i+3)、SL₂(2i+4)、SL₁(2i+5)、SL₂(2i+6)、SL₁(2i+7)、SL₂(2i+8)：扫描线

Vcom：共通电位

+、-：极性

具体实施方式

在采用HSD架构的已知的主动元件阵列基板中，虽然已能通过行反转技术来达到双点反转的显示效果，但其具有共通电位容易受到各数据线的耦合效应影响而漂移的问题，导致液晶显示面板的显示品质不佳。因此，本发明提出一种主动元件阵列基板，通过像素布局方式来平衡各数据线对共通电位的耦合效应，以避免共通电位的漂移，进而提供较佳的显示品质。

图1是根据本发明的一实施例的主动元件阵列基板的结构及驱动状态的示意图。请参照图1，本实施例的主动元件阵列基板200包括基板202、多条第一扫描线SL₁(2i+1)、SL₁(2i+3)、SL₁(2i+5)、SL₁(2i+7)、多条第二扫描线SL₂(2i+2)、SL₂(2i+4)、SL₂(2i+6)、SL₂(2i+8)、多条数据线DL0、DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)以及多个像素210a～210d，其中i与j分别为零或正整数。第一扫描线SL₁(2i+1)、SL₁(2i+3)、SL₁(2i+5)、SL₁(2i+7)与第二扫描线SL₂(2i+2)、SL₂(2i+4)、SL₂(2i+6)、SL₂(2i+8)沿着一第一方向D1交替排列于基板202上。多条数据线DL0、DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)沿着一第二方向D2平行排列于基板202上，并与第一扫描线SL₁(2i+1)、SL₁(2i+3)、SL₁(2i+5)、SL₁(2i+7)与第二扫描线SL₂(2i+2)、SL₂(2i+4)、SL₂(2i+6)、SL₂(2i+8)交错。在本实施例中，第一方向D1例如是行方向，第二方向D2例如是列方向。

在本实施例中，多个像素210a～210d排列成多个第一像素列C₁以及多个第二像素列C₂，第一像素列C₁与第二像素列C₂沿着第一方向D1交替配置。各第一像素列C1包括多个第一像素210a与多个第二像素210b，第一像素210a与第二像素210b沿着第二方向D2交替排列，第一像素210a与第一扫描线SL₁(2i+1)、SL₁(2i+3)、SL₁(2i+5)、SL₁(2i+7)以及数据线DL0、DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)电性连接，第二像素210b与第二扫描线SL₂(2i+2)、SL₂(2i+4)、SL₂(2i+6)、SL₂(2i+8)以及数据线DL0、DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)电性连接。各第二像素列C₂包括多个第三像素210c以及多个第四像素210d，第三像素210c与第四像素210d沿着第二方向D2交替排列，第三像素210c第一扫描线SL₁(2i+1)、SL₁(2i+3)、SL₁(2i+5)、SL₁(2i+7)以及数据线DL0、DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)电性连接，第四像素210d与第二扫描线SL₂(2i+2)、SL₂(2i+4)、SL₂(2i+6)、SL₂(2i+8)以及数据线DL0、DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)电性连接。

如图1所示，位于二相邻数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)之间的像素210a～210d排列成两行，且在排列于同一行的像素中，位于奇数列的部分像素与位于偶数列的部分像素分别与不同条数据线电性连接。详言之，二相邻数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)之间，第一像素210a与第四像素210d排列成一行，第二像素210b与第三像素210c排列成一行。换句话说，位于二相邻数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)之间的第一像素210a与第四像素210d在第一方向D1上对齐，且位于二相邻数据线DL0、DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)之间的第二像素210b与第三像素210c在第一方向D1上对齐。其中，在排列于同一行的第一像素210a与第四像素210d中，位于奇数列(即第一列与第三列)的部分像素210a与位于偶数列(即第二列与第四列)的部分像素210d分别与第一扫描线SL₁(2i+1)、SL₁(2i+5)及第二扫描线SL₂(2i+4)、SL₂(2i+8)电性连接。相似地，在排列于同一行的第二像素210b与第三像素210c中，位于奇数列(即第一列与第三列)的部分像素210b与位于偶数列(即第二列与第四列)的部分像素210c分别与第二扫描线SL₂(2i+2)、SL₂(2i+6)及第一扫描线SL₁(2i+3)、SL₁(2i+7)电性连接。

再者，位于二相邻数据线DL0、DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)之间的第一像素210a与第三像素210c与同一条数据线电性连接，而位于二相邻数据线DL0、DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)之间的第二像素210b与第四像素210d与同一条数据线电性连接。举例来说，以位于二相邻数据线DL(2j+1)、DL(2j+2)之间的像素210a～210d为例，第一像素210a与第三像素210c与同一条数据线DL(2j+2)电性连接，第二像素210b与第四像素210d与同一条数据线DL(2j+1)电性连接。

请参照图1，在本实施例中，数据驱动芯片(未绘示)经由各数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)，输入对应的数据电压(或信号)至对应的像素210a～210d，以使得各像素210a～210d呈现所需的显示效果。如图1所示，本实施例的驱动方法是在同一个帧时间内，对奇数条数据线DL(2j+1)、DL(2j+3)输入例如为正极性的第一极性信号“+”，而对偶数条数据线DL(2j+2)、DL(2j+4)输入例如为负极性的第二极性信号“-”。此外，在下一个帧时间内，对奇数条数据线DL(2j+1)、DL(2j+3)输入负极性信号“-”，并对偶数条数据线DL(2j+2)、DL(2j+4)输入正极性信号“+”(未绘示)。换句话说，所输入的信号的极性例如是仅会在液晶显示器的一个帧时间才转态一次。当扫描线SL₁(2i+1)、SL₂(2i+2)、SL₁(2i+3)、SL₂(2i+4)、SL₁(2i+5)、SL₂(2i+6)、SL₁(2i+7)、SL₂(2i+8)由上至下依序开启时，各数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)依序提供不同的数据电压(或信号)以输入至对应的像素210a～210d中。

在本实施例中，由于第一像素210a与第三像素210c与同一条数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)电性连接，因此第一像素210a与第三像素210c具有相同的极性。相似地，由于第二像素210b与第四像素210d与同一条数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)电性连接，因此第二像素210b与第四像素210d具有相同的极性。以位于二相邻数据线DL(2j+1)、DL(2j+2)之间的像素210a～210d为例，第一像素210a与第三像素210c例如是具有第二极性“-”，第二像素210b与第四像素210d例如是具有第一极性“+”，换句话说，第一像素210a与第二像素210b的极性不同。相似地，以位于二相邻数据线DL(2j+2)、DL(2j+3)之间的像素210a～210d为例，第一像素210a与第三像素210c例如是具有第一极性“+”，第二像素210b与第四像素210d例如是具有第二极性“-”，换句话说，第一像素210a与第二像素210b的极性不同。再者，以各第一像素列C₁来看，与偶数条数据线DL(2j+2)、DL(2j+4)电性连接的第一像素210a与第二像素210b例如是具有第二极性“-”，而与奇数条数据线DL(2j+1)、DL(2j+3)电性连接的第一像素210a与第二像素210b具有第一极性“+”。换句话说，在本实施例中，对奇数条数据线DL(2j+1)、DL(2j+3)输入一第一极性信号，而对偶数条数据线DL(2j+2)、DL(2j+4)输入一第二极性信号，就能达到如图1所示的以双点反转驱动像素阵列的状态。

值得注意的是，虽然在本实施例中是以正极性为第一极性信号及负极性为第二极性信号为例，但可以理解的是，第一极性信号也可以是负极性及第二极性信号也可以是正极性。

特别的是，本实施例的主动元件阵列基板200通过像素阵列中各像素210a～210d与对应的扫描线SL₁(2i+1)、SL₂(2i+2)、SL₁(2i+3)、SL₂(2i+4)、SL₁(2i+5)、SL₂(2i+6)、SL₁(2i+7)、SL₂(2i+8)以及数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)的适当配置，得以采用纯熟的行反转技术的驱动方式，来达到双点反转的显示效果。此外，本实施例的像素布局方式能够平衡各数据线对共通电位的耦合效应，以避免共通电位的漂移。如此一来，可以避免已知的显示不均的问题，在达到省电、节省成本时，同时提供较佳的显示品质。

图2是根据本发明的另一实施例的主动元件阵列基板的结构及驱动状态的示意图。图2所示的主动元件阵列基板200a与图1所示的主动元件阵列基板200的构件大致相同，其主要不同处在于第三像素及第四像素与数据线及扫描线的电性连接方式，以下将针对二者主要差异之处及驱动状态进行说明。

请参照图2，在本实施例中，位于二相邻数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)之间的第一像素210a与第三像素210c在第一方向D1上对齐，且位于二相邻数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)之间的第二像素210b与第四像素210d在第一方向D1上对齐。此外，位于二相邻数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)之间的第一像素210a与第四像素210d与同一条数据线电性连接，而位于二相邻数据线DL0、DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)之间的第二像素210b与第三像素210c与同一条数据线电性连接。举例来说，以位于二相邻数据线DL(2j+1)、DL(2j+2)之间的像素210a～210d为例，第一像素210a与第四像素210d与同一条数据线DL(2j+2)电性连接，第二像素210b与第三像素210c与同一条数据线DL(2j+1)电性连接。

在实际的应用层面上，数据驱动芯片(未绘示)经由各数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)，输入对应的数据电压(或信号)至对应的像素210a～210d，以使得各像素210a～210d呈现所需的显示效果。如图2所示，本实施例的驱动方法是在同一个帧时间内，对奇数条数据线DL(2j+1)、DL(2j+3)输入例如为正极性的第一极性信号“+”，而对偶数条数据线DL(2j+2)、DL(2j+4)输入例如为负极性的第二极性信号“-”。此外，在下一个帧时间内，对奇数条数据线DL(2j+1)、DL(2j+3)输入负极性信号“-”，并对偶数条数据线DL(2j+2)、DL(2j+4)输入正极性信号“+”(未绘示)。换句话说，所输入的信号的极性例如是仅会在液晶显示器的一个帧时间才转态一次。当扫描线SL₁(2i+1)、SL₂(2i+2)、SL₁(2i+3)、SL₂(2i+4)、SL₁(2i+5)、SL₂(2i+6)、SL₁(2i+7)、SL₂(2i+8)由上至下依序开启时，各数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)依序提供不同的数据电压(或信号)以输入至对应的像素210a～210d中。具体地讲，由于第一像素210a与第四像素210d与同一条数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)电性连接，因此第一像素210a与第四像素210d具有相同的极性。相似地，由于第二像素210b与第三像素210c与同一条数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)电性连接，因此第二像素210b与第三像素210c具有相同的极性。

以位于二相邻数据线DL(2j+1)、DL(2j+2)之间的像素210a～210d为例，第一像素210a与第四像素210d例如是具有第二极性“-”，第二像素210b与第三像素210c例如是具有第一极性“+”，换句话说，第一像素210a与第二像素210b的极性不同。相似地，以位于二相邻数据线DL(2j+2)、DL(2j+3)之间的像素210a～210d为例，第一像素210a与第四像素210d例如是具有第一极性“+”，第二像素210b与第三像素210c例如是具有第二极性“-”，换句话说，第一像素210a与第二像素210b的极性不同。再者，以各第二像素列C₂来看，与偶数条数据线DL(2j+2)、DL(2j+4)电性连接的第三像素210c及第四像素210d例如是具有第二极性“-”，而与奇数条数据线DL(2j+1)、DL(2j+3)电性连接的第三像素210c及第四像素210d具有第一极性“+”。换句话说，在本实施例中，对奇数条数据线DL(2j+1)、DL(2j+3)输入一第一极性信号，而对偶数条数据线DL(2j+2)、DL(2j+4)输入一第二极性信号，就能达到如图2所示的以双点反转驱动像素阵列的状态。

图3是根据本发明的又一实施例的主动元件阵列基板的结构及驱动状态的示意图。请参照图3，本实施例的主动元件阵列基板300包括基板302、多条第一扫描线SL₁(2i+1)、SL₁(2i+3)、SL₁(2i+5)、SL₁(2i+7)、多条第二扫描线SL₂(2i+2)、SL₂(2i+4)、SL₂(2i+6)、SL₂(2i+8)、多条第一数据线DL(2j+1)、DL(2j+3)、多条第二数据线DL(2j+2)、DL(2j+4)以及多个像素320a～320d，其中i与j分别为自然数。其中，第一扫描线SL₁(2i+1)、SL₁(2i+3)、SL₁(2i+5)、SL₁(2i+7)与第二扫描线SL₂(2i+2)、SL₂(2i+4)、SL₂(2i+6)、SL₂(2i+8)沿着一第一方向D1交替排列于基板302上。第一数据线DL(2j+1)、DL(2j+3)与第二数据线DL(2j+2)、DL(2j+4)沿着一第二方向D2交替排列于基板302上，并与第一扫描线SL₁(2i+1)、SL₁(2i+3)、SL₁(2i+5)、SL₁(2i+7)以及第二扫描线SL₂(2i+2)、SL₂(2i+4)、SL₂(2i+6)、SL₂(2i+8)交错。在本实施例中，第一方向D1例如是行方向，第二方向D2例如是列方向。

多个像素320a～320d包括多个第一显示单元310a以及多个第二显示单元310b，各第一显示单元310a包括一第一像素320a与一第二像素320b，各第二显示单元310b包括一第三像素320c与一第四像素320d。第一像素320a与第一扫描线SL₁(2i+1)、SL₁(2i+3)、SL₁(2i+5)、SL₁(2i+7)以及第一数据线DL(2j+1)、DL(2j+3)电性连接，第二像素320b与第二扫描线SL₂(2i+2)、SL₂(2i+4)、SL₂(2i+6)、SL₂(2i+8)以及第一数据线DL(2j+1)、DL(2j+3)电性连接，第三像素320c与第一扫描线SL₁(2i+1)、SL₁(2i+3)、SL₁(2i+5)、SL₁(2i+7)以及第二数据线DL(2j+2)、DL(2j+4)电性连接，第四像素320d与第二扫描线SL₂(2i+2)、SL₂(2i+4)、SL₂(2i+6)、SL₂(2i+8)以及第二数据线DL(2j+2)、DL(2j+4)电性连接。其中，第一显示单元310a与第二显示单元310b在第一方向D1以及第二方向D2上交替排列。

在本实施例中，第一显示单元310a与第二显示单元310b例如是在第一方向D1以及第二方向D2上彼此对齐。再者，排列于第1列与第3列等奇数列的像素320a～320d例如是以第一像素320a、第二像素320b、第三像素320c、第四像素320d的排列顺序排列，而排列于第2列与第4列等偶数列的像素320a～320d例如是以第四像素320d、第三像素320c、第二像素320b、第一像素320a的排列顺序排列。换句话说，在本实施例中，排列于第n列的像素320a～320d例如是以第一像素320a、第二像素320b、第三像素320c、第四像素320d的排列顺序排列，而排列于第(n+1)列的像素320a～320d例如是以第四像素320d、第三像素320c、第二像素320b、第一像素320a的排列顺序排列，且n为整数。

在本实施例中，在二相邻的第一数据线DL(2j+1)、DL(2j+3)与第二数据线DL(2j+2)、DL(2j+4)之间，第一像素320a与第四像素320d在第一方向D1上对齐。在二相邻的第一数据线DL(2j+1)、DL(2j+3)与第二数据线DL(2j+2)、DL(2j+4)之间，第二像素320b与第三像素320c在第一方向D1上对齐。

请参照图3，在实际的应用层面上，数据驱动芯片(未绘示)经由各第一数据线DL(2j+1)、DL(2j+3)与第二数据线DL(2j+2)、DL(2j+4)，输入对应的数据电压(或信号)至对应的像素320a～320d，以使得各像素320a～320d呈现所需的显示效果。如图3所示，本实施例的驱动方法是在同一个帧时间内，对第一数据线DL(2j+1)、DL(2j+3)输入例如为正极性的第一极性信号“+”，而对第二数据线DL(2j+2)、DL(2j+4)输入例如为负极性的第二极性信号“-”。此外，在下一个帧时间内，对第一数据线DL(2j+1)、DL(2j+3)输入负极性信号“-”，并对第二数据线DL(2j+2)、DL(2j+4)输入正极性信号“+”(未绘示)。换句话说，所输入的信号的极性例如是仅会在液晶显示器的一个帧时间才转态一次。

当扫描线SL₁(2i+1)、SL₂(2i+2)、SL₁(2i+3)、SL₂(2i+4)、SL₁(2i+5)、SL₂(2i+6)、SL₁(2i+7)、SL₂(2i+8)由上至下依序开启时，各数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)依序提供不同的数据电压(或信号)以输入至对应的像素320a～320d中。详言之，在本实施例中，由于第一像素320a与第二像素320b与同一条第一数据线DL(2j+1)、DL(2j+3)电性连接，因此第一像素320a与第二像素320b具有相同的极性。相似地，由于第三像素320c与第四像素320d与同一条第二数据线DL(2j+2)、DL(2j+4)电性连接，因此第三像素320c与第四像素320d具有相同的极性。在本实施例中，第一像素320a与第二像素320b例如是具有第一极性“+”，第三像素320c与第四像素320d例如是具有第二极性“-”，换句话说，第一像素320a与第三像素320c的极性不同。简言之，在本实施例中，对第一数据线DL(2j+1)、DL(2j+3)输入一第一极性信号，而对第二数据线DL(2j+2)、DL(2j+4)输入一第二极性信号，就能达到如图3所示的以双点反转驱动像素阵列的状态。

图4绘示另一种本发明一实施例的主动元件阵列基板的结构及驱动状态的示意图。图4所示的主动元件阵列基板300a与图3所示的主动元件阵列基板300的构件大致相同，其主要不同处在于像素320a～320d的排列方式。详言之，在主动元件阵列基板300a中，排列于第1列与第3列等奇数列的像素320a～320d例如是以第一像素320a、第二像素320b、第三像素320c、第四像素320d的排列顺序排列，而排列于第2列与第4列等偶数列的像素320a～320d例如是以第三像素320c、第四像素320d、第一像素320a、第二像素320b的排列顺序排列。换句话说，在本实施例中，排列于第n列的像素320a～320d例如是以第一像素320a、第二像素320b、第三像素320c、第四像素320d的排列顺序排列，而排列于第(n+1)列的像素320a～320d例如是以第三像素320c、第四像素320d、第一像素320a、第二像素320b的排列顺序排列，且n为整数。因此，在本实施例中，在二相邻的第一数据线DL(2j+1)、DL(2j+3)与第二数据线DL(2j+2)、DL(2j+4)之间，第一像素320a与第三像素320c在第一方向D1上对齐。在二相邻的第一数据线DL(2j+1)、DL(2j+3)与第二数据线DL(2j+2)、DL(2j+4)之间，第二像素320b与第四像素320d在第一方向D1上对齐。在本实施例中，第一方向D1例如是行方向，第二方向D2例如是列方向。

如图4所示，在本实施例中，驱动方法是在同一个帧时间内，对第一数据线DL(2j+1)、DL(2j+3)输入例如为正极性的第一极性信号“+”，而对第二数据线DL(2j+2)、DL(2j+4)输入例如为负极性的第二极性信号“-”。此外，在下一个帧时间内，对第一数据线DL(2j+1)、DL(2j+3)输入负极性信号“-”，并对第二数据线DL(2j+2)、DL(2j+4)输入正极性信号“+”(未绘示)。换句话说，所输入的信号的极性例如是仅会在液晶显示器的一个帧时间才转态一次。当扫描线SL₁(2i+1)、SL₂(2i+2)、SL₁(2i+3)、SL₂(2i+4)、SL₁(2i+5)、SL₂(2i+6)、SL₁(2i+7)、SL₂(2i+8)由上至下依序开启时，各数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)经由数据驱动芯片(未绘示)依序提供不同的数据电压以输入至对应的像素320a～320d中。由于第一像素320a与第二像素320b与同一条第一数据线DL(2j+1)、DL(2j+3)电性连接，因此第一像素320a与第二像素320b例如是具有第一极性“+”。相似地，由于第三像素320c与第四像素320d与同一条第二数据线DL(2j+2)、DL(2j+4)电性连接，因此第三像素320c与第四像素320d例如是具有第二极性“-”。换句话说，在本实施例中，对奇数条数据线DL(2j+1)、DL(2j+3)输入一第一极性信号，而对偶数条数据线DL(2j+2)、DL(2j+4)输入一第二极性信号，就能达到如图4所示的以双点反转驱动像素阵列的状态。

承上述，虽然在本实施例中是以正极性为第一极性及负极性为第二极性为例，但第一极性也可以是负极性及第二极性也可以是正极性。

特别的是，上述实施例的主动元件阵列基板300、300a通过像素阵列中各像素320a～320d与对应的扫描线SL₁(2i+1)、SL₂(2i+2)、SL₁(2i+3)、SL₂(2i+4)、SL₁(2i+5)、SL₂(2i+6)、SL₁(2i+7)、SL₂(2i+8)以及数据线DL(2j+1)、DL(2j+2)、DL(2j+3)、DL(2j+4)的适当配置，得以采用纯熟的行反转技术的驱动方式，来达到双点反转的显示效果。此外，本实施例的像素布局方式能够平衡各数据线对共通电位的耦合效应，以避免共通电位的漂移。如此一来，可以避免已知的显示不均的问题，在达到省电、节省成本时，同时提供较佳的显示品质。

接下来将以实验例与比较例来说明在同一测试图案下，本发明的像素布局方式与其他像素布局方式对于平衡各数据线对共通电位的耦合效应差异。其中，实验例是以图1所示的像素布局方式来进行测试，以及比较例是以图5所示的像素布局方式来进行测试。由于图1所示的像素布局方式已在前文叙述，因此此处仅介绍图5所示的HSD架构搭配行反转驱动的主动元件阵列基板的结构。请参照图5，主动元件阵列基板100包括配置于基板102上的多条数据线DL1～DL6、多条第一扫描线SL₁与多条第二扫描线SL₂以及多个像素列102a、102b。每一像素列102a、102b配置于一第一扫描线SL₁与一第二扫描线SL₂之间，且每一像素列102a、102b包括多个像素110。详言之，数据驱动芯片(未绘示)经由各数据线DL1～DL6输入对应的数据电压(或信号)至对应的像素110，使得各像素110呈现所需的显示效果。如图5所示，其驱动方法是在同一个帧时间(frame period)内，对奇数条数据线DL1、DL3、DL5输入正极性信号“+”，并对偶数条数据线DL2、DL4、DL6输入负极性信号“-”。此外，在下一个帧时间内，对奇数条数据线DL1、DL3、DL5输入负极性信号“-”，并对偶数条数据线DL2、DL4、DL6输入正极性信号“+”(未绘示)。当扫描线SL₁、SL₂由上至下依序开启时，各数据线DL1～DL6依序提供不同的数据电压(或信号)以输入至对应的像素110中。如图1A所示，通过像素110与对应的扫描线SL₁、SL₂及数据线DL1～DL6之间的适当配置，主动元件阵列基板100可以采用行反转驱动方式而达到双点反转驱动方式所带来的显示效果。

[实验例]

分别以图6A与图7A所示的测试图案1(Sub-Pixel V-Stripe，以R、G、B、W表示)与测试图案2(Pixel V-Stripe，以R、G、B、W表示)来对图1所示的像素布局方式进行测试，以分别得到图6B与图7B所示的共通电位的波形图。

[比较例]

分别以图8A与图9A所示的测试图案1(Sub-Pixel V-Stripe，以R、G、B、W表示)与测试图案2(Pixel V-Stripe，以R、G、B、W表示)来对图5所示的像素布局方式进行测试，以分别得到图8B与图9B的右手边所示的共通电位的波形图。换句话说，实验例的图6A与比较例的图8A是在测试图案1下进行测试，实验例的图7A与比较例的图9A是在测试图案2下进行测试，以比较两者之间的差异。

由图6B与图7B可知，在本发明的像素布局与极性安排方式下，在同一时间下，数据线DL1～DL6都能两两一正一负互相平衡抵消(平衡的数字记为0)，因此不会对共通电位Vcom造成干扰。换句话说，本发明的像素布局能够平衡各数据线对共通电位的耦合效应，以避免共通电位的漂移，进而能提供较佳的显示品质。

相反地，由图8B与图9B可知，在比较例的像素布局与极性安排方式下，在图示的重复范围内，数据线DL1～DL6在同一时间，均有6条数据线同时由低转高(平衡的数字记为+6)或是同时由高转低(平衡的数字记为-6)(如图8B所示)的情况，或者是，6条数据线中会有2条数据线同时向上(平衡的数字记为+2)或向下(平衡的数字记为-2)(如图9B所示)，而对共通电位Vcom造成干扰。也就是说，数据线DL1～DL6会对共通电位Vcom产生耦合效应(coupling effect)而拉动共通电位Vcom，使得共通电位Vcom向上漂移或向下漂移。如此一来，部分像素在显示上会有亮度偏亮或偏暗的情况发生，使得显示画面呈现不均匀的亮暗线或亮暗点而具有较差的显示品质。

因此，由上述实验结果可知，相较于比较例的像素布局方式，本发明的像素布局方式能有效地平衡各数据线对共通电位的耦合效应，以避免共通电位的漂移，进而能提供较佳的显示品质。

综上所述，本发明的主动元件阵列基板可以通过HSD的配置方式来减少数据驱动芯片的驱动电力消耗，以达到省电亦以及节省制造成本。此外，本发明通过适当地布局像素、扫描线与数据线，能够平衡各数据线对共通电位的耦合效应，以避免共通电位的漂移。如此一来，可以避免已知的显示不均的问题，在达到省电、节省成本时，同时提供较佳的显示品质。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书所界定者为准。

Claims

1.一种主动元件阵列基板，包括：

一基板；

多条第一扫描线；

多条第二扫描线，其中这些第一扫描线与这些第二扫描线沿着一第一方向交替排列于该基板上；

多条数据线，沿着一第二方向平行排列于该基板上，并与这些第一扫描线以及这些第二扫描线交错；以及

多个像素，排列成多个第一像素列以及多个第二像素列，这些第一像素列与这些第二像素列沿着该第一方向交替配置，各该第一像素列包括多个第一像素与多个第二像素，这些第一像素与这些第二像素沿着该第二方向交替排列，这些第一像素与这些第一扫描线以及这些数据线电性连接，而这些第二像素与这些第二扫描线以及这些数据线电性连接，各该第二像素列包括多个第三像素以及多个第四像素，这些第三像素与这些第四像素沿着该第二方向交替排列，这些第三像素与这些第一扫描线以及这些数据线电性连接，这些第四像素与这些第二扫描线以及这些数据线电性连接，其中位于二相邻数据线的像素排列成两行，且在排列于同一行的像素中，位于奇数列的部分像素与位于偶数列的部分像素分别与不同条数据线电性连接。

2.如权利要求1所述的主动元件阵列基板，其中位于二相邻数据线之间的第一像素与第四像素在该第一方向上对齐，且位于二相邻数据线之间的第二像素与第三像素在该第一方向上对齐。

3.如权利要求2所述的主动元件阵列基板，其中位于二相邻数据线之间的第一像素与第三像素与同一条数据线电性连接，而位于二相邻数据线之间的第二像素与第四像素与同一条数据线电性连接。

4.如权利要求2所述的主动元件阵列基板，其中这些第一像素与这些第三像素的极性相同，而这些第二像素与这些第四像素的极性相同，且这些第一像素与这些第二像素的极性不同。

5.如权利要求2所述的主动元件阵列基板，其中在各该第一像素列中，与第偶数条数据线电性连接的这些第一像素及这些第二像素具有第一极性，而第奇数条数据线电性连接的这些第一像素及这些第二像素具有第二极性，且第一极性与第二极性不同。

6.如权利要求1所述的主动元件阵列基板，其中位于二相邻数据线之间的第一像素与第三像素在该第一方向上对齐，且位于二相邻数据线之间的第二像素与第四像素在该第一方向上对齐。

7.如权利要求6所述的主动元件阵列基板，其中位于二相邻数据线之间的第一像素与第四像素与同一条数据线电性连接，而位于二相邻数据线之间的第二像素与第三像素与同一条数据线电性连接。

8.如权利要求6所述的主动元件阵列基板，其中这些第一像素与这些第四像素的极性相同，而这些第二像素与这些第三像素的极性相同，且这些第一像素与这些第二像素的极性不同。

9.如权利要求6所述的主动元件阵列基板，其中在各该第二像素列中，与第偶数条数据线电性连接的这些第三像素及这些第四像素具有第一极性，而第奇数条数据线电性连接的这些第三像素及这些第四像素具有第二极性，且第一极性与第二极性不同。

10.一种主动元件阵列基板，包括：

一基板；

多条第一扫描线；

多条第一数据线；

多条第二数据线，其中这些第一数据线与这些第二数据线沿着一第二方向交替排列于该基板上，并与这些第一扫描线以及这些第二扫描线交错；以及

多个像素，包括多个第一显示单元以及多个第二显示单元，各该第一显示单元包括一第一像素与一第二像素，各该第二显示单元包括一第三像素与一第四像素，这些第一像素与这些第一扫描线以及这些第一数据线电性连接，这些第二像素与这些第二扫描线以及这些第一数据线电性连接，这些第三像素与这些第一扫描线以及这些第二数据线电性连接，这些第四像素与这些第二扫描线以及这些第二数据线电性连接，其中这些第一显示单元与这些第二显示单元在该第一方向以及该第二方向上交替排列。

11.如权利要求10所述的主动元件阵列基板，其中这些第一显示单元与这些第二显示单元在该第一方向以及该第二方向上彼此对齐。

12.如权利要求10所述的主动元件阵列基板，其中排列于第n列的像素以第一像素、第二像素、第三像素、第四像素的排列顺序排列，而排列于第(n+1)列的像素以第四像素、第三像素、第二像素、第一像素的排列顺序排列，且n为整数。

13.如权利要求12所述的主动元件阵列基板，其中在二相邻的第一数据线与第二数据线之间，这些第一像素与这些第四像素在该第一方向上对齐。

14.如权利要求12所述的主动元件阵列基板，其中在二相邻的第一数据线与第二数据线之间，这些第二像素与这些第三像素在该第一方向上对齐。

15.如权利要求10所述的主动元件阵列基板，其中排列于第n列的像素以第一像素、第二像素、第三像素、第四像素的排列顺序排列，而排列于第(n+1)列的像素以第三像素、第四像素、第一像素、第二像素的排列顺序排列，且n为整数。

16.如权利要求15所述的主动元件阵列基板，其中在二相邻的第一数据线与第二数据线之间，这些第一像素与这些第三像素在该第一方向上对齐。

17.如权利要求15所述的主动元件阵列基板，其中在二相邻的第一数据线与第二数据线之间，这些第二像素与这些第四像素在该第一方向上对齐。

18.如权利要求10所述的主动元件阵列基板，其中这些第一像素与这些第二像素的极性相同，而这些第三像素与这些第四像素的极性相同，且这些第一像素与这些第三像素的极性不同。