CN101996607B - 液晶显示面板 - Google Patents
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Abstract
本发明提供一种液晶显示面板，该液晶显示面板包括多个基本排列单位，其中每一该基本排列包括：第一列包括四个第一颜色子像素、第二列包括四个第二颜色子像素、第三列包括四个第三颜色子像素、第四列包括四个第四颜色子像素、第五列包括四个第五颜色子像素以及第六列包括四个第六颜色子像素。本发明的优点是经由改变像素阵列中的排列方式，并利用行反转驱动方式，以维持共同电压电平的稳定。再者，经由配线区域的连线处理，使得子像素上下相邻两条的栅极线输出的栅脉冲之间不会互相重叠，可以维持正常的显示画面。
Description
技术领域
本发明涉及一种液晶显示面板，特别涉及一种整合栅驱动电路的液晶显示面板。
背景技术
一般来说，液晶显示面板上包括多条栅极线(gate line)连接至栅驱动器(gate driver)，以及多条数据线(data line)连接至数据驱动器(data driver)，或称为源驱动器(source driver)。为了要有效地缩减数据线的数目，并且降低制作成本。因此，一种具有三向栅极(Tri-gate)像素(pixel)排列的液晶显示面板被提出。亦即，每个像素中红、绿、蓝(R、G、B)子像素(sub-pixel)的排列是延着数据线的方向排列，如此呈现一个完整的显示画面，需要原来3倍的栅驱动器数目，但可以搭配将栅驱动器整合在液晶显示面板上，因此可以降低整体制作成本。
请参照图1A，其所绘示为公知液晶显示面板示意图。其揭示于美国专利公开号US2007/0091044，其为一种三向栅极像素排列的液晶显示面板，包括一数据驱动器与栅驱动器以及一像素阵列。其中，数据驱动器包括多个数据驱动芯片(data driver IC)141、142，并连接至m条数据线(D1～Dm)；栅驱动器连接至3n条栅极线，其包括第一栅驱动芯片150L连接至奇数的栅极线与第二栅驱动芯片150R连接至偶数的栅极线。
以像素PX11为例，其包括三个子像素，分别为第一栅极线G1、第二栅极线G2、与第三栅极线G3上的栅脉冲(gate pulse)所控制。
再者，为了让液晶显示面板的画面有比较好的显示品质，并降低面板整体功率消耗，数据线的驱动方式是使用行反转(column inversion)的方式来驱动，亦即在同一时间相邻两条数据线的驱动极性是相反的。由于液晶显示面板上会接收一个共同电压电平(Vcom)，所以当数据线上的电压值大于共同电压电平时即为正极性(+)，当数据线上的电压值小于共同电压电平时即为负极性(-)。
图1A液晶显示面板中子像素的排列方式，在显示某些规则性画面时候，会因为数据线同时由低电压电平往高电压电平变化，或同时由高电压电平往低电压电平变化，导致共同电压电平(Vcom)受到耦合效应而偏离原来的电平，因而影响到写入子像素的电压电平，导致画面显示异常。
请参照图1B，其所绘示为图1A的液晶显示面板上显示亮暗交错的垂直条纹时的数据线上的信号变化示意图。其中，共同电压电平(Vcom)为4V并且在显示的画面上偶数数据线为负极性、奇数数据线为正极性。再者，当数据线上的电压为共同电压电平(Vcom)时，子像素为全亮状态；反之，当数据线上的电压为0V或者8V，则子像素为全暗状态。
很明显地，在使用行反转(column inversion)的方式来驱动的液晶显示面板上显示亮暗交错的垂直条纹，偶数的数据线，例如第二数据线D2、第四数据线D4，必须根据栅极线上的栅脉冲(G1～G12)依序在4V与0V之间变化。同理，奇数的数据线，例如第三数据线D3、第五数据线D5，必须根据栅极线上的栅脉冲(G1～G12)依序在8V与4V之间变化。如此，即可在画面上呈现亮暗交错的垂直条纹。
然而，由图1B可知，当数据线上的电压在转态(transition)时皆是同时由低电压电平往高电压电平变化，或同时由高电压电平往低电压电平变化。因此，造成共同电压电平(Vcom)受到耦合效应而偏离原来的电平，因而影响到写入子像素的电压电平，导致画面显示异常。
请参照图2A与图2B，其所绘示为公知栅驱动器及其相关信号示意图。栅驱动器410包括多个移位暂存单元411～418，其中第一移位暂存器411至第四移位暂存器414个别接收四个时脉信号(C1～C4)并可产生四个栅脉冲g1～g4至显示区域420的第一栅极线G1至第四栅极线G4。详细说明如下。
第一移位暂存器411与第二移位暂存器412接收起始信号ST后，即根据第一时脉信号C1与第二时脉信号C2来产生第一栅脉冲g1与第二栅脉冲g2至第一栅极线G1与第二栅极线G2。同理，第一移位暂存器411会通知第三移位暂存器413根据第三时脉信号C3产生第三栅脉冲g3至第三栅极线G3，第二移位暂存器412会通知第四移位暂存器414根据第四时脉信号C4产生第四栅脉冲g4至第四栅极线G4。而第五移位暂存器415至第八移位暂存器418及其后续移位暂存器的连接关系与上述相同，不再赘述。其中，四个时脉信号(C1～C4)的频率相同，且彼此之间的相位相差为90度。
如图2B所示，以第一栅脉冲g1为例，其被区分为前半部的预充电时间(pre-charge time)t1，后半部的数据写入时间(data writing time)t2。同理，所有的栅脉冲皆会包括一预充电时间与一数据写入时间。而此操作方式会让子像素上下相邻两条的栅极线输出的栅脉冲之间有一个数据写入时间(t2)会重叠，因此当该笔数据写入的同时，邻近的栅极线会透过子像素和栅极线之间的寄生电容而影响到子像素的电压，如此会让显示画面异常。
发明内容
本发明的目的是提出一种液晶显示面板，经由改变像素阵列中的排列方式，并利用行反转(column inversion)驱动方式，将会维持共同电压电平(Vcom)的稳定。再者，经由配线区域的连线处理，使得子像素上下相邻两条的栅极线输出的栅脉冲之间不会互相重叠，因此可维持正常的显示画面。
本发明提出一种液晶显示面板，包括多个基本排列单位，其中每一该基本排列包括：一第一列包括四个第一颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+2)栅极线，一第一端连接至第(4y+1)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+1)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+2)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+1)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第四子像素的一存储单元；一第二列包括四个第二颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+2)栅极线，第一端连接至第(4y+2)数据线，第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+3)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+2)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+3)栅极线，一第一端连接至第(4y+5)数据线，一第二端连接至该第四子像素的一存储单元；一第三列包括四个第三颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+4)栅极线，一第一端连接至第(4y+1)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+3)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+4)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+3)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第四子像素的一存储单元；一第四列包括四个该第一颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+4)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+5)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+4)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+5)栅极线，一第一端连接至第(4y+5)数据线，一第二端连接至该第四子像素的一存储单元；一第五列包括四个该第二颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+6)栅极线，一第一端连接至第(4y+1)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+5)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+6)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+5)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第四子像素的一存储单元；以及，一第六列包括四个该第三颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+6)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+7)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+6)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+7)栅极线，一第一端连接至第(4y+5)数据线，一第二端连接至该第四子像素的一存储单元；其中，x、Y为大于等于0的正整数。
本发明更提出一种液晶显示面板，包括多个基本排列单位，其中每一该基本排列包括：一第一列包括四个第一颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+1)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+2)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+1)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+2)栅极线，一第一端连接至第(4y+5)数据线，一第二端连接至该第四子像素的一存储单元；一第二列包括四个第二颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+3)栅极线，一第一端连接至第(4y+1)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+2)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+3)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+2)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第四子像素的一存储单元；一第三列包括四个第三颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+3)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+4)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+3)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+4)栅极线，一第一端连接至第(4y+5)数据线，一第二端连接至该第四子像素的一存储单元；一第四列包括四个该第一颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+5)栅极线，一第一端连接至第(4y+1)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+4)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+5)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+4)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第四子像素的一存储单元；一第五列包括四个该第二颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+5)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+6)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+5)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+6)栅极线，一第一端连接至第(4y+5)数据线，一第二端连接至该第四子像素的一存储单元；以及，一第六列包括四个该第三颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+7)栅极线，一第一端连接至第(4y+1)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+6)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+7)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+6)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第四子像素的一存储单元；其中，x、y为大于等于0的正整数。
本发明更提出一种液晶显示面板，包括：一显示区域，该显示区域有多条栅极线；以及一栅驱动单元，包括：一栅驱动器，具有一第(4z+1)移位暂存器、一第(4z+2)移位暂存器、一第(4z+3)移位暂存器、与一第(4z+4)移位暂存器，其中，第(4z+1)移位暂存器根据一第一时脉信号产生一第(4z+1)栅脉冲，第(4z+2)移位暂存器根据一第二时脉信号产生一第(4z+2)栅脉冲，第(4z+3)移位暂存器根据一第三时脉信号产生一第(4z+3)栅脉冲，第(4z+4)移位暂存器根据一第四时脉信号产生一第(4z+4)栅脉冲；以及一配线区域，将该第(4z+1)栅脉冲传送至第(4z+3)栅极线，将该第(4z+2)栅脉冲传送至第(4z+1)栅极线，将第(4z+3)栅脉冲传送至该第(4z+4)栅极线，将第(4z+4)栅脉冲传送至该第(4z+2)栅极线；其中，z为大于等于0的正整数，且该第一时脉信号、该第二时脉信号、该第三时脉信号、与该第四时脉信号的频率相同，且相位依序差90度。
因此，本发明的优点是提出一种液晶显示面板，经由改变像素阵列中的排列方式，并利用行反转(column inversion)驱动方式，将会维持共同电压电平(Vcom)的稳定。再者，经由配线区域的连线处理，使得子像素上下相邻两条的栅极线输出的栅脉冲之间不会互相重叠，因此可维持正常的显示画面。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
附图说明
图1A所绘示为公知液晶显示面板示意图。
图1B所绘示为图1A的液晶显示面板上显示亮暗交错的垂直条纹时的数据线上的信号变化示意图。
图2A与图2B所绘示为公知栅驱动器及其相关信号示意图。
图3A所绘示为本发明液晶显示面板的第一实施例。
图3B所绘示为图3A的液晶显示面板上显示亮暗交错的垂直条纹时的数据线上的信号变化示意图。
图4A所绘示为本发明液晶显示面板的第二实施例。
图4B所绘示为图4A的液晶显示面板上显示亮暗交错的垂直条纹时的数据线上的信号变化示意图。
图5A与图5B所绘示为本发明栅驱动单元第一实施例及其相关信号示意图。
图6A与图6B所绘示为本发明栅驱动单元第二实施例及其相关信号示意图。
其中，附图标记说明如下：
141、142数据驱动芯片 150L第一栅驱动芯片
150R第二栅驱动芯片 410栅驱动器
411第一移位暂存器 412第二移位暂存器
413第三移位暂存器 414第四移位暂存器
415第五移位暂存器 416第六移位暂存器
417第七移位暂存器 418第八移位暂存器
420显示区域
510栅驱动单元 520数据驱动器
530基本排列单元
610栅驱动单元 620数据驱动器
630基本排列单元
710栅驱动单元 720栅驱动器
721第一移位暂存器 722第二移位暂存器
723第三移位暂存器 724第四移位暂存器
725第五移位暂存器 726第六移位暂存器
727第七移位暂存器 728第八移位暂存器
730配线区域 740显示区域
810栅驱动单元 820栅驱动器
821第一移位暂存器 822第二移位暂存器
823第三移位暂存器 824第四移位暂存器
825第五移位暂存器 826第六移位暂存器
827第七移位暂存器 828第八移位暂存器
830配线区域 840显示区域
具体实施方式
请参照图3A，其所绘示为本发明液晶显示面板的第一实施例。本发明为一种三向栅极像素排列的液晶显示面板，包括一数据驱动器520与栅驱动单元510以及一像素阵列。其中，数据驱动器520包括m条数据线(D1～Dm)；栅驱动单元510连接至3n条栅极线。
再者，数据线的驱动方式是使用行反转(column inversion)的方式来驱动，亦即在同一时间相邻两条数据线的驱动极性是相反的，因此第一数据线D1为正极性、第二数据线D2为负极性，并依此类推。液晶显示面板上会接收一个共同电压电平(Vcom)，当数据线上的电压值大于共同电压电平时即为正极性(+)，当数据线上的电压值小于共同电压电平时即为负极性(-)。
本发明第一实施例中的像素阵列，举例而言，以6×4个子像素为一个基本排列单位530，其他像素阵列中的子像素排列方式皆是重复此基本排列单位。举例来说，图3A中的基本排列单位530连接至第一栅极线G1至第七栅极线G7，第一数据线D1至第五数据线D5。
第一列包括四个红色子像素，其中，第一子像素的开关元件的控制端连接至第二栅极线G2，第一端连接至第一数据线D1，第二端连接至第一子像素的存储单元；第二子像素的开关元件的控制端连接至第一栅极线G1，第一端连接至第三数据线D3，第二端连接至第二子像素的存储单元；第三子像素的开关元件的控制端连接至第二栅极线G2，第一端连接至第四数据线D4，第二端连接至第三子像素的存储单元；第四子像素的开关元件的控制端连接至第一栅极线G1，第一端连接至第四数据线D4，第二端连接至第四子像素的存储单元。
第二列包括四个绿色子像素，其中，第一子像素的开关元件的控制端连接至第二栅极线G2，第一端连接至第二数据线D2，第二端连接至第一子像素的存储单元；第二子像素的开关元件的控制端连接至第三栅极线G3，第一端连接至第二数据线D2，第二端连接至第二子像素的存储单元；第三子像素的开关元件的控制端连接至第二栅极线G2，第一端连接至第三数据线D3，第二端连接至第三子像素的存储单元；第四子像素的开关元件的控制端连接至第三栅极线G3，第一端连接至第五数据线D5，第二端连接至第四子像素的存储单元。
第三列包括四个蓝色子像素，其中，第一子像素的开关元件的控制端连接至第四栅极线G4，第一端连接至第一数据线D1，第二端连接至第一子像素的存储单元；第二子像素的开关元件的控制端连接至第三栅极线G3，第一端连接至第三数据线D3，第二端连接至第二子像素的存储单元；第三子像素的开关元件的控制端连接至第四栅极线G4，第一端连接至第四数据线D4，第二端连接至第三子像素的存储单元；第四子像素的开关元件的控制端连接至第三栅极线G3，第一端连接至第四数据线D4，第二端连接至第四子像素的存储单元。
第四列包括四个红色子像素，其中，第一子像素的开关元件的控制端连接至第四栅极线G4，第一端连接至第二数据线D2，第二端连接至第一子像素的存储单元；第二子像素的开关元件的控制端连接至第五栅极线G5，第一端连接至第二数据线D2，第二端连接至第二子像素的存储单元；第三子像素的开关元件的控制端连接至第四栅极线G4，第一端连接至第三数据线D3，第二端连接至第三子像素的存储单元；第四子像素的开关元件的控制端连接至第五栅极线G5，第一端连接至第五数据线D5，第二端连接至第四子像素的存储单元。
第五列包括四个绿色子像素，其中，第一子像素的开关元件的控制端连接至第六栅极线G6，第一端连接至第一数据线D1，第二端连接至第一子像素的存储单元；第二子像素的开关元件的控制端连接至第五栅极线G5，第一端连接至第三数据线D3，第二端连接至第二子像素的存储单元；第三子像素的开关元件的控制端连接至第六栅极线G6，第一端连接至第四数据线D4，第二端连接至第三子像素的存储单元；第四子像素的开关元件的控制端连接至第五栅极线G5，第一端连接至第四数据线D4，第二端连接至第四子像素的存储单元。
第六列包括四个蓝色子像素，其中，第一子像素的开关元件的控制端连接至第六栅极线G6，第一端连接至第二数据线D2，第二端连接至第一子像素的存储单元；第二子像素的开关元件的控制端连接至第七栅极线G7，第一端连接至第二数据线D2，第二端连接至第二子像素的存储单元；第三子像素的开关元件的控制端连接至第六栅极线G6，第一端连接至第三数据线D3，第二端连接至第三子像素的存储单元；第四子像素的开关元件的控制端连接至第七栅极线G7，第一端连接至第五数据线D5，第二端连接至第四子像素的存储单元。
上述的基本排列单位530，是以第一栅极线G1至第七栅极线G7，第一数据线D1至第五数据线D5为例来作说明。其可以扩展成为像素阵列中第(6x+1)栅极线至第(6x+7)栅极线，第(4y+1)数据线至第(4y+5)数据线所包含的基本排列单位，其中x、y可为大于等于0的正整数。
亦即，当x＝y＝0时，即为描述基本排列单位530。当x＝1、y＝0时，即是描述第七栅极线G7至第十三栅极线G13，第一数据线D1至第五数据线D5所包含的基本排列单位。
根据图3A液晶显示面板中子像素的排列方式，在显示规则性画面时候，相邻的数据线上并不会同时出现由低电压电平往高电压电平变化，或同时由高电压电平往低电压电平变化。因此，共同电压电平(Vcom)将不会受到耦合效应而偏离原来的电平，因此可以保持正常的显示画面。
请参照图3B，其所绘示为图3A的液晶显示面板上显示亮暗交错的垂直条纹时的数据线上的信号变化示意图。其中，共同电压电平(Vcom)为4V并且在显示的画面上偶数数据线为负极性、奇数数据线为正极性。再者，当数据线上的电压为共同电压电平(Vcom)时，子像素为全亮状态；反之，当数据线上的电压为0V或者8V，则子像素为全暗状态。
很明显地，在使用行反转(column inversion)的方式来驱动的液晶显示面板上显示亮暗交错的垂直条纹，偶数的数据线，例如第二数据线D2、第四数据线D4，必须根据栅极线上的栅脉冲(G1～G12)依序在4V与0V之间变化。同理，奇数的数据线，例如第三数据线D3、第五数据线D5，必须根据栅极线上的栅脉冲(G1～G12)依序在8V与4V之间变化。如此，即可在画面上呈现亮暗交错的垂直条纹。
因此，由图3B可知，当偶数数据线由低电压电平往高电压电平变化时，奇数数据线由高电压电平往低电压电平变化；反之，当偶数数据线由高电压电平往低电压电平变化时，奇数数据线由低电压电平往高电压电平变化。因此，可以确定共同电压电平(Vcom)将不会受到耦合效应而偏离原来的电平，因此可以保持正常的显示画面。
请参照图4A，其所绘示为本发明液晶显示面板的第二实施例。本发明为一种三向栅极像素排列的液晶显示面板，包括一数据驱动器620与栅驱动单元610以及一像素阵列。其中，数据驱动器620包括m条数据线(D1～Dm)；栅驱动单元610连接至3n条栅极线。
再者，数据线的驱动方式是使用行反转(column inversion)的方式来驱动，亦即在同一时间相邻两条数据线的驱动极性是相反的，因此第一数据线D1为正极性、第二数据线D2为负极性，并依此类推。由于液晶显示面板上会接收一个共同电压电平(Vcom)，所以当数据线上的电压值大于共同电压电平时即为正极性(+)，当数据线上的电压值小于共同电压电平时即为负极性(-)。
本发明第二实施例中的像素阵列是以6×4个子像素为一个基本排列单位630，其他像素阵列中的子像素排列方式皆是重复此基本排列单位。举例来说，图6A中的基本排列单位630连接至第一栅极线G1至第七栅极线G7，第一数据线D1至第五数据线D5。
第一列包括四个红色子像素，其中，第一子像素的开关元件的控制端连接至第一栅极线G1，第一端连接至第二数据线D2，第二端连接至第一子像素的存储单元；第二子像素的开关元件的控制端连接至第二栅极线G2，第一端连接至第二数据线D2，第二端连接至第二子像素的存储单元；第三子像素的开关元件的控制端连接至第一栅极线G1，第一端连接至第三数据线D3，第二端连接至第三子像素的存储单元；第四子像素的开关元件的控制端连接至第二栅极线G2，第一端连接至第五数据线D5，第二端连接至第四子像素的存储单元。
第二列包括四个绿色子像素，其中，第一子像素的开关元件的控制端连接至第三栅极线G3，第一端连接至第一数据线D1，第二端连接至第一子像素的存储单元；第二子像素的开关元件的控制端连接至第二栅极线G2，第一端连接至第三数据线D3，第二端连接至第二子像素的存储单元；第三子像素的开关元件的控制端连接至第三栅极线G3，第一端连接至第四数据线D4，第二端连接至第三子像素的存储单元；第四子像素的开关元件的控制端连接至第二栅极线G2，第一端连接至第四数据线D4，第二端连接至第四子像素的存储单元。
第三列包括四个蓝色子像素，其中，第一子像素的开关元件的控制端连接至第三栅极线G3，第一端连接至第二数据线D2，第二端连接至第一子像素的存储单元；第二子像素的开关元件的控制端连接至第四栅极线G4，第一端连接至第二数据线D2，第二端连接至第二子像素的存储单元；第三子像素的开关元件的控制端连接至第三栅极线G3，第一端连接至第三数据线D3，第二端连接至第三子像素的存储单元；第四子像素的开关元件的控制端连接至第四栅极线G4，第一端连接至第五数据线D5，第二端连接至第四子像素的存储单元。
第四列包括四个红色子像素，其中，第一子像素的开关元件的控制端连接至第五栅极线G5，第一端连接至第一数据线D1，第二端连接至第一子像素的存储单元；第二子像素的开关元件的控制端连接至第四栅极线G4，第一端连接至第三数据线D3，第二端连接至第二子像素的存储单元；第三子像素的开关元件的控制端连接至第五栅极线G5，第一端连接至第四数据线D4，第二端连接至第三子像素的存储单元；第四子像素的开关元件的控制端连接至第四栅极线G4，第一端连接至第四数据线D4，第二端连接至第四子像素的存储单元。
第五列包括四个绿色子像素，其中，第一子像素的开关元件的控制端连接至第五栅极线G5，第一端连接至第二数据线D2，第二端连接至第一子像素的存储单元；第二子像素的开关元件的控制端连接至第六栅极线G6，第一端连接至第二数据线D2，第二端连接至第二子像素的存储单元；第三子像素的开关元件的控制端连接至第五栅极线G5，第一端连接至第三数据线D3，第二端连接至第三子像素的存储单元；第四子像素的开关元件的控制端连接至第六栅极线G6，第一端连接至第五数据线D5，第二端连接至第四子像素的存储单元。
第六列包括四个蓝色子像素，其中，第一子像素的开关元件的控制端连接至第七栅极线G7，第一端连接至第一数据线D1，第二端连接至第一子像素的存储单元；第二子像素的开关元件的控制端连接至第六栅极线G6，第一端连接至第三数据线D3，第二端连接至第二子像素的存储单元；第三子像素的开关元件的控制端连接至第七栅极线G7，第一端连接至第四数据线D4，第二端连接至第三子像素的存储单元；第四子像素的开关元件的控制端连接至第六栅极线G6，第一端连接至第四数据线D4，第二端连接至第四子像素的存储单元。
上述的基本排列单位630，是以第一栅极线G1至第七栅极线G7，第一数据线D1至第五数据线D5为例来作说明。其可以扩展成为像素阵列中第(6x+1)栅极线至第(6x+7)栅极线G5，第(4y+1)数据线至第(4y+5)数据线所包含的基本排列单位，其中x、y可为大于等于0的正整数。
亦即，当x＝y＝0时，即为描述基本排列单位530。当x＝1、y＝0时，即是描述第七栅极线G7至第十三栅极线G13，第一数据线D1至第五数据线D5所包含的基本排列单位。
根据图4A液晶显示面板中子像素的排列方式，在显示规则性画面时候，相邻的数据线上并不会同时出现由低电压电平往高电压电平变化，或同时由高电压电平往低电压电平变化。因此，共同电压电平(Vcom)将不会受到耦合效应而偏离原来的电平，因此可以保持正常的显示画面。
请参照图4B，其所绘示为图4A的液晶显示面板上显示亮暗交错的垂直条纹时的数据线上的信号变化示意图。其中，共同电压电平(Vcom)为4V并且在显示的画面上偶数数据线为负极性、奇数数据线为正极性。再者，当数据线上的电压为共同电压电平(Vcom)时，子像素为全亮状态；反之，当数据线上的电压为0V或者8V，则子像素为全暗状态。
很明显地，在使用行反转(column inversion)的方式来驱动的液晶显示面板上显示亮暗交错的垂直条纹，偶数的数据线，例如第二数据线D2、第四数据线D4，必须根据栅极线上的栅脉冲(G1～G12)依序在4V与0V之间变化。同理，奇数的数据线，例如第三数据线D3、第五数据线D5，必须根据栅极线上的栅脉冲(G1～G12)依序在8V与4V之间变化。如此，即可在画面上呈现亮暗交错的垂直条纹。
因此，由图4B可知，当偶数数据线由低电压电平往高电压电平变化时，奇数数据线由高电压电平往低电压电平变化；反之，当偶数数据线由高电压电平往低电压电平变化时，奇数数据线由低电压电平往高电压电平变化。因此，可以确定共同电压电平(Vcom)将不会受到耦合效应而偏离原来的电平，因此可以保持正常的显示画面。
再者，本发明更提一种栅驱动器的设计并且配合液晶显示面板上的跳线处理，使得画面显示品质有效地改善。也就是说，利用本发明的栅驱动单元，显示区域内相邻两条栅极线输出不会重叠，因此子像素电压不会受到邻近栅极线的影响，让画面有良好显示品质。
请参照图5A与图5B，其所绘示为本发明栅驱动单元第一实施例及其相关信号示意图。栅驱动单元710包括一栅驱动器720与一配线区域730。其中，栅驱动器720包括多个移位暂存单元721～728，其中第一移位暂存器721至第四移位暂存器724个别接收四个时脉信号(C1～C4)并可产生四个栅脉冲g1～g4。再者，显示区域740上有多条栅极线G1～G8。根据本发明的实施例，于配线区域730中将第一栅脉冲g1传递至第三栅极线G3，将第二栅脉冲g2传递至第一栅极线G1，将第三栅脉冲g3传递至第四栅极线G4，将第四栅脉冲g4传递至第二栅极线G2。同理，第五移位暂存器725至第八移位暂存器728及其后续移位暂存器的布线方式与上述相同，不再赘述。
其中，第一移位暂存器721与第二移位暂存器722接收起始信号ST后，即根据第一时脉信号C1与第二时脉信号C2来产生第一栅脉冲g1与第二栅脉冲g2，经由配线传递至至第一栅极线G1与第三栅极线G3。同理，第一移位暂存器721会通知第三移位暂存器723根据第三时脉信号C3产生第三栅脉冲g3，经由配线传递至第四栅极线G4，第二移位暂存器722会通知第四移位暂存器724根据第四时脉信号C4产生第四栅脉冲g4，经由配线传递至第二栅极线G2。其中，四个时脉信号(C1～C4)的频率相同，且彼此之间的相位相差为90度。
如图5B所示，经由配线区域730的处理，第一栅极线G1上的栅脉冲(g2)与第二栅极线G2上的栅脉冲(g4)不会互相重叠。同理，第三栅极线G3上的栅脉冲(g1)与第四栅极线G4上的栅脉冲(g3)不会互相重叠。亦即，子像素上下相邻两条的栅极线输出的栅脉冲之间不会互相重叠，因此可维持正常的显示画面。
也就是说，栅驱动器可扩展成为具有一第(4z+1)移位暂存器、一第(4z+2)移位暂存器、一第(4z+3)移位暂存器、与一第(4z+4)移位暂存器，其中，第(4z+1)移位暂存器根据一第一时脉信号产生一第(4z+1)栅脉冲，第(4z+2)移位暂存器根据一第二时脉信号产生一第(4z+2)栅脉冲，第(4z+3)移位暂存器根据一第三时脉信号产生一第(4z+3)栅脉冲，第(4z+4)移位暂存器根据一第四时脉信号产生一第(4z+4)栅脉冲；以及一配线区域，将该第(4z+1)栅脉冲传送至第(4z+3)栅极线，将该第(4z+2)栅脉冲传送至第(4z+1)栅极线，将第(4z+3)栅脉冲传送至该第(4z+4)栅极线，将第(4z+4)栅脉冲传送至该第(4z+2)栅极线；其中，z为大于等于0的正整数。
请参照图6A与图6B，其所绘示为本发明栅驱动单元第二实施例及其相关信号示意图。栅驱动单元810包括一栅驱动器820与一配线区域830。其中，栅驱动器820包括多个移位暂存单元821～828，其中第一移位暂存器821至第四移位暂存器824个别接收四个时脉信号(C1～C4)并可产生四个栅脉冲g1～g4。再者，显示区域840上有多条栅极线G1～G8。根据本发明的实施例，于配线区域830中将第一栅脉冲g1传递至第三栅极线G3，将第二栅脉冲g2传递至第一栅极线G1，将第三栅脉冲g3传递至第四栅极线G4，将第四栅脉冲g4传递至第二栅极线G2。同理，第五移位暂存器825至第八移位暂存器828及其后续移位暂存器的布线方式与上述相同，不再赘述。
其中，第一移位暂存器821与第二移位暂存器822接收起始信号ST后，即根据第一时脉信号C1与第二时脉信号C2来产生第一栅脉冲g1与第二栅脉冲g2，经由配线传递至至第一栅极线G1与第三栅极线G3。同理，第一移位暂存器821会通知第三移位暂存器823根据第三时脉信号C3产生第三栅脉冲g3，经由配线传递至第四栅极线G4，第二移位暂存器822会通知第四移位暂存器824根据第四时脉信号C4产生第四栅脉冲g4，经由配线传递至第二栅极线G2。其中，四个时脉信号(C1～C4)的频率相同，且彼此之间的相位相差为90度。
如图6B所示，经由配线区域830的处理，第一栅极线G1上的栅脉冲(g2)与第二栅极线G2上的栅脉冲(g4)不会互相重叠。同理，第三栅极线G3上的栅脉冲(g1)与第四栅极线G4上的栅脉冲(g3)不会互相重叠。亦即，子像素上下相邻两条的栅极线输出的栅脉冲之间不会互相重叠，因此可维持正常的显示画面。
因此，本发明的优点是提出一种液晶显示面板，经由改变像素阵列中的排列方式，并利用行反转(column inversion)驱动方式，将会维持共同电压电平(Vcom)的稳定。再者，经由配线区域的连线处理，使得子像素上下相邻两条的栅极线输出的栅脉冲之间不会互相重叠，因此可维持正常的显示画面。
虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
Claims (11)
1.一种液晶显示面板，包括多个基本排列单位，其中每一该基本排列包括：
一第一列包括四个第一颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+2)栅极线，一第一端连接至第(4y+1)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+1)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+2)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+1)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第四子像素的一存储单元；
一第二列包括四个第二颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+2)栅极线，第一端连接至第(4y+2)数据线，第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+3)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+2)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+3)栅极线，一第一端连接至第(4y+5)数据线，一第二端连接至该第四子像素的一存储单元；
一第三列包括四个第三颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+4)栅极线，一第一端连接至第(4y+1)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+3)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+4)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+3)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第四子像素的一存储单元；
一第四列包括四个该第一颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+4)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+5)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+4)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+5)栅极线，一第一端连接至第(4y+5)数据线，一第二端连接至该第四子像素的一存储单元；
一第五列包括四个该第二颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+6)栅极线，一第一端连接至第(4y+1)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+5)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+6)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+5)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第四子像素的一存储单元；以及
一第六列包括四个该第三颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+6)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+7)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+6)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+7)栅极线，一第一端连接至第(4y+5)数据线，一第二端连接至该第四子像素的一存储单元；
其中，x、y为大于等于0的整数。
2.如权利要求1所述的液晶显示面板，其中该第一颜色为红色，该第二颜色为绿色、该第三颜色为蓝色。
3.如权利要求1所述的液晶显示面板，其中该液晶显示面板为一三向栅极像素排列的液晶显示面板。
4.如权利要求1所述的液晶显示面板，其中更括一数据驱动器，利用一行反转的方式来驱动第(4y+1)数据线、第(4y+2)数据线、第(4y+3)数据线、第(4y+4)数据线、第(4y+5)数据线。
5.如权利要求1所述的液晶显示面板，其中还包括一栅驱动单元，该栅驱动单元包括：
一栅驱动器，具有一第一移位暂存器、一第二移位暂存器、一第三移位暂存器、与一第四移位暂存器，其中，第一移位暂存器根据一第一时脉信号产生一第一栅脉冲，第二移位暂存器根据一第二时脉信号产生一第二栅脉冲，第三移位暂存器根据一第三时脉信号产生一第三栅脉冲，第四移位暂存器根据一第四时脉信号产生一第四栅脉冲；第五移位暂存器根据该第一时脉信号产生一第五栅脉冲；第六移位暂存器根据该第二时脉信号产生一第六栅脉冲；第七移位暂存器根据该第三时脉信号产生一第七栅脉冲；第八移位暂存器根据该第四时脉信号产生一第八栅脉冲；以及
一配线区域，将该第一栅脉冲传送至第(6x+3)栅极线，将该第二栅脉冲传送至第(6x+1)栅极线，将第三栅脉冲传送至该第(6x+4)栅极线，将第四栅脉冲传送至该第(6x+2)栅极线，将第五栅脉冲传送至第(6x+7)栅极线，将该第六栅脉冲传送至第(6x+5)栅极线，将该第七栅脉冲传送至第(6x+8)栅极线，将第八栅脉冲传送至该第(6x+6)栅极线；
其中，该第一时脉信号、该第二时脉信号、该第三时脉信号、与该第四时脉信号的频率相同，且相位依序差90度。
6.一种液晶显示面板，包括多个基本排列单位，其中每一该基本排列包括：
一第一列包括四个第一颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+1)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+2)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+1)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+2)栅极线，一第一端连接至第(4y+5)数据线，一第二端连接至该第四子像素的一存储单元；
一第二列包括四个第二颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+3)栅极线，一第一端连接至第(4y+1)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+2)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+3)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+2)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第四子像素的一存储单元；
一第三列包括四个第三颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+3)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+4)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+3)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+4)栅极线，一第一端连接至第(4y+5)数据线，一第二端连接至该第四子像素的一存储单元；
一第四列包括四个该第一颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+5)栅极线，一第一端连接至第(4y+1)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+4)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+5)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+4)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第四子像素的一存储单元；
一第五列包括四个该第二颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+5)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+6)栅极线，一第一端连接至第(4y+2)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+5)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+6)栅极线，一第一端连接至第(4y+5)数据线，一第二端连接至该第四子像素的一存储单元；以及
一第六列包括四个该第三颜色子像素，一第一子像素的一开关元件的一控制端连接至第(6x+7)栅极线，一第一端连接至第(4y+1)数据线，一第二端连接至该第一子像素的一存储单元；一第二子像素的一开关元件的一控制端连接至第(6x+6)栅极线，一第一端连接至第(4y+3)数据线，一第二端连接至该第二子像素的一存储单元；一第三子像素的一开关元件的一控制端连接至第(6x+7)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第三子像素的一存储单元；一第四子像素的一开关元件的一控制端连接至第(6x+6)栅极线，一第一端连接至第(4y+4)数据线，一第二端连接至该第四子像素的一存储单元；
其中，x、y为大于等于0的整数。
7.如权利要求6所述的液晶显示面板，其中该第一颜色为红色，该第二颜色为绿色、该第三颜色为蓝色。
8.如权利要求6所述的液晶显示面板，其中该液晶显示面板为一三向栅极像素排列的液晶显示面板。
9.如权利要求6所述的液晶显示面板，其中更括一数据驱动器，利用一行反转的方式来驱动第(4y+1)数据线、第(4y+2)数据线、第(4y+3)数据线、第(4y+4)数据线、第(4y+5)数据线。
10.如权利要求6所述的液晶显示面板，其中还包括一栅驱动单元，该栅驱动单元包括：
一栅驱动器，具有一第一移位暂存器、一第二移位暂存器、一第三移位暂存器、与一第四移位暂存器，其中，第一移位暂存器根据一第一时脉信号产生一第一栅脉冲，第二移位暂存器根据一第二时脉信号产生一第二栅脉冲，第三移位暂存器根据一第三时脉信号产生一第三栅脉冲，第四移位暂存器根据一第四时脉信号产生一第四栅脉冲；第五移位暂存器根据该第一时脉信号产生一第五栅脉冲；第六移位暂存器根据该第二时脉信号产生一第六栅脉冲；第七移位暂存器根据该第三时脉信号产生一第七栅脉冲；第八移位暂存器根据该第四时脉信号产生一第八栅脉冲；以及
一配线区域，将该第一栅脉冲传送至第(6x+3)栅极线，将该第二栅脉冲传送至第(6x+1)栅极线，将第三栅脉冲传送至该第(6x+4)栅极线，将第四栅脉冲传送至该第(6x+2)栅极线，将第五栅脉冲传送至第(6x+7)栅极线，将该第六栅脉冲传送至第(6x+5)栅极线，将该第七栅脉冲传送至第(6x+8)栅极线，将第八栅脉冲传送至该第(6x+6)栅极线；
其中，该第一时脉信号、该第二时脉信号、该第三时脉信号、与该第四时脉信号的频率相同，且相位依序差90度。
11.一种液晶显示面板，包括：
一显示区域，该显示区域有多条栅极线；以及
一栅驱动单元，包括：
一栅驱动器，具有一第(4z+1)移位暂存器、一第(4z+2)移位暂存器、一第(4z+3)移位暂存器、与一第(4z+4)移位暂存器，其中，第(4z+1)移位暂存器根据一第一时脉信号产生一第(4z+1)栅脉冲，第(4z+2)移位暂存器根据一第二时脉信号产生一第(4z+2)栅脉冲，第(4z+3)移位暂存器根据一第三时脉信号产生一第(4z+3)栅脉冲，第(4z+4)移位暂存器根据一第四时脉信号产生一第(4z+4)栅脉冲；以及
一配线区域，将该第(4z+1)栅脉冲传送至第(4z+3)栅极线，将该第(4z+2)栅脉冲传送至第(4z+1)栅极线，将第(4z+3)栅脉冲传送至该第(4z+4)栅极线，将第(4z+4)栅脉冲传送至该第(4z+2)栅极线；
其中，z为大于等于0的整数，且该第一时脉信号、该第二时脉信号、该第三时脉信号、与该第四时脉信号的频率相同，且其相位依序差90度。
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