TW202136784A - 半導體封裝的測試裝置 - Google Patents

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Abstract

本發明的半導體封裝的測試裝置，涉及一種用於測試層疊封裝類型(POP)的半導體封裝的半導體封裝的測試裝置，其包括：下部測試座，安裝在提供測試信號的測試器板，並具有多個測試座探針，該測試座探針與下部封裝的下部端子聯接而將下部封裝與測試器板電連接；推送器，結合上部封裝，並具有以接近下部測試座側或遠離下部測試座的方式移動的推送器主體；及上部測試座，具有：絕緣墊和多個導電部，其中，絕緣墊，由非彈性絕緣材料構成，並與推送器主體結合；多個導電部，在絕緣墊支撐，並在彈性絕緣物質內包含多個導電粒子，以使一端與上部封裝的上部封裝端子接觸，另一端與下部封裝的上部端子聯接。

Description

半導體封裝的測試裝置
本發明涉及半導體封裝的測試器，更具體地涉及一種半導體封裝的測試裝置，用於檢查以上下層疊下部封裝和上部封裝的層疊封裝(POP)類型的半導體封裝的正常運行與否。
半導體封裝由微細電路高密度集成而形成，並在製造工藝中經過各個電路的正常與否的測試工藝。測試工藝是一種測試半導體封裝是否正常運轉而甄選合格產品和不合格產品的工藝。
在半導體封裝的測試中，利用電連接半導體封裝的端子和施加測試信號的測試器的測試裝置。測試裝置根據作為測試物件的半導體封裝的種類而具有各種結構。
近來，增加使用部件尺寸最小化並能夠快速傳輸信號的層疊封裝(POP)類型的半導體封裝，持續保持用於測試該半導體封裝的測試裝置的需求度。
層疊封裝方式為按次序在一個封裝上堆積執行其它功能的封裝的方式進行。對於使用于智慧手機或平板電腦的半導體封裝的情況，為了以垂直擴張實現三維封裝，而形成層疊無線電接入點（AP）、基帶晶片和記憶體的層疊封裝形式。層疊封裝方式使連接配線的長度最小化，而將二維排列時發生的信號延遲及最小化阻抗失配等損失最小化，在空間上運用垂直方向，而使單位面積的貼裝面積極大化，從而，實現大容量、超小型部件。
並且，層疊封裝方式因層疊完成測試的封裝，從而，能夠提高收益率，例如，對於通過一個封裝製造邏輯元件和記憶元件的情況，在更換兩個中的一個時，需整體修正測試程式和測試板，由此，存在花費大量時間和費用的問題。而層疊封裝方式在分別測試邏輯元件封裝和記憶體封裝之後，在層疊封裝而發生變動時，僅更換相應封裝的測試工具，極大減少時間和費用。
用於測試層疊封裝形式的半導體封裝的現有的測試裝置包括：下部測試座及上部測試座，包括用於傳輸電信號的測試探針；推送器主體，與上部測試座結合。下部測試座設置在測試器板，以與下部封裝電連接，上部封裝安裝在上部測試座的上部，以與上部測試座電連接。
但現有的測試裝置因上部封裝和下部封裝之間的信號傳輸路徑的長度長，在發送高速信號時，容易發生信號歪曲。因此，存在無法進行高速運行的半導體封裝的精密檢查。
並且，對於現有的測試裝置在上部測試座形成多個孔，以用於設置電連接上部封裝和下部封裝的測試探針，由此，向推送器提供真空壓而接入半導體封裝的情況，容易發生接入錯誤。 現有技術文獻 [專利文獻]
(專利文獻0001)公開專利公報第2016-0118796號(2016.10.12.)
[發明要解決的技術問題]
本發明是為了解決如上所述的問題而研發，其目的在於提供一種半導體封裝的測試裝置，能夠精密測試進行高速運行的層疊封裝形式的半導體封裝。
並且，本發明的目的在於提供一種半導體封裝的測試裝置，防止在接入半導體封裝時發生接入錯誤。
而且，本發明的目的在於提供一種半導體封裝的測試裝置，延長半導體封裝和測試座的壽命。 [本發明的技術方案在於]
為了實現如上所述目的的本發明半導體封裝的測試裝置涉及一種用於測試層疊封裝類型(POP)的半導體封裝的半導體封裝的測試裝置，該測試裝置包括：下部測試座，安裝在提供測試信號的測試器板，並具有多個測試座探針，該測試座探針與下部封裝的下部端子聯接而將所述下部封裝與所述測試器板電連接；推送器，結合上部封裝，並具有以接近所述下部測試座側或遠離所述下部測試座的方式移動的推送器主體；及上部測試座，具有：絕緣墊和多個導電部，其中，所述絕緣墊，由非彈性絕緣材料構成，並與所述推送器主體結合；所述多個導電部，在所述絕緣墊支撐，並在彈性絕緣物質內包含多個導電粒子，以使一端與所述上部封裝的上部封裝端子接觸，另一端與所述下部封裝的上部端子聯接。
在本發明的半導體封裝的測試裝置中，所述導電部包括：導電部凸塊，從所述絕緣墊的下面突出，以壓縮所述下部封裝的上部端子。
本發明的半導體封裝的測試裝置包括：壓縮控制墊片，附著在所述絕緣墊的下面，在所述各個導電部凸塊的下端部形成設有空間部並圍繞的貫通孔。
所述貫通孔的所述空間部的體積為在大於所述導電部凸塊的上端部的體積的0.2倍，小於1.2倍的範圍。
在本發明的半導體封裝的測試裝置中，在所述上部封裝端子的表面塗覆防氧化金屬。
在本發明的半導體封裝的測試裝置中，在所述上部封裝和上部測試座之間插入PCB連接件，所述PCB連接件在形成導電通道的導通孔（via）的上面和下面分別設置塗覆防氧化金屬的墊，在形成於所述上面的墊接觸所述上部封裝的上部封裝端子，在形成於所述下面的墊接觸所述上部測試座的所述導電部。
所述防氧化金屬為金、鈀、銠、鈷或其中兩種以上的合金金屬。
本發明的半導體封裝的測試裝置包括：吸附墊，具有接收通過所述推送器提供的真空壓的吸入孔，與所述絕緣墊結合，以吸附所述下部封裝。
所述吸附墊以可移動的方式配置於在所述絕緣墊設置的絕緣墊孔。
所述推送器包括：腔體，配置在所述推送器主體，以使向外部開放而用於容納所述上部封裝，另外，所述上部測試座與所述推送器主體結合而密封所述腔體。
本發明的半導體封裝的測試裝置包括：引導外殼，具有容納所述下部封裝的容納槽，並配置在所述下部測試座的上側，另外，所述推送器包括：卡台，以限制接近所述下部測試座側的所述推送器主體的移動距離的方式設置在所述推送器主體而與所述引導外殼接觸。
本發明的半導體封裝的測試裝置包括：引導外殼，具有容納所述下部封裝的容納槽，並配置在所述下部測試座的上側，另外，在所述推送器主體和所述引導外殼中的任一個設置排列孔，在另一個設置插入於所述排列孔的排列銷，以使排列接近所述下部測試座側的所述推送器主體。
所述推送器包含：緩衝單元，與所述推送器主體結合，以緩衝所述推送器主體從所述驅動部獲得的壓力而限制所述上部測試座施加至所述下部封裝的荷重。
本發明的半導體封裝的測試裝置包括：支撐薄膜，具有供插入所述上部封裝的上部封裝端子的多個薄膜孔，並介於所述上部封裝和所述上部測試座之間而分隔所述上部封裝和所述上部測試座。 [本發明的有益效果在於]
本發明的半導體封裝的測試裝置與現有的測試探針結構的測試裝置相比，信號傳輸路徑的長度短，在發送高速信號時，能夠防止信號歪曲，並能夠對高速運行的半導體封裝進行精密測試。
並且，本發明的半導體封裝的測試裝置減少在推送器和用於吸附下部封裝的吸附墊之間洩露真空壓的危險，獲得從推送器至吸附墊安全傳輸真空壓的結構，而減少在下部封裝的接入時發生接入的錯誤。
而且，本發明的半導體封裝的測試裝置具有如下效果，上部測試座的導電部和上部封裝的端子之間的接觸電阻實現最小化，與測試環境匹配而調節上部測試座的導電部的壓縮量，從而，延長上部封裝和上部測試座的壽命。
下面，參照附圖對本發明的半導體封裝的測試裝置進行具體說明。
圖1為簡要顯示本發明的一實施例的半導體封裝的測試裝置的附圖，圖2為用於說明本發明的一實施例的半導體封裝的測試裝置的作用的附圖。
如附圖顯示所示，本發明的一實施例的半導體封裝的測試裝置100應用於包含下部封裝10和上部封裝20的層疊封裝類型(POP)的半導體封裝的測試，以電為媒介連接發生測試信號的測試器板30和層疊封裝類型(POP)的半導體封裝。半導體封裝的測試裝置100包括：下部測試座110，安裝在測試器板30；引導外殼120，與下部測試座110結合；推送器130，供裝載上部測試座140並從驅動部40接收移動力而移動；上部測試座140，與推送器130結合；吸附墊150，配置在上部測試座140，以吸附下部封裝10。
下部測試座110安裝在測試器板30而電連接測試器板30和下部封裝10。下部測試座110包括：測試座外殼111；多個測試座探針112，分隔配置在測試座外殼111的內部。測試座探針112由導電材料構成，以傳輸電信號。測試座探針112的一端與設置在測試器板30的電極(未圖示)接觸，測試座探針112的另一端與放置在測試座外殼111上的下部封裝10的下部端子11接觸。如附圖所示，測試座探針112的另一端設置在配置於測試座外殼111的上面的測試座凹槽113而與放置在測試座凹槽113的下部封裝10的下部端子11接觸。
下部測試座110除了圖示的結構之外，能夠變更為安裝在測試器板30而電連接測試器板30和下部封裝10的各種不同的結構。
引導外殼120被設置在下部測試座110上。引導外殼120具有供容納下部封裝10的容納槽121。容納槽121以上下貫通引導外殼120的方式形成。通過引導外殼120的容納槽121而下部封裝10到達下部測試座110。在引導外殼120設置有傾斜面122。傾斜面122能夠引導向下部測試座110側下降的推送器130。即，對於裝有上部測試座140的推送器130以向一側傾斜的狀態向下部測試座110側移動的情況，推送器130與傾斜面122接觸而沿著傾斜面122引導。因此，推送器130將上部封裝20排列至下部封裝10上的固定位置。
引導外殼120除了圖示的結構之外，能夠變更為在裡側設置下部封裝10的各種不同的結構。
推送器130包括：推送器主體131，從驅動部40接收移動力而以接近下部測試座110側或遠離下部測試座110的方式移動。在推送器主體131的內側設置容納上部封裝20的腔體132和用於傳輸真空壓的真空孔133。腔體132由推送器主體131的一側向外側開啟。真空孔133與外部的真空壓發生裝置(未圖示)連接而將在真空壓發生裝置發生的真空壓傳輸至腔體132。
該推送器130在結合上部測試座140及上部封裝20的狀態下，通過驅動部40移動而將上部測試座140與放置在下部測試座110的下部封裝10聯接或將上部測試座140從下部封裝10分隔。並且，推送器130接近下部測試座110側或遠離下部測試座110而將下部封裝10裝載至下部測試座110或從下部測試座110卸載。
推送器130除了圖示的結構之外，能夠變形為安裝上部測試座140和上部封裝20並通過驅動部40移動的各種不同結構。
上部測試座140與推送器主體131的一側結合，以密封腔體132。上部測試座140與放置在腔體132的上部封裝20電連接。上部測試座140包括：絕緣墊141，覆蓋腔體132；多個導電部144，在絕緣墊141支撐。
絕緣墊141由非彈性絕緣材料構成。非彈性絕緣材料的絕緣墊141有利於在上部測試座140與下部封裝10接觸時，將下部封裝10向下部測試座110側加壓。在絕緣墊141穩定地對下部封裝10加壓的情況下，下部封裝10的下部端子11能夠穩定地與下部測試座110的測試座探針112聯接。採用各種合成樹脂作為用於製造絕緣墊141的非彈性絕緣材料。
在絕緣墊141具有絕緣墊孔142。絕緣墊孔142與腔體132連接，以傳輸腔體132的真空壓。
導電部144在絕緣墊141支撐，以使按厚度方向貫通絕緣墊141。導電部144的一端與上部封裝20的上部封裝端子21接觸，另一端與下部封裝10的上部端子12聯接。導電部144包括：導電部主體145，設置在絕緣墊141內；導電部凸塊146，以從絕緣墊141的下面突出的方式與導電部主體145連接。導電部凸塊146在上部測試座140接近下部測試座110側時，通過壓縮下部封裝10的上部端子12，穩定地與上部端子12接觸。導電部144以在彈性絕緣物質內包含多個導電粒子的形式構成。
利用具有架橋結構的耐熱性的高分子物質，例如，矽膠、聚丁二烯橡膠、天然橡膠、聚異戊二烯、丁苯共聚橡膠、丁腈共聚橡膠、丁苯-二烯嵌段共聚橡膠、苯乙烯-異戊二烯嵌段共聚橡膠、聚氨酯橡膠、聚酯纖維類橡膠、表氯醇橡膠、乙烯-丙烯共聚橡膠、乙烯-丙烯-二烯共聚橡膠、軟性液體環氧樹脂橡膠等作為構成導電部144的彈性絕緣物質。
並且，利用具有磁性的物質，以作為構成導電部144的導電粒子而通過磁場反應。例如，利用鐵、鎳、鈷等顯示磁性的金屬的粒子；或該合金粒子或含有該金屬的粒子或將該粒子作為磁芯粒子，並在該磁芯粒子的表面鍍金、銀、鈀、鐳等導電性良好的金屬；或將非磁性金屬粒子、玻璃珠等無機物質粒子、聚合物粒子作為磁芯粒子，並在該磁芯粒子的表面鍍有鎳及鈷等導電性磁體；或在磁芯粒子鍍導電性磁體及導電性良好的金屬作為導電粒子。
在上部測試座140的上部配置支撐薄膜160。支撐薄膜160介於上部封裝20和上部測試座140之間而分隔上部封裝20和上部測試座140。在支撐薄膜160按厚度方向貫通支撐薄膜160形成多個薄膜孔161。在薄膜孔161插入上部封裝20的上部封裝端子21而上部封裝端子21通過薄膜孔161與導電部144接觸。多個薄膜孔161中的至少一個與絕緣墊141的絕緣墊孔142連接，腔體132的真空壓通過薄膜孔161而傳輸至絕緣墊孔142。
支撐薄膜160由非彈性絕緣材料構成，或除此之外由分隔上部封裝20和上部測試座140之間的各種絕緣材料構成。吸附墊150與絕緣墊141結合，以供吸附下部封裝10。吸附墊150設置能夠從腔體132接收真空壓的吸入孔151。吸附墊150的至少一部分插入絕緣墊141的絕緣墊孔142，吸入孔151通過絕緣墊孔142與腔體132連接。吸附墊150在絕緣墊孔142內移動。在上部測試座140與下部封裝10聯接時，吸附墊150能夠進入絕緣墊孔142內，以防止吸附墊150干擾上部測試座140和下部封裝10之間的聯接。
如上顯示所示，本發明的一實施例的半導體封裝的測試裝置100在上部測試座140和上部封裝20安裝在推送器主體131的狀態下，推送器130通過驅動部40移動而將下部封裝10運送至下部測試座110上。即，推送器130接近處於待機位置的下部封裝10上，而吸附墊150吸附下部封裝10，推送器130向下部測試座110上移動，而將下部封裝10裝載至下部測試座110上。此時，下部封裝10的下部端子11與下部測試座110的測試座探針112聯接。
之後，如圖2顯示所示，推送器130向下部測試座110側移動，由此，上部測試座140的導電部144與下部封裝10的上部端子12聯接。此時，推送器130的加壓力通過上部測試座140而傳輸至下部封裝10，由此，保持下部封裝10與下部測試座110穩定的聯接狀態。通過上部測試座140與下部封裝10聯接，而電連接測試器板30、下部測試座110、下部封裝10、上部測試座140及上部封裝20。在該狀態下，在測試器板30發生的測試信號傳輸至下部封裝10及上部封裝20，而執行對下部封裝10及上部封裝20的電測試。
在完成測試之後，下部封裝10由吸附墊150吸附，而通過推送器130的移動，從下部測試座110卸載。
如上所示，本發明的一實施例的半導體封裝的測試裝置100與現有的測試探針結構的測試裝置相比，信號傳輸路徑的長度短，而在發送高速信號時，能夠防止信號歪曲，並進行高速運行的半導體封裝的精密測試。
並且，本發明的一實施例的半導體封裝的測試裝置100為減少在推送器130和吸附下部封裝10的吸附墊150之間洩露真空壓的危險，使真空壓穩定地從推送器130傳輸至吸附墊150的結構，由此減少在接入下部封裝10時的接入錯誤。
另外，圖3至圖5為顯示本發明的半導體封裝的測試裝置的各種變形例的附圖。首先，圖3顯示的半導體封裝的測試裝置200包括：下部測試座110，安裝在測試器板30；引導外殼120，與下部測試座110結合；推送器210，供裝載上部測試座140，並從驅動部40接收移動力而移動；上部測試座140，與推送器210結合；吸附墊150，配置在上部測試座140，以吸附下部封裝10。該半導體封裝的測試裝置200的推送器210的結構構成局部變形。
推送器210與如上說明的推送器130對比，還包括：卡台211，以與引導外殼120接觸的方式設置在推送器主體131，而限制推送器主體131的移動距離。在推送器主體131接近下部測試座110側時，卡台211與引導外殼120的上端部接觸，由此，推送器主體131停止。由此，利用卡台211而限制向下部測試座110側移動的推送器主體131的移動距離，由此，上部測試座140與下部封裝10接觸而限制按壓下部封裝10的接觸衝程(contact stroke)量。並且，通過限制接觸衝程量，限制使得施加至下部封裝10的荷重不發生過量。
在本實施例中，在引導外殼120設置與推送器210的卡台211對應的另外的限位元單元。限位元單元可以根據卡台211的形狀等而採用各種結構。
圖4顯示的半導體封裝的測試裝置300包括：下部測試座110，安裝在測試器板30；引導外殼120，與下部測試座110結合；推送器310，供裝載上部測試座140，並從驅動部40接收移動力而移動；上部測試座140，與推送器310結合；吸附墊150，配置在上部測試座140，以吸附下部封裝10。
推送器310包括：排列銷320，從推送器主體131突出。排列銷320用於將接近下部測試座110側的推送器主體131排列在下部封裝10上。在引導外殼120配置供插入排列銷320的排列孔330。
在推送器主體131接近下部測試座110側時，排列銷320插入至排列孔330內，由此，引導推送器主體131以一定姿勢接近下部測試座110。通過該排列銷320和排列孔330的作用，上部測試座140的導電部144能夠準確地與下部封裝10的上部端子12接觸。
排列銷320和排列孔330的數量或配置結構能夠進行各種變更。並且，也能夠為排列銷320設置在引導外殼120，排列孔330配置在推送器主體131的結構。
圖5顯示的半導體封裝的測試裝置400包括：下部測試座110，安裝在測試器板30；引導外殼120，與下部測試座110結合；推送器410，供裝載上部測試座140，並從驅動部40接收移動力而移動；上部測試座140，與推送器410結合；吸附墊150，配置在上部測試座140，以使吸附下部封裝10。
推送器410包括緩衝單元420。緩衝單元420用於緩衝從驅動部40施加至推送器主體131的荷重。緩衝單元420由橡膠或矽等具有彈力的材料構成，或採用包含彈簧等吸收衝擊的各種結構。通過緩衝單元420的緩衝作用，在上部測試座140與下部封裝10聯接時，限制使得上部測試座140施加至下部封裝10的荷重不發生過量。緩衝單元420在與驅動部40連接的連接部件430支撐。
本發明的測試層疊封裝(POP)形式的半導體封裝的半導體封裝的測試裝置100、200、300、400適用在上部封裝20的上部封裝端子20和上部測試座140的導電部144之間防止氧化的技術，或適用控制上部測試座140的導電部凸塊146的壓縮量的技術。而且，也能夠全部適用上面兩種技術。
對此，以圖1顯示的半導體封裝的測試裝置100為例進行說明。
在測試層疊封裝(POP)形式的半導體封裝的測試裝置中，存在上部封裝20由提前確保的合格產品封裝構成，以用於測試下部封裝10的情況。合格產品封裝即上部封裝20的錫球形式上部封裝端子21將上部測試座140的導電部144作為媒介與進行測試的下部封裝10的上部端子12連接而檢查下部封裝10的正常運行與否。
但在上部封裝端子21與上部測試座140的導電部144接觸而電流流動的情況下，在該接觸部之間通過接觸電阻而產生熱，上部封裝端子21的主要材料錫(Sn)通過在接觸部發生的熱而產生氧化，反復檢查而增加上部封裝端子21的氧化，而進一步增加接觸電阻，由此，在進行數十至數百次的反復檢查之後，因高電阻而難以電聯接，存在無法進行下部封裝10的正常檢查的問題。
因此，在上部封裝端子21的表面塗覆防止氧化的金屬，例如金、鈀、銠、鈷等金屬或合金其中兩種以上金屬，由此，即使反復使用，也能夠防止因上部封裝端子21的氧化而與導電部144之間增加接觸電阻，從而，提高下部封裝10的檢查可靠度。
更優選地，首先在上部封裝端子21的表面鍍鎳之後，在其上面塗覆所述防氧化金屬。僅通過金等防氧化金屬也能夠防止上部封裝端子21的氧化，但對於使用金的情況，在金的特性上，上部封裝端子21的主要材料即錫等其它金屬吸收合金的性質很強，在大量次數的測試之後，能夠增加接觸電阻，但在設置鎳等下層的情況下，因未與金和鎳合金，長時間地將合格產品的上部封裝20用於下部封裝10的檢查。
例如，利用刷鍍(brush plating)方式作為塗覆在上部封裝端子21的表面的方法。刷鍍方式為利用電鍍技術的局部鍍金方式，並非利用一般濕式鍍金等鍍金層，使用專用的刷子工具和整流器而易於在錫球表面塗覆防氧化金屬。
另外，錫球形式的上部封裝端子21因與導電部144的反復接觸而錫球形狀發生變形，在通過高溫熔化等方法去除錫球形式的上部封裝端子21之後，在該去除的端子表面塗覆防止氧化的金屬諸如金、鈀、銠、鈷等金屬或合金其中兩種以上金屬而使用。該方式形成的上部封裝端子21在高溫環境下，在不存在端子的外形變形的情況下，能夠得到可以使用的效果。
為了減少上部封裝端子21和上部測試座140的導電部144之間的接觸電阻，除了在所說明的上部封裝端子21的錫球表面塗覆防氧化的金屬的方法之外，還能夠使用在上部封裝20和上部測試座140之間插入PCB連接件170的方法。
如圖6顯示所示，在內壁和裡面形成有導電通道的PCB連接件170的導通孔(via)171的上面和下面形成塗覆防氧化金屬的墊172，上部封裝端子21和上部測試座140的導電部144通過PCB連接件的墊172而接觸，通過塗覆防氧化金屬的墊172，即使進行反復檢查，也能夠防止發生增加接觸電阻的問題。因此，使合格產品封裝即上部封裝20能夠更穩定可靠地檢查更多的下部封裝10。
對於採用使用PCB連接件170而減少上部封裝端子21和上部測試座140的導電部144之間的接觸電阻的方法的情況，優選地，去除圖1顯示的支撐薄膜160，優選地，導電部144構成為具有一部分向上部突出的導電部上部凸塊的形式，以使更穩定地與平面形狀的PCB連接件170的墊172接觸。
並且，如圖7顯示所示，在測試層疊封裝(POP)形式的半導體封裝的測試裝置中，上部測試座140的下部，即絕緣墊141的下面附著一定厚度的壓縮控制墊片180。
壓縮控制墊片180作為在與導電部凸塊146對應的位置形成比導電部凸塊146的直徑大的貫通孔181的一體型墊片，形成為導電部凸塊146厚度的一半，將導電部凸塊146的絕緣墊141側的下端部1461以設置在空間部190並圍繞的形式附著。因此，空間部190在壓縮控制墊片180的貫通孔181區域中除了導電部凸塊146所占的區域(即，導電部凸塊146的下端部1461的區域)之外的區域配置。
並且，導電部凸塊146的上端部1462定義為比壓縮控制墊片180突出的部分。
導電部凸塊146的上端部1462，即比壓縮控制墊片180突出的部分的高度根據導電部的直徑、導電部的齒距等而適當選擇，但優選地為5㎛~500㎛的範圍，更優選地為10㎛~300㎛，更為優選地為25㎛~200㎛。
壓縮控制墊片180由絕緣墊141等材質構成。因此，壓縮控制墊片180由各種合成樹脂等非彈性絕緣材料構成。當然壓縮控制墊片180和絕緣墊141也能夠由相互不同的材質構成。
形成於壓縮控制墊片180和導電部凸塊146之間的空間部190作為控制導電部凸塊146的壓縮量的空間。在通過推送器130的加壓力而加壓上部測試座140的情況下，導電部凸塊146在絕緣墊141的下面直至接觸下部封裝10的上面時進行壓縮，因導電部凸塊146的過度的壓縮變形而會上部測試座140的耐用性低下。
因此，在本發明中，在壓縮控制墊片180設置空間部190，並調節空間部190的體積而在各種測試環境中提供所需要的上部測試座140特性。在減少體積的情況下，增加推送器130的加壓力，提高與下部封裝10的上部端子12的接觸荷重，也能夠更增加導電性，在增加體積的情況下，根據減少接觸荷重而延長上部測試座的壽命等測試環境而具有調節測試座的特性的優點。並且，在空間部190的體積小的情況下，壓縮導電部凸塊146而壓縮控制墊片180支撐填充至空間部190的導電部凸塊146部分，從而，防止導電部凸塊146的變形，在增加體積的情況下，即使最大化壓縮導電部凸塊146，直至非彈性材質的壓縮控制墊片180的下面進行壓縮，也能夠防止導電部凸塊146的過度變形。
優選的貫通孔181的空間部190的體積包含於大於導電部凸塊146的上端部1462的體積的0.2倍或小於1.2倍的範圍。對於空間部190的體積小於導電部凸塊146的上端部1462的體積的0.2倍的情況，無法充分吸收導電部凸塊146的變形量，對於空間部190的體積為導電部凸塊146的上端部1462的體積的1.0倍的情況，理論上，能夠全部吸收導電部凸塊146的上端部1462的體積，但因導電部凸塊146的移動，而未能順暢壓縮，優選地，空間部190的體積為小於稍微比導電部凸塊146的上端部1462的體積大1.2倍的範圍，以保證容易壓縮。
綜上以優選的例子為例對本發明進行了說明，但本發明的範圍並非通過上面說明圖示的形式限定。
例如，附圖中顯示了上部測試座140的導電部144具有從絕緣墊141突出的導電部凸塊146，但對於下部封裝10的上部端子12形成為突出的形式的情況，導電部144採用不具有導電部凸塊146的結構。並且，在附圖中顯示了通過推送器主體131的真空孔133而供應的真空壓通過腔體132傳輸至吸附墊150，但能夠變形為將通過真空孔133供應的真空壓傳輸至吸附墊150的流路結構。另一例，通過在上部封裝20的下端部和上部測試座140上端部之間去除支撐薄膜160的一部分而製造的電極，也能夠將真空壓傳輸至絕緣墊141的絕緣墊孔142。
綜上，通過例示本發明的原理的優選的實施例顯示並說明了本發明，本發明並非通過如上所述顯示並說明的結構及作用限定。本領域技術人員應當理解，在不脫離申請專利範圍的思想及範圍的情況下，對本發明進行各種變更及修正。
10:下部封裝 11:下部端子 12:上部端子 20:上部封裝 21:上部封裝端子 100、200、300、400:半導體封裝測試裝置 110:下部測試座 111:測試座外殼 112:測試座探針 120:引導外殼 130、210、310、410:推送器 131:推送器主體 132:腔體 133:真空孔 140:上部測試座 141:絕緣墊 144:導電部 145:導電部主體 146:導電部凸塊 1461:導電部凸塊的下端部 1462:導電部凸塊的上端部 150:吸附墊 160:支撐薄膜 170:PCB連接件 172:墊 180:壓縮控制墊片 181:壓縮控制墊片貫通孔 190:空間部
圖1為簡要顯示本發明的一實施例的半導體封裝的測試裝置的附圖； 圖2為用於說明本發明的一實施例的半導體封裝的測試裝置的作用的附圖； 圖3至圖5為顯示本發明的半導體封裝的測試裝置的各種變形例的附圖； 圖6為顯示在本發明的半導體封裝的測試裝置形成印刷電路板（PCB）連接件的附圖； 圖7為顯示在本發明的半導體封裝的測試裝置適用壓縮控制墊片的附圖； 圖8為顯示本發明的半導體封裝的測試裝置適用PCB連接件和壓縮控制墊片的附圖。
10:下部封裝
11:下部端子
12:上部端子
20:上部封裝
21:上部封裝端子
30:測試器板
40:驅動部
100:半導體封裝的測試裝置
110:下部測試座
111:測試座外殼
112:測試座探針
113:測試座凹槽
120:引導外殼
121:容納槽
122:傾斜面
130:推送器
131:推送器主體
132:腔體
133:真空孔
140:上部測試座
141:絕緣墊
142:絕緣墊孔
144:導電部
145:導電部主體
146:導電部凸塊
150:吸附墊
151:吸入孔
160:支撐薄膜
161:薄膜孔

Claims (14)

  1. 一種半導體封裝的測試裝置，涉及一種用於測試層疊封裝類型(POP)的半導體封裝的半導體封裝的測試裝置，其特徵在於，包括： 下部測試座，安裝在提供測試信號的測試器板，並具有多個測試座探針，該測試座探針與下部封裝的下部端子聯接而將所述下部封裝與所述測試器板電連接； 推送器，結合上部封裝，並具有以接近所述下部測試座側或遠離所述下部測試座的方式移動的推送器主體；及 上部測試座，具有：絕緣墊和多個導電部，其中，所述絕緣墊，由非彈性絕緣材料構成，並與所述推送器主體結合；所述多個導電部，在所述絕緣墊支撐，並在彈性絕緣物質內包含多個導電粒子，以使一端與所述上部封裝的上部封裝端子接觸，另一端與所述下部封裝的上部端子聯接。
  2. 如請求項1所述的半導體封裝的測試裝置，其中，所述導電部包括： 導電部凸塊，從所述絕緣墊的下面突出，以壓縮所述下部封裝的上部端子。
  3. 如請求項2所述的半導體封裝的測試裝置，其中，包括： 壓縮控制墊片，附著在所述絕緣墊的下面，在所述各個導電部凸塊的下端部形成設有空間部並圍繞的貫通孔。
  4. 如請求項3所述的半導體封裝的測試裝置，其中，所述貫通孔的所述空間部的體積為在大於所述導電部凸塊的上端部的體積的0.2倍，小於1.2倍的範圍。
  5. 如請求項1所述的半導體封裝的測試裝置，其中，在所述上部封裝端子的表面塗覆防氧化金屬。
  6. 如請求項1所述的半導體封裝的測試裝置，其中，在所述上部封裝和上部測試座之間插入PCB連接件，所述PCB連接件在形成導電通道的導通孔的上面和下面分別設置塗覆防氧化金屬的墊，在形成於所述上面的墊接觸所述上部封裝的上部封裝端子，在形成於所述下面的墊接觸所述上部測試座的所述導電部。
  7. 如請求項5或6所述的半導體封裝的測試裝置，其中，所述防氧化金屬為金、鈀、銠、鈷或其中兩種以上的合金金屬。
  8. 如請求項1所述的半導體封裝的測試裝置，其中，包括： 吸附墊，具有接收通過所述推送器提供的真空壓的吸入孔，與所述絕緣墊結合，以吸附所述下部封裝。
  9. 如請求項8所述的半導體封裝的測試裝置，其中，所述吸附墊以可移動的方式配置於在所述絕緣墊設置的絕緣墊孔。
  10. 如請求項1所述的半導體封裝的測試裝置，其中，所述推送器包括： 腔體，配置在所述推送器主體，以使向外部開放而用於容納所述上部封裝，所述上部測試座與所述推送器主體結合而密封所述腔體。
  11. 如請求項1所述的半導體封裝的測試裝置，其中，包括： 引導外殼，具有容納所述下部封裝的容納槽，並配置在所述下部測試座的上側， 所述推送器包括： 卡台，以限制接近所述下部測試座側的所述推送器主體的移動距離的方式設置在所述推送器主體而與所述引導外殼接觸。
  12. 如請求項1所述的半導體封裝的測試裝置，其中，包括： 引導外殼，具有容納所述下部封裝的容納槽，並配置在所述下部測試座的上側， 在所述推送器主體和所述引導外殼中的任一個設置排列孔，在另一個設置插入於所述排列孔的排列銷，以使排列接近所述下部測試座側的所述推送器主體。
  13. 如請求項1所述的半導體封裝的測試裝置，其中，所述推送器包含： 緩衝單元，與所述推送器主體結合，以緩衝所述推送器主體從所述驅動部獲得的壓力而限制所述上部測試座施加至所述下部封裝的荷重。
  14. 如請求項1所述的半導體封裝的測試裝置，其中，包括： 支撐薄膜，具有供插入所述上部封裝的上部封裝端子的多個薄膜孔，並介於所述上部封裝和所述上部測試座之間而分隔所述上部封裝和所述上部測試座。
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