CN113078079B - 半导体封装的测试装置 - Google Patents

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Abstract

本发明的半导体封装的测试装置，涉及一种用于测试层叠封装类型(POP)的半导体封装的半导体封装的测试装置，其包括：下部测试座，安装在提供测试信号的测试器板，并具有多个测试座探针，该测试座探针与下部封装的下部端子联接而将下部封装与测试器板电连接；推送器，结合上部封装，并具有以接近下部测试座侧或远离下部测试座的方式移动的推送器主体；及上部测试座，具有：绝缘垫和多个导电部，其中，绝缘垫，由非弹性绝缘材料构成，并与推送器主体结合；多个导电部，在绝缘垫支撑，并在弹性绝缘物质内包含多个导电粒子，以使一端与上部封装的上部封装端子接触，另一端与下部封装的上部端子联接。

Description

半导体封装的测试装置
技术领域
本发明涉及半导体封装的测试器，更具体地涉及一种半导体封装的测试装置，用于检查以上下层叠下部封装和上部封装的层叠封装(POP)类型的半导体封装的正常运行与否。
背景技术
半导体封装由微细电路高密度集成而形成，并在制造工艺中经过各个电路的正常与否的测试工艺。测试工艺是一种测试半导体封装是否正常运转而甄选合格产品和不合格产品的工艺。
在半导体封装的测试中，利用电连接半导体封装的端子和施加测试信号的测试器的测试装置。测试装置根据作为测试对象的半导体封装的种类而具有各种结构。
近来，增加使用部件尺寸最小化并能够快速传输信号的层叠封装(POP)类型的半导体封装，持续保持用于测试该半导体封装的测试装置的需求度。
层叠封装方式为按次序在一个封装上堆积执行其它功能的封装的方式进行。对于使用于智能手机或平板电脑的半导体封装的情况，为了以垂直扩张实现三维封装，而形成层叠无线电接入点(AP)、基带芯片和存储器的层叠封装形式。层叠封装方式使连接配线的长度最小化，而将二维排列时发生的信号延迟及最小化阻抗失配等损失最小化，在空间上运用垂直方向，而使单位面积的贴装面积极大化，从而，实现大容量、超小型部件。
并且，层叠封装方式因层叠完成测试的封装，从而，能够提高收益率，例如，对于通过一个封装制造逻辑元件和存储元件的情况，在更换两个中的一个时，需整体修正测试程序和测试板，由此，存在花费大量时间和费用的问题。而层叠封装方式在分别测试逻辑元件封装和存储器封装之后，在层叠封装而发生变动时，仅更换相应封装的测试工具，极大减少时间和费用。
用于测试层叠封装形式的半导体封装的现有的测试装置包括：下部测试座及上部测试座，包括用于传输电信号的测试探针；推送器主体，与上部测试座结合。下部测试座设置在测试器板，以与下部封装电连接，上部封装安装在上部测试座的上部，以与上部测试座电连接。
但现有的测试装置因上部封装和下部封装之间的信号传输路径的长度长，在发送高速信号时，容易发生信号歪曲。因此，存在无法进行高速运行的半导体封装的精密检查。
并且，对于现有的测试装置在上部测试座形成多个孔，以用于设置电连接上部封装和下部封装的测试探针，由此，向推送器提供真空压而接入半导体封装的情况，容易发生接入错误。
现有技术文献
【专利文献】
(专利文献0001)公开专利公报第2016-0118796号(2016.10.12.)
发明内容
发明要解决的技术问题
本发明是为了解决如上所述的问题而研发，其目的在于提供一种半导体封装的测试装置，能够精密测试进行高速运行的层叠封装形式的半导体封装。
并且，本发明的目的在于提供一种半导体封装的测试装置，防止在接入半导体封装时发生接入错误。
而且，本发明的目的在于提供一种半导体封装的测试装置，延长半导体封装和测试座的寿命。
用于解决问题的技术方案
为了实现如上所述目的的本发明半导体封装的测试装置涉及一种用于测试层叠封装类型(POP)的半导体封装的半导体封装的测试装置，该测试装置包括：下部测试座，安装在提供测试信号的测试器板，并具有多个测试座探针，该测试座探针与下部封装的下部端子联接而将所述下部封装与所述测试器板电连接；推送器，结合上部封装，并具有以接近所述下部测试座侧或远离所述下部测试座的方式移动的推送器主体；及上部测试座，具有：绝缘垫和多个导电部，其中，所述绝缘垫，由非弹性绝缘材料构成，并与所述推送器主体结合；所述多个导电部，在所述绝缘垫支撑，并在弹性绝缘物质内包含多个导电粒子，以使一端与所述上部封装的上部封装端子接触，另一端与所述下部封装的上部端子联接。
在本发明的半导体封装的测试装置中，所述导电部包括：导电部凸块，从所述绝缘垫的下面突出，以压缩所述下部封装的上部端子。
包括：压缩控制垫片，附着在所述绝缘垫的下面，在所述各个导电部凸块的下端部形成设有空间部并围绕的贯通孔。
所述贯通孔的所述空间部的体积为在大于所述导电部凸块的上端部的体积的0.2倍，小于1.2倍的范围。
在本发明的半导体封装的测试装置中，在所述上部封装端子的表面涂覆防氧化金属。
在本发明的半导体封装的测试装置中，在所述上部封装和上部测试座之间插入PCB连接件，所述PCB连接件在形成导电通道的导通孔(via)的上面和下面分别设置涂覆防氧化金属的垫，在形成于所述上面的垫接触所述上部封装的上部封装端子，在形成于所述下面的垫接触所述上部测试座的所述导电部。
所述防氧化金属为金、钯、铑、钴或其中两种以上的合金金属。
本发明的半导体封装的测试装置包括：吸附垫，具有接收通过所述推送器提供的真空压的吸入孔，与所述绝缘垫结合，以吸附所述下部封装。
所述吸附垫以可移动的方式配置于在所述绝缘垫设置的绝缘垫孔。
所述推送器包括：腔体，配置在所述推送器主体，以使向外部开放而用于容纳所述上部封装，另外，所述上部测试座与所述推送器主体结合而密封所述腔体。
本发明的半导体封装的测试装置包括：引导外壳，具有容纳所述下部封装的容纳槽，并配置在所述下部测试座的上侧，另外，所述推送器包括：卡台，以限制接近所述下部测试座侧的所述推送器主体的移动距离的方式设置在所述推送器主体而与所述引导外壳接触。
本发明的半导体封装的测试装置包括：引导外壳，具有容纳所述下部封装的容纳槽，并配置在所述下部测试座的上侧，另外，在所述推送器主体和所述引导外壳中的任一个设置排列孔，在另一个设置插入于所述排列孔的排列销，以使排列接近所述下部测试座侧的所述推送器主体。
所述推送器包含：缓冲单元，与所述推送器主体结合，以缓冲所述推送器主体从所述驱动部获得的压力而限制所述上部测试座施加至所述下部封装的荷重。
本发明的半导体封装的测试装置包括：支撑薄膜，具有供插入所述上部封装的上部封装端子的多个薄膜孔，并介于所述上部封装和所述上部测试座之间而分隔所述上部封装和所述上部测试座。
发明的效果
本发明的半导体封装的测试装置与现有的测试探针结构的测试装置相比，信号传输路径的长度短，在发送高速信号时，能够防止信号歪曲，并能够对高速运行的半导体封装进行精密测试。
并且，本发明的半导体封装的测试装置减少在推送器和用于吸附下部封装的吸附垫之间泄露真空压的危险，获得从推送器至吸附垫安全传输真空压的结构，而减少在下部封装的接入时发生接入的错误。
而且，本发明的半导体封装的测试装置具有如下效果，上部测试座的导电部和上部封装的端子之间的接触电阻实现最小化，与测试环境匹配而调节上部测试座的导电部的压缩量，从而，延长上部封装和上部测试座的寿命。
附图说明
图1为简要显示本发明的一实施例的半导体封装的测试装置的附图；
图2为用于说明本发明的一实施例的半导体封装的测试装置的作用的附图；
图3至图5为显示本发明的半导体封装的测试装置的各种变形例的附图；
图6为显示在本发明的半导体封装的测试装置形成印制电路板(PCB)连接件的附图；
图7为显示在本发明的半导体封装的测试装置适用压缩控制垫片的附图；
图8为显示本发明的半导体封装的测试装置适用PCB连接件和压缩控制垫片的附图。
附图标记说明
10:下部封装 11:下部端子
12:上部端子 20:上部封装
21:上部封装端子
100、200、300、400:半导体封装测试装置
110:下部测试座 111:测试座外壳
112:测试座探针 120:引导外壳
130、210、310、410:推送器
131:推送器主体
132:腔体 133:真空孔
140:上部测试座 141:绝缘垫
144:导电部 145:导电部主体
146:导电部凸块 1461:导电部凸块的下端部
1462:导电部凸块的上端部
150:吸附垫
160:支撑薄膜
170:PCB连接件
172:垫 180:压缩控制垫片
181:压缩控制垫片贯通孔
190:空间部
具体实施方式
下面，参照附图对本发明的半导体封装的测试装置进行具体说明。
图1为简要显示本发明的一实施例的半导体封装的测试装置的附图，图2为用于说明本发明的一实施例的半导体封装的测试装置的作用的附图。
如附图显示所示，本发明的一实施例的半导体封装的测试装置100应用于包含下部封装10和上部封装20的层叠封装类型(POP)的半导体封装的测试，以电为媒介连接发生测试信号的测试器板30和层叠封装类型(POP)的半导体封装。半导体封装的测试装置100包括：下部测试座110，安装在测试器板30；引导外壳120，与下部测试座110结合；推送器130，供装载上部测试座140并从驱动部40接收移动力而移动；上部测试座140，与推送器130结合；吸附垫150，配置在上部测试座140，以吸附下部封装10。
下部测试座110安装在测试器板30而电连接测试器板30和下部封装10。下部测试座110包括：测试座外壳111；多个测试座探针112，分隔配置在测试座外壳111的内部。测试座探针112由导电材料构成，以传输电信号。测试座探针112的一端与设置在测试器板30的电极(未图示)接触，测试座探针112的另一端与放置在测试座外壳111上的下部封装10的下部端子11接触。如附图所示，测试座探针112的另一端设置在配置于测试座外壳111的上面的测试座凹槽113而与放置在测试座凹槽113的下部封装10的下部端子11接触。
下部测试座110除了图示的结构之外，能够变更为安装在测试器板30而电连接测试器板30和下部封装10的各种不同的结构。
引导外壳120被设置在下部测试座110上。引导外壳120具有供容纳下部封装10的容纳槽121。容纳槽121以上下贯通引导外壳120的方式形成。通过引导外壳120的容纳槽121而下部封装10到达下部测试座110。在引导外壳120设置有倾斜面122。倾斜面122能够引导向下部测试座110侧下降的推送器130。即，对于装有上部测试座140的推送器130以向一侧倾斜的状态向下部测试座110侧移动的情况，推送器130与倾斜面122接触而沿着倾斜面122引导。因此，推送器130将上部封装20排列至下部封装10上的固定位置。
引导外壳120除了图示的结构之外，能够变更为在里侧设置下部封装10的各种不同的结构。
推送器130包括：推送器主体131，从驱动部40接收移动力而以接近下部测试座110侧或远离下部测试座110的方式移动。在推送器主体131的内侧设置容纳上部封装20的腔体132和用于传输真空压的真空孔133。腔体132由推送器主体131的一侧向外侧开启。真空孔133与外部的真空压发生装置(未图示)连接而将在真空压发生装置发生的真空压传输至腔体132。
该推送器130在结合上部测试座140及上部封装20的状态下，通过驱动部40移动而将上部上部测试座140与放置在下部测试座110的下部封装10联接或将上部测试座140从下部封装10分隔。并且，推送器130接近下部测试座110侧或远离下部测试座110而将下部封装10装载至下部测试座110或从下部测试座110卸载。
推送器130除了图示的结构之外，能够变形为安装上部测试座140和上部封装20并通过驱动部40移动的各种不同结构。
上部测试座140与推送器主体131的一侧结合，以密封腔体132。上部测试座140与放置在腔体132的上部封装20电连接。上部测试座140包括：绝缘垫141，覆盖腔体132；多个导电部144，在绝缘垫141支撑。
绝缘垫141由非弹性绝缘材料构成。非弹性绝缘材料的绝缘垫141有利于在上部测试座140与下部封装10接触时，将下部封装10向下部测试座110侧加压。在绝缘垫141稳定地对下部封装10加压的情况下，下部封装10的下部端子11能够稳定地与下部测试座110的测试座探针112联接。采用各种合成树脂作为用于制造绝缘垫141的非弹性绝缘材料。
在绝缘垫141具有绝缘垫孔142。绝缘垫孔142与腔体132连接，以传输腔体132的真空压。
导电部144在绝缘垫141支撑，以使按厚度方向贯通绝缘垫141。导电部144的一端与上部封装20的上部封装端子21接触，另一端与下部封装10的上部端子12联接。导电部144包括：导电部主体145，设置在绝缘垫141内；导电部凸块146，以从绝缘垫141的下面突出的方式与导电部主体145连接。导电部凸块146在上部测试座140接近下部测试座110侧时，通过压缩下部封装10的上部端子12，稳定地与上部端子12接触。导电部144以在弹性绝缘物质内包含多个导电粒子的形式构成。
利用具有架桥结构的耐热性的高分子物质，例如，硅胶、聚丁二烯橡胶、天然橡胶、聚异戊二烯、丁苯共聚橡胶、丁腈共聚橡胶、丁苯-二烯嵌段共聚橡胶、苯乙烯-异戊二烯嵌段共聚橡胶、聚氨酯橡胶、聚酯纤维类橡胶、表氯醇橡胶、乙烯-丙烯共聚橡胶、乙烯-丙烯-二烯共聚橡胶、软性液体环氧树脂橡胶等作为构成导电部144的弹性绝缘物质。
并且，利用具有磁性的物质，以作为构成导电部144的导电粒子而通过磁场反应。例如，利用铁、镍、钴等显示磁性的金属的粒子；或该合金粒子或含有该金属的粒子或将该粒子作为磁芯粒子，并在该磁芯粒子的表面镀金、银、钯、镭等导电性良好的金属；或将非磁性金属粒子、玻璃珠等无机物质粒子、聚合物粒子作为磁芯粒子，并在该磁芯粒子的表面镀有镍及钴等导电性磁体；或在磁芯粒子镀导电性磁体及导电性良好的金属作为导电粒子。
在上部测试座140的上部配置支撑薄膜160。支撑薄膜160介于上部封装20和上部测试座140之间而分隔上部封装20和上部测试座140。在支撑薄膜160按厚度方向贯通支撑薄膜160形成多个薄膜孔161。在薄膜孔161插入上部封装20的上部封装端子21而上部封装端子21通过薄膜孔161与导电部144接触。多个薄膜孔161中的至少一个与绝缘垫141的绝缘垫孔142连接，腔体132的真空压通过薄膜孔161而传输至绝缘垫孔142。
支撑薄膜160由非弹性绝缘材料构成，或除此之外由分隔上部封装20和上部测试座140之间的各种绝缘材料构成。吸附垫150与绝缘垫141结合，以供吸附下部封装10。吸附垫150设置能够从腔体132接收真空压的吸入孔151。吸附垫150的至少一部分插入绝缘垫141的绝缘垫孔142，吸入孔151通过绝缘垫孔142与腔体132连接。吸附垫150在绝缘垫孔142内移动。在上部测试座140与下部封装10联接时，吸附垫150能够进入绝缘垫孔142内，以防止吸附垫150干扰上部测试座140和下部封装10之间的联接。
如上显示所示，本发明的一实施例的半导体封装的测试装置100在上部测试座140和上部封装20安装在推送器主体131的状态下，推送器130通过驱动部40移动而将下部封装10运送至下部测试座110上。即，推送器130接近处于待机位置的下部封装10上，而吸附垫150吸附下部封装10，推送器130向下部测试座110上移动，而将下部封装10装载至下部测试座110上。此时，下部封装10的下部端子11与下部测试座110的测试座探针112联接。
之后，如图2显示所示，推送器130向下部测试座110侧移动，由此，上部测试座140的导电部144与下部封装10的上部端子12联接。此时，推送器130的加压力通过上部测试座140而传输至下部封装10，由此，保持下部封装10与下部测试座110稳定的联接状态。通过上部测试座140与下部封装10联接，而电连接测试器板30、下部测试座110、下部封装10、上部测试座140及上部封装20。在该状态下，在测试器板30发生的测试信号传输至下部封装10及上部封装20，而执行对下部封装10及上部封装20的电测试。
在完成测试之后，下部封装10由吸附垫150吸附，而通过推送器130的移动，从下部测试座110卸载。
如上所示，本发明的一实施例的半导体封装的测试装置100与现有的测试探针结构的测试装置相比，信号传输路径的长度短，而在发送高速信号时，能够防止信号歪曲，并进行高速运行的半导体封装的精密测试。
并且，本发明的一实施例的半导体封装的测试装置100为减少在推送器130和吸附下部封装10的吸附垫150之间泄露真空压的危险，使真空压稳定地从推送器130传输至吸附垫150的结构，由此减少在接入下部封装10时的接入错误。
另外，图3至图5为显示本发明的半导体封装的测试装置的各种变形例的附图。首先，图3显示的半导体封装的测试装置200包括：下部测试座110，安装在测试器板30；引导外壳120，与下部测试座110结合；推送器210，供装载上部测试座140，并从驱动部40接收移动力而移动；上部测试座140，与推送器210结合；吸附垫150，配置在上部测试座140，以吸附下部封装10。该半导体封装的测试装置200的推送器210的结构构成局部变形。
推送器210与如上说明的推送器130对比，还包括：卡台211，以与引导外壳120接触的方式设置在推送器主体131，而限制推送器主体131的移动距离。在推送器主体131接近下部测试座110侧时，卡台211与引导外壳120的上端部接触，由此，推送器主体131停止。由此，利用卡台211而限制向下部测试座110侧移动的推送器主体131的移动距离，由此，上部测试座140与下部封装10接触而限制按压下部封装10的接触冲程(contact stroke)量。并且，通过限制接触冲程量，限制使得施加至下部封装10的荷重不发生过量。
在本实施例中，在引导外壳120设置与推送器210的卡台211对应的另外的限位单元。限位单元可以根据卡台211的形状等而采用各种结构。
图4显示的半导体封装的测试装置300包括：下部测试座110，安装在测试器板30；引导外壳120，与下部测试座110结合；推送器310，供装载上部测试座140，并从驱动部40接收移动力而移动；上部测试座140，与推送器310结合；吸附垫150，配置在上部测试座140，以吸附下部封装10。
推送器310包括：排列销320，从推送器主体131突出。排列销320用于将接近下部测试座110侧的推送器主体131排列在下部封装10上。在引导外壳120配置供插入排列销320的排列孔330。
在推送器主体131接近下部测试座110侧时，排列销320插入至排列孔330内，由此，引导推送器主体131以一定姿势接近下部测试座110。通过该排列销320和排列孔330的作用，上部测试座140的导电部144能够准确地与下部封装10的上部端子12接触。
排列销320和排列孔330的数量或配置结构能够进行各种变更。并且，也能够为排列销320设置在引导外壳120，排列孔330配置在推送器主体131的结构。
图5显示的半导体封装的测试装置400包括：下部测试座110，安装在测试器板30；引导外壳120，与下部测试座110结合；推送器410，供装载上部测试座140，并从驱动部40接收移动力而移动；上部测试座140，与推送器410结合；吸附垫150，配置在上部测试座140，以使吸附下部封装10。
推送器410包括缓冲单元420。缓冲单元420用于缓冲从驱动部40施加至推送器主体131的荷重。缓冲单元420由橡胶或硅等具有弹力的材料构成，或采用包含弹簧等吸收冲击的各种结构。通过缓冲单元420的缓冲作用，在上部测试座140与下部封装10联接时，限制使得上部测试座140施加至下部封装10的荷重不发生过量。缓冲单元420在与驱动部40连接的连接部件430支撑。
本发明的测试层叠封装(POP)形式的半导体封装的半导体封装的测试装置100、200、300、400适用在上部封装20的上部封装端子20和上部测试座140的导电部144之间防止氧化的技术，或适用控制上部测试座140的导电部凸块146的压缩量的技术。而且，也能够全部适用上面两种技术。
对此，以图1显示的半导体封装的测试装置100为例进行说明。
在测试层叠封装(POP)形式的半导体封装的测试装置中，存在上部封装20由提前确保的合格产品封装构成，以用于测试下部封装10的情况。合格产品封装即上部封装20的锡球形式上部封装端子21将上部测试座140的导电部144作为媒介与进行测试的下部封装10的上部端子12连接而检查下部封装10的正常运行与否。
但在上部封装端子21与上部测试座140的导电部144接触而电流流动的情况下，在该接触部之间通过接触电阻而产生热，上部封装端子21的主要材料锡(Sn)通过在接触部发生的热而产生氧化，反复检查而增加上部封装端子21的氧化，而进一步增加接触电阻，由此，在进行数十至数百次的反复检查之后，因高电阻而难以电联接，存在无法进行下部封装10的正常检查的问题。
因此，在上部封装端子21的表面涂覆防止氧化的金属，例如金、钯、铑、钴等金属或合金其中两种以上金属，由此，即使反复使用，也能够防止因上部封装端子21的氧化而与导电部144之间增加接触电阻，从而，提高下部封装10的检查可靠度。
更有选地，首先在上部封装端子21的表面镀镍之后，在其上面涂覆所述防氧化金属。仅通过金等防氧化金属也能够防止上部封装端子21的氧化，但对于使用金的情况，在金的特性上，上部封装端子21的主要材料即锡等其它金属吸收合金的性质很强，在大量次数的测试之后，能够增加接触电阻，但在设置镍等下层的情况下，因未与金和镍合金，长时间地将合格产品的上部封装20用于下部封装10的检查。
例如，利用刷镀(brush plating)方式作为涂覆在上部封装端子21的表面的方法。刷镀方式为利用电镀技术的局部镀金方式，并非利用一般湿式镀金等镀金层，使用专用的刷子工具和整流器而易于在锡球表面涂覆防氧化金属。
另外，锡球形式的上部封装端子21因与导电部144的反复接触而锡球形状发生变形，在通过高温熔化等方法去除锡球形式的上部封装端子21之后，在该去除的端子表面涂覆防止氧化的金属诸如金、钯、铑、钴等金属或合金其中两种以上金属而使用。该方式形成的上部封装端子21在高温环境下，在不存在端子的外形变形的情况下，能够得到可以使用的效果。
为了减少上部封装端子21和上部测试座140的导电部144之间的接触电阻，除了在所说明的上部封装端子21的锡球表面涂覆防氧化的金属的方法之外，还能够使用在上部封装20和上部测试座140之间插入PCB连接件170的方法。
如图6显示所示，在内壁和里面形成有导电通道的PCB连接件170的导通孔(via，171)的上面和下面形成涂覆防氧化金属的垫172，上部封装端子21和上部测试座140的导电部144通过PCB连接件的垫172而接触，通过涂覆防氧化金属的垫172，即使进行反复检查，也能够防止发生增加接触电阻的问题。因此，使合格产品封装即上部封装20能够更稳定可靠地检查更多的下部封装10。
对于采用使用PCB连接件170而减少上部封装端子21和上部测试座140的导电部144之间的接触电阻的方法的情况，优选地，去除图1显示的支撑薄膜160，优选地，导电部144构成为具有一部分向上部突出的导电部上部凸块的形式，以使更稳定地与平面形状的PCB连接件170的垫172接触。
并且，如图7显示所示，在测试层叠封装(POP)形式的半导体封装的测试装置中，上部测试座140的下部，即绝缘垫141的下面附着一定厚度的压缩控制垫片180。
压缩控制垫片180作为在与导电部凸块146对应的位置形成比导电部凸块146的直径大的贯通孔181的一体型垫片，形成为导电部凸块146厚度的一半，将导电部凸块146的绝缘垫141侧的下端部1461以设置在空间部190并围绕的形式附着。因此，空间部190在压缩控制垫片180的贯通孔181区域中除了导电部凸块146所占的区域(即，导电部凸块146的下端部1461的区域)之外的区域配置。
并且，导电部凸块146的上端部1462定义为比压缩控制垫片180突出的部分。
导电部凸块146的上端部1462，即比压缩控制垫片180突出的部分的高度根据导电部的直径、导电部的齿距等而适当选择，但优选地为5μm～500μm的范围，更优选地为10μm～300μm，更为有选地为25μm～200μm。
压缩控制垫片180由绝缘垫141等材质构成。因此，压缩控制垫片180由各种合成树脂等非弹性绝缘材料构成。当然压缩控制垫片180和绝缘垫141也能够由相互不同的材质构成。
形成于压缩控制垫片180和导电部凸块146之间的空间部190作为控制导电部凸块146的压缩量的空间。在通过推送器130的加压力而加压上部测试座140的情况下，导电部凸块146在绝缘垫141的下面直至接触下部封装10的上面时进行压缩，因导电部凸块146的过度的压缩变形而会上部测试座140的耐用性低下。
因此，在本发明中，在压缩控制垫片180设置空间部190，并调节空间部190的体积而在各种测试环境中提供所需要的上部测试座140特性。在减少体积的情况下，增加推送器130的加压力，提高与下部封装10的上部端子12的接触荷重，也能够更增加导电性，在增加体积的情况下，根据减少接触荷重而延长上部测试座的寿命等测试环境而具有调节测试座的特性的优点。并且，在空间部190的体积小的情况下，压缩导电部凸块146而压缩控制垫片180支撑填充至空间部190的导电部凸块146部分，从而，防止导电部凸块146的变形，在增加体积的情况下，即使最大化压缩导电部凸块146，直至非弹性材质的压缩控制垫片180的下面进行压缩，也能够防止导电部凸块146的过度变形。
优选的贯通孔181的空间部190的体积包含于大于导电部凸块146的上端部1462的体积的0.2倍或小于1.2倍的范围。对于空间部190的体积小于导电部凸块146的上端部1462的体积的0.2倍的情况，无法充分吸收导电部凸块146的变形量，对于空间部190的体积为导电部凸块146的上端部1462的体积的1.0倍的情况，理论上，能够全部吸收导电部凸块146的上端部1462的体积，但因导电部凸块146的移动，而未能顺畅压缩，优选地，空间部190的体积为小于稍微比导电部凸块146的上端部1462的体积大1.2倍的范围，以保证容易压缩。
综上以优选的例子为例对本发明进行了说明，但本发明的范围并非通过上面说明图示的形式限定。
例如，附图中显示了上部测试座140的导电部144具有从绝缘垫141突出的导电部凸块146，但对于下部封装10的上部端子12形成为突出的形式的情况，导电部144采用不具有导电部凸块146的结构。并且，在附图中显示了通过推送器主体131的真空孔133而供应的真空压通过腔体132传输至吸附垫150，但能够变形为将通过真空孔133供应的真空压传输至吸附垫150的流路结构。另一例，通过在上部封装20的下端部和上部测试座140上端部之间去除支撑薄膜160的一部分而制造的电极，也能够将真空压传输至绝缘垫141的绝缘垫孔142。
综上，通过例示本发明的原理的优选的实施例显示并说明了本发明，本发明并非通过如上所述显示并说明的结构及作用限定。本领域技术人员应当理解，在不脱离权利要求范围的思想及范围的情况下，对本发明进行各种变更及修正。

Claims (12)

1.一种半导体封装的测试装置，涉及一种用于测试层叠封装类型(POP)的半导体封装的半导体封装的测试装置，其特征在于，
包括：
下部测试座，安装在提供测试信号的测试器板，并具有多个测试座探针，该测试座探针与下部封装的下部端子联接而将所述下部封装与所述测试器板电连接；
推送器，结合上部封装，并具有以接近所述下部测试座侧或远离所述下部测试座的方式移动的推送器主体；
上部测试座，具有：绝缘垫和多个导电部，其中，所述绝缘垫，由非弹性绝缘材料构成，并与所述推送器主体结合；所述多个导电部，支撑在所述绝缘垫上，并以在弹性绝缘物质内包含多个导电粒子的形式构成，以使所述导电部的一端与所述上部封装的上部封装端子接触，另一端与所述下部封装的上部端子联接；及
吸附垫，具有接收通过所述推送器提供的真空压的吸入孔，与所述绝缘垫结合，以吸附所述下部封装，
所述吸附垫以可移动的方式配置于在所述绝缘垫设置的绝缘垫孔。
2.根据权利要求1所述的半导体封装的测试装置，其特征在于，
所述导电部包括：
导电部凸块，从所述绝缘垫的下面突出，以压缩所述下部封装的上部端子。
3.根据权利要求2所述的半导体封装的测试装置，其特征在于，
包括：
压缩控制垫片，附着在所述绝缘垫的下面，在各个所述导电部凸块的下端部形成围绕所述导电部凸块的下端部的贯通孔，并在所述贯通孔和所述导电部凸块的下端部之间形成空间部。
4.根据权利要求3所述的半导体封装的测试装置，其特征在于，
所述贯通孔的所述空间部的体积在大于所述导电部凸块的上端部的体积的0.2倍且小于所述导电部凸块的上端部的体积的1.2倍的范围内。
5.根据权利要求1所述的半导体封装的测试装置，其特征在于，
在所述上部封装端子的表面涂覆防氧化金属。
6.根据权利要求1所述的半导体封装的测试装置，其特征在于，
在所述上部封装和上部测试座之间插入PCB连接件，所述PCB连接件在形成导电通道的导通孔的上面和下面分别设置涂覆防氧化金属的垫，在形成于所述上面的垫接触所述上部封装的上部封装端子，在形成于所述下面的垫接触所述上部测试座的所述导电部。
7.根据权利要求5或6所述的半导体封装的测试装置，其特征在于，
所述防氧化金属为金、钯、铑、钴或其中两种以上的合金金属。
8.根据权利要求1所述的半导体封装的测试装置，其特征在于，
所述推送器包括：
腔体，配置在所述推送器主体，以使向外部开放而用于容纳所述上部封装，
所述上部测试座与所述推送器主体结合而密封所述腔体。
9.根据权利要求1所述的半导体封装的测试装置，其特征在于，
包括：
引导外壳，具有容纳所述下部封装的容纳槽，并配置在所述下部测试座的上侧，
所述推送器包括：
卡台，以限制接近所述下部测试座侧的所述推送器主体的移动距离的方式设置在所述推送器主体而与所述引导外壳接触。
10.根据权利要求1所述的半导体封装的测试装置，其特征在于，
包括：
引导外壳，具有容纳所述下部封装的容纳槽，并配置在所述下部测试座的上侧，
在所述推送器主体和所述引导外壳中的任一个设置排列孔，在另一个设置插入于所述排列孔的排列销，以使排列接近所述下部测试座侧的所述推送器主体。
11.根据权利要求1所述的半导体封装的测试装置，其特征在于，
所述推送器包含：
缓冲单元，与所述推送器主体结合，以缓冲所述推送器主体从驱动部获得的压力而限制所述上部测试座施加至所述下部封装的荷重。
12.根据权利要求1所述的半导体封装的测试装置，其特征在于，
包括：
支撑薄膜，具有供插入所述上部封装的上部封装端子的多个薄膜孔，并介于所述上部封装和所述上部测试座之间而分隔所述上部封装和所述上部测试座。
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