TW202001635A

TW202001635A - 多鰭片高度積體電路的修改方法

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Publication number: TW202001635A
Application number: TW108122017A
Authority: TW
Inventors: 林威呈; 楊惠婷; 曾健庭; 袁立本; 賴韋安
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2018-06-29
Filing date: 2019-06-24
Publication date: 2020-01-01
Also published as: US20210217744A1; US20200006318A1; US10964684B2; US12068305B2; CN110728104A

Abstract

一種修改多鰭片高度積體電路之方法包含關於以下之操作：識別積體電路之至少兩個含鰭片功能區域；針對一連串鰭片高度中每一鰭片高度產生積體電路之每一含鰭片功能區域的效能曲線；以及決定對於每一效能曲線而言是否存在拐點。方法進一步包含關於以下之操作：選擇含鰭片功能區域中每一者的效能特性之值，選定值在含鰭片功能區域中之每一者中具有對應的鰭片高度；修改每一含鰭片功能區域以具有對應於效能特性之選定值的鰭片高度；以及組合經修改之含鰭片功能區域以形成經修改之積體電路。

Description

多鰭片高度積體電路的修改方法

本案是關於一種具有鰭片的積體電路，特別是有關於一種具有多鰭片高度的積體電路。

積體電路(IC)製造包含經設計以調節積體電路之功能的步驟。一些用於調節功能之的步驟發生在積體電路的設計階段中。一些步驟發生在積體電路的製造期間。積體電路製造製程之設計階段涉及將特徵佈置在積體電路上及在製程中選擇積體電路之個別結構特徵的參數。積體電路之製造階段涉及執行在IC製程之設計階段期間所選擇之步驟。

本案中的一些實施例是關於一種多鰭片高度積體電路的修改方法，包含以下步驟：識別一積體電路的複數個含鰭片功能區域；針對該些含鰭片功能區域中每一含鰭片功能區域產生複數個效能曲線，其中該些效能曲線中每一效能曲線是基於一不同鰭片高度；針對該些含鰭片功能區域中之每一者選擇一效能特性之一值；修改至少一含鰭片功能區域之鰭片的一鰭片高度，以具有對應於與該效能特性之所選定該值相對應之一鰭片高度的一鰭片高度；以及組合包含該至少一經修改之含鰭片區域的該些含鰭片功能區域包含，以形成一經修改之積體電路。

為讓本案之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下：

100‧‧‧半導體裝置

102‧‧‧電路巨集

104A‧‧‧標準單元適配之FinFET佈置

104B‧‧‧佈置

200‧‧‧方法

205、210、215、220、225、230‧‧‧操作

300、500、600、700、800、900、1000‧‧‧效能圖

300A、500A、600A、700A、800A、900A‧‧‧第一軸

300B、500B、600B、700B、800B、900B‧‧‧第二軸

202、302、304、306、308、502、504、506、508、510、602、604、606、608、702、704、708、710、712、804、808、810、812、902、1052‧‧‧效能曲線

202A~202F、302A、302F、304A、304F、306F、308A、308F、502A~502F、504F、506F、508F、510F、602A~602F、604F、608D、608F、702A~702F、704B、 704D、704E、802A~802F、804B、804D、804E、902A~902F、904A~904E、1052A~1052F‧‧‧效能點

400‧‧‧表

512、612、706/706A‧‧‧第一趨勢線段

514、614、706/706B、806/806B、906/906B‧‧‧第二趨勢線段

518、618‧‧‧線

704C/705、805/808A‧‧‧交叉點

806、906‧‧‧趨勢線

1100‧‧‧積體電路

1104A‧‧‧島狀物

1104B‧‧‧島狀物

1106‧‧‧鰭片

1106A‧‧‧暴露部分

1107‧‧‧開口

1108‧‧‧絕緣材料

1110‧‧‧開口

1111‧‧‧阻障線

1112‧‧‧第一暴露鰭片高度

1113‧‧‧頂表面

1114‧‧‧埋入鰭片高度

1116‧‧‧第一總鰭片高度

1118‧‧‧第一鰭片寬度

1122‧‧‧第二暴露鰭片高度

1124‧‧‧第二總鰭片高度

1126‧‧‧第二鰭片寬度

1140‧‧‧鰭片

1142‧‧‧埋入鰭片部分

1144‧‧‧暴露鰭片部分

1144a‧‧‧內部部分

1144b‧‧‧外部部分

1148A‧‧‧第一介電材料部分

1148B‧‧‧第二介電材料部分

1200‧‧‧積體電路佈局

1202‧‧‧電路主動區域

1204‧‧‧中央處理單元(CPU)區域

1206‧‧‧圖形處理單元(GPU)

1208‧‧‧記憶體及/或資料儲存單元

1210‧‧‧信號處理單元

1300‧‧‧電子設計自動化(EDA)系統

1304‧‧‧非暫時性電腦可讀儲存媒體

1306‧‧‧電腦程式碼

1308‧‧‧匯流排

1310‧‧‧I/O介面

1312‧‧‧網路介面

1314‧‧‧網路

1400‧‧‧積體電路(IC)製造系統

1420‧‧‧設計室

1422‧‧‧IC設計佈局圖

1430‧‧‧遮罩室

1432‧‧‧資料製備

1444‧‧‧遮罩製造

1445‧‧‧遮罩

1450‧‧‧IC晶圓廠

1452‧‧‧晶圓製造

1453‧‧‧半導體晶圓

1460‧‧‧IC元件

當結合附圖閱讀時得以自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據工業上之標準實務，各種特徵未按比例繪製。實際上，為了論述清楚可任意地增大或減小各種特徵之尺寸。

第1圖為根據一實施例所繪示之半導體裝置的方塊圖；第2圖為根據一實施例所繪示的製作積體電路之方法的流程圖；第3圖為根據一實施例所繪示之積體電路的效能圖；第4圖為根據一實施例所繪示之積體電路之電導參數的表；第5圖為根據一實施例所繪示之積體電路之一組設計區塊的效能圖；第6圖為根據一實施例所繪示之積體電路之一組設計區塊的效能圖；第7圖為根據一實施例所繪示積體電路之一組設計區塊的效能圖；第8圖為根據一實施例所繪示積體電路之一組設計區塊的效能圖；第9圖為根據一實施例所繪示積體電路之一組設計區塊的效能圖；第10圖為根據一實施例所繪示積體電路的效能圖；第11A圖至第11C圖為根據一些實施例的在製程期間積體電路閘極結構之橫截面圖；第12圖為根據一實施例所繪示積體電路的方塊圖；第13圖為根據一實施例所繪示電子設計自動化(EDA)系統的方塊圖；以及第14圖根據一實施例的積體電路(IC)製造系統之方塊圖以及與其相關聯之積體電路製造流程。

以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述元件、值、操作、材料、佈置等之特定實例以簡化本揭示內容。當然，此些僅為實例且並不意欲為限制性的。其他元件、值、操作、材料、佈置等為可預期的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包含其中第一特徵及第二特形成為直接接觸之實施例，且亦可包含其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，各種實例中之元件符號及/或字母為簡化描述。此重複是出於簡化及清楚之目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。

另外，為了描述簡單起見，可在本文中使用諸如「在……之下」、「低於」、「下部」、「在……上方」、「上部」以及其類似術語之空間相對術語，以描述如諸圖中所圖示之一個元件或特徵與另一(其他)元件或特徵的關係。除了諸圖中所描繪之定向以外，此等空間相對術語意欲亦涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。

根據積體電路(IC)之效能特性來評估IC操作。在一些實施例中，IC使用者基於IC之效能特性的值來使用及部署積體電路。IC的一個效能特性為積體電路在一IC工作電壓下之功耗。IC的另一效能特性為IC在一工作電壓下之處理器速度。積體電路在較高工作電壓下比在較低工作電壓下消耗較多功率且具有更快的總體處理器速度。

IC的效能是藉由使用效能圖來評估。效能圖包含一或多個反映IC的模型化及/或量測的效能特性或操作結果的效能曲線。單個效能曲線反映了在積體電路操作結果中的的一個變化，因為僅修改了一個貢獻要素。在一些情形下，貢獻要素為一個操作參數設定點。在一些情形下，操作參數設定點為積體電路的工作電壓。在一些情形下，操作參數設定點為冷卻速率，但是在本揭示案的範疇內亦可設想其他操作參數設定點。在一些情形下，貢獻要素為積體電路的結構性質。在一些實施例中，結構性質與積體電路內的電阻有關。在一些實施例中，結構性質與積體電路中的材料的組成有關。在一些實施例中，結構性質與積體電路的特徵的尺寸有關。在一些情形下，特徵的尺寸涉及通道尺寸及/或閘電極尺寸。經改變以產生積體電路的效能圖的貢獻要素的其他非限制性實例包含摻雜濃度、佈植能量、佈植輪廓、基板材料的類型、通道材料的類型、IC互連處的介面組成，以及半導體單元的元件尺寸是與IC效能有關之其他類型的結構要素。具有不同設計、尺寸、摻雜特性及/或其他物理性質的積體電路具有不同的效能曲線。

第1圖為根據一實施例所繪示之半導體裝置100的方塊圖。在第1圖中，半導體裝置100包含(除了其他以外)電路巨集(後文中稱為巨集)102。在一些實例中，巨集102為電晶體巨集。在一些實施例中，巨集102為非電晶體巨集的巨集。在一些實施例中，巨集102為互連結構巨集。巨集102包含(除了其他以外)一或多個標準單元適配之FinFET佈置104A。在一些實施例中，巨集102包含在積體電路之同一層級上的複數個互連導線。在一些實施例中，巨集102包含(除了其他以外)一或多個佈置104A及一或多個佈置104B。在包含一或多個佈置104A及一或多個佈置104B之一些實施例中，佈置104A與佈置104B不同。

積體電路包含用以以執行預定電路功能之單元或電路組件組。此積體電路功能之實例包含接收信號、發送信號、IC之組件與其他IC上的組件之間的通訊、儲存資料、執行計算以及管理IC功能(記憶體控制器、IC時序電路部件，等等)。在積體電路製程之前可將電路部件組預先配置為在積體電路佈局製程中佈置的標準單元。標準單元使用電路設計之預定區塊或標準單元來促成簡化電路效能模擬。標準單元庫之一些實施例單純包含數位電路組件。標準單元庫之一些實施例單純包含類比電路組件。一些標準單元庫包含數位與類比電路組件之混合，其用以在單個積體電路中一起工作。

積體電路製造包含使用單元庫中之標準單元來簡化積體電路之設計過程。在一些實施例中，使用單元庫中之標準單元的簡化設計過程限制了製造商最大化積體電路之電路組件密度的能力。標準單元具有第一方向上的標準單元長度及在第二方向(不同於第一方向)上的標準單元寬度，使得相鄰單元之單元邊界對齊。在一些實施例中，積體電路含有將電路之一個層級上的單元與積體電路之其他單元連接的導線。在一些實施例中，第二方向垂直於第一方向。積體電路互連結構之導線是沿第一方向、第二方向或不同於第一方向及第二方向的第三方向定向。積體電路的一些單元含有互連導線之陣列。在一些實施例中，導線定位在導線陣列中規則間隔之位置處。在一些實施例中，具有導線陣列之單元完全由導線填充(例如，導線陣列之每個位置具有位於其上的導線)。在一些實施例中，導線陣列不被完全地填充(例如，導線陣列之一或多個位置無導線)。在積體電路之佈局中積體電路之導線陣列或個別導線中之導線的寬度被調整，以產生預配置佈局，其具有可預測且一致之效能以及與積體電路之其他部分的已知干擾位準。積體電路設計旨在減少干擾，並將電路組件之效能維持在所需參數內。為了將單元之效能特性保持在已完成電路中之預期範圍內，導線陣列之一些導線被放寬(例如，加寬或展開)，以減少製程中電路破壞缺陷的可能性。

在一些實施例中，可根據子集合中之電晶體的功能及/或結構因素來識別積體電路的作為高度調整候選之電晶體子集。在一些實施例中，高度調整之量與電晶體之功能及/或子集中之電晶體之結構因素有關。在一些實施例中，IC中之單元的最快切換速度與單元之功能有關，此些單元諸如：系統單晶片(SoC)元件、中央處理(CPU)組件，及/或圖形處理單元(GPU)組件，或與產生圖形輸出相關聯之其他組件。不同類型之電路組件中之FinFET的切換速度為鰭片高度及鰭片(除了其他電路設計組件以外)之數目的函數。在一些實施例中，對於高鰭片高度而言系統單晶片(SoC)之鰭片具有最高切換速度。在一些實施例中，對於鰭片高度範圍中之中等鰭片高度而言CPU之鰭片具有最快切換速度。在一些實施例中，對於SOC組件與CPU組件之鰭片高度之間的鰭片高度而言，GPU組件具有最快切換速度。根據一些實施例，積體電路之鰭片高度範圍為自約5奈米(nm)至約100奈米(nm)。在分區積體電路之非限制性實例中，積體電路之單元被劃分為包含中央處理單元(CPU)之單元的第一組單元集合、包含IC之整合式圖形處理單元(GPU)的第二單元集合，以及包含調節IC效能之系統單晶片(SoC)的第三單元集合。在一些實施例中，積體電路之含鰭片功能區域(或，含鰭片區域、主動區域或設計區塊)被包含在單個基板上。在一些實施例中，積體電路之含鰭片功能區域形成在分別的基板上，並藉由，例如，將電路部分層疊在一起並使電路部分與以金屬或其他導電材料填充之穿過基板的通孔電連接，而將積體電路之含鰭片功能區域組合成三維積體電路。在一些實施例中，根據電路部分中每一者上之功能區域的一功能來佈置三維積體電路之電路部分，此些功能區域諸如一個電路部分上之記憶體或儲存器、第二部分上之圖形/再現部分，以及第三部分上之邏輯函數。

在一些實施例中，根據積體電路之FinFET之鰭片的數目來劃分積體電路之單元。在分區積體電路之非限制性實例中，第一單元集合具有帶有單個鰭片之FinFET(例如，高效能單元)，第二單元集合具有中等數目個鰭片(例如，具有2至3個鰭片之FinFET)，且第三單元集合具有更大數目個鰭片(例如，具有至少三個鰭片之FinFET)。在將單元或電晶體劃分為子集之其他非限制性實例中，基於單元功能將電晶體及/或單元指派至子集中。指派單元不僅僅基於單元中之鰭片的數目：基於預期的單元切換速度規格及/或另一標準，具有第一數目個鰭片的一些單元在第一集合中，且具有相同數目個鰭片的一些單元在第二集合中。用於將單元分配成組之一些標準包含單元功能、單元速度規格、製造積體電路時單元在基板上的位置，等等。在一些實施例中，具有不同數目個鰭片之單元或具有不同切換速度規格的相同數目個鰭片被分配至同一鰭片組中，以評估鰭片高度定制對總體積體電路效能的影響。在一些實施例中，增加鰭片之數目以便評估積體電路之效能。在一些實施例中，減少鰭片之數目以便評估積體電路之效能。

第2圖根據一些實施例的製作積體電路之方法200的流程圖。電導參數為積體電路之特徵，其影響或調節流經積體電路之單元的電流量。FinFET之電導參數至少包含鰭片高度、鰭片寬度、鰭片橫截面及積體電路之單元中之鰭片的數目。FinFET之每一電導參數具有一定範圍之值。當積體電路含有具有電導參數之此些值中之一者的單元或FinFET時，積體電路之效能特性(例如，切換速度，或功耗)不同於具有不同電導參數值之積體電路的效能特性。在電路設計過程中評估電導參數之值以在積體電路之製程中選擇電導參數之最終值。

方法200包含步驟205，其中選擇積體電路的設計區塊之電導參數的初始值用於評估積體電路之效能。電導參數之初始值選自電導參數之一定範圍的值。在一些實施例中，電導參數為積體電路之單元中的鰭片之數目。在一些實施例中，電導參數為積體電路單元中的鰭片之摻雜區域之高度。在一些實施例中，電導參數為積體電路之單元集合中的鰭片之寬度。在一些實施例中，電導參數為鰭片之橫截面(例如，鰭片高度與鰭片寬度兩者之組合)。根據一些實施例，電導參數之初始值為在積體電路之設計過程期間積體電路之電導參數值範圍中的電導參數之最大值。

方法200包含步驟210，其中在積體電路之SPICE/RC模式下，對積體電路之效能模型化以得出積體電路之功率曲線或效能曲線。在一些實施例中，基於設計區塊，在設計區塊上評估積體電路之效能。在一些實施例中，逐個單元地評估積體電路之效能。在一些實施例中，藉由組合積體電路之個別設計區塊或單元(或設計區塊組或單元組)的效能來決定整個積體電路之效能曲線。

方法200包含步驟215，其中進行關於是否已在積體電路之SPICE/RC模型化中評估了電導參數之每一值的判定。當藉由SPICE/RC模型化已評估了小於全部範圍之電導參數時，方法繼續至步驟220。當藉由SPICE/RC模型化已評估了全部範圍之電導參數時，方法繼續至步驟225。

方法200包含步驟220，其中修改積體電路之SPICE/RC模型以得到與電導參數之初始值不同的電導參數之值。當電導參數之不同值被包含在電導參數之經修改值中時，方法繼續至步驟210。

方法200包含步驟230，其中，針對積體電路之每一設計區塊，評估效能曲線，以便識別電導參數之值以及在積體電路之SPICE/RC模型中具有所需效能特性的積體電路之工作電壓的值。在一些實施例中，所需效能特性為最低功耗。在一些實施例中，在不使積體電路之工作電壓減少至低於臨限值的情況下選擇最低功耗。在一些實施例中，工作電壓之臨限值是一積體電路工作電壓，其對應不同集合的單元或設計區塊之工作電壓的最低功耗值。在一些實施例中，基於方法200藉由針對積體電路之不同設計區塊或單元選擇不同的電導參數值來改良積體電路之總體效能。

方法200包含步驟235，其中，使用為積體電路選擇之電導參數，根據在積體電路中產生為積體電路選擇之電導參數的製程及操作來製造積體電路。

第3圖為根據一實施例所繪示積體電路之效能圖300。效能圖300具有表示積體電路301之時鐘速度的第一軸300A，及表示積體電路301之功耗的第二軸300B。效能圖300包含表示在積體電路301之工作電壓的設定點處整個積體電路或積體電路之單元子集之功耗及切換效能的效能點。效能曲線為表示在積體電路之工作電壓設定點範圍內整個積體電路或積體電路之單元子集之功耗/切換效能的一組效能點。

效能曲線302為積體電路301之所有單元的效能曲線。效能曲線304為第一單元子集之效能曲線，效能曲線306為第二單元子集之效能曲線，且308為積體電路之第三單元子集的效能曲線。在效能圖300上，效能曲線304、306及308相對於效能曲線302之不同位置指示三個單元子集之切換速度或時鐘速度在一定範圍之工作電壓下是不同的。效能點304A、306A及308A指示在最大工作電壓下，第一單元子集(參見效能點304A)中之電晶體具有與第二單元子集(參見效能點306A)中之電晶體大致相當的時鐘速度，但比第二單元子集中之電晶體消耗更多功率。另外，第三單元子集(參見效能點308A)中之電晶體比第一及第二單元子集中之電晶體消耗更少功率，但具有通常比第一單元子集及第二單元子集兩者中之電晶體慢的時鐘速度。

對於第一、第二及第三單元子集中之每一者而言積體電路特性是不同的。根據一些實施例，積體電路特性為子組之單元中的電晶體之鰭片的數目。在一些實施例中，積體電路特性為子組之單元的功能區塊類型(例如，中央處理單元(CPU)、圖形處理單元(GPU)、系統單晶片(SoC)，等等)。在一些實施例中，積體電路特性為子組中之單元的IP區塊。在第3圖中，產生效能曲線304、306及308之三個單元子集的鰭片具有相同鰭片高度。在效能圖300中，不同的效能曲線304、306及308反映出與積體電路之單元子集中每一者之單元中的鰭片之不同數目相關聯的差別。在非限制性實施例中，第三單元子集中之單元的電晶體具有第一(最低)數目個鰭片，第一單元子集中之單元的電晶體具有第三(最大)數目個鰭片，且第二單元子集中之電晶體具有第二數目個鰭片，其中第二數目大於第一數目並小於鰭片之第三數目。在非限制性實施例中，第一單元子集中之單元含有用於中央處理單元(CPU)之電晶體，第二單元子集中之單元含有用於圖形處理單元(GPU)之電晶體，且第三單元子集中之單元含有用於諸如記憶體管理之電路控制功能的電晶體。效能曲線302為積體電路301之包含第一單元子集、第二單元子集及第三單元子集的所有單元子集之效能曲線的組合。

在一些實施例中，積體電路中之單元的載流容量(「承載能力」)與鰭片高度及單元中之電晶體的鰭片數目有關。藉由調整鰭片之尺寸，亦調整了鰭片之載流容量。舉例而言，減小電晶體之鰭片高度減小了電晶體之載流容量。因此，藉由減小積體電路中許多鰭片之尺寸，變更了單元子集之效能曲線，且亦在較小程度上變更了整個積體電路之效能曲線。對變更單元子集之效能曲線的描述在第3圖之描述中示出。當藉由調整其中一些或全部電晶體鰭片之鰭片尺寸來修改整個積體電路的效能曲線時，積體電路之切換效能維持在至少與無鰭片尺寸調整相對應的位準，但具有更低功耗。

第3圖為根據一實施例所繪示積體電路之效能圖300。效能圖300包含效能曲線302，效能曲線302包含效能點302A至302F。效能圖300之第一軸300A表示針對工作電壓設定點的積體電路之經量測或經模擬之時鐘速度或切換速度。效能圖300之第二軸300B表示針對工作電壓設定點的積體電路之經量測或經模擬之功耗。效能點(或評估點)位在效能圖上的一座標，其對應於第一軸300A上的積體電路之單元集合的切換速度，以及第二軸300B上的單元集合之功耗。對於單個效能曲線而言，無論是積體電路之單元子集或是積體電路之整個單元集合，不同效能點(或評估點，當效能被模型化時)對應於積體電路之不同工作電壓下的功率/效能量測/模擬。

對於積體電路之工作電壓範圍而言，效能曲線302之效能點302A至302F反映出整個積體電路之不同操作結果(功耗對切換速度)。效能曲線304、306及308表示積體電路之單元子集或設計區塊的操作結果(功耗對比切換速度)。效能曲線304表示積體電路之第一單元子集的一組操作結果，與第二單元子集(其中操作結果由效能曲線306表示)以及第三單元子集(其中操作結果由效能曲線308表示)相比具有高功耗。效能曲線304包含效能點304A至304F，效能曲線306包含效能點306A至306F，且效能曲線308包含效能點308A至308F。效能點識別字末尾之相同字母指示基於積體電路之工作電壓的相同值獲得效能點或操作結果。在一些實施例中，在製程之後使用電子測試設備來量測效能點。在一些實施例中，在積體電路之模型化環境下(諸如，SPICE/RC模型化環境)計算效能點。效能曲線304、306及308揭露出積體電路之單元子集或設計區塊具有不同的功耗特性及切換速度特性。雖然有時藉由在整個積體電路上類似地修改電導參數來實現積體電路效能的改良，但在一些實施例中，積體電路之單元子集或設計區塊的效能是零散地實現的。藉由對不同子集中之鰭片設計或形狀執行不同修改來實現積體電路設計的零散修改，以獨立地改良積體電路之每個單元子集。

在一些實施例中，藉由調整鰭片尺寸(鰭片高度、鰭片寬度或鰭片橫截面)來修改積體電路之第一單元子集或設計區塊的操作結果或效能特性，且藉由調整鰭片尺寸(鰭片高度、鰭片寬度或鰭片橫截面)亦可修改積體電路之第二單元子集的操作結果。在一些實施例中，藉由調整鰭片尺寸(鰭片高度、鰭片寬度或鰭片橫截面)來修改積體電路之第一單元子集或設計區塊的操作結果或效能特性，且藉由修改積體電路之單元或設計區塊中鰭片之數目來調整積體電路之第二單元子集的操作結果。第4圖根據本揭示案之一些實施例的積體電路之電導參數的表400。根據一些實施例，在積體電路之不同單元子集或設計區塊中獨立地修改表4中所示的電導參數，以便修改積體電路之功耗。根據一些實施例，藉由同時(例如，在積體電路之SPICE/RC模型化過程期間)修改積體電路之一個以上的電導參數來調整積體電路之一個單元子集的效能及/或功耗，以進一步評估電導參數調整對積體電路功耗或效能的組合性影響。

降低積體電路之功耗有助於增大可攜式計算裝置之電池壽命，或降低非可攜式裝置之功耗(以及由功耗所產生之廢熱)。降低廢熱產生降低了具有大量伺服器或處理器進行計算工作的冷卻設施之成本。可攜式計算裝置之電池使用壽命的增加減小了對裝置再充電以執行預期裝置功能之頻率。在一些實施例中，藉由被測試之IC的擊穿特性來判定最大工作電壓設定點。在一些實施例中，電壓設定點高達20V。在非限制性實施例中，電壓設定點低至1V。藉由重複形成第二貢獻要素之離散值的單個效能曲線的過程來產生一連串效能曲線。

在效能圖300上，將多個效能曲線上之效能點分組以形成反映IC之操作結果之偏移的趨勢線。拐點為兩條趨勢線之間的交叉，其根據用於定義軸之效能參數以及用於產生效能圖之電導參數來反映IC的「最佳」操作結果。效能曲線之拐點反映出效能曲線上的點，在此點處積體電路之單元子集(或整個電路)變得對修改電路更敏感。

第5圖根據一些實施例的積體電路301之效能圖500，其反映出在電導參數值之一定範圍上對積體電路之單元子集之單個電導參數的修改。第一軸500A對應於積體電路之單元子集之切換速度或效能的值。第二軸500B對應於積體電路之單元子集之功耗的值。效能曲線502、504、506、508及510對應於針對不同電導參數值之積體電路之單元子集的所量測(在製造積體電路之後)或所計算(在SPICE/RC模型中)行為。如上所述，電導參數包含至少鰭片高度、鰭片寬度及鰭片橫截面(鰭片高度與寬度之組合)。效能點識別符以字母結尾。此字母對應於用於效能點之量測或計算的積體電路之工作電壓之值。使用同一工作電壓來量測或計算具有同一結尾字母之效能點。第一趨勢線段512對應於針對工作電壓之單個值而言的電導參數之值，其對功耗及效能兩者都是正向敏感的(例如，功耗降低，且效能不降低)。第二趨勢線段514對應於針對工作電壓之同一單個值而言的電導參數之值，其具有功耗對電導參數值之變化的正向敏感性，但具有效能或切換速度對電導參數之改變的負向敏感性。線518指示電導參數之值以及工作電壓設定點，工作電壓設定點導致積體電路之單元子集的峰值效能。

第6圖根據一些實施例的積體電路301(未圖示)之效能圖600，反映出在電導參數值之一定範圍上對積體電路之單元子集之單個電導參數的修改。第一軸600A對應於積體電路之單元子集之切換速度或效能的值。第二軸600B對應於積體電路之單元子集之功耗的值。效能曲線602、604、606及608對應於針對電導參數之不同值積體電路之單元子集的所量測(在製造積體電路之後)或所計算(在SPICE/RC模型中)行為。如上所述，電導參數至少包含積體電路之單元子集中的鰭片之數目。效能點識別符以字母結尾。字母對應於用於效能點之量測或計算的積體電路之工作電壓之值。使用同一工作電壓來量測或計算具有同一結尾字母之效能點。第一趨勢線段612對應於針對工作電壓之單個值而言的電導參數之值，此電導參數對功耗及效能兩者都是正向敏感的(例如，功耗降低，且效能不降低)。第二趨勢線段614對應於針對工作電壓之同一單個值而言的電導參數之值，其具有功耗對電導參數值之變化的正向敏感性，但具有效能或切換速度對電導參數之改變的負向敏感性。線618指示電導參數之值以及工作電壓設定點，工作電壓設定點導致積體電路之單元子集的峰值效能。

通常，積體電路製程在整個積體電路上均勻地修改電導參數。然而，當積體電路中之所有類似類型的鰭片 (例如，所有NFET鰭片，或所有PFET鰭片)具有共同電導參數值時，並非積體電路中之所有電晶體皆以峰值效率或最大切換速度運行。一些電晶體消耗比整個積體電路上之平均值多的功率，且一些開關比積體電路之平均切換速度慢。藉由定制積體電路中之一些電晶體的電導參數(例如，鰭片高度、鰭片寬度、鰭片橫截面、鰭片數目等)之值，調整積體電路中之不同主動區域集合的功耗及切換速度，以減少總功耗及/或增大積體電路之總體切換速度。

如本文中所論述，術語「鰭片高度」用以指示作為積體電路之設計區塊或單元電導參數之一的鰭片維度。術語鰭片高度調整及維度調整意欲可互換使用，且用以指作為積體電路之電導參數調整之一種形式的調整鰭片高度、鰭片寬度及/或鰭片高度與寬度兩者的方法。在以下所論述之一些實施例中，調整鰭片高度。在一些實施例中，調整鰭片寬度。在一些實施例中，調整鰭片高度與鰭片寬度兩者。在一些實施例中，在積體電路之一個區域中調整鰭片高度，且在積體電路之另一區域中調整鰭片寬度。藉由基於(例如)單元功能、電晶體速度及/或鰭片數目將積體電路之鰭片劃分為子集或類別，以及獨立地調整積體電路之子集或區域中的鰭片之電導參數，製程縮小了積體電路中電晶體切換速度的分佈，增大了IC之總體切換速度，並藉由使低功率效率之電晶體的子集更加節能而無需顯著修改電晶體之子集的時鐘速度來減少IC的功耗。

在一些實施例中，具有低效能目標之單元中的電晶體選自高鰭片數目之單元庫，具有高效能(例如，高切換速度)目標之單元中的電晶體在IC設計階段期間選自低鰭片數目之單元庫。出於本揭示案之目的，術語「單元」用以指在製造期間形成於積體電路基板上之「單元區域」或離散組件。單元具有分隔單元或組件之邊界，例如，使一個組件與另一組件電隔離以防止組件干擾相鄰組件之效能。積體電路之電路部件之鰭片數目範圍為自一個鰭片至約8個鰭片。電路部件中之鰭片數目是從中選擇積體電路之單元之單元庫的函數、電路部件中之鰭片數目是積體電路中之電路部件的函數、及/或是積體電路中之電路部件的效能規範的函數。

在積體電路之一或多個單元子集上執行電導參數調整，以修改積體電路之實際的或模型化的效能。在一些實施例中，電導參數調整包含鰭片高度調整。在一些實施例中，電導參數調整包含鰭片寬度調整(例如，鰭片修整)。在一些實施例中，調整鰭片橫截面(鰭片高度與鰭片寬度兩者)以修改積體電路之效能。

在積體電路中，積體電路之單元中的鰭片之數目與積體電路之效能或積體電路之子系統緊密相關。因此，當積體電路之區塊或IC中之單元的陣列具有「高速」效能目標時，區塊之單元選自低鰭片數目之單元庫。相反，當IC之區塊具有「低」效能目標時，區塊之單元選自高鰭片數目之單元庫。具有低鰭片數目之單元傾向於比具有較大鰭片數目之單元快地切換。然而，傳統上，積體電路中之鰭片具有單一鰭片高度，儘管積體電路之單元是取自不同單元庫中之設計。然而，在與來自低效能庫之鰭片相同的鰭片高度的情況下，高效能鰭片之效能或切換速度未必是最快的。雖然藉由積體電路之具有單一鰭片高度的鰭片來測量積體電路效能，但當具有不同功能之單元或具有不同鰭片數目之單元具有不同高度時，總體電路效能得以改善。在一些實施例中，在維持或改良IC中之單元集合中的單元之效能的同時，減少了功耗。在一些實施例中，在總體IC效能提高的同時，IC之整體功耗保持相同。

第7圖積體電路301之第一單元子集之電導參數調整之結果的效能圖700。在第7圖中將效能曲線304重現為效能曲線702。第一軸700A表示積體電路301中之第一單元子集的效能或時鐘速度。第二軸700B表示積體電路301中之第一單元子集的功耗。效能曲線704中之效能點在效能曲線702中以具有相同結尾字母之效能點表示。效能曲線708、710及712表示積體電路301之操作結果，其中第一單元子集含有具有積體電路之不同電導參數值的電晶體。在一些情形下，電導參數調整包含修改鰭片高度。在一些情形下，電導參數調整包含修改鰭片寬度。在一些實施例中，電導參數調整包含修改鰭片橫截面(例如，鰭片高度與鰭片寬度兩者)。在一些實施例中，電導參數調整包含修改積體電路中之第一單元子集之單元中的鰭片之數目。

趨勢線706包含第一趨勢線段706A及第二趨勢線段706B。第一趨勢線段706A及第二趨勢線段706B在交叉點705處相遇，與效能點710A一致。效能點708A是在積體電路之最大工作電壓設定點處的操作結果，工作電壓設定點對於效能點704A、710A及712A是共同的。第一趨勢線段706A示出在最大工作電壓設定點處，當第一單元子集合之鰭片的鰭片尺寸改變時，積體電路中之第一單元子集的時鐘速度增大，伴隨著功耗降低。換言之，對於導致效能曲線702、704及708之電導參數值而言，積體電路之第一單元子集的功耗受到正向影響(例如，功耗降低)，同時積體電路之第一單元子集的切換效能亦受到正向影響(效能提高)。以拐點705開始，第二趨勢線段706B示出(針對最大工作電壓設定點)，當對於電導參數之其他值而言積體電路之功耗繼續降低(對應於效能曲線710及712)時，積體電路之第一單元子集的效能亦降低。因此，積體電路之使用者或製造商可能會選擇具有與效能曲線710之電導參數相對應之電導參數的積體電路，以便達成對於積體電路之工作電壓而言積體電路之第一單元子集之功耗與效能的最佳組合。

第8圖效能曲線802、808、810及812以及趨勢線806之效能圖800，趨勢線806包含第一趨勢線段806A及第二趨勢線段806B。效能圖800為根據一些實施例之圖，其為相對於第一軸800A繪製之效能及相對於第二軸800B繪製之功耗如何針對不同的工作電壓設定點及電導參數之不同值而變化。所繪製之效能為在電導參數調整過程期間積體電路301之第二單元子集或設計區塊的效能。積體電路301之主動區域之第二子集的效能曲線306在第8圖中重現為效能曲線802。效能曲線306中之效能點在效能曲線802中以具有相同結尾字母之效能點表示。具有類似名稱及功能的第8圖之其他部件如第7圖中所示，其數字增加100。在一些實施例中，經修改以產生第8圖之效能曲線的電導參數是與經修改以產生第7圖之效能曲線的電導參數相同的電導參數。在一些實施例中，經修改以產生第8圖之效能曲線的電導參數是與經修改以產生第7圖之效能曲線的電導參數不同的電導參數。

效能圖800包含趨勢線806，趨勢線806具有第一趨勢線段806A及第二趨勢線段806B。第一趨勢線段806A及第二趨勢線段806B在交叉點805處相遇，對應於效能點808A。第一趨勢線段806A包含效能/時鐘速度對電導參數之變化不敏感而功耗對電導參數之變化敏感的效能點，其中該電導參數經修改以產生效能曲線802及804。與第7圖一樣，效能曲線上之最高效能與用以評估積體電路之行為的最大工作電壓設定點相關聯。第二趨勢線段806B與效能及功耗兩者之降低相關聯，第二趨勢線段806B用於對交叉點805以外的電導參數之值進行進一步修改。拐點805對應於鰭片高度及工作電壓設定點，此工作電壓設定點表明在處理速度亦減少之前最快處理速度及最低功耗，同時決定積體電路主動區域之第二集合的所需鰭片高度。

第9圖為效能曲線902及效能點904A至904E之效能圖900。效能圖900包含趨勢線906，趨勢線906包含第一趨勢線段906A及第二趨勢線段906B。效能圖900為根據積體電路301之主動區域之第三集合的一些實施例(如上所述)之圖，其為相對於第一軸900A繪製之效能及相對於第二軸900B繪製之功耗如何針對不同的工作電壓設定點及鰭片高度而變化。上文的第3圖中之效能曲線302在第9圖上重現為效能曲線902。效能曲線902之效能點902A是在工作電壓設定點之集合的最大工作電壓設定點處。效能點902F在工作電壓設定點之集合的最小工作電壓設定點處。在對應於效能點902A之設定點的最大工作電壓設定點處評估每一效能點904A至904E。效能點904A至904E中之每一不同點對應於在積體電路301之主動區域之愈來愈短/被修改的鰭片高度處的積體電路效能量測。

趨勢線906不具有拐點(或，根據一些解釋，具有不明確定義之拐點)，其中具有正斜率之第一趨勢線段906A過渡至第二趨勢線段。然而，趨勢線906擁有同樣具有正斜率之第二趨勢線段906B，與先前所述之第二趨勢線段706B及806B不同。因此，隨著對電導參數之每次修改，由效能曲線902表示之單元子集的切換速度及功耗皆降低。切換速度及功耗兩者皆對由效能曲線902表示的單元子集中之電導參數的修改敏感。因此，具有最快時鐘速度之趨勢線904的效能點為具有最大鰭片高度之效能點，效能點 902A/904A。在積體電路主動區域之第三子集中，鰭片高度或鰭片尺寸之減小對應於效能/時鐘速度及主動區域之功耗兩者的降低。因此，最高計算效率之點為趨勢線906之終點：效能點902A。

第10圖為一積體電路1051(未示出)之效能圖1050。積體電路1051為在佈局上類似於積體電路301之描述但是已經歷了以上在方法200中所描述之修改以後的積體電路。如上所述，積體電路301為其中給定類型之所有標準單元皆具有類似電導的積體電路。效能圖1000包含如上所述之效能曲線202。效能圖1000示出了當(關於佈局之某些部分)及所有鰭片具有相同電導特性時對於整個積體電路而言的效能差異。效能圖1050包含效能曲線1052，其反映出在執行如本文所述的用於積體電路中之至少一個單元子集的鰭片尺寸調整過程之後的IC之操作結果。效能點1052A對應於積體電路1051在類似於產生效能點202A之工作電壓設定點的工作電壓設定點的效能。類似地，效能點1052F對應於積體電路1051在類似於工作電壓之工作電壓設定點的效能，且效能點202A對應於積體電路1051在最大工作電壓設定點的操作結果。類似地，效能點202F及1052F對應於在最小工作電壓設定點的操作結果。相對於效能曲線202，效能曲線1052在效能圖1050上位置之改變反映出在執行了鰭片尺寸調整以後積體電路301之計算效率的提高。詳言之，效能曲線1052之每一效能點具有相比效能曲線202之對應效能點已降低的功耗。另外，效能曲線1052中之效能點的時鐘速度高於效能曲線202上之對應效能點。因此，對於效能曲線1052之每一效能點而言，當在類似的工作電壓設定點下操作時，積體電路1051表現出比積體電路301更高之計算效率。

第11A圖至第11C圖為根據一實施例所繪示積體電路1100的橫截面圖。

在第11A圖，半導體材料之兩個島狀物1104A/1104B在基板1102上。島狀物1104A/1104B以鰭片1106為頂，鰭片1106具有暴露部分1106A及埋入部分1106B。島狀物1104A/1104B藉由阻障線1111(亦稱作切多邊線)彼此分離開，阻障線1111為蝕刻至島狀物1104A/1104B之半導體材料中並填充有介電材料以防止一個島狀物1104A上之鰭片與另一島狀物1104B之鰭片電耦接的深溝槽。鰭片1106藉由絕緣材料1108彼此分離開，且鰭片1106之埋入部分1106B對應於鰭片材料的被絕緣材料1108及/或阻障線1111中之至少一者環繞的部分。絕緣材料1108沉積在鰭片1106之間的開口1107中。在單獨步驟中，阻障線1111之介電材料沉積在積體電路之島狀物1104A/1104B之間的開口1110中。阻障線1111之介電材料與鰭片1106之間的絕緣材料1108的頂表面1113用以決定第一暴露鰭片高度1112及埋入鰭片高度1114，其中第一暴露鰭片高度1112及埋入鰭片高度1114組合以形成第一總鰭片高度1116。藉由使用化學蝕刻或電漿蝕刻製程使已沉積之介電材料及/或絕緣材料凹陷至低於鰭片之頂部而形成頂表面1113。在鰭片修整之前，鰭片具有第一鰭片寬度1118。

第11B圖為島狀物1104A/1104B之橫截面圖，其中遮罩材料1120之圖案化層沉積在島狀物1104B上，留下島狀物1104A被暴露用於鰭片修整製程。

第11C圖為在製造期間在將遮罩層施加在鰭片之上以後島狀物1104A之部分1130的橫截面圖。鰭片1140具有埋入鰭片部分1142及暴露鰭片部分1144。埋入鰭片部分1142在埋入鰭片部分1142之任一側上具有第一介電材料部分1148A及第二介電材料部分1148B。暴露鰭片部分1144具有內部部分1144a，內部部分1144a在鰭片修整製程之後被保留。藉由鰭片修整製程移除外部部分1144b。埋入鰭片部分1114以及第一介電材料1148A及第二介電材料1148B具有自第二介電材料1148A/B之頂部延伸至埋入鰭片部分1142之底部的第一尺寸1114。在鰭片修整製程之前，暴露鰭片部分1144具有第一暴露鰭片高度1112，且鰭片1140具有第一總鰭片高度1116。在鰭片修整製程之後，鰭片1140具有小於第一暴露鰭片高度1112之第二暴露鰭片高度1122，以及小於第一總鰭片高度1116之第二總鰭片高度1124。在鰭片修整製程之前，暴露鰭片1144(例如，內部鰭片部分1144a及外部鰭片部分1144b)具有第一鰭片寬度1118。在鰭片修整製程之後，暴露鰭片部分1144(例如，內部鰭片部分1144a)具有小於第一鰭片寬度1118之第二鰭片寬度1126。

第12圖為根據一實施例所繪示積體電路佈局1200之示意圖。積體電路佈局1200包含具有電晶體及其他電路組件之電路主動區域1202。電路主動區域1202包含中央處理單元(CPU)區域1204、圖形處理單元(GPU)1206、一或多個記憶體及/或資料儲存單元1208，以及接收並修改來自感測器或積體電路1202之其他部分之信號的信號處理單元1210。在方法700之一些實施例中，根據積體電路單元的效能曲線而使CPU區域1204中之鰭片、GPU區域1206中之鰭片、記憶體/資料儲存單元1208中之鰭片以及信號處理單元1210中之鰭片形成為具有不同高度。在一些實施例中，CPU區域1204中之鰭片比積體電路主動區域1202之任何其他區域中的鰭片短。在一些實施例中，記憶體/資料儲存單元1208中之鰭片比積體電路主動區域1202之任何其他區域中的鰭片長/高。在方法700之一些實施例中，積體電路主動區域1202之一些區域中的鰭片具有匹配之高度，且一個區域中之鰭片具有與其他區域不同的鰭片高度。在一些實施例中，每一區域中之鰭片具有不同高度。

第13圖為根據一實施例所繪示電子設計自動化(EDA)系統1300之方塊圖。

在一些實施例中，EDA系統1300包含自動放置與路由(APR)系統。本文所述之根據一或多個實施例的產生積體電路佈局圖之方法可(例如)使用根據一實施例所繪示EDA系統1300來實施。

在一些實施例中，EDA系統1300為通用計算設備，其包含硬體處理器1302及非暫時性電腦可讀儲存媒體1304。儲存媒體1304(除了其他以外)編碼有(亦即，儲存)電腦程式碼1306，亦即，一組可執行指令。由硬體處理器1302執行電腦程式碼1306表示(至少部分地)EDA工具，EDA工具實施(例如)本文中根據一或多者(後文中，所提及之製程及/或方法)所述之方法的部分或全部。

處理器1302經由匯流排1308電耦接至電腦可讀儲存媒體1304。處理器1302亦經由匯流排1308電耦接至I/O介面1310。網路介面1312亦經由匯流排1308電耦接至處理器1302。網路介面1312連接至網路1314，使得處理器1302及電腦可讀儲存媒體1304能夠經由網路1314連接至外部元件。處理器1302用以以執行編碼於電腦可讀儲存媒體1304中之電腦程式碼1306，以使系統1300可用於執行所提及之製程及/或方法中之部分或全部。在一或多個實施例中，處理器1302為中央處理單元(CPU)、多處理器、分佈式處理系統、專用積體電路(ASIC)及/或合適的處理單元。

在一或多個實施例中，電腦可讀儲存媒體1304為電子的、磁性的、光學的、電磁的、紅外的及/或半導體系統(或裝置或設備)。舉例而言，電腦可讀儲存媒體1304包含半導體或固態的記憶體、磁帶、可移動電腦磁碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁碟及/或光碟。在使用光碟之一或多個實施例中，電腦可讀儲存媒體1304包含緊密光碟唯讀記憶體(CD-ROM)、緊密光碟讀取/寫入(CD-R/W)及/或數位視訊光碟(DVD)。

在一或多個實施例中，儲存媒體1304儲存電腦程式碼1306，電腦程式碼1306用以而使系統1300(其中此執行表示(至少部分地)EDA工具)可用於執行所提及製程及/或方法的部分或全部。在一或多個實施例中，儲存媒體1304亦儲存資訊，資訊促成執行所提及製程及/或方法的部分或全部。在一或多個實施例中，儲存媒體1304儲存包含如本文所揭示之此等標準單元的標準單元之庫1307。

EDA系統1300包含I/O介面1310。I/O介面1310耦接至外部電路。在一或多個實施例中，I/O介面1310包含鍵盤、小鍵盤、滑鼠、跟蹤球、觸控板、觸控式螢幕及/或游標方向鍵，用於將資訊及命令傳達至處理器1302。

EDA系統1300亦包含耦接至處理器1302之網路介面1312。網路介面1312允許系統1300與連接了一或多個其他電腦系統之網路1314通訊。網路介面1312包含無線網路介面，諸如，藍芽、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如，ETHERNET、USB或IEEE-1364。在一或多個實施例中，所提及製程及/或方法之部分或全部是在兩個或兩個以上系統1300中實施。

系統1300用以以經由I/O介面1310接收資訊。經由I/O介面1310接收之資訊包含指令、資料、設計規則、標準單元之庫及/或用於由處理器1302處理之其他參數中的一或多者。經由匯流排1308將資訊傳送至處理器1302。EDA系統1300用以以經由I/O介面1310接收與UI有關之資訊。資訊作為使用者介面(UI)1342被儲存在電腦可讀媒體1304中。

在一些實施例中，將所提及製程及/或方法之部分或全部實施為用於由處理器執行之獨立軟體應用程式。在一些實施例中，將所提及製程及/或方法之部分或全部實施為是額外軟體應用程式之部分的軟體應用程式。在一些實施例中，將所提及製程及/或方法之部分或全部實施為軟體應用程式之插件程式。在一些實施例中，將所提及製程及/或方法中之至少一者實施為是EDA工具之一部分的軟體應用程式。在一些實施例中，將所提及製程及/或方法之部分或全部實施為由EDA系統1300使用之軟體應用程式。在一些實施例中，使用諸如可購自CADENCE設計系統有限公司之VIRTUOSO®或其他合適的佈局產生工具來產生包含標準單元之佈局圖。

在一些實施例中，製程被實現為儲存在非暫時性電腦可讀記錄媒體中的程式之功能。非暫時性電腦可讀記錄媒體之實例包含但不限於外部/可移動的及/或內部/內置式儲存器或記憶體單元，例如，光碟(諸如，DVD)、磁碟(諸如，硬碟)、半導體記憶體(諸如，ROM、RAM、記憶卡)及其類似者中的一或多者。

第14圖根據一些實施例的積體電路(IC)製造系統1400之方塊圖以及與其相關聯之IC製造流程。在一些實施例中，基於佈局圖，使用製造系統1400製造(A)一或多個半導體遮罩或(B)半導體積體電路之層中之至少一個組件中的至少一者。

在第14圖，IC製造系統1400包含在與IC元件1460之製造有關的設計、開發及製造循環及/或服務中彼此交互的實體，諸如，設計室1420、遮罩室1430及IC製造商/製造者(「晶圓廠」)1450。系統1400中之實體藉由通訊網路進行連接。在一些實施例中，通訊網路為單個網路。在一些實施例中，通訊網路為多種不同網路，諸如，內部網路及網際網路。通訊網路包含有線的及/或無線的通訊頻道。每一實體與其他實體中之一或多者交互，並向其他實體中之一或多者提供服務及/或自其他實體中之一或多者接收服務。在一些實施例中，設計室1420、遮罩室1430及IC晶圓廠1450中之兩者或兩者以上由單個較大的公司擁有。在一些實施例中，設計室1420、遮罩室1430及IC晶圓廠1450中之兩者或兩者以上在共同設施中共存且使用共同資源。

設計室(或設計團隊)1420產生IC設計佈局圖1422。IC設計佈局圖1422包含為IC元件1460設計之各種幾何圖案。幾何圖案對應於構成待製造之IC元件1460之各種組件的金屬、氧化物或半導體層之圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖1422之部分包含待形成在半導體基板(諸如，矽晶圓)及安置在半導體基板上之各種材料層中的各種IC特徵，諸如，主動區域、閘電極、源極與汲極、層間互連之金屬線或介層孔，以及用於接合襯墊的開口。設計室1420實施適當之設計程序以形成IC設計佈局圖1422。設計程序包含邏輯設計、實體設計或放置與路由中之一或多者。IC設計佈局圖1422呈現在具有幾何圖案之資訊的一或多個資料檔中。舉例而言，IC設計佈局圖1422可以GDSII檔案格式或DFII檔案格式表達。

遮罩室1430包含資料準備1432及遮罩製造1444。遮罩室1430使用IC設計佈局圖1422來製造一或多個遮罩1445，遮罩1445用於根據IC設計佈局圖1422來製造IC元件1460的各種層。遮罩室1430執行遮罩資料準備1432，其中IC設計佈局圖1422被轉譯為代表性資料檔(「RDF」)。遮罩資料準備1432將RDF提供給遮罩製造1444。遮罩製造1444包含遮罩寫入器。遮罩寫入器將RDF轉換為基板上之影像，基板諸如，遮罩(主光罩)1445或半導體晶圓1453。遮罩資料準備1432操縱設計佈局圖1422以符合遮罩寫入器之特定特性及/或IC晶圓廠1450之要求。在第14圖，將遮罩資料準備1432及遮罩製造1444圖示為單獨元件。在一些實施例中，可將遮罩資料準備1432及遮罩製造1444共同稱作遮罩資料準備。

在一些實施例中，遮罩資料準備1432包含光學鄰近校正(optical proximity correction，OPC)，其使用微影增強技術來補償影像誤差，諸如，可能由繞射、干涉、其他製程效應及其類似者所引起的影像誤差。OPC調整IC設計佈局圖1422。在一些實施例中，遮罩資料準備1432包含其他解析度增強技術(resolution enhancement techniques，RET)，諸如，軸外照射、次解析度輔助特徵、相移遮罩、其他合適技術，及其類似者或其組合。在一些實施例中，亦使用反向微影技術(inverse lithography technology，ILT)，其將OPC視為反向成像問題。

在一些實施例中，遮罩資料準備1432包含遮罩規則檢查器(mask rule checker，MRC)，其用一組遮罩產生規則檢查已經歷OPC中之處理的IC設計佈局圖1422，此組遮罩產生規則含有某些幾何及/或連線性限制，以確保足夠容限、考慮導體製程之可變性，及其類似者。在一些實施例中，MRC修改IC設計佈局圖1422，以補償遮罩製造1444期間之限制，此可取消OPC所執行之部分修改以便符合遮罩產生規則。

在一些實施例中，遮罩資料準備1432包含微影製程檢查(lithography process checking，LPC)，其模擬將由IC晶圓廠1450實施以製造IC元件1460的處理。LPC基於IC設計佈局圖1422來模擬此處理，以產生所模擬之製造元件，諸如，IC元件1460。LPC模擬中之處理參數可包含與IC製造循環之各種製程相關聯的參數、與用於製造IC之工具相關聯的參數及/或製程之其他態樣。LPC考慮到了各種因素，諸如，空間影像對比度、焦深(「DOF」)、遮罩誤差增強因素(「MEEF」)、其他合適因素，及其類似者或其組合。在一些實施例中，在LPC已產生了所模擬之製造元件之後，若所模擬元件之形狀不夠接近以致不滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局圖1422。

應理解，出於清楚之目的，已簡化了遮罩資料準備1432之以上描述。在一些實施例中，資料準備1432包含諸如邏輯操作(LOP)之額外特徵，以根據製造規則來修改IC設計佈局圖1422。另外，可以多種不同次序來執行在資料準備1432期間應用於IC設計佈局圖1422之製程。

在遮罩資料準備1432之後並在遮罩製造1444期間，基於經修改之IC設計佈局圖1422來製造遮罩1445或一組遮罩1445。在一些實施例中，遮罩製造1444包含基於IC設計佈局圖1422來執行一或多個微影曝光。在一些實施例中，使用電子束(e-beam)或多個電子束之機構基於經修改之IC設計佈局圖1422在遮罩1445(光罩或主光罩)上形成圖案。可以各種技術形成遮罩1445。在一些實施例中，使用二元技術形成遮罩1445。在一些實施例中，遮罩圖案包含不透明區域及透明區域。用以曝光已塗覆在晶圓上之影像敏感材料層(例如，光阻劑)的輻射束(諸如，紫外線(UV)光束)被不透明區域阻擋並穿透透明區域。在一個實例中，遮罩1445之二元遮罩版本包含透明基板(例如，熔融之石英)及塗覆在二元遮罩之不透明區域中的不透明材料(例如，鉻)。在另一實例中，使用相移技術形成遮罩1445。在遮罩1445之相移遮罩(phase shift mask，PSM)版本中，形成在相移遮罩上之圖案中的各種特徵用以以具有適當的相位差，以便增強解析度及成像品質。在各種實例中，相移遮罩可為衰減PSM或代替PSM。藉由遮罩製造1444產生的(若干)遮罩用於多種製程中。舉例而言，此(此些)遮罩用於在半導體晶圓1453中形成各種摻雜區域之離子佈植製程中、用於在半導體晶圓1453中形成各種蝕刻區域之蝕刻製程中、及/或用在其他合適製程中。

IC晶圓廠1450包含晶圓製造1452。IC晶圓廠1450是IC製造公司，其包含用於製造多種不同IC產品之一或多個製造設施。在一些實施例中，IC晶圓廠1450為半導體代工廠。舉例而言，可能存在用於複數個IC產品之前端製造的製造設施(前端(FEOL)製造)，而第二製造設施可提供用於IC產品之互連及封裝的後端製造(後端(BEOL)製造)，且第三製造設施可為代工廠業務提供其他服務。在本案之一些實施例中，鰭片尺寸調整包含與在整個積體電路的含鰭片功能區域上製作鰭片陣列相關聯的操作，繼之以修改積體電路之至少一個含鰭片功能區域中的鰭片尺寸。在本案之一些實施例中，在針對IC之每一含鰭片功能區域的單個鰭片形成製造流程中，不同的含鰭片功能區域的鰭片單獨形成為最終鰭片形狀或鰭片尺寸輪廓。在一些實施例中，如下而發生鰭片尺寸調整：藉由在鰭片材料之層或鰭片基板中形成鰭片；藉由將遮罩層施加至鰭片材料之頂表面上；以對應於含鰭片功能區域中之一或多者中之鰭片位置的圖案來圖案化遮罩層；經由遮罩層暴露鰭片材料之頂表面；以及蝕刻鰭片材料以在鰭片基板中形成鰭片。在一些實施例中，鰭片以最終鰭片尺寸形成於IC之單個功能區域中，最終鰭片尺寸為如以上在步驟740中所述之選定鰭片尺寸(或，鰭片高度)。

在半導體基板上形成之圖案化遮罩材料層由遮罩材料製成，遮罩材料包含一或多層光阻劑、聚醯亞胺、氧化矽、氮化矽(例如，Si₃N₄)、SiON、SiC、SiOC或其組合。在一些實施例中，遮罩包含單層遮罩材料。在一些實施例中，遮罩包含多層遮罩材料。

在一些實施例中，遮罩材料藉由曝光於照明源而被圖案化。在一些實施例中，照明源為電子束源。在一些實施例中，照明源為發光之燈。在一些實施例中，光為紫外光。在一些實施例中，光為可視光。在一些實施例中，光為紅外光。在一些實施例中，照明源發射不同(UV、可視的及/或紅外的)光之組合。

在遮罩圖案化的步驟之後，蝕刻未被遮罩覆蓋之區域之鰭片或在圖案之開放區域中的鰭片，以修改鰭片尺寸。在一些實施例中，在鰭片之頂表面上連同鰭片側進行蝕刻，鰭片側在先前製造步驟中被沉積在鰭片之間的相鄰介電支撐材料完全覆蓋。根據一些實施例，藉由電漿蝕刻或藉由液體化學蝕刻溶液來執行鰭片之頂表面的蝕刻。液體化學蝕刻溶液之化學品包含一或多種蝕刻劑，諸如，檸檬酸(C₆H₈O₇)、過氧化氫(H₂O₂)、硝酸(HNO₃)、硫酸 (H₂SO₄)、鹽酸(HCl)、乙酸(CH₃CO₂H)、氫氟酸(HF)、緩衝氫氟酸(BHF)、磷酸(H₃PO₄)、氟化銨(NH₄F)、氫氧化鉀(KOH)乙二胺鄰苯二酚(EDP)、TMAH(四甲基氫氧化銨)或其組合。在一些實施例中，藉由暴露鰭片材料之上部部分來執行蝕刻鰭片，鰭片材料之上部部分在介電性支撐媒介的頂表面上方延伸至包含上述液體化學蝕刻劑之液體化學蝕刻溶液，介電性支撐媒介在先前製造步驟中在鰭片之間沉積並凹陷低於鰭片高度之頂表面。鰭片材料之上部部分包含鰭片材料之頂表面及側面。

在一些實施例中，蝕刻製程為乾式蝕刻或電漿蝕刻製程。使用由電磁場激發的含鹵素之反應性氣體執行對基板材料之電漿蝕刻以離解成離子。反應性或蝕刻劑氣體包含CF₄、SF₆、NF₃、Cl₂、CCl₂F₂、SiCl₄、BCl₂或其組合，但在本案之範疇內亦可設想其他半導體材料蝕刻劑氣體。根據本領域已知之電漿蝕刻方法，藉由交替之電磁場或藉由固定偏壓來加速離子以撞擊暴露之鰭片材料。在一些實施例中，蝕刻製程包含在含氧氣空氣中呈現功能區域之鰭片的暴露部分以氧化鰭片材料之外部部分，繼之以進行如上所述的化學修整製程(諸如，電漿蝕刻或液體化學蝕刻)以移除氧化之半導體鰭片材料並留下經修改之鰭片。在一些實施例中，執行鰭片氧化，繼之以化學修整，以提供對鰭片材料之更大選擇性，並減少在製造期間意外移除鰭片材料的可能性。在一些實施例中，功能區域之鰭片的暴露部分為鰭片之頂表面，此些鰭片嵌入覆蓋鰭片之側面的介電性支撐媒介中。在一些實施例中，功能區域之鰭片的暴露部分為在介電性支撐媒介之頂表面上方的鰭片之頂表面及側面，其中介電性支撐媒介之頂表面已凹陷至低於鰭片之頂表面的位準，但仍覆蓋鰭片之側面的下部部分。

IC晶圓廠1450使用由遮罩室1430製造之(若干)遮罩1445以製造IC元件1460。因此，IC晶圓廠1450至少間接地使用IC設計佈局圖1422來製造IC元件1460。在一些實施例中，半導體晶圓1453由IC晶圓廠1450使用(若干)遮罩1445製造以形成IC元件1460。在一些實施例中，IC製造包含至少間接地基於IC設計佈局圖1422來執行一或多個微影曝光。半導體晶圓1453包含矽基板或具有形成於其上之材料層的其他適當基板。半導體晶圓1453進一步包含各種摻雜區域、介電性特徵、多層級互連及其類似者(在隨後製造步驟中形成)中之一或多者。

關於積體電路(IC)製造系統(例如，第14圖之系統1400)以及與其相關聯之IC製造流程的細節能在(例如)2016年2月9日授權之美國專利第9,256,709號、2015年10月1日公佈之美國待授權公開案第20150278429號、2014年2月6日公佈之美國待授權公開案第20140040838號以及2007年8月21日授權之美國專利第7,260,442號中找到，其中每一者據此以引用方式全文併入本文中。

在一些實施例中，提供一種多鰭片高度積體電路的修改方法，包含識別一積體電路的複數個含鰭片功能區域；針對該些含鰭片功能區域中每一含鰭片功能區域產生複數個效能曲線，其中該些效能曲線中每一效能曲線是基於一不同鰭片高度；針對該些含鰭片功能區域中之每一者選擇一效能特性之一值；修改至少一含鰭片功能區域之鰭片的一鰭片高度，以具有對應於與該效能特性之所選定該值相對應之一鰭片高度的一鰭片高度；以及組合包含該至少一經修改之含鰭片區域的該些含鰭片功能區域包含，以形成一經修改之積體電路。

在一些實施例中，該多鰭片高度積體電路的修改方法其中選擇該值包含選擇一最快切換速度。

在一些實施例中，該多鰭片高度積體電路的修改方法其中選擇該值包含選擇一最低功耗。

在一些實施例中，該多鰭片高度積體電路的修改方法其中選擇該值包含選擇一最低漏電流。

在一些實施例中，該多鰭片高度積體電路的修改方法其中選擇該值包含選擇對應於該積體電路的一最高切換速度而不會降低該積體電路之功耗的一電導參數。

在一些實施例中，該多鰭片高度積體電路的修改方法其中針對該些含鰭片功能區域中每一者產生該效能曲線進一步包含：調整一連串工作電壓設定點中之一工作電壓設定點；以及針對一連串鰭片高度中每一鰭片高度決定該對應之含鰭片功能區域的一時鐘速度。

在一些實施例中，該多鰭片高度積體電路的修改方法其中選擇每一含鰭片功能區域之該鰭片高度包含：判斷一拐點是否存在於該些效能曲線中之每一者中。

在一些實施例中，該多鰭片高度積體電路的修改方法其中判斷該拐點是否存在包含：基於該連串工作電壓設定點之一工作電壓設定點產生一組趨勢線；針對該連串工作電壓設定點中每一者並相對於該連串鰭片高度，判斷該些含鰭片功能區域之一含鰭片功能區域的該效能特性之該值是在該連串鰭片高度中的該等鰭片高度之間增大還是減小；以及計算一組趨勢線中該效能特性之該值增大的一第一趨勢線與該組趨勢線中該效能特性之該值減小的一第二趨勢線之間的一交叉。

在一些實施例中，該多鰭片高度積體電路的修改方法其中選擇該些含鰭片功能區域中每一者的該鰭片高度包含自該效能特性之一連串值當中選擇該效能特性之對應於該連串鰭片高度中之一最大鰭片高度的一選定值。

在一些實施例中，該多鰭片高度積體電路的修改方法進一步包含形成該經修改之積體電路。

在一些實施例中，提供一種多鰭片高度積體電路的修改方法，包含識別一積體電路之複數個含鰭片功能區域；針對一連串候選鰭片高度相對於一連串工作電壓產生該些含鰭片功能區域中每一者的一效能曲線；針對該些含鰭片功能區域中每一者，自該連串候選鰭片高度選擇一鰭片高度，該選定鰭片高度對應於該些含鰭片功能區域中每一者的一效能特性之一選定值；以及基於該對應之選定鰭片高度修改該些含鰭片功能區域中之至少一個含鰭片功能區域，以製作一經修改之積體電路。

在一些實施例中，該多鰭片高度積體電路的修改方法其中該效能特性之該選定值為一最快切換速度。

在一些實施例中，該多鰭片高度積體電路的修改方法其中該效能特性之該選定值為一最低功耗。

在一些實施例中，該多鰭片高度積體電路的修改方法其中該效能特性之該選定值為一最低漏電流。

在一些實施例中，該多鰭片高度積體電路的修改方法進一步包含判斷對於該等效能曲線中每一者而言一拐點是否存在。

在一些實施例中，該多鰭片高度積體電路的修改方法其中判斷該拐點是否存在進一步包含針對比一第一鰭片高度短之每一鰭片高度判斷該效能曲線之一座標是否具有比該第一鰭片高度之座標大的一時鐘速度。

在一些實施例中，該多鰭片高度積體電路的修改方法進一步包含：基於該連串工作電壓設定點之一工作電壓設定點產生一組趨勢線；以及針對該連串工作電壓設定點中之該等工作電壓設定點中每一者，判斷對於比一第一鰭片高度短的鰭片高度而言該組趨勢線之評估點的座標是增大還是減小。

在一些實施例中，該多鰭片高度積體電路的修改方法進一步包含計算一第一趨勢線段與一第二趨勢線段之一交叉點，其中該第一趨勢線段及該第二趨勢線段具有相差至少15度之斜率。

在一些實施例中，該多鰭片高度積體電路的修改方法其中選擇一鰭片高度進一步包含：在無拐點存在時選擇該第一鰭片高度；以及在該拐點存在時選擇對應於具有一最快時鐘速度之該效能曲線之該座標的該鰭片高度。

在一些實施例中，提供一種多鰭片高度積體電路積體電路，包含一基板、在該基板上之一第一含鰭片區域、在該基板上之一第二含鰭片區域以及在該基板上之一第三含鰭片區域。在該基板上之該第一含鰭片區域，其中該第一含鰭片區域之一最底部表面距該基板之一頂表面一第一距離，且該第一含鰭片區域中之每一鰭片具有一第一鰭片高度。在該基板上之該第二含鰭片區域，其中該第二含鰭片區域之一最底部表面距該基板之該頂表面該第一距離，且該第二含鰭片區域中之每一鰭片具有一第二鰭片高度，該第二鰭片高度不同於該第一鰭片高度。在該基板上之該第三含鰭片區域，其中該第三含鰭片區域之一最底部表面距該基板之該頂表面該第一距離，且該第三含鰭片區域中每一鰭片具有一第三鰭片高度，該第三鰭片高度不同於該第一鰭片高度及該第二鰭片高度。其中該第一鰭片高度、該第二鰭片高度或該第三鰭片高度中之至少一者對應於來自一效能曲線之一趨勢線的一選定鰭片高度。

前文概述了若干實施例之特徵，使得熟習此項技術者可較佳理解本案之態樣。熟習此項技術者應瞭解，他們可容易地使用本案作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其它製程及結構的基礎。熟習此項技術者亦應認識到，此等等效構造不脫離本案之精神及範疇，且他們可在不脫離本案之精神及範疇的情況下於本文中進行各種改變、代替及替換。

200‧‧‧方法

205、210、215、220、225、230、235‧‧‧步驟

Claims

一種多鰭片高度積體電路的修改方法，包含：識別一積體電路的複數個含鰭片功能區域；針對該些含鰭片功能區域中每一含鰭片功能區域產生複數個效能曲線，其中該些效能曲線中每一效能曲線是基於一不同鰭片高度；針對該些含鰭片功能區域中之每一者選擇一效能特性之一值；修改至少一含鰭片功能區域之鰭片的一鰭片高度，以具有對應於與該效能特性之所選定該值相對應之一鰭片高度的一鰭片高度；以及組合包含該至少一經修改之含鰭片區域的該些含鰭片功能區域包含，以形成一經修改之積體電路。