TW201946275A - 氮化鎵電晶體結構 - Google Patents

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Abstract

本申請案係關於一種氮化鎵電晶體結構。一種氮化鎵電晶體包括一基板，在該基板上界定一源極區、一汲極區、一漂移區及一閘極區。該漂移區延伸在該源極區與該汲極區之間。該閘極區包括增強型裝置及空乏型裝置之一組合，該等增強型裝置及空乏型裝置跨越該漂移區定位且一起使用以用一相對低的臨限電壓(Vth)控制該漂移區中之電荷密度及電子遷移率。使用安置於該基板上且耦接至一閘極電極之一P型層形成增強型裝置。

Description

氮化鎵電晶體結構
本發明大體上係關於半導體裝置，且特定言之係關於化合物半導體裝置。
在半導體技術中，氮化鎵(GaN)是一種用於形成各種裝置之化合物半導體材料，該等裝置諸如高功率場效應電晶體、金屬絕緣體半導體場效應電晶體(MISFET)、高頻電晶體、高功率肖特基整流器，以及高電子遷移率電晶體(HEMT)。此等裝置可藉由在矽、碳化矽、藍寶石、氮化鎵或其他基板上生長磊晶層而形成。常常，使用氮化鋁鎵(AlGaN)及GaN之異質磊晶接面形成此類裝置。已知此結構在兩個材料之界面處形成高電子遷移率二維電子氣體(2DEG)。在一些應用中，可能需要利用一種結構來控制2DEG中之電荷密度及電子遷移率，該結構展現相對低的閘極洩漏且切斷裝置之負閘極偏壓要求降低。
在一些實施例中，一種電晶體包含一化合物半導體基板、形成於該基板中之一源極區，以及形成於該基板中且與該源極區分離之一汲極區。一漂移區形成於該基板中且延伸在該源極區與該汲極區之間。一閘極區跨越該漂移區形成且經組態成控制穿過該漂移區之電子之一流動。該閘極區包括至少一個空乏型結構及至少一個增強型結構。
在一些實施例中，該至少一個增強型結構包括一p型層。在各種實施例中，該閘極區包括複數個空乏型結構及複數個增強型結構，其中每一增強型結構包括一分開之p型層。在一些實施例中，該複數個空乏型結構及該複數個增強型結構依一交替序列跨越該漂移區而配置。在各種實施例中，該電晶體進一步包含一閘極電極，該閘極電極電耦接至該複數個增強型結構之每一增強型結構之每一分開之p型層，且與該複數個空乏型結構之每一空乏型結構之該基板之該漂移區電絕緣。
在一些實施例中，該電晶體進一步包含一閘極電極，該閘極電極電耦接至該複數個增強型結構之每一增強型結構之每一分開之p型層，且電耦接至該複數個空乏型結構之每一空乏型結構之該基板之該漂移區從而形成一肖特基障壁。在各種實施例中，一或多個場板電耦接至該閘極電極且形成於該漂移區上方，自該閘極區朝向該汲極區延伸。在一些實施例中，該電晶體之一臨限電壓在-10伏與-25伏之間。
在一些實施例中，一種電晶體包含一化合物半導體基板、形成於該基板中之一源極區，以及形成於該基板中且與該源極區分離之一汲極區。一閘極區定位於該源極區與該汲極區之間，其中該閘極區包括至少一個空乏型裝置及至少一個增強型裝置。
在一些實施例中，一漂移區形成於該基板中且延伸在該源極區與該汲極區之間，其中該閘極區經組態成控制穿過該漂移區之電子之一流動。在各種實施例中，一閘極電極跨越該閘極區延伸。在一些實施例中，該閘極區包括複數個增強型裝置，其中該複數個增強型裝置之每一增強型裝置包括耦接至該閘極電極之一p型層。
在一些實施例中，該閘極區包括複數個空乏型裝置，其中該複數個空乏型裝置之每一空乏型裝置定位於兩個增強型裝置之間，使得該複數個空乏型裝置及該複數個增強型裝置依一交替圖案配置。在各種實施例中，該閘極電極電耦接至該複數個增強型裝置之每一增強型裝置之每一p型層，且藉由一電介質層與該複數個空乏型裝置之每一空乏型裝置電絕緣。
在一些實施例中，該閘極電極電耦接至每一增強型裝置之每一p型層，且電耦接至每一空乏型裝置以形成一肖特基障壁。在各種實施例中，一或多個場板電耦接至該閘極電極且形成於該漂移區上方，自該閘極區朝向該汲極區延伸。
在一些實施例中，一種化合物半導體電晶體包含一源極、一汲極及一閘極，該閘極定位於該源極與該汲極之間且包括複數個空乏型裝置及複數個增強型裝置。在各種實施例中，該複數個增強型裝置之每一增強型裝置包括一p型層。在一些實施例中，該複數個增強型裝置及該複數個空乏型裝置依一交替圖案配置，該交替圖案使一增強型裝置定位於兩個鄰近空乏型裝置之間。在各種實施例中，一閘極電極電耦接至該複數個增強型裝置之每一增強型裝置之該p型層，且電耦接至該複數個空乏型裝置之每一空乏型裝置之一區中之一半導體基板以形成複數個肖特基障壁。
為了更好地瞭解本發明之性質及優點，應參考以下描述及附圖。但是，應理解，圖式中之每一者僅出於說明之目的而提供，且並不希望作為本發明之範疇之限制之定義。而且，一般而言，且除非相反地自描述顯而易見，否則元件通常至少在功能或用途上相同或類似，其中不同圖中之元件使用相同附圖標記。
相關申請案之交叉引用
本申請案主張2018年4月23日提交之第62/661,585號美國臨時專利申請案「具有改良終端之氮化鎵電晶體(GALLIUM NITRIDE TRANSISTOR WITH IMPROVED TERMINATION)」之優先權，該美國臨時專利申請案出於所有目的而特此以全文引用之方式併入。本申請案與2019年4月22日提交之代理人案號為096868-003410US-1087054之同時提交且共同轉讓之專利申請案「具有改良終端結構之氮化鎵電晶體(GALLIUM NITRIDE TRANSISTOR WITH IMPROVED TERMINATION STRUCTURE)」相關，該專利申請案出於所有目的而特此以全文引用之方式併入。
本發明之某些實施例係關於基於GaN之電晶體，其具有採用增強型及/或空乏型裝置之組合之通道控制結構以用相對低之臨限電壓(Vth )控制漂移區中之電荷密度及電子遷移率。在一些實施例中，增強型及空乏型結構之組合跨越漂移區定位且組合使用以控制穿過漂移區之電子流動。本發明之一些實施例使用包括安置於AlGaN層上之P型層之增強型結構。各種實施例使用藉由在AlGaN層上方施加電場而形成之空乏型結構。其他實施例使用包括形成於閘極電極與AlGaN層之間之肖特基障壁之空乏型結構。在另外的實施例中，一或多個隔離區形成於漂移區內且用於界定漂移區內之2DEG廊道(corridor)。
為了更好地理解根據本發明具有使用增強型及/或空乏型結構之各種組合之漂移區控制結構的基於GaN之電晶體之特徵及態樣，在以下章節中藉由論述根據本發明之實施例之半導體裝置之若干特定實施來提供本發明之進一步上下文。此等實施例僅為了舉例，且其他實施例可在諸如(但不限於)砷化鎵、磷化銦及其他合適的類型之半導體材料之其他半導體裝置中採用。
圖1繪示基於GaN之半導體電晶體100的簡化平面圖。如圖1中所示，電晶體100構造在基板105上。電晶體100可具有由非作用區115包圍之作用區110，該非作用區包括用於形成至電晶體之電連接之源極端子120、閘極端子125及汲極端子130。作用區110可具有跨越作用區重複之一或多個電晶體「單位晶胞」135，如在本文中更詳細地論述。電晶體100為根據本發明之實施例具有漂移區控制結構之GaN電晶體之說明性實例，然而，熟習此項技術者將瞭解，在其他實施例中，GaN電晶體100可具有不同於本文陳述之特定實例之尺寸、形狀及組態，且本發明絕不限於本文陳述之實例。
圖2繪示圖1中所繪示之電晶體100之實例單位晶胞135的簡化平面圖。如圖2所示，單位晶胞135包括基板105，該基板105包括第一端210處之源極區205、第二端220處之汲極區215，以及延伸在源極區與汲極區之間的漂移區225。漂移區225由隔離區230a、230b界定，該等隔離區安置於漂移區之任一側上且延伸在源極區205與汲極區215之間。在一些實施例中，隔離區230a、230b可藉由在隔離區內植入氬氣或其他材料而形成。閘極區235跨越漂移區225 (在相對於漂移區之垂直定向中)形成，且經組態成控制穿過漂移區之電子流動，如下文更詳細地描述。
閘極區235包括耦接至複數個P型島245之閘極電極240。每一P型島245具有寬度250及與每一鄰近P型島之間隔255。在一些實施例中，寬度250可在0.5微米與4微米之間，而在其他實施例中，寬度可在0.75至2微米之間，並且在一個實施例中可為1微米或更小。在一些實施例中，間隔255可在100奈米與1000奈米之間，而在其他實施例中，間隔可在200奈米與500奈米之間，並且在一個實施例中可大約為300奈米。儘管本文中已經對於此特定實施例提供寬度及間隔之特定範圍，但熟習此項技術者將瞭解，其他實施例可具有不同尺寸。
圖3A繪示圖2中所繪示之單位晶胞135之閘極區235的簡化橫截面圖A-A。如圖3A所示，在一些實施例中，基板105可包括第一層305，該第一層可包括碳化矽、藍寶石、氮化鋁或其他材料。第二層310安置於第一層305上並可包括氮化鎵或其他材料。第三層315安置於上第二層310，並可包括諸如(但不限於)氮化鋁、氮化銦等其他第III族氮化物與諸如氮化鋁鎵及氮化銦鎵等第III族氮化物合金之複合堆疊。在一個實施例中，第三層315為Al0.20 Ga0.80 N。在另外的實施例中，可使用任何化合物半導體材料，如下文更詳細地描述。
在一些實施例中，二維電子氣體(2DEG)區320沿著漂移區225形成於基板105內，且使電子能夠在源極區205 (參看圖2)與汲極區215之間流動。在一些實施例中，2DEG區320定位在界面325附近，在第二層310與第三層315之間。2DEG區320可界定在可分別穿過第二及/或第三層310、315形成之隔離區230a、230b之間。在一些實施例中，2DEG區320由壓電效應(應力)、帶隙差動(bandgap differential)、調變摻雜及/或極化電荷之組合引發。舉例而言，可存在界面325處傳導帶之減少，其中傳導帶下降至低於費米能階以產生裝滿電子之電位井。
在一些實施例中，2DEG區320包含約20奈米厚之例如Al0.25 Ga0.75 N範圍內之AlGaN。在替代實施例中，2DEG區可包含AlN、AlGaInN或另一種材料。在一些實施例中，2DEG區320包含具有高鋁含量之薄障壁層及具有較少鋁含量之較厚層。在一些實施例中，2DEG區320可具有GaN頂蓋層，而在其他實施例中，2DEG區並不具有GaN頂蓋層。
在一些實施例中，漂移區控制結構330可用於控制2DEG區320內之電子流動，且可包括形成增強型裝置335之複數個P型島245以及形成空乏型裝置340之每一P型島之間的空間，如下文更詳細地描述。更具體言之，增強型裝置335及空乏型裝置340跨越漂移區225依交替圖案配置。在一些實施例中，P型島245安置於基板105之第三層315上，且可使用摻雜有P型摻雜劑(例如，其可為鎂)之氮化鎵形成。P型島245使漂移區225之部分能夠充當增強型裝置335以控制穿過2DEG區320之電子流動，如本文更詳細描述。
電介質層343可形成於第三層315之頂部上且在P型島245之間。閘極電極345可形成於電介質層343之頂部上且跨越P型島245使得閘極電極與每一P型島處於歐姆接觸。在一些實施例中，電介質層343可包括二氧化矽、氮化矽或任何其他電介質材料。在各種實施例中，閘極電極345可由氮化鈦、鋁、鎳、鉑或具有合適的金屬功函數之任何其他金屬形成。
緊接在橫截面A-A下方的為橫截面A-A中繪示之增強型裝置335及空乏型裝置340之複合傳導帶圖350a、350b、350c之三個圖形描繪。每一帶圖350a、350b、350c表示閘極電極345與源極區205之間施加的三個不同偏壓條件中之每一者下每一增強型裝置335及每一空乏型裝置340之狀態(參看圖2)。
第一帶圖350a繪示負偏壓條件，其中閘極電極345與源極區205之間施加之電壓小於空乏型裝置340之臨限電壓。如所繪示，空乏型裝置340區及增強型裝置335區中之傳導帶355高於費米能階360，因此該等裝置中無一者允許電子流動穿過閘極區235。
第二帶圖350b繪示平衡偏壓條件，其中閘極電極345與源極區205之間施加之電壓近似為0伏。如所繪示，傳導帶365在空乏型裝置340區中下降至低於費米能階360，從而在2DEG區320中形成d型電位井370。然而，在增強型裝置335區中不形成電位井，因此允許電子流動穿過空乏型裝置340區中之閘極區235，但不允許電子在增強型裝置335區中流動。
第三帶圖350c繪示平衡偏壓條件，其中閘極電極345與源極區205之間施加之電壓大於增強型裝置335之臨限電壓。如所繪示，傳導帶375在增強型裝置335及空乏型裝置340兩者之區中下降至低於費米能階360。d型電位井370增加且形成e型電位井390，從而允許電子流過閘極區235之整個寬度，從而減小電晶體100之導通電阻(見圖1)。
圖3B繪示圖3A中描述之增強型裝置335之材料堆疊之三個傳導帶圖377a、377b、377c (針對圖3A中描述之相同的3個偏壓條件)。如圖3B所示，增強型裝置335之材料堆疊包括GaN (第二層310)、AlGaN (第三層315)、P型GaN 245及閘極電極345。緊接在材料堆疊下方的為增強型裝置335之三個帶圖377a、377b、377c。每一圖表示閘極電極345與源極區205之間施加之三個不同偏壓條件中之每一者下增強型裝置335之功能。第一帶圖377a繪示負偏壓條件，其中閘極電極345與源極區205之間施加之電壓小於空乏型裝置340之臨限電壓。如所繪示，傳導帶378高於費米能階379，如此增強型裝置335阻止電流流動穿過閘極區235。
第二帶圖377b繪示平衡偏壓條件，其中閘極電極345與源極區205之間施加之電壓近似為0伏。如所繪示，類似於先前傳導帶圖377a，傳導帶380高於費米能階379，因此增強型裝置335阻止電流流動穿過閘極區235。
第三帶圖377c繪示正偏壓條件，其中閘極電極345與源極區205之間施加之電壓大於增強型裝置335之臨限電壓。如所繪示，傳導帶381下降至低於費米能階379，從而形成允許電子流動穿過閘極區235之增強型裝置335區之e型電位井382。
圖3C繪示圖3A中描述之空乏型裝置340之材料堆疊之三個傳導帶圖383a、383b、383c (針對圖3A中描述之相同的3個偏壓條件)。如圖3C所示，空乏型裝置340之材料堆疊包括GaN (第二層310)、AlGaN (第三層315)、電介質343及閘極電極345。緊接在材料堆疊下方的為空乏型裝置340之三個帶圖383a、383b、383c。每一圖表示閘極電極345與源極區205之間施加之三個不同偏壓條件中之每一者下空乏型裝置340之功能。第一帶圖383a繪示負偏壓條件，其中閘極電極345與源極區205之間施加之電壓小於空乏型裝置340之臨限電壓。如所繪示，傳導帶384高於費米能階385，因此空乏型裝置340阻止電流流動穿過閘極區235。
第二帶圖383b繪示平衡偏壓條件，其中閘極電極345與源極區205之間施加之電壓近似為0伏。如所繪示，傳導帶386下降至低於費米能階385，從而形成允許電子流動穿過閘極區235之空乏型裝置340區之d型電位井370。
第三帶圖383c繪示正偏壓條件，其中閘極電極345與源極區205之間施加之電壓大於增強型裝置335之臨限電壓。如所繪示，傳導帶388進一步下降至低於費米能階385，從而形成減小電晶體100之導通電阻之更深的d型電位井370 (見圖1)。
熟習此項技術者將瞭解，儘管圖1至圖3C中繪示之電晶體100被設計成在10伏至40伏之範圍內工作，但在適當修改之情況下，基於本文中所揭示之特徵之類似構造可在100毫伏至超過1200伏之範圍內工作。此外，場板及/或不對稱架構之審慎使用(如下文更詳細地論述)可用於使電晶體100在不同電壓下操作。
如上文所描述，本文中所描述之電晶體結構可使用任何合適之化合物半導體材料形成。在一些實施例中，採用異質磊晶接面以形成2DEG層之任何化合物半導體材料可能為合適的。舉例而言，合適的化合物半導體材料可包括例如所有III-V族化合物，包括但不限於III族氮化物、III族砷化物、III族磷化物、III族氧化物及III族銻化物。其他合適的化合物半導體材料可包括任何II-VI族化合物，或可用於形成HEMT及/或MESFET之任何化合物。
在另外的實施例中，如上文所描述之2DEG可為2維電洞氣體(2DHG)、3維電子層板(3DES)及/或3維電洞層板(3DHS)。
圖4A至圖4C繪示類似於圖2至圖3C (相同數字指代相同元件)中繪示之電晶體100之電晶體400之另一實施例之橫截面，然而電晶體400並不具有電介質層343，因此閘極電極345形成基板405位於P型島245之間的肖特基障壁。如圖4A所示，電晶體400包括形成增強型裝置410之p型島245，且閘極電極415接觸基板405之第三層315以形成作為空乏型裝置425之肖特基障壁觸件420。
圖4A繪示電晶體400之橫截面，圖4B繪示增強型裝置410之材料堆疊及相關傳導帶圖，且圖4C繪示電晶體內之空乏型裝置425之材料堆疊及相關傳導帶圖。圖4A至圖4C中之每一者包括類似於圖3A至圖3C中描述之偏壓條件之三個分開之偏壓條件中之每一者下之傳導帶圖。在以下描述中，傳導帶圖之論述將依據偏壓條件配置，使得圖4A至圖4C之每一「列」將一起論述。
帶圖430a、445a、460a之第一列繪示負偏壓條件，其中閘極電極345與源極區205之間施加之電壓小於空乏型裝置425之臨限電壓。如所繪示，空乏型裝置425及增強型裝置410兩者之區中之傳導帶435高於費米能階440，因此該等裝置中無一者允許電子流動穿過源極區205 (參看圖2)。
帶圖430b、445b、460b之第二列繪示平衡偏壓條件，其中閘極電極345與源極區205之間施加之電壓近似為0伏。如所繪示，傳導帶450下降至低於空乏型裝置425之區中之費米能階440，從而形成允許電子流動穿過空乏型裝置區中之閘極區235之d型電位井455。然而，不在增強型裝置410區中形成電位井，因此不允許電子在增強型裝置區中流動。
帶圖430c、445c、460c之第三列繪示正偏壓條件，其中閘極與源極之間施加之電壓大於增強型裝置410之臨限電壓。如所繪示，傳導帶465在增強型裝置410及空乏型裝置425兩者之區中下降至低於費米能階440。d型電位井455變深且形成e型電位井470，從而允許電子流過閘極區235之整個寬度，從而減小電晶體400之導通電阻。
在一些實施例中，上文描述之結構可歸因於障壁材料、障壁金屬厚度及肖特基金屬種類而產生電晶體400之近似-0.5伏至-1.0伏之臨限電壓。在一些實施例中，臨限電壓可自低於-1.0伏至高於-0.5伏變化，此具有障壁材料、厚度及肖特基金屬之不同組合。在一些實施例中，每一肖特基障壁觸件之寬度可在幾十奈米至幾微米之範圍內，然而，熟習此項技術者將瞭解，可使用其他合適的寬度且該等其他合適的寬度在本發明之範疇內。在另外的實施例中，肖特基障壁之觸件金屬為鋁，然而，可使用其他合適的金屬，且在其他實施例中，電介質層可定位於該金屬與基板之間。
圖5繪示類似於圖1至圖3C (相同數字指代相同元件)中繪示之電晶體100之電晶體505之實例單位晶胞500的簡化平面圖，然而在此實施例中，漂移區225包括安置於P型島245下方之隔離區510a、510b、510c。隔離區510a、510b、510c不允許形成2DEG區，從而防止彼等區中之電子流動。漂移區隔離區510a、510b、510c之間的為廊道515a、515b，其允許電子流動穿過2DEG區520，如下文更詳細地描述。因此，在此實施例中，P型島245之功能為使橫向場在負偏壓下延伸至2DEG廊道515a、515b中以幫助切斷廊道中之電子流動。
單位晶胞500包括半導體基板525，其包括第一端處之源極區205、第二端處之汲極區215，以及延伸在源極區與汲極區之間之漂移區225。漂移區225由隔離區510a、510c界定，該等隔離區安置於漂移區之任一側上且延伸在源極區205與汲極區215之間。閘極區530跨越漂移區225形成且經組態成控制穿過漂移區之電子流動。閘極區530包括耦接至複數個p型島245之閘極電極415。
圖6繪示圖5中繪示之單位晶胞500之閘極區530的簡化橫截面圖B-B。如圖6所示，隔離區510a、510b、510c將2DEG區520限制於隔離區之間的廊道515a、515b。
在一些實施例中，漂移區控制結構535可用於控制2DEG區520內之電子流動，且可包括形成增強型裝置540之複數個P型島245，以及形成空乏型裝置545之每一P型島之間的空間，如下文更詳細地描述。
緊接在橫截面B-B下方的為橫截面B-B之複合傳導帶圖605a、605b、605c之三個圖形描繪。每一帶圖605a、605b、605c表示閘極電極345與源極區205之間施加之三個不同偏壓條件中之每一者下每一增強型裝置540及每一空乏型裝置545之狀態(參看圖5)。
第一帶圖605a繪示負偏壓條件，其中閘極電極345與源極區205之間施加之電壓小於空乏型裝置340之臨限電壓。如所繪示，空乏型裝置545之區中之傳導帶610高於費米能階615，因此電子不可流動穿過閘極區530。此外，增強型裝置540上之負偏壓致使此等裝置在廊道515a、515b內投射橫向場以輔助防止2DEG區520中之電子流動。如上文所論述，隔離區510a、510b、510c形成在每一P型島245下方且防止此等區中之電子流動。
第二帶圖605b繪示平衡偏壓條件，其中閘極電極345與源極區205之間施加之電壓近似為0伏。如所繪示，傳導帶620在空乏型裝置545之區中下降至低於費米能階615，從而在2DEG區520中形成d型電位井625。允許電子流動穿過空乏型裝置545區中之閘極區530，但由於隔離區510a、510b、510c之緣故，不允許電子在增強型裝置540區中流動。
第三帶圖605c繪示正偏壓條件，其中閘極電極345與源極區205之間施加之電壓大於增強型裝置540之臨限電壓。如所繪示，傳導帶630在空乏型裝置545之區中下降至低於費米能階615，從而致使D型電位井625增加，從而減小電晶體505之導通電阻。此外，歸因於隔離區510a、510b、510c之緣故，不在空乏型裝置545之間的區中形成E型電位井。
在一些實施例中，歸因於來自P型區之橫向場、來自場閘極之豎直場及由於使用廊道而導致的電荷密度減小之組合，上文描述之結構可產生電晶體505之近似-1伏至-25伏之臨限電壓。
圖7繪示類似於圖5及圖6中繪示之電晶體505之電晶體700之另一實施例的簡化橫截面圖。電晶體700類似於電晶體505 (相同數字指代相同元件)，然而在此實施例中，電晶體700不具有電介質層343，且閘極電極形成與基板之肖特基障壁接觸。
如圖7所示，電晶體700包括P型島245及閘極電極710，該閘極電極接觸基板715之第三層315以形成肖特基障壁接觸720，該等肖特基障壁接觸形成空乏型裝置725。如進一步繪示，漂移區225包括安置於P型島245下方之隔離區510a、510b、510c，此類似於圖5及圖6中之電晶體5，其中相同數字指代相同元件。因此，P型島245下方可能不存在電子流動，如上文所描述。漂移區隔離區510a、510b、510c之間的為廊道515a、515b，其允許電子流動穿過2DEG區520，如下文更詳細地描述。
在一些實施例中，漂移區控制結構730可用於控制2DEG區520內之電子流動，且可包括形成增強型裝置705之複數個P型島245，以及形成空乏型裝置725之每一P型島之間的空間，如下文更詳細地描述。
緊接在該橫截面下方的為複合傳導帶圖735a、735b、735c之三個圖形描繪。每一帶圖735a、735b、735c表示閘極電極345與源極區205之間施加之三個不同偏壓條件中之每一者下每一增強型裝置705及每一空乏型裝置725之狀態(參看圖5)。
第一帶圖735a繪示負偏壓條件，其中閘極電極345與源極區205之間施加之電壓小於空乏型裝置725之臨限電壓。如所繪示，空乏型裝置725之區中之傳導帶740高於費米能階745，因此電子不可流動穿過閘極區750。此外，增強型裝置705上之負偏壓致使此等裝置在廊道515a、515b內投射橫向場以輔助防止2DEG區520中之電子流動。如上文所論述，隔離區510a、510b、510c形成在每一P型島245下方且防止此等區中之電子流動。
第二帶圖735b繪示平衡偏壓條件，其中閘極電極345與源極區205之間施加之電壓近似為0伏。如所繪示，傳導帶755在空乏型裝置725之區中下降至低於費米能階745，從而在2DEG區520中形成d型電位井760。允許電子流動穿過空乏型裝置725區中之閘極區750，但由於隔離區510a、510b、510c之緣故，不允許電子在增強型裝置705區中流動。
第三帶圖735c繪示正偏壓條件，其中閘極電極345與源極區205之間施加之電壓大於增強型裝置705之臨限電壓。如所繪示，傳導帶765在空乏型裝置725之區中下降至低於費米能階745更遠處，從而致使d型電位井760增加，從而減小電晶體700之導通電阻。此外，歸因於隔離區510a、510b、510c之緣故，不形成e型電位井。
在一些實施例中，上文描述之結構可歸因於肖特基接觸及障壁而產生電晶體700之近似-0.5伏至-1.0伏之臨限電壓。在一些實施例中，臨限電壓可自小於-1.0伏變化，而在其他實施例中其可高於-0.5伏，此具有障壁材料、障壁材料厚度及肖特基金屬之不同組合。在一些實施例中，每一肖特基障壁觸件之寬度可在幾十奈米至幾微米之範圍內，然而，熟習此項技術者將瞭解，可使用其他合適的寬度且該等其他合適的寬度在本發明之範疇內。在另外的實施例中，肖特基障壁之觸件金屬為鋁，然而，可使用其他合適的金屬，且在其他實施例中，電介質層可定位於該金屬與基板之間。
圖8繪示類似於圖7 (相同數字指代相同元件)中所繪示之電晶體700之電晶體805之實例單位晶胞800的簡化平面圖，然而在此實施例中，不存在P型島(因此不存在增強型裝置)，且閘極電極藉由電介質層與整個基板絕緣。此外，類似於圖5及圖6中之電晶體505，電晶體805包括電子不可在其中流動之隔離區510a、510b、510c。隔離區510a、510b、510c之間的為廊道515a、515b，其允許電子流動穿過2DEG區520，如下文更詳細地描述。
單位晶胞800包括半導體基板825，其包括第一端處之源極區205、第二端處之汲極區215，以及延伸在源極區與汲極區之間之漂移區225。漂移區225由隔離區510a、510c界定，該等隔離區安置於漂移區之任一側上且延伸在源極區205與汲極區215之間。閘極區830跨越漂移區225形成且經組態成控制穿過漂移區之電子流動。閘極區830包括複數個空乏型裝置845以控制穿過漂移區225之電子流動，如下文更詳細地描述。
圖9繪示電晶體805之閘極區830的簡化橫截面圖C-C。隔離區510a、510b、510c將2DEG區520限制於隔離區之間的廊道515a、515b。電介質層903形成於閘極電極833與基板825之間。在一些實施例中，漂移區控制結構835可用於控制2DEG區520內之電子流動，且可包括複數個空乏型裝置845，如下文更詳細地描述。
緊接在橫截面C-C下方的為橫截面C-C之複合傳導帶圖905a、905b、905c之三個圖形描繪。每一帶圖905a、905b、905c表示閘極電極345與源極區205之間施加之三個不同偏壓條件中之每一者下每一空乏型裝置845之狀態(參看圖5)。
第一帶圖905a繪示負偏壓條件，其中閘極電極345與源極區205之間施加之電壓小於空乏型裝置845之臨限電壓。如所繪示，空乏型裝置845之區中之傳導帶910高於費米能階915，因此電子不可流動穿過閘極區830。如上文所論述，隔離區510a、510b、510c形成於漂移區225內且防止此等區中之電子流動。
第二帶圖905b繪示平衡偏壓條件，其中閘極電極345與源極區205之間施加之電壓近似為0伏。如所繪示，傳導帶920在空乏型裝置845之區中下降至低於費米能階915，從而在2DEG區520中形成d型電位井925。允許電子流動穿過空乏型裝置845區中之閘極區830，但不允許電子在隔離區510a、510b、510c中流動。
第三帶圖905c繪示正偏壓條件，其中正電壓施加在閘極電極345與源極區205之間。如所繪示，傳導帶930在空乏型裝置845之區中下降至更低於費米能階915，從而致使d型電位井925變深，從而減小電晶體805之導通電阻。
在一些實施例中，歸因於來自場閘極之豎直場及由於使用廊道而導致的電荷密度減小之組合，上文描述之結構可產生電晶體900之近似-1伏至-20伏之臨限電壓。
圖10繪示類似於圖8及圖9 (相同數字指代相同元件)中繪示之電晶體805之電晶體1000之另一實施例的簡化橫截面圖，然而在此實施例中，電晶體1000不具有電介質層903，且閘極電極形成與基板1003之肖特基障壁接觸。
隔離區510a、510b、510c將2DEG區520限制於隔離區之間的廊道515a、515b。在一些實施例中，漂移區控制結構1035可用於控制2DEG區520內之電子流動，且可包括複數個空乏型裝置1045，如下文更詳細地描述。
緊接在該橫截面下方的為橫截面C-C之複合傳導帶圖1005a、1005b、1005c之三個圖形描繪。每一帶圖1005a、1005b、1005c表示閘極電極345與源極區205之間施加之三個不同偏壓條件中之每一者下每一空乏型裝置1045之狀態。
第一帶圖1005a繪示負偏壓條件，其中閘極電極345與源極區205之間施加之電壓小於空乏型裝置1045之臨限電壓。如所繪示，空乏型裝置1045之區中之傳導帶1010高於費米能階1015，因此電子不可流動穿過閘極區。如上文所論述，隔離區510a、510b、510c形成於漂移區225內且防止此等區中之電子流動。
第二帶圖1005b繪示平衡偏壓條件，其中閘極電極345與源極區205之間施加之電壓近似為0伏。如所繪示，傳導帶1020在空乏型裝置1045之區中下降至低於費米能階1015，從而在2DEG區520中形成d型電位井1025。允許電子流動穿過空乏型裝置1045區中之閘極區1035，但不允許電子在隔離區510a、510b、510c中流動。
第三帶圖1005c繪示正偏壓條件，其中正電壓施加在閘極電極345與源極區205之間。如所繪示，傳導帶1030在空乏型裝置1045之區中下降至更低於費米能階1015，從而致使d型電位井1025變深，從而減小電晶體1000之導通電阻。
在一些實施例中，上文描述之結構可歸因於肖特基接觸及障壁而產生電晶體1000之近似-0.5伏至-1.0伏之臨限電壓。在一些實施例中，臨限電壓可自低於-1.0伏變化，且在其他實施例中達高於-0.5伏，此具有障壁材料、障壁厚度及肖特基金屬之不同組合。在一些實施例中，每一肖特基障壁觸件之寬度可以在幾十奈米至幾微米之範圍內，然而，熟習此項技術者將瞭解，可使用其他合適的寬度且該等其他合適的寬度在本發明之範疇內。在另外的實施例中，肖特基障壁之觸件金屬為鋁，然而，可使用其他合適的金屬，且在其他實施例中，電介質層可定位於該金屬與基板之間。
圖11繪示類似於圖10 (相同數字指代相同元件)中所繪示之電晶體1000之電晶體1100之另一實施例的簡化橫截面圖，然而在此實施例中，電晶體1100包括形成於基板之部分上之電介質區，且僅有的隔離區定位於漂移區之任一側上，而不在漂移區內。
更具體言之，隔離區510a、510c安置於漂移區225之任一側上。電介質區1103形成於基板1102之第三層315上，且閘極電極1133形成於電介質區上方且接觸基板1102之第三層315。在一些實施例中，漂移區控制結構可用於控制2DEG區520內之電子流動且可包括位於電介質區1103下方之複數個空乏型(金屬-絕緣體-半導體) MIS-HEMT裝置1145，以及在電介質區之間及外部之空乏型(金屬半導體) MS-HEMT裝置1155，如下文更詳細地描述。
緊接在該橫截面下方的為複合傳導帶圖1105a、1105b、1105c之三個圖形描繪。每一帶圖1105a、1105b、1105c表示閘極電極345與源極區205之間施加之三個不同偏壓條件中之每一者下每一空乏型裝置1145、1155之狀態。
第一帶圖1105a繪示負偏壓條件，其中閘極電極345與源極區205之間施加之電壓小於空乏型MIS-HEMT裝置1145之臨限電壓。如所繪示，空乏型MIS-HEMT裝置1145之區中之傳導帶1110高於費米能階1115，因此電子不可流動穿過閘極區1135。類似地，空乏型MS-HEMT裝置1155之區中之傳導帶1110高於費米能階1115，因此電子不可流動穿過閘極區1135。
第二帶圖1105b繪示較小負偏壓條件，其中閘極電極345與源極區205之間施加之電壓大於空乏型MIS-HEMT之臨限電壓但小於空乏型MS-HEMT之臨限電壓。如所繪示，傳導帶1120在空乏型MIS-HEMT裝置1125之區中下降至低於費米能階1115，從而在2DEG區520中形成d型MIS-HEMT電位井1125。允許電子流動穿過空乏型MIS-HEMT裝置1125區中之閘極區。
第三帶圖1105c繪示平衡偏壓條件，其中閘極電極345與源極區205之間施加之電壓近似為0伏。如所繪示，傳導帶1130在空乏型MIS-HEMT裝置1145之區中及空乏型MS-HEMT裝置1155之區中下降至低於費米能階1115，從而形成MS-HEMT電位井1127，從而減小電晶體1100之導通電阻。
圖12繪示類似於圖1至圖3C (相同數字指代相同元件)中繪示之電晶體100之電晶體1205之實例單位晶胞1200的簡化平面圖，然而電晶體1205為不對稱的且包括複數個場板，該等場板可改良高電壓下電晶體1205之效能，如下文更詳細地描述。
如圖12中所繪示，電晶體1205包括基板105，其包括第一端處之源極區205、第二端處之汲極區215，以及延伸在源極區與汲極區之間的漂移區225。漂移區225由隔離區510a、510b界定，該等隔離區安置於漂移區之任一側上且延伸在源極區205與汲極區215之間。閘極區1210跨越漂移區225形成(在相對於漂移區之垂直定向中)且經組態成控制穿過漂移區之電子流動。
在此實施例中，閘極區1210置於漂移區225內偏離中心處。更具體言之，閘極區1210距源極區205第一距離1215且距汲極區215第二距離1220，其中第一距離小於第二距離，因此幾何形狀係不對稱的。在某些實施例中，較大的第二距離1220使電晶體1205能夠承受源極區205與汲極區215之間施加之較高電壓。
電晶體1205亦包括場板1225、1230、1235，其可為形成於基板105上方之層上之金屬板且被施加偏壓以跨越閘極區1210與汲極區215之間的區中之漂移區225施加偏壓。可使用任何數目及組態之場板，包括耦接至汲極端子之汲極區附近之板。
圖13繪示圖12中所繪示之電晶體1205的簡化橫截面D-D。如圖13所示，場板1225、1230、1235自閘極區1210朝向汲極區215延伸。如熟習此項技術者所瞭解，場板1225、1230、1235可具有任何合適的厚度、長度或寬度，且任何數目之電介質層可形成於電晶體1205內以使場板1225、1230、1235彼此電隔離或用於任何其他目的。圖13中亦繪示定位於源極區205上方之源極電極1305，及定位於汲極區215上方之汲極電極1310。
在前文說明書中，本發明之實施例已經參考可針對不同實施變化之許多特定細節進行描述。因此，說明書及圖式應在說明性意義上而非限制性意義上看待。本發明範疇之單一及排他性指示及由申請人預期為本發明範疇之內容係以產生此類申請專利範圍(包括任何後續校正)之特定形式產生於本申請案之申請專利範圍集合之字面且等效範疇。
100‧‧‧電晶體
105‧‧‧基板
110‧‧‧作用區
115‧‧‧非作用區
120‧‧‧源極端子
125‧‧‧閘極端子
130‧‧‧汲極端子
135‧‧‧閘極區/單位晶胞
205‧‧‧源極區
210‧‧‧第一端
215‧‧‧汲極區
220‧‧‧第二端
225‧‧‧漂移區
230a‧‧‧隔離區
230b‧‧‧隔離區
235‧‧‧閘極區
240‧‧‧閘極電極
245‧‧‧P型島
250‧‧‧寬度
255‧‧‧間隔
305‧‧‧第一層
310‧‧‧第二層
315‧‧‧第三層
320‧‧‧二維電子氣體(2DEG)區
325‧‧‧界面
330‧‧‧漂移區控制結構
335‧‧‧增強型裝置
340‧‧‧空乏型裝置
343‧‧‧電介質層
345‧‧‧閘極電極
350a‧‧‧第一帶圖
350b‧‧‧第二帶圖
350c‧‧‧第三帶圖
355‧‧‧傳導帶
360‧‧‧費米能階
365‧‧‧傳導帶
370‧‧‧d型電位井
375‧‧‧傳導帶
377a‧‧‧第一帶圖
377b‧‧‧第二帶圖
377c‧‧‧第三帶圖
378‧‧‧傳到帶
379‧‧‧費米能階
380‧‧‧傳導帶
381‧‧‧傳導帶
382‧‧‧e型電位井
383a‧‧‧第一帶圖
383b‧‧‧第二帶圖
383c‧‧‧第三帶圖
384‧‧‧傳導帶
385‧‧‧費米能階
386‧‧‧傳導帶
388‧‧‧傳導帶
390‧‧‧e型電位井
400‧‧‧電晶體
405‧‧‧基板
410‧‧‧增強型裝置
415‧‧‧閘極電極
420‧‧‧肖特基障壁觸件
425‧‧‧空乏型裝置
430a‧‧‧帶圖
430b‧‧‧帶圖
430c‧‧‧帶圖
435‧‧‧傳導帶
440‧‧‧費米能階
445a‧‧‧帶圖
445b‧‧‧帶圖
445c‧‧‧帶圖
450‧‧‧傳導帶
455‧‧‧d型電位井
460a‧‧‧帶圖
460b‧‧‧帶圖
460c‧‧‧帶圖
465‧‧‧傳導帶
470‧‧‧e型電位井
500‧‧‧實例單位晶胞
505‧‧‧電晶體
510a‧‧‧隔離區
510b‧‧‧隔離區
510c‧‧‧隔離區
515a‧‧‧廊道
515b‧‧‧廊道
520‧‧‧二維電子氣體(2DEG)區
525‧‧‧半導體基板
530‧‧‧閘極區
535‧‧‧漂移區控制結構
540‧‧‧增強型裝置
545‧‧‧空乏型裝置
605a‧‧‧第一帶圖
605b‧‧‧第二帶圖
605c‧‧‧第三帶圖
610‧‧‧傳導帶
615‧‧‧費米能階
620‧‧‧傳導帶
625‧‧‧d型電位井
630‧‧‧傳導帶
705‧‧‧增強型裝置
710‧‧‧閘極電極
715‧‧‧閘極電極接觸基板
720‧‧‧肖特基障壁接觸
725‧‧‧空乏型裝置
730‧‧‧空乏型裝置
735a‧‧‧第一帶圖
735b‧‧‧第二帶圖
735c‧‧‧第三帶圖
740‧‧‧傳導帶
745‧‧‧費米能階
750‧‧‧閘極區
755‧‧‧傳導帶
760‧‧‧d型電位井
765‧‧‧傳導帶
800‧‧‧實例單位晶胞
805‧‧‧電晶體
825‧‧‧半導體基板
830‧‧‧閘極區
833‧‧‧閘極電極
835‧‧‧漂移區控制結構
845‧‧‧空乏型裝置
903‧‧‧電介質層
905a‧‧‧第一帶圖
905b‧‧‧第二帶圖
905c‧‧‧第三帶圖
910‧‧‧傳導帶
915‧‧‧費米能階
920‧‧‧傳導帶
925‧‧‧d型電位井
930‧‧‧傳導帶
1000‧‧‧電晶體
1003‧‧‧基板
1005a‧‧‧第一帶圖
1005b‧‧‧第二帶圖
1005c‧‧‧第三帶圖
1010‧‧‧傳導帶
1015‧‧‧費米能階
1020‧‧‧傳導帶
1025‧‧‧d型電位井
1030‧‧‧傳導帶
1035‧‧‧漂移區控制結構
1045‧‧‧空乏型裝置
1100‧‧‧電晶體
1102‧‧‧基板
1103‧‧‧電介質區
1105a‧‧‧第一帶圖
1105b‧‧‧第二帶圖
1105c‧‧‧第三帶圖
1110‧‧‧傳導帶
1115‧‧‧費米能階
1120‧‧‧傳導帶
1125‧‧‧空乏型MIS-HEMT裝置
1127‧‧‧MS-HEMT電位井
1130‧‧‧傳導帶
1133‧‧‧閘極電極
1135‧‧‧閘極區
1145‧‧‧空乏型MIS-HEMT裝置
1155‧‧‧空乏型MS-HEMT裝置
1200‧‧‧實例單位晶胞
1205‧‧‧電晶體
1210‧‧‧閘極區
1215‧‧‧第一距離
1220‧‧‧第二距離
1225‧‧‧場板
1230‧‧‧場板
1235‧‧‧場板
1305‧‧‧源極電極
1310‧‧‧汲極電極
A-A‧‧‧線/橫截面
B-B‧‧‧線/橫截面
C-C‧‧‧線/橫截面
D-D‧‧‧橫截面
圖1繪示根據本發明之實施例之基於GaN之半導體電晶體的簡化平面圖；
圖2繪示圖1中繪示之基於GaN之半導體電晶體之電晶體單位晶胞的簡化平面圖；
圖3A繪示跨越圖2中所繪示之電晶體單位晶胞之線A-A的部分橫截面圖；
圖3B繪示圖2中所繪示之電晶體單位晶胞中之增強型裝置之材料堆疊及相關傳導帶圖；
圖3C繪示圖2中所繪示之電晶體單位晶胞中之空乏型裝置之材料堆疊及相關傳導帶圖；
圖4A繪示根據本發明之實施例之電晶體單位晶胞的部分橫截面圖；
圖4B繪示圖4A中所繪示之電晶體單位晶胞中之增強型裝置之材料堆疊及相關傳導帶圖；
圖4C繪示圖4A中所繪示之電晶體單位晶胞中之空乏型裝置之材料堆疊及相關傳導帶圖；
圖5繪示根據本發明之實施例之基於GaN之半導體電晶體之電晶體單位晶胞的簡化平面圖；
圖6繪示跨越圖5中繪示之電晶體單位晶胞之線B-B的部分橫截面圖；
圖7繪示根據本發明之實施例之電晶體單位晶胞及相關複合傳導帶圖的部分橫截面圖；
圖8繪示根據本發明之實施例之基於GaN之半導體電晶體之電晶體單位晶胞的簡化平面圖；
圖9繪示跨越圖8中所繪示之電晶體單位晶胞之線C-C的部分橫截面圖；
圖10繪示根據本發明之實施例之電晶體單位晶胞及相關複合傳導帶圖之部分橫截面圖；
圖11繪示根據本發明之實施例之電晶體單位晶胞及相關複合傳導帶圖之部分橫截面圖；
圖12繪示根據本發明之實施例包括場板之基於GaN之電晶體之不對稱電晶體單位晶胞的簡化平面圖；以及
圖13繪示圖12中繪示之單位晶胞的簡化部分橫截面圖。

Claims (20)

  1. 一種電晶體，其包含： 一化合物半導體基板； 一源極區，其形成於該基板中； 一汲極區，其形成於該基板中且與該源極區分離； 一漂移區，其形成於該基板中且延伸在該源極區與該汲極區之間；以及 一閘極區，其跨越該漂移區形成且經組態成控制穿過該漂移區之電子之一流動，該閘極區包括至少一個空乏型結構及至少一個增強型結構。
  2. 如請求項1之電晶體，其中該至少一個增強型結構包括一p型層。
  3. 如請求項2之電晶體，其中該閘極區包括複數個空乏型結構及複數個增強型結構，其中每一增強型結構包括一分開之p型層。
  4. 如請求項3之電晶體，其中該複數個空乏型結構及該複數個增強型結構依一交替序列跨越該漂移區而配置。
  5. 如請求項4之電晶體，其進一步包含一閘極電極，該閘極電極電耦接至該複數個增強型結構之每一增強型結構之每一分開之p型層，且與該複數個空乏型結構之每一空乏型結構之該基板之該漂移區電絕緣。
  6. 如請求項4之電晶體，其進一步包含一閘極電極，該閘極電極電耦接至該複數個增強型結構之每一增強型結構之每一分開之p型層，且電耦接至該複數個空乏型結構之每一空乏型結構之該基板之該漂移區從而形成一肖特基障壁。
  7. 如請求項1之電晶體，其中一或多個場板電耦接至該閘極電極且形成於該漂移區上方，自該閘極區朝向該汲極區延伸。
  8. 如請求項1之電晶體，其中該電晶體之一臨限電壓在-10伏與-25伏之間。
  9. 一種電晶體，其包含： 一化合物半導體基板； 一源極區，其形成於該基板中； 一汲極區，其形成於該基板中且與該源極區分離；以及 一閘極區，其定位於該源極區與該汲極區之間，該閘極區包括至少一個空乏型裝置及至少一個增強型裝置。
  10. 如請求項9之電晶體，其進一步包含形成於該基板中且延伸在該源極區與該汲極區之間的一漂移區，且其中該閘極區經組態成控制穿過該漂移區之電子之一流動。
  11. 如請求項10之電晶體，其進一步包含跨越該閘極區延伸之一閘極電極。
  12. 如請求項11之電晶體，其中該閘極區包括複數個增強型裝置，且其中該複數個增強型裝置之每一增強型裝置包括耦接至該閘極電極之一p型層。
  13. 如請求項12之電晶體，其中該閘極區包括複數個空乏型裝置，該複數個空乏型裝置之每一空乏型裝置定位於兩個增強型裝置之間，使得該複數個空乏型裝置及該複數個增強型裝置依一交替圖案配置。
  14. 如請求項13之電晶體，其中該閘極電極電耦接至該複數個增強型裝置之每一增強型裝置之每一p型層，且藉由一電介質層與該複數個空乏型裝置之每一空乏型裝置電絕緣。
  15. 如請求項13之電晶體，其中該閘極電極電耦接至每一增強型裝置之每一p型層，且電耦接至每一空乏型裝置以形成一肖特基障壁。
  16. 如請求項11之電晶體，其中一或多個場板電耦接至該閘極電極且形成於該漂移區上方，自該閘極區朝向該汲極區延伸。
  17. 一種化合物半導體電晶體，其包含： 一源極； 一汲極；以及 一閘極，其定位於該源極與該汲極之間，且包括複數個空乏型裝置及複數個增強型裝置。
  18. 如請求項17之電晶體，其中該複數個增強型裝置之每一增強型裝置包括一p型層。
  19. 如請求項18之電晶體，其中該複數個增強型裝置及該複數個空乏型裝置依一交替圖案配置，該交替圖案使一增強型裝置定位於兩個鄰近的空乏型裝置之間。
  20. 如請求項19之電晶體，其進一步包含一閘極電極，該閘極電極電耦接至該複數個增強型裝置之每一增強型裝置之該p型層，且電耦接至該複數個空乏型裝置之每一空乏型裝置之一區中之一半導體基板以形成複數個肖特基障壁。
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