CN113812006A - 氮化物半导体装置及其制造方法 - Google Patents

氮化物半导体装置及其制造方法 Download PDF

Info

Publication number
CN113812006A
CN113812006A CN202080034672.8A CN202080034672A CN113812006A CN 113812006 A CN113812006 A CN 113812006A CN 202080034672 A CN202080034672 A CN 202080034672A CN 113812006 A CN113812006 A CN 113812006A
Authority
CN
China
Prior art keywords
layer
gate
electrode
nitride semiconductor
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080034672.8A
Other languages
English (en)
Inventor
大岳浩隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of CN113812006A publication Critical patent/CN113812006A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66643—Lateral single gate silicon transistors with source or drain regions formed by a Schottky barrier or a conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

一种氮化物半导体装置(1)，包括：构成电子传输层的第1氮化物半导体层(13)，在第1氮化物半导体层上形成的、构成电子供给层的第2氮化物半导体层(14)，配置在第2氮化物半导体层上的、至少一部分具有脊部(15A)的、含有受主型杂质的半导体栅极层(15)，在半导体栅极层的至少脊部上形成的栅极(4)，配置在第2氮化物半导体层上的源极(3)和漏极(5)，以及为了提取半导体栅极层内的空穴而在半导体栅极层上形成的、与源极电连接的空穴提取电极(6)。

Description

氮化物半导体装置及其制造方法
技术领域
本发明涉及由III族氮化物半导体(以下有时简单地称为“氮化物半导体”。)构成的氮化物半导体装置及其制造方法。
背景技术
III族氮化物半导体是在III-V族半导体中使用氮作为V族元素的半导体。代表例是氮化铝(AlN)、氮化镓(GaN)、氮化铟(InN)。一般可以表示为AlxInyGa1-x-yN(0≦x≦1，0≦y≦1，0≦x+y≦1)。
已经提出有使用这样的氮化物半导体的HEMT(High Electron MobilityTransistor，高电子迁移率晶体管)。这样的HEMT例如包含由GaN构成的电子传输层和由在该电子传输层上外延生长的AlGaN构成的电子供给层。以与电子供给层接触的方式形成一对源极和漏极，在它们之间配置栅极。
由于因GaN与AlGaN的晶格失配导致的极化，在电子传输层内，在距离电子传输层与电子供给层的界面仅数
Figure BDA0003344867240000011
的内侧位置形成二维电子气。以该二维电子气为通道，源极漏极之间被连接。如果通过对栅极施加控制电压而将二维电子气阻断，则源极漏极之间被阻断。未对栅极施加控制电压的状态下，源极漏极之间导通，因而形成常开型设备。
使用氮化物半导体的设备具有高耐压、高温动作、大电流密度、高速开关和低导通电阻这样的特征，因此例如在专利文献1中提出了在功率器件中的应用，目前这种概念的设备已量产并在市场上流通。
专利文献1公开了下述构成：在AlGaN电子供给层上层叠脊状的p型GaN栅极层(半导体栅极层)，在其上配置栅极，利用从前述p型GaN栅极层蔓延的空泛层使通道消失，从而实现常关。
但是，在利用p型GaN栅极层的常关型氮化物半导体HEMT中，在p型GaN栅极层中的与AlGaN电子供给层的界面附近，空穴积累而形成价带沟。因此，专利文献1中记载的氮化物半导体HEMT中，在p型GaN栅极层中注入了空穴的情况下无法容易地提取空穴，存在栅极阈值发生变动的担忧。需说明的是，该倾向在栅极与pGaN栅极层之间形成肖特基势垒接合的情况下影响更大。
为了解决这一问题，专利文献2中提出，在AlGaN电子供给层上的p型GaN栅极层与源极之间形成AIN层与AlGaN层的层叠膜，通过在AIN层与AlGaN层的界面附近产生二维空穴气，将p型GaN栅极层内的空穴提取至源极侧。
现有技术文献
专利文献
专利文献1:日本特开2017-73506号公报
发明内容
发明所要解决的课题
但是，专利文献2中记载的氮化物半导体HEMT中，需要在AlGaN电子供给层上形成脊状的p型GaN栅极层，然后使AIN层和AlGaN层在AlGaN电子供给层上生长，存在难以确保晶体品质的问题。此外，再生长工序是必要的，因此存在成本增加的矛盾。
本发明的目的在于，提供一种氮化物半导体装置及其制造方法，所述装置能够在形成半导体栅极层后不使晶体在电子供给层上生长而将半导体栅极层内的空穴提取至源极侧。
用于解决课题的方法
本发明的一个实施方式提供一种氮化物半导体装置，包括：构成电子传输层的第1氮化物半导体层，在前述第1氮化物半导体层上形成的、构成电子供给层的第2氮化物半导体层，配置在前述第2氮化物半导体层上的、至少一部分具有脊部的、含有受主型杂质的半导体栅极层，在前述半导体栅极层的至少前述脊部上形成的栅极，配置在前述第2氮化物半导体层上的源极和漏极，以及为了提取前述半导体栅极层内的空穴而在前述半导体栅极层上形成的、与前述源极电连接的空穴提取电极。
该构成中，能够在形成半导体栅极层后，不使晶体在电子供给层上生长而将半导体栅极层内的空穴提取至源极侧。
本发明的一个实施方式中，前述源极具有与前述脊部平行的源主电极部，前述漏极以夹着前述脊部与前述源主电极部相对的方式配置，前述半导体栅极层具有在前述源主电极部与前述漏极不相对的区域形成的延长部，在前述延长部的表面上的未形成前述栅极的区域，形成有前述空穴提取电极。
本发明的一个实施方式中，在平面观察时，前述半导体栅极层以包围前述源主电极部的方式配置，前述半导体栅极层具有分别配置在前述源主电极部两侧的一对前述脊部、以及将这些脊部的相对应的端部彼此连接的2个脊连接部，前述漏极夹着前述一对脊部中的一个脊部与前述源主电极部相对，前述空穴提取电极形成在前述2个脊连接部中的至少一个脊连接部上。
本发明的一个实施方式中，前述栅极具有分别在前述一对脊部上形成的一对栅主电极部、以及在前述脊连接部上形成的、将前述一对栅主电极部的相对应的端部彼此连接的2个基部，在前述2个基部中的至少一个基部形成有未形成前述基部的除去区域，在前述除去区域内，在前述脊连接部的表面上形成有前述空穴提取电极。
本发明的一个实施方式中，在前述源主电极部的两侧，从距前述源主电极部由近到远依次配置有前述栅主电极部和前述漏极。
本发明的一个实施方式中，前述半导体栅极层中的形成前述空穴提取电极的区域的厚度比前述脊部的厚度薄。
本发明的一个实施方式中，前述除去区域的正下方的前述脊连接部具有厚度比前述脊部的厚度薄的薄膜区域，前述薄膜区域的表面形成有前述空穴提取电极。
本发明的一个实施方式中，前述空穴提取电极和前述栅极由不同材料构成。
本发明的一个实施方式中，前述栅极与前述半导体栅极层第1肖特基接触，前述空穴提取电极与前述半导体栅极层第2肖特基接触，前述第1肖特基接触对空穴的势垒高度比前述第2肖特基接触高。
本发明的一个实施方式中，前述栅极与前述半导体栅极层肖特基接触，前述空穴提取电极与前述半导体栅极层欧姆接触。
本发明的一个实施方式中，前述空穴提取电极与前述半导体栅极层之间形成有第3氮化物半导体层。
本发明的一个实施方式中，前述第1氮化物半导体层由GaN层构成，前述第2氮化物半导体层由AlxGa(1-x)N(0＜x＜1)层构成，前述半导体栅极层由p型GaN层形成。
本发明的一个实施方式提供一种氮化物半导体装置的制造方法，包括：在基板上依次形成构成电子传输层的第1氮化物半导体层、构成电子供给层的第2氮化物半导体层、以及含有受主型杂质的半导体栅极层材料膜的工序；在前述半导体栅极层材料膜上形成作为栅极和空穴提取电极的材料膜的电极膜的工序；通过蚀刻使前述电极膜和前述半导体栅极层材料膜图案化，从而形成具有脊状的脊部和从前述脊部延伸的延长部的半导体栅极层、以及在前述半导体栅极层上形成的电极膜的工序；以覆盖前述电极膜、前述半导体栅极层和前述第2氮化物半导体层的露出面的方式形成第1电介质膜后，在前述第1电介质膜中的夹着前述脊部相对的位置形成在厚度方向上贯穿前述第1电介质膜的源极接触孔和漏极接触孔的工序；形成贯穿前述源极接触孔和漏极接触孔而与前述第2氮化物半导体层接触的源极和漏极的工序；以及，在前述延长部中，在前述第1电介质膜形成平面观察时为环状的第1环状开口部，并且，在前述电极膜形成与前述开口部连通的平面观察时为环状的第2环状开口部，从而形成由前述第2环状开口部内侧的前述电极膜构成且与前述延长部接触的前述空穴提取电极、以及由前述第2环状开口部外侧的前述电极膜构成的前述栅极的工序。“环状”除了圆环状以外，还包括椭圆环状、方形环状、三角环状等闭合曲线形状。
该制造方法中，能够制造如下氮化物半导体装置，其能够在形成半导体栅极层后不使晶体在电子供给层上生长而将半导体栅极层内的空穴提取至源极侧。
本发明的一个实施方式提供一种氮化物半导体装置的制造方法，包括：在基板上依次形成构成电子传输层的第1氮化物半导体层、构成电子供给层的第2氮化物半导体层、以及含有受主型杂质的半导体栅极层材料膜的工序；在前述半导体栅极层材料膜上形成作为栅极的材料膜的栅极膜的工序；通过蚀刻使前述栅极膜和前述半导体栅极层材料膜图案化，从而形成具有脊状的脊部和从前述脊部延伸的延长部的半导体栅极层、以及在前述半导体栅极层上形成的栅极膜的工序；以覆盖前述栅极膜、前述半导体栅极层和前述第2氮化物半导体层的露出面的方式形成第1电介质膜后，在前述第1电介质膜中的夹着前述脊部相对的位置形成在厚度方向上贯穿前述第1电介质膜的源极接触孔和漏极接触孔的工序；形成贯穿前述源极接触孔和漏极接触孔而与前述第2氮化物半导体层接触的源极和漏极的工序；在前述延长部中形成在厚度方向上贯穿前述第1电介质膜的第1开口部，并且，在前述栅极膜形成与前述第1开口部连通的第2开口部，从而形成栅极的工序；形成覆盖前述第2开口部的底面的第2电介质膜的工序；在前述第2电介质膜形成在厚度方向上贯穿前述第2电介质膜的第3开口部的工序；以及，形成覆盖前述第3开口部并与前述延长部接触的空穴提取电极的空穴提取电极形成工序。
该制造方法中，能够制造如下氮化物半导体装置，其能够在形成半导体栅极层后不使晶体在电子供给层上生长而将半导体栅极层内的空穴提取至源极侧。
本发明的一个实施方式中，前述空穴提取电极形成工序包括：在前述延长部的表面形成与前述第3开口部连通的凹部的工序；以及，在前述第2电介质膜上形成以覆盖前述第3开口部的方式形成的、其一部分在前述凹部内与前述延长部接触的空穴提取电极的工序。
本发明中的上述或进一步的其他目的、特征和效果参照附图通过下面描述的实施方式的说明来阐明。
附图说明
图1为用于对本发明的第1实施方式涉及的氮化物半导体装置的构成进行说明的平面图。
图2为沿图1的II-II线的放大截面图。
图3为沿图1的III-III线的放大截面图。
图4A为显示图1的氮化物半导体装置的制造工序的一例的截面图，是与图2的切断面对应的截面图。
图4B为显示图4A后面的工序的截面图。
图4C为显示图4B后面的工序的截面图。
图4D为显示图4C后面的工序的截面图。
图4E为显示图4D后面的工序的截面图。
图5A为显示图1的氮化物半导体装置的制造工序的一例的截面图，是与图3的切断面对应的截面图。
图5B为显示图5A后面的工序的截面图。
图5C为显示图5B后面的工序的截面图。
图5D为显示图5C后面的工序的截面图。
图5E为显示图5D后面的工序的截面图。
图5F为显示图5E后面的工序的截面图。
图6为显示对比较例进行的IG-VGS测定实验的结果的图表。
图7为显示对比较例进行的漏电流ID相对于栅极-源极间电压VGS的测定结果的图表。
图8为用于对比较例中阈值电压降低的理由进行说明的能量分布图。
图9为显示与图1的氮化物半导体装置的栅极-源极间的结构对应的等效电路的电路图。
图10为用于对本发明的第2实施方式涉及的氮化物半导体装置的构成进行说明的平面图。
图11为沿图10的XI-XI线的截面图。
图12为沿图10的XII-XII线的截面图。
图13A为显示图10的氮化物半导体装置的制造工序的一例的截面图，是与图11的切断面对应的截面图。
图13B为显示图13A后面的工序的截面图。
图14A为显示图10的氮化物半导体装置的制造工序的一例的截面图，是与图12的切断面对应的截面图。
图14B为显示图14A后面的工序的截面图。
图14C为显示图14B后面的工序的截面图。
图15为用于对本发明的第3实施方式涉及的氮化物半导体装置进行说明的平面图。
图16为沿图15的A-B-C线的截面图。
图17为显示第3实施方式涉及的氮化物半导体装置的第1变形例的截面图。
图18为显示第3实施方式涉及的氮化物半导体装置的第2变形例的截面图。
图19为显示第3实施方式涉及的氮化物半导体装置的第3变形例的截面图。
具体实施方式
图1为用于对本发明的第1实施方式涉及的氮化物半导体装置的构成进行说明的部分平面图。图2为沿图1的II-II线的放大截面图。图3为沿图1的III-III线的放大截面图。
为了便于说明，图1中省略了图2和图3中符号16所示的钝化膜。此外，为了便于说明，图1中将图2中符号3A所示的源主电极部3A用实线表示，省略了图2中符号3B所示的延长部3B。其中，图1中将延长部3B的轮廓用双点划线表示。
此外，为了便于说明，以下有时会使用图1、图2和图3中显示的+X方向、-X方向、+Y方向和-Y方向。+X方向是平面观察时沿着氮化物半导体装置1的表面的规定方向，+Y方向是沿着氮化物半导体装置1的表面的方向且与+X方向正交的方向。-X方向是与+X方向相反的方向，-Y方向是与+Y方向相反的方向。对+X方向和-X方向进行统称时，简单地称为“X方向”。对+Y方向和-Y方向进行统称时，简单地称为“Y方向”。
氮化物半导体装置1包括半导体层叠结构(氮化物半导体结构)2和配置在半导体层叠结构2上的电极金属结构。
如图1所示，电极金属结构包括多个源极3、多个栅极4、多个漏极5和多个空穴提取电极6。源极3和漏极5在X方向上延伸。栅极4包括相互平行地在X方向上延伸的一对栅主电极部4A、以及分别将该一对栅主电极部4A的相对应的端部彼此连接的2个基部4B、4C。以下，有时将2个基部4B、4C中的一方称为第1基部4B、将另一方称为第2基部4C。
第2基部4C形成有平面观察时为圆形的除去区域7。除去区域7是未形成栅极4的区域。除去区域7中配置有空穴提取电极6。栅极4与空穴提取电极6之间设有间隔，它们是相互绝缘的。
1个源极3以平面观察时覆盖1个栅极4的一对栅主电极部4A的几乎整个区域的方式形成。源极3由平面观察时配置在一对栅主电极部4A间的宽度中央部的源主电极部3A、以及源主电极部3A周围的延长部3B构成。本实施方式中，源主电极部3A是指由平面观察时源极3的整个区域中的被源极接触孔8的轮廓包围的区域及其周边区域构成的区域。延长部3B是指平面观察时源极3的整个区域中的源主电极部3A以外的部分。延长部3B覆盖一对栅主电极部4A的几乎整个区域。
1个源极3的两侧分别配置有漏极5。相邻的漏极5和源主电极部3A夹着栅主电极部4A相对。本实施方式中，漏极5的长度与源主电极部3A的长度大体相等，与漏极5两端的X方向位置和源主电极部3A相对应的一端的X方向位置大体一致。
图1的例子中，源主电极部3A(S)、栅主电极部4A(G)和漏极5(D)在Y方向上按DGSGDGS的顺序周期性配置。由此，通过用源主电极部3A(S)和漏极5(D)夹着栅主电极部4A(G)从而构成元件结构。半导体层叠结构2上的表面区域由包括该元件结构的主动区51和主动区51外侧的非主动区52构成。栅极4的基部4B在非主动区52中分别将一对栅主电极部4A的相对应的端部彼此连接。
如图2和图3所示，半导体层叠结构2包括基板11、在基板11的表面形成的缓冲层12、在缓冲层12上外延生长的第1氮化物半导体层13、以及在第1氮化物半导体层13上外延生长的第2氮化物半导体层14。
基板11例如也可以是低电阻硅基板。低电阻硅基板例如可以是具有0.001Ωmm～0.5Ωmm(更具体地，为0.01Ωmm～0.1Ωmm左右)的电阻率的p型基板。此外，基板11除了低电阻硅基板以外，还可以是低电阻SiC基板、低电阻GaN基板等。基板11的厚度在半导体工艺中例如为650μm左右，在进行芯片化前的阶段研磨至300μm以下程度。基板11与源极3电连接。
本实施方式中，缓冲层12由层叠有多个氮化物半导体膜的多层缓冲层构成。本实施方式中，缓冲层12由第1缓冲层(图示略)以及第2缓冲层(图示略)构成，所述第1缓冲层由与基板11的表面接触的AlN膜构成，所述第2缓冲层由层叠在该第1缓冲层表面(与基板11相反侧的表面)的AlN/AlGaN超晶格层构成。第1缓冲层的膜厚为100nm～500nm左右。第2缓冲层的膜厚为500nm～2μm左右。缓冲层12例如也可以由AlGaN的单膜或复合膜构成。
第1氮化物半导体层13构成电子传输层。本实施方式中，第1氮化物半导体层13由GaN层构成，其厚度为0.5μm～2μm左右。此外，出于抑制流经第1氮化物半导体层13的漏电流的目的，可以在表面区域以外导入用于形成半绝缘性的杂质。这种情况下，杂质的浓度优选为4×1016cm-3以上。此外，杂质例如为C或Fe。
第2氮化物半导体层14构成电子供给层。第2氮化物半导体层14由带隙比第1氮化物半导体层13大的氮化物半导体构成。本实施方式中，第2氮化物半导体层14由Al组成比第1氮化物半导体层13高的氮化物半导体构成。氮化物半导体中，Al组成越高则带隙越大。本实施方式中，第2氮化物半导体层14由Alx1Ga1-x1N层(0＜x1＜1)构成，其厚度为5nm～25nm左右。
像这样，第1氮化物半导体层(电子传输层)13与第2氮化物半导体层(电子供给层)14由带隙(Al组成)不同的氮化物半导体构成，它们之间发生晶格失配。而且，由于第1氮化物半导体层13和第2氮化物半导体层14的自发极化、以及由它们之间的晶格失配导致的压电极化，从而第1氮化物半导体层13与第2氮化物半导体层14的界面上的第1氮化物半导体层13的导带的能量水平比费米能级低。由此，第1氮化物半导体层13内，二维电子气(2DEG)10在靠近第1氮化物半导体层13与第2氮化物半导体层14的界面的位置(例如距离界面数
Figure BDA0003344867240000091
左右的距离)蔓延。
第2氮化物半导体层14与栅极4(4A、4B、4C)之间存在半导体栅极层15。半导体栅极层15是通过外延生长而在第2氮化物半导体层14表面形成的。半导体栅极层15具有在平面观察时与栅极4大体相同的形状。具体地，半导体栅极层15包括相互平行地在X方向上延伸的一对脊部15A、以及分别将该一对脊部15A的相对应的端部彼此连接的2个脊连接部15B、15C。以下，有时将2个脊连接部15B、15C中的一方称为第1脊连接部15B、将另一方称为第2脊连接部15C。第2脊连接部15C是本发明的“延长部”的一例。
如图1、图2和图3所示，在半导体栅极层15的脊部15A上形成有栅极4的栅主电极部4A，在半导体栅极层15的第1和第2脊连接部15B、15C上分别形成有栅极4的第1和第2基部4B、4C。因此，如图1所示，平面观察时，半导体栅极层15与栅极4同样地以围绕源主电极部3A的方式形成。即，栅极4和半导体栅极层15在平面观察时分别形成为环状。如图2所示，栅部20由半导体栅极层15的脊部15A和在其上形成的栅极4的栅主电极部4A构成。
半导体栅极层15由掺杂有受主型杂质的氮化物半导体形成。本实施方式中，半导体栅极层15由掺杂了受主型杂质的GaN层(p型GaN层)构成。半导体栅极层15的厚度优选为40nm～150nm，进一步优选为40nm～100nm。注入半导体栅极层15的受主型杂质的浓度优选为1×1019cm-3以上。本实施方式中，受主型杂质为Mg(镁)。受主型杂质也可以是Zn(锌)等Mg以外的受主型杂质。半导体栅极层15(15A)是为了使在栅部20正下方的区域中第1氮化物半导体层(电子传输层)13与第2氮化物半导体层(电子供给层)14的界面附近产生的二维电子气10在不施加电压的稳定状态下消失而设置的。
栅极4在本实施方式中由TiN构成。栅极4的膜厚为50nm～200nm左右。
如图1和图3所示，栅极4的第2基部4C形成有平面观察时为圆形的除去区域7。半导体栅极层15的第2脊连接部15C中的在除去区域7露出的表面上，形成有用于提取半导体栅极层15内的空穴的空穴提取电极6。平面观察时，空穴提取电极6与栅极4的第2基部4C之间形成有平面观察时为环状的环状空间部7a。本实施方式中，空穴提取电极6由TiN构成。空穴提取电极6的膜厚为50nm～200nm左右。
如图2和图3所示，在第2氮化物半导体层14上，形成有覆盖栅极4、空穴提取电极6和半导体栅极层15的露出面(朝向环状空间部7a的区域除外)以及第2氮化物半导体层14的露出面(朝向源极接触孔8和漏极接触孔9的区域除外)的钝化膜(第1电介质膜)16。
本实施方式中，钝化膜16由SiN膜构成，其厚度为50nm～200nm左右。钝化膜16也可以由SiN、SiO2和SiON中的任一种构成的单膜或由它们的任意组合构成的复合膜构成。
钝化膜16中形成有在厚度方向上贯穿钝化膜16且与环状空间部7a连通的平面观察时为环状的环状开口部16a、以及在厚度方向上贯穿钝化膜16的接触孔8和漏极接触孔9。源极接触孔8和漏极接触孔9是以夹着栅部20的配置形成的。
源极3的源主电极部3A贯穿源极接触孔8而与第2氮化物半导体层14接触。如图1和图2所示，主动区51中，源极3的延长部3B覆盖栅部20(栅主电极部4A)。漏极5贯穿漏极接触孔9，与第2氮化物半导体层14接触。需说明的是，源极3和漏极5与二维电子气10欧姆接触。
源极3和漏极5例如由与第2氮化物半导体层14接触的第1金属层(欧姆金属层)、层叠在第1金属层上的第2金属层(主电极金属层)、层叠在第2金属层上的第3金属层(密合层)、以及层叠在第3金属层上的第4金属层(势垒金属层)构成。第1金属层例如是厚度10nm～20nm左右的Ti层。第2金属层例如是厚度100nm～300nm左右的含有Al的层。第3金属层例如是厚度10nm～20nm左右的Ti层。第4金属层例如是厚度10nm～50nm左右的TiN层。
空穴提取电极6介由图中未显示的内部配线(通孔塞、配线膜等)与源极3电连接。
该氮化物半导体装置1中，在第1氮化物半导体层(电子传输层)13上形成有带隙(Al组成)不同的第2氮化物半导体层(电子供给层)14，形成了异质接合。由此，在第1氮化物半导体层13与第2氮化物半导体层14的界面附近的第1氮化物半导体层13内形成了二维电子气10，形成了利用该二维电子气10作为通道的HEMT。栅极4的栅主电极部4A夹着半导体栅极层15的脊部15A与第2氮化物半导体层14相对。
在栅主电极部4A的下方，通过由p型GaN层构成的脊部15A所含的电离受主，第1氮化物半导体层13和第2氮化物半导体层14的能量水平提升。因此，第1氮化物半导体层13与第2氮化物半导体层14之间的异质接合界面中的导带的能量水平比费米能级大。因此，在栅主电极部4A(栅部20)的正下方，不会形成第1氮化物半导体层13和第2氮化物半导体层14的自发极化以及由它们的晶格失配导致的压电极化所引起的二维电子气10。
由此，在未对栅极4施加偏压时(零偏压时)，基于二维电子气10的通道在栅主电极部4A的正下方被阻断。这样，就实现了常关型HEMT。如果对栅极4施加适当的导通电压(例如5V)，则会在栅主电极部4A的正下方的第1氮化物半导体层13内诱发通道，栅主电极部4A两侧的二维电子气10相连。由此，源极-漏极间导通。
使用时，例如在源极3与漏极5之间，施加漏极5侧为正的规定电压(例如10V～500V)。在这种状态下，对于栅极4，以源极3为基准电位(0V)，施加关断电压(0V)或导通电压(5V)。
图4A～图4E和图5A～图5F为用于对氮化物半导体装置1的制造工序的一例进行说明的截面图，示出了制造工序中多个阶段的截面结构。图4A～图4E为与图2的切断面对应的截面图，图5A～图5F为与图3的切断面对应的截面图。
首先，如图4A和图5A所示，通过MOCVD(Metal Organic Chemical VaporDeposition，金属有机化学气相沉积)法，在基板11上外延生长出缓冲层12、第1氮化物半导体层13和第2氮化物半导体层14。由此得到半导体层叠结构2。进一步，通过MOCVD法，在第2氮化物半导体层14上形成作为半导体栅极层15的材料膜的栅极层材料膜31。
接下来如图4B和图5B所示，通过溅射法，在栅极层材料膜31上形成作为栅极4和空穴提取电极6的材料膜的栅极-提取电极膜32。本实施方式中，栅极层材料膜31为p型GaN膜，栅极-提取电极膜32为TiN膜。
接下来如图4C和图5C所示，通过光刻，以覆盖栅极-提取电极膜32中的成为栅极4和提取电极6的部分和形成有环状空间部7a的部分的方式，在栅极-提取电极膜32上形成抗蚀图案33。而且，通过以抗蚀图案33作为掩模进行蚀刻，从而使栅极-提取电极膜32和栅极层材料膜31图案化。
由此，得到由栅极层材料膜31构成的半导体栅极层15(15A、15B、15C)和在半导体栅极层15上形成的栅极-提取电极膜32。半导体栅极层15由脊部15A和将脊部15A的相对应的端部彼此连接的2个脊连接部15B、15C构成。在半导体栅极层15上形成的栅极-提取电极膜32由在脊部15A上形成的栅主电极部4A、在第1脊连接部15B上形成的第1基部4B和在第2脊连接部15C上形成的部分32C构成。由此，得到由脊部15A和在其上形成的栅主电极部4A构成的栅部20。之后，除去抗蚀图案33。需说明的是，栅主电极部4A与脊部15A的端部没有必要对齐，栅主电极部4A的端部可以位于比脊部15A端部靠内侧。
接下来如图4D和图5D所示，通过光刻和蚀刻，在第2氮化物半导体层14的表面以覆盖露出的表面整体的方式形成钝化膜16。钝化膜16例如由SiN构成。而且，钝化膜16中形成有到达第2氮化物半导体层14的源极接触孔8和漏极接触孔9。
接下来，以覆盖露出的表面整体的方式形成源极-漏极膜。之后，通过光刻和蚀刻使源极-漏极膜图案化，从而如图4E和图5E所示形成与第2氮化物半导体层14欧姆接触的源极3和漏极5。
接下来如图5F所示，在配置于第2脊连接部15C上的钝化膜16中，形成在厚度方向上贯穿钝化膜16的环状开口部(第1环状开口部)16a。之后，在形成于第2脊连接部15C上的栅极-提取电极膜32中，形成与环状开口部16a连通且在厚度方向上贯穿栅极-提取电极膜32的环状空间部(第2环状开口部)7a。
由此，在第2脊连接部15C上，由栅极-提取电极膜32中的被环状空间部7a包围的区域形成空穴提取电极6，由栅极-提取电极膜32中的环状空间部7a外侧的区域形成栅极4的第2基部4C。这样，就得到了图1～图3所示那样结构的氮化物半导体装置1。
将相对于图1的氮化物半导体装置1未形成空穴提取电极6、即栅极4中不存在除去区域7的氮化物半导体装置称为比较例。
对比较例进行用于测定栅漏电流的实验(以下称为“IG-VGS测定实验”。)。具体地，如从0V至5V、从0V至6V、…、从0V至20V那样，以从0V开始的增加幅度每次增大1V的方式，一边使栅极-源极间电压VGS[V]从0V重复渐增，一边测定栅极-源极间电流IG(栅漏电流)。
图6为显示对比较例进行的IG-VGS测定实验的结果的图表。
由图6可知，如果改变从0V开始的增加幅度，则栅漏电流特性发生变动。
对进行IG-VGS测定实验前的比较例，测定漏电流ID相对于栅极-源极间VGS的特性。而且，对于进行了IG-VGS测定实验后的比较例，测定漏电流ID相对于栅极-源极间VGS的特性。
图7为显示对比较例进行的漏电流ID相对于栅极-源极间VGS的测定结果的图表。图7中，曲线a表示IG-VGS测定实验前的测定结果，曲线b表示IG-VGS测定实验后的测定结果。
如果将有1×10-3A的漏电流ID流过时的栅极-源极间VGS定义为阈值电压，则如图7中箭头所示，IG-VGS测定实验后的阈值电压比IG-VGS测定实验前的阈值电压低。
对其理由进行说明。如图8所示，在第1氮化物半导体层13(GaN)中的与第2氮化物半导体层14(AlGaN)的界面附近，形成对于电子的电阻低的导带沟。由此，在第1氮化物半导体层13(GaN)内形成二维电子气10。
另一方面，在半导体栅极层15(pGaN)中的与第2氮化物半导体层14(AlGaN)的界面附近，形成对于空穴的电阻低的价带沟。因此，在半导体栅极层15(pGaN)内注入空穴的情况下，无法容易地提取空穴。由此认为，即使在未对栅极4施加电压的情况下，也会形成由空穴对栅极4施加电压的状态，因此阈值电压降低。该倾向在栅极4与半导体栅极层15肖特基势垒接合时更为显著。
图9为显示与图1的氮化物半导体装置1的栅极-源极间的结构对应的等效电路的电路图。
栅极4介由肖特基二极管D1、pn结二极管D2和二维电子气区域的电阻Rac和栅极-源极间的电感Lgs与源极3连接。肖特基二极管D1是由栅极4与半导体栅极层15的接合部形成的肖特基二极管。pn结二极管D2是由半导体栅极层15与第2氮化物半导体层14的接合部形成的二极管。
本实施方式中，半导体栅极层15中形成有空穴提取电极6，空穴提取电极6通过内部配线与源极3电连接。因此，肖特基二极管D1与pn结二极管D2的连接点介由由空穴提取电极6和用于将空穴提取电极6与源极3连接的内部配线构成的空穴回收路径(ホール回収経路)与源极3连接。
换句话说，肖特基二极管D1与pn结二极管D2的连接点介由空穴回收路径的电阻RH与源极3连接。由此，如图9中箭头所示，在半导体栅极层15中积累的空穴通过回收路径被回收到源极3侧。由此能够抑制阈值电压的变动。
此外，本实施方式中，能够在形成半导体栅极层15后不使晶体在电子供给层14上生长而将半导体栅极层15内的空穴提取至源极侧。
此外，本实施方式中，在非主动区52形成空穴提取电极6，因此能够抑制因存在空穴提取电极6而导致的总栅极宽度的减少，能够抑制通道电阻的增加。
需说明的是，为了提高通过空穴提取电极6从栅主电极部4A提取空穴的效果程度，主动区域51的长度可以适当设计。例如可以设计成小于80μm。
图10为用于对本发明的第2实施方式涉及的氮化物半导体装置1A进行说明的平面图。图11为沿图10的XI-XI线的截面图。图12为沿图10的XII-XII线的截面图。
图10中，对于与前述图1的各部对应的部分，标以与图1相同的符号来表示。图11中，对于与前述图2的各部对应的部分，标以与图2相同的符号来表示。图12中，对于与前述图3的各部对应的部分，标以与图3相同的符号来表示。
为了便于说明，图10中省略了图11和图12中符号16所示的钝化膜和符号43所示的层间绝缘膜。此外，为了便于说明，图10中，将图11中符号3A所示的源主电极部3A用实线表示，图11中省略了符号3B所示的延长部3B。其中，图10中，将延长部3B的轮廓用双点划线表示。
第2实施方式涉及的氮化物半导体装置1A与第1实施方式涉及的氮化物半导体装置1相比，主要是空穴提取电极的结构和形成方法不同。
在半导体栅极层15的第2脊连接部15C上形成有栅极4的第2基部4C。在栅极4的第2基部4C形成有平面观察时为圆形的除去区域(第2开口部)41。半导体栅极层25的第2脊连接部15C中的在除去区域41露出的表面的中央部形成有平面观察时为圆形的凹部42。
在第2氮化物半导体层14上形成有覆盖栅极4和半导体栅极层25的露出面(朝向除去区域41的区域除外)、以及第2氮化物半导体层14的露出面(朝向源极接触孔8和漏极接触孔9的区域除外)的钝化膜(第1电介质膜)16。在钝化膜16形成有平面观察时与除去区域41整合的圆形开口部(第1开口部)16b(参照图12)。
在第2氮化物半导体层14上形成有覆盖除去区域41的侧面和底面(朝向凹部42的区域除外)、钝化膜16的露出面、源极3、以及漏极5的层间绝缘膜(第2电介质膜)43。层间绝缘膜43例如由SiN膜构成。在除去区域41中，在层间绝缘膜43形成有在厚度方向上贯穿层间绝缘膜43而与凹部42连通的平面观察时为圆形的开口部(第3开口部)43a。在除去区域41中，在层间绝缘膜43上形成有覆盖开口部43a的、平面观察时为圆形的空穴提取电极6。空穴提取电极6的一部分进入开口部43a和凹部42内，在凹部42内与半导体栅极层15(15C)接合。
空穴提取电极6与栅极4可以由同一材料构成，也可以由不同材料构成。例如，可以是栅极4由Tiz1N1-z1(0＜z1＜1)构成，空穴提取电极6由Tiz2N1-z2(0＜z2＜1、z1＞z2)构成。这种情况下，栅极4与半导体栅极层15第1肖特基接触，空穴提取电极6与半导体栅极层15第2肖特基接触。而且，第1肖特基接触相对于空穴的势垒高度比第2肖特基接触高。
此外，例如也可以是栅极4由TiN构成，空穴提取电极6由Ti/Al构成。这种情况下，栅极4与半导体栅极层15肖特基接触，空穴提取电极6与半导体栅极层15欧姆接触。
图13A～图13B和图14A～图14C是用于对氮化物半导体装置1A的制造工序的一例进行说明的截面图，示出了制造工序中多个阶段的截面结构。图13A～图13B为与图11的切断面对应的截面图，图14A～图14C为与图12的切断面对应的截面图。
第1实施方式涉及的氮化物半导体装置1的图4A～图4E和图5A～图5E的制造工序与第2实施方式涉及的氮化物半导体装置1A也是共通的。其中，第1实施方式的“作为栅极4和提取电极6的材料的栅极-提取电极膜32”在第2实施方式中是“作为栅极4的材料膜的栅极膜32”。
如果通过前述图4E和图5E的工序形成了源极3和漏极5，则如图13A(与图4E相同的图)和图14A所示，通过光刻和蚀刻，在配置于第2脊连接部15C上的钝化膜16形成在厚度方向上贯穿钝化膜16的圆形开口部(第1开口部)16b。之后，在形成于第2脊连接部15C上的栅极膜32形成与圆形开口部16b连通的除去区域(第2开口部)41。由此，在第2脊连接部15C上形成栅极4的第2基部4C。
接下来如图13B和图14B所示，形成覆盖露出的整个面的层间绝缘膜43。之后，通过光刻和蚀刻，在平面观察时的除去区域41内，在层间绝缘膜43形成平面观察时为圆形的开口部(第3开口部)43a，接着在半导体栅极层15形成与开口部43a连通的凹部42。
接下来如图14C所示，在平面观察时的除去区域41内，在层间绝缘膜43上形成覆盖开口部43a且在凹部42内与第2脊连接部15C接合的空穴提取电极6。由此，得到图10～图12所示那样结构的氮化物半导体装置1A。
第2实施方式涉及的氮化物半导体装置1A中也可获得与第1实施方式涉及的氮化物半导体装置1同样的效果。第2实施方式涉及的氮化物半导体装置1A中，半导体栅极层15中的形成有空穴提取电极6的区域的厚度比脊部15A的厚度薄。由此，第2实施方式涉及的氮化物半导体装置1A中，与第1实施方式涉及的氮化物半导体装置1相比，能够更有效地将在半导体栅极层15中的与第2氮化物半导体层14的界面附近积累的空穴提取至源极3侧。
需说明的是，第2实施方式涉及的氮化物半导体装置1A中，第2脊连接部15C中形成有凹部42，但也可以不形成凹部42。这种情况下，在层间绝缘膜43上以覆盖开口部43a的方式形成的空穴提取电极6与第2脊连接部15C的表面接合。
图15为用于对本发明的第3实施方式涉及的氮化物半导体装置1B进行说明的平面图。图16为沿图15的A-B-C线的截面图。
图15中，对于与前述图1的各部对应的部分，标以与图1相同的符号来表示。图16中，对于与前述图2和图3的各部对应的部分，标以与图2和图3相同的符号来表示。
为了便于说明，图15中省略了图16中符号16所示的钝化膜。此外，为了便于说明，图15中将第1和第2源主电极部3Aa、3Ab用实线表示，图16中省略了符号3B所示的延长部3B。其中，图15中，将延长部3B的轮廓用双点划线表示。
第3实施方式涉及的氮化物半导体装置1B中，源极3也由源主电极部3A和延长部3B构成。但是，源主电极部3A的长度方向的中间部被切除，分离为第1源主电极部3Aa和第2源主电极部3Ab。源极接触孔8也同样地，其长度方向的中间部被切除，由第1源主电极部3Aa贯通的第1空穴部8a和第2源主电极部3Ab贯通的第2空穴部8b构成。
本实施方式中，第1和第2源主电极部3Aa、3Ab是指在平面观察时，由源极3的整个区域中的被对应的第1和第2空穴部8a、8b的轮廓包围的区域及其周边区域构成的区域。延长部3B是指平面观察时，源极3的整个区域中的第1和第2源主电极部3Aa、3Ab以外的部分。延长部3B覆盖一对栅主电极部4A的几乎整个区域。第1和第2源主电极部3Aa、3Ab是本发明的“源主电极”的一例。
半导体栅极层15包括一对脊部15A、分别将一对脊部15A的相对应的端部彼此连接的第1和第2脊连接部15B、15C、以及将一对脊部15A的长度中央部彼此连接的第3连接部15D。第3连接部15D配置在第1源主电极部3Aa与第2源主电极部3Ab之间。换句话说，第3连接部15D配置在从第1源主电极部3Aa和第2源主电极部3Ab与漏极5相对的区域偏离的区域。第3连接部15D是本发明的“延长部”的一例。
栅极4由在一对脊部15A上形成的栅主电极部4A、以及分别在第1和第2脊连接部15B、15C上形成的第2和第3基部4B、4C形成。
在第2氮化物半导体层14上形成有覆盖栅极4和半导体栅极层15的露出面以及第2氮化物半导体层14的露出面(朝向源极接触孔8(8a、8b)和漏极接触孔9的区域除外)的钝化膜16。在第3连接部15D上的钝化膜16的中央部形成有平面观察时为矩形的开口部16c。在第3连接部15D上的钝化膜16上形成有覆盖开口部16c的空穴提取电极6。空穴提取电极6的一部分进入开口部16c，在开口部16c内与半导体栅极层15(15D)接合。
第3实施方式涉及的氮化物半导体装置1B中，也可获得与第1实施方式涉及的氮化物半导体装置1同样的效果。
图17、图18和图19分别为表示第3实施方式涉及的氮化物半导体装置1B的第1、第2和第3变形例的截面图，是与图16的截面图对应的截面图。图17、图18和图19中，对于与前述图16的各部对应的部分，标以与图16相同的符号来表示。
参照图17，第1变形例涉及的氮化物半导体装置1C中，在半导体栅极层15的第3连接部15D的表面形成有与开口部16c连通的凹部45。在第3连接部15D上的钝化膜16上形成有覆盖开口部16c和凹部45的空穴提取电极6。空穴提取电极6的一部分进入开口部16c和凹部45，在凹部45内与半导体栅极层15(15D)接合。
第1变形例中，半导体栅极层15中的形成有空穴提取电极6的区域的厚度比脊部15A的厚度薄。由此，第1变形例中，与第3实施方式涉及的氮化物半导体装置1B相比，能够更有效地将在半导体栅极层15中的与第2氮化物半导体层14的界面附近积累的空穴提取至源极3侧。
参照图18，第2变形例涉及的氮化物半导体装置1D与第1变形例涉及的氮化物半导体装置1C是大体同样的。第2变形例中也与第1变形例同样地，在半导体栅极层15的第3连接部15D的表面形成有与开口部16c连通的凹部45。第2变形例中，凹部45底面的表层部形成有n型区域(n型GaN)46。在第3连接部15D上的钝化膜16上形成有覆盖开口部16c和凹部45的空穴提取电极6。空穴提取电极6的一部分进入开口部16c和凹部45，在凹部45内与半导体栅极层15的n型区域46接合。
参照图19，第3变形例涉及的氮化物半导体装置1E与第3实施方式涉及的氮化物半导体装置1B是大体同样的。第3变形例中，在半导体栅极层15与栅极4之间和半导体栅极层15与空穴提取电极6之间存在第3氮化物半导体层47，在这一点上与第1变形例是不同的。第3氮化物半导体层47例如是n型GaN层。第3氮化物半导体层47也可以是AlGaN层。
以上对本发明的实施方式进行了说明，但本发明也可以进一步通过其他实施方式来实施。例如，前述第1和第2实施方式中，空穴提取电极6仅在第1脊连接部15B和第2脊连接部15C中的第2脊连接部15C上形成，也可以仅在第1脊连接部15B上形成。此外，也可以分别在第1脊连接部15B和第2脊连接部15C上形成空穴提取电极6。
此外，前述实施方式中，例示了硅作为基板11的材料例，但也可以应用蓝宝石基板、GaN基板等任意基板材料。
虽然对本发明的实施方式进行了详细地说明，但这些实施方式不过是为了阐明本发明的技术内容而使用的具体例，不应理解为本发明受这些具体例的限定，本发明的范围仅受所附的权利要求书的限定。
本申请与2019年5月10日向日本特许厅提出的特愿2019-090147号对应，该申请的全部公开内容通过引用并入本说明书。
符号说明
1、1A、1B、1C、1E 氮化物半导体装置
2 半导体层叠结构
3 源极
3A 源主电极部
3Aa 第1源主电极部
3Ab 第2源主电极部
3B 延长部
4 栅极
4A 栅主电极部
4B、4C 基部
5 漏极
6 空穴提取电极
7 除去区域
7a 环状空间部(第2环状开口部)
8 源极接触孔
8a 第1空穴部
8b 第2空穴部
9 漏极接触孔
10 二维电子气(2DEG)
11 基板
12 缓冲层
13 第1氮化物半导体层(电子传输层)
14 第2氮化物半导体层(电子供给层)
15 半导体栅极层
15A 脊部
15B、15C、15D 脊连接部
16 钝化膜
16a 环状开口部(第1环状开口部)
16b 圆形开口部(第1开口部)
20 栅部
31 栅极层材料膜
32 栅极-提取电极膜
33 抗蚀图案
34 源极-漏极膜
41 除去区域(第2开口部)
42 凹部
43 层间绝缘膜
43a 开口部(第3开口部)
44 开口部
45 凹部
46 n型区域
47 第3氮化物半导体层
51 主动区
52 非主动区。

Claims (15)

1.一种氮化物半导体装置，包括：
构成电子传输层的第1氮化物半导体层，
在所述第1氮化物半导体层上形成的、构成电子供给层的第2氮化物半导体层，
配置在所述第2氮化物半导体层上的、至少一部分具有脊部的、含有受主型杂质的半导体栅极层，
在所述半导体栅极层的至少所述脊部上形成的栅极，
配置在所述第2氮化物半导体层上的源极和漏极，以及
为了提取所述半导体栅极层内的空穴而在所述半导体栅极层上形成的、与所述源极电连接的空穴提取电极。
2.根据权利要求1所述的氮化物半导体装置，
所述源极具有与所述脊部平行的源主电极部，
所述漏极以夹着所述脊部与所述源主电极部相对的方式配置，
所述半导体栅极层具有在所述源主电极部与所述漏极不相对的区域形成的延长部，
在所述延长部的表面上的未形成所述栅极的区域形成有所述空穴提取电极。
3.根据权利要求2所述的氮化物半导体装置，
在平面观察时，所述半导体栅极层以包围所述源主电极部的方式配置，
所述半导体栅极层具有分别配置在所述源主电极部两侧的一对所述脊部、以及将这些脊部的相对应的端部彼此连接的2个脊连接部，
所述漏极夹着所述一对脊部中的一个脊部与所述源主电极部相对，
所述空穴提取电极形成在所述2个脊连接部中的至少一个脊连接部上。
4.根据权利要求3所述的氮化物半导体装置，
所述栅极具有分别在所述一对脊部上形成的一对栅主电极部、以及在所述脊连接部上形成的、将所述一对栅主电极部的相对应的端部彼此连接的2个基部，
在所述2个基部中的至少一个基部形成有未形成所述基部的除去区域，
在所述除去区域内，在所述脊连接部的表面上形成有所述空穴提取电极。
5.根据权利要求4所述的氮化物半导体装置，在所述源主电极部的两侧，从距所述源主电极部由近到远依次配置有所述栅主电极部和所述漏极。
6.根据权利要求1～5中任一项所述的氮化物半导体装置，所述半导体栅极层中的形成所述空穴提取电极的区域的厚度比所述脊部的厚度薄。
7.根据权利要求4所述的氮化物半导体装置，所述除去区域的正下方的所述脊连接部具有厚度比所述脊部的厚度薄的薄膜区域，在所述薄膜区域的表面形成有所述空穴提取电极。
8.根据权利要求1～7中任一项所述的氮化物半导体装置，所述空穴提取电极与所述栅极由不同材料构成。
9.根据权利要求8所述的氮化物半导体装置，
所述栅极与所述半导体栅极层第1肖特基接触，
所述空穴提取电极与所述半导体栅极层第2肖特基接触，
所述第1肖特基接触对空穴的势垒高度比所述第2肖特基接触高。
10.根据权利要求8所述的氮化物半导体装置，
所述栅极与所述半导体栅极层肖特基接触，
所述空穴提取电极与所述半导体栅极层欧姆接触。
11.根据权利要求1～10中任一项所述的氮化物半导体装置，所述空穴提取电极与所述半导体栅极层之间形成有第3氮化物半导体层。
12.根据权利要求1～11中任一项所述的氮化物半导体装置，
所述第1氮化物半导体层由GaN层构成，
所述第2氮化物半导体层由AlxGa(1-x)N(0＜x＜1)层构成，
所述半导体栅极层由p型GaN层构成。
13.一种氮化物半导体装置的制造方法，包括：
在基板上依次形成构成电子传输层的第1氮化物半导体层、构成电子供给层的第2氮化物半导体层、以及含有受主型杂质的半导体栅极层材料膜的工序，
在所述半导体栅极层材料膜上形成作为栅极和空穴提取电极的材料膜的电极膜的工序，
通过蚀刻使所述电极膜和所述半导体栅极层材料膜图案化，从而形成具有脊状的脊部和从所述脊部延伸的延长部的半导体栅极层、以及在所述半导体栅极层上形成的电极膜的工序，
以覆盖所述电极膜、所述半导体栅极层和所述第2氮化物半导体层的露出面的方式形成第1电介质膜后，在所述第1电介质膜中的夹着所述脊部相对的位置形成在厚度方向上贯穿所述第1电介质膜的源极接触孔和漏极接触孔的工序，
形成贯穿所述源极接触孔和漏极接触孔而与所述第2氮化物半导体层接触的源极和漏极的工序，以及
在所述延长部中，在所述第1电介质膜形成平面观察时为环状的第1环状开口部，并且，在所述电极膜形成与所述开口部连通的平面观察时为环状的第2环状开口部，从而形成由所述第2环状开口部内侧的所述电极膜构成且与所述延长部接触的所述空穴提取电极、以及由所述第2环状开口部外侧的所述电极膜构成的所述栅极的工序。
14.一种氮化物半导体装置的制造方法，包括：
在基板上依次形成构成电子传输层的第1氮化物半导体层、构成电子供给层的第2氮化物半导体层、以及含有受主型杂质的半导体栅极层材料膜的工序，
在所述半导体栅极层材料膜上形成作为栅极的材料膜的栅极膜的工序，
通过蚀刻使所述栅极膜和所述半导体栅极层材料膜图案化，从而形成具有脊状的脊部和从所述脊部延伸的延长部的半导体栅极层、以及在所述半导体栅极层上形成的栅极膜的工序，
以覆盖所述栅极膜、所述半导体栅极层和所述第2氮化物半导体层的露出面的方式形成第1电介质膜后，在所述第1电介质膜中的夹着所述脊部相对的位置形成在厚度方向上贯穿所述第1电介质膜的源极接触孔和漏极接触孔的工序，
形成贯穿所述源极接触孔和漏极接触孔而与所述第2氮化物半导体层接触的源极和漏极的工序，
在所述延长部中形成在厚度方向上贯穿所述第1电介质膜的第1开口部，并且，在所述栅极膜形成与所述第1开口部连通的第2开口部，从而形成栅极的工序，
形成覆盖所述第2开口部的底面的第2电介质膜的工序，
在所述第2电介质膜形成在厚度方向上贯穿所述第2电介质膜的第3开口部的工序，以及
形成覆盖所述第3开口部并与所述延长部接触的空穴提取电极的空穴提取电极形成工序。
15.根据权利要求14所述的氮化物半导体装置的制造方法，所述空穴提取电极形成工序包括：
在所述延长部的表面形成与所述第3开口部连通的凹部的工序，以及
在所述第2电介质膜上形成以覆盖所述第3开口部的方式形成的、其一部分在所述凹部内与所述延长部接触的空穴提取电极的工序。
CN202080034672.8A 2019-05-10 2020-03-12 氮化物半导体装置及其制造方法 Pending CN113812006A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019-090147 2019-05-10
JP2019090147 2019-05-10
PCT/JP2020/010866 WO2020230434A1 (ja) 2019-05-10 2020-03-12 窒化物半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
CN113812006A true CN113812006A (zh) 2021-12-17

Family

ID=73289410

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080034672.8A Pending CN113812006A (zh) 2019-05-10 2020-03-12 氮化物半导体装置及其制造方法

Country Status (4)

Country Link
US (1) US20220293757A1 (zh)
JP (1) JPWO2020230434A1 (zh)
CN (1) CN113812006A (zh)
WO (1) WO2020230434A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023171438A1 (ja) * 2022-03-10 2023-09-14 ローム株式会社 窒化物半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8835988B2 (en) * 2011-06-06 2014-09-16 Eta Semiconductor Inc. Hybrid monolithic integration
JP2014110393A (ja) * 2012-12-04 2014-06-12 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP6064628B2 (ja) * 2013-01-29 2017-01-25 富士通株式会社 半導体装置
JP2015173151A (ja) * 2014-03-11 2015-10-01 株式会社東芝 半導体装置
JP5669119B1 (ja) * 2014-04-18 2015-02-12 株式会社パウデック 半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体
WO2017111795A1 (en) * 2015-12-23 2017-06-29 Intel Corporation Multiple stacked field-plated gan transistor and interlayer dielectrics to improve breakdown voltage and reduce parasitic capacitances
JP7025853B2 (ja) * 2016-08-24 2022-02-25 ローム株式会社 窒化物半導体デバイスおよび窒化物半導体パッケージ
JP7369725B2 (ja) * 2019-02-01 2023-10-26 ローム株式会社 窒化物半導体装置
WO2020174956A1 (ja) * 2019-02-28 2020-09-03 ローム株式会社 窒化物半導体装置
US20220209001A1 (en) * 2019-04-15 2022-06-30 Rohm Co., Ltd. Nitride semiconductor device and method for manufacturing same

Also Published As

Publication number Publication date
WO2020230434A1 (ja) 2020-11-19
US20220293757A1 (en) 2022-09-15
JPWO2020230434A1 (zh) 2020-11-19

Similar Documents

Publication Publication Date Title
JP4705412B2 (ja) 電界効果トランジスタ及びその製造方法
US9275998B2 (en) Inverted P-channel III-nitride field effect tansistor with Hole Carriers in the channel
JP4755961B2 (ja) 窒化物半導体装置及びその製造方法
US10707324B2 (en) Group IIIA-N HEMT with a tunnel diode in the gate stack
US11908927B2 (en) Nitride semiconductor device
WO2020213291A1 (ja) 窒化物半導体装置およびその製造方法
JP7426786B2 (ja) 窒化物半導体装置
US20220416072A1 (en) Nitride semiconductor device and method of manufacturing the same
JP7369725B2 (ja) 窒化物半導体装置
US11705513B2 (en) Nitride semiconductor device
US20210376136A1 (en) Nitride semiconductor device
CN113812006A (zh) 氮化物半导体装置及其制造方法
TWI815005B (zh) 氮化物半導體裝置
CN114981935A (zh) 氮化物半导体装置的制造方法及氮化物半导体装置
US11600721B2 (en) Nitride semiconductor apparatus and manufacturing method thereof
US11437473B2 (en) Nitride semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination