TW201941399A - 半導體裝置 - Google Patents

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Abstract

本發明之實施形態提供一種可對積層於基板上之複數個半導體晶片供給均勻之電壓的半導體裝置。 實施形態之半導體裝置包含：基底構件；積層體，其配置於上述基底構件上，且包含於與上述基底構件之上表面交叉之方向上積層之複數個半導體晶片、及與上述複數個半導體晶片相連之共通端子；第1導體，其設置於上述積層體上；第2導體，其設置於上述基底構件之上表面；及連接導體，其將上述第1導體與上述第2導體連接；且上述複數個半導體晶片具有配置有功能元件之元件面、及與上述元件面為相反側之背面，分別包含自上述背面到達上述元件面之貫通電極，上述共通端子包含上述複數個半導體晶片之上述貫通電極，且具有位於上述積層體之上表面之上端、及位於上述積層體之下表面之下端，上述第1導體連接於上述共通端子之上端，上述第2導體經由上述連接導體而連接於上述第1導體，並且電性連接於上述共通端子之下端。

Description

半導體裝置
實施形態係關於一種半導體裝置。
存在將包含複數個半導體晶片之積層體樹脂密封於基板上之構造的半導體裝置。於此種半導體裝置中，若半導體晶片之積層數增加，則會變得難以對各半導體晶片供給均勻之電壓。
實施形態提供一種可對積層於基板上之複數個半導體晶片供給均勻之電壓之半導體裝置。
實施形態之半導體裝置包含：基底構件；積層體，其配置於上述基底構件上，且包含於與上述基底構件之上表面交叉之方向上積層之複數個半導體晶片、及與上述複數個半導體晶片相連之共通端子；第1導體，其設置於上述積層體上；第2導體，其設置於上述基底構件之上表面；及連接導體，其將上述第1導體與上述第2導體連接；且上述複數個半導體晶片具有配置有功能元件之元件面、及與上述元件面為相反側之背面，且分別包含自上述背面到達上述元件面之貫通電極，上述共通端子包含上述複數個半導體晶片之上述貫通電極，且具有位於上述積層體之上表面之上端、及位於上述積層體之下表面之下端，上述第1導體連接於上述共通端子之上端，且上述第2導體經由上述連接導體而連接於上述第1導體，並且電性連接於上述共通端子之下端。
以下，一面參照圖式一面對實施形態進行說明。對於圖式中之相同部分，標註相同符號並適當省略其詳細說明，對不同之部分進行說明。再者，圖式係模式性或概念性者，各部分之厚度與寬度之關係、部分間之大小比率未必與實物相同。又，即便於表示相同部分之情形時，有時彼此之尺寸或比率亦會根據不同圖式而表現為不同。
進而，使用各圖中所示之X軸、Y軸及Z軸對各部分之配置及構成進行說明。X軸、Y軸、Z軸相互正交，分別表示X方向、Y方向、Z方向。又，有時將Z方向設為上方，將其相反方向設為下方而進行說明。
圖1係表示實施形態之半導體裝置1之模式剖視圖。半導體裝置1包含基底構件10、積層體20、第1導體30及連接導體(以下稱為連接線40)。積層體20配置於基底構件10之上，包含複數個半導體晶片C1～Cn。又，積層體20係使用樹脂構件90而模塑於基底構件10之上。
半導體晶片C1～Cn於與基底構件10之上表面交叉之方向上積層。第1導體30設置於積層體20之上。基底構件10包含設置於其上表面之第2導體(以下稱為配線15)，連接線40將第1導體30與配線15連接。
半導體晶片C1～Cn分別包含貫通電極(Through Silicon Via，矽通孔)21。貫通電極21為所謂之導通接點，自各半導體晶片之背面到達元件面。而且，積層體20包含共通端子CTE，該共通端子CTE包含半導體晶片C1～Cn之貫通電極21。共通端子CTE電性連接於各半導體晶片。
共通端子CTE具有位於半導體晶片C1～Cn中最下段之半導體晶片C1之下表面之下端、及位於半導體晶片C1～Cn中最上段之半導體晶片Cn之上表面之上端。第1導體30連接於共通端子CTE之上端。配線15經由連接線40而連接於第1導體30，並且電性連接於共通端子CTE之下端。
半導體裝置1例如進而包含設置於積層體20之下表面上之配線50、及連接凸塊53。配線50連接於共通端子CTE之下端。連接凸塊53例如包含焊材，將積層體20連接於基底構件10。例如，連接凸塊53係以使配線15與配線50相接之方式配置。而且，配線15經由連接凸塊53及配線50而電性連接於共通端子CTE之下端。
基底構件10例如為封裝基板，包含核心構件11、接觸墊13、配線15、內部配線17及層間絕緣膜19。核心構件11及層間絕緣膜19例如包含樹脂。接觸墊13設置於基底構件10之下表面，配線15設置於基底構件10之上表面。接觸墊13例如經由內部配線17而電性連接於配線15。
半導體裝置1例如進而包含配置於基底構件10之下表面之複數個連接構件70。連接構件70例如將半導體裝置1連接於電路基板上。連接構件70例如為焊料凸塊，將外部電路與半導體裝置1電性連接。又，連接構件70與接觸墊13相接，電性連接於配線15。複數個連接構件70中之1個為連接於外部電路之電源線之電源端子。
共通端子CTE例如為積層體20之電源端子，經由配線50、連接凸塊53及配線15而電性連接於外部電源。進而，共通端子CTE經由第1導體30、連接線40及配線15而連接於同一外部電源。即，積層體20所包含之半導體晶片C1～Cn可自連接於共通端子CTE之上端及下端這兩端之外部電源接受電壓供給。藉此，於半導體裝置1中，可減少因共通端子CTE之內部電阻所導致之電壓下降，從而對半導體晶片C1～Cn供給均勻之電壓。即，即便於半導體晶片C1～Cn之積層數變大之情形時，亦可避免積層體20之內部之電壓下降，使對各半導體晶片供給之電源電壓之差變小。
半導體裝置1進而包含邏輯晶片60。邏輯晶片60例如配置於基底構件10與積層體20之間，經由覆晶凸塊(以下稱為FC凸塊63)而連接於配線50。半導體裝置1例如亦可構成為經由配線50而對積層體20及邏輯晶片60之兩者供給電源電壓。又，邏輯晶片60構成為經由另一配線50而電性連接於積層體20及外部電路，例如發送接收命令及資料信號。
圖2係模式性地表示實施形態之半導體裝置1之局部剖視圖。圖2係例示共通端子CTE之構成之模式剖視圖。再者，於圖2中，圖示半導體晶片C1、Cn-1及Cn，而省略位於半導體晶片C1與半導體晶片Cn-1之間之半導體晶片C2～Cn-2。半導體晶片C2～Cn-2分別具有與半導體晶片Cn-1相同之構造。
如圖2所示，各半導體晶片包含半導體基板SS與功能層FL。半導體基板SS例如為矽基板。功能層FL例如包含記憶胞陣列MCA、及端子部TP。半導體裝置1例如為NAND(Not And，反及)型非揮發性存儲器裝置，記憶胞陣列MCA包含三維配置之複數個記憶胞。
半導體晶片C1～Cn分別包含貫通電極21。貫通電極21設置於導通孔VH之內部，該導通孔VH自半導體基板SS之背面貫通至設置有功能層FL之元件面。貫通電極21藉由絕緣膜23與半導體基板SS電性絕緣。絕緣膜23係以覆蓋半導體基板SS之背面及導通孔VH之內壁之方式設置。貫通電極21具有連接於功能層FL之端子部TP之一端、及連接於設置於半導體基板SS背面之微凸塊80之另一端。
半導體晶片C1～Cn分別進而包含微凸塊73。微凸塊73係以貫通覆蓋功能層FL之絕緣膜75之方式設置，連接於端子部TP。
半導體晶片C1～Cn經由微凸塊80而相互電性連接。微凸塊80連接於配置於正上方之半導體晶片之微凸塊73，將位於正下方之貫通電極21與正上方之端子部TP電性連接。共通端子CTE(參照圖1)包含半導體晶片C1～Cn之各者之端子部TP、貫通電極21、微凸塊73及80。
於半導體晶片C1～Cn中位於最上段之半導體晶片Cn之上，設置有第1導體30。第1導體30包含配線33及微凸塊35。
配線33係設置於設於半導體基板SS背面上之絕緣膜93之上。配線33係以於設置於絕緣膜93之接觸孔CH1之內部延伸且與貫通電極21T相接之方式設置。於接觸孔CH1之底面，露出貫通電極21T之上端21TE，與配線33之於接觸孔CH1之內表面延伸之部分接觸。半導體晶片Cn之貫通電極21T之上端21TE亦為共通端子CTE之上端。
微凸塊35貫通覆蓋配線33之絕緣膜95，連接於配線33。連接線40接合於微凸塊35。
於半導體晶片C1～Cn中位於最下段之半導體晶片C1之下表面，設置有配線50。配線50係設置於設於功能層FL之上之絕緣膜55之上。配線50經由設置於絕緣膜55之接觸孔CH2而連接於端子部TPB。於接觸孔CH2之底面，露出端子部TPB，與配線50之於接觸孔CH2內延伸之部分接觸。半導體晶片C1之端子部TPB位於共通端子CTE之下端。
進而，設置有覆蓋配線50之絕緣膜57及微凸塊65。微凸塊65貫通絕緣膜57，連接於配線50。
例如，如圖1所示，配線50經由連接凸塊53而電性連接於配線15。而且，如圖2所示，配線50連接於半導體晶片C1之端子部TPB。邏輯晶片60經由FC凸塊63而連接於微凸塊65，進而經由微凸塊65而電性連接於配線50。
圖3係表示實施形態之半導體裝置1之構成之方塊圖。圖3係模式性地表示半導體晶片C1～Cn之功能層FL之構成之方塊圖。功能層FL例如為NAND型存儲器元件，包含記憶胞陣列MCA、及控制電路DRC。
記憶胞陣列MCA例如包含三維配置之複數個記憶胞。控制電路DRC例如經由列解碼器R/D、行解碼器C/D、資料控制電路DCC、介面電路I/F及升壓電路U/C而使記憶胞陣列MCA進行動作。介面電路IF例如經由未圖示之配線而連接於邏輯晶片60，進行命令及資料之發送接收。
對於功能層FL，例如經由複數個共通端子CTE而供給複數個不同之電壓。例如經由複數個共通端子CTE之一個而對降壓電路D/C供給電源電壓VCC。降壓電路D/C對功能層FL內之各電路區塊供給內部電壓VDD。又，經由複數個共通端子CTE之另一個而對升壓電路U/C供給升壓電壓VPP。升壓電路U/C例如對記憶胞陣列MCA供給刪除電壓VER，對列解碼器R/D供給編程電壓VPG。進而，經由複數個共通端子CTE之進而另一個對各區塊電路供給接地電壓VSS。
如此，積層體20具有複數個共通端子CTE，於其上表面配置有複數個第1導體30。複數個共通端子CTE之上端分別連接於第1導體30。而且，經由連接線40及第1導體30而自複數根配線15對複數個共通端子CTE分別供給複數個不同之電壓。
實施形態之連接導體並不限定於連接線40，只要為將配線15與設置於積層體20之上表面之第1導體30於積層體20之外側電性連接者即可。作為此種例，可列舉TAB(Taped Automated Bonding，卷帶自動接合)或VCI(Vertical Circuit Interconnection，垂直電路互連)。
參照圖4(a)～圖5(c)，對實施形態之半導體裝置1之製造方法進行說明。圖4(a)～圖5(c)係表示半導體晶片C1～Cn之製造過程之模式剖視圖。
圖4(a)係表示對於半導體晶片C1～Cn共通之步驟之模式圖。如圖4(a)所示，在半導體基板SS之上形成功能層FL。半導體基板SS例如為矽基板。功能層FL例如為NAND型存儲器元件，包含端子部TP。端子部TP包含將NAND型存儲器元件連接於外部電路之端子。
圖4(b)係表示對於半導體晶片C2～Cn共通之步驟之模式圖。如圖4(b)所示，於功能層FL之上形成絕緣膜75後，形成接觸孔CHF。絕緣膜75例如為氧化矽膜。
繼而，於功能層FL之上形成微凸塊73。微凸塊73係以與端子部TP相接之方式形成於接觸孔CHF之內部。微凸塊73例如包含鎳、銅、金、焊錫等金屬。
圖4(c)係表示半導體晶片C1之製造過程之模式圖。如圖4(c)所示，於功能層FL之上形成絕緣膜55後，形成接觸孔CH2。絕緣膜55例如為氧化矽膜。
繼而，於絕緣膜55之上形成配線50。配線50係以於接觸孔CH2之內部延伸且與端子部TPB相接之方式形成。配線50例如為包含鎢、銅、鋁等之金屬配線。
圖5(a)係表示對於半導體晶片C2～Cn共通之步驟之模式圖。如圖5(a)所示，藉由對半導體基板SS之背面側進行研削或研磨而將半導體基板SS薄層化。半導體基板SS例如薄層化為20微米(μm)左右之厚度。
圖5(b)係表示對於半導體晶片C2～Cn-1共通之步驟之模式圖。如圖5(b)所示，形成自半導體基板SS之背面連通至端子部TP之導通孔VH後，形成覆蓋導通孔VH之內壁及半導體基板SS之背面之絕緣膜23。絕緣膜23係以使端子部TP於導通孔VH之底面露出之方式形成。絕緣膜23例如為氧化矽膜。
繼而，於導通孔VH之內部形成貫通電極21。貫通電極21係以於導通孔VH之底面與端子部TP相接之方式形成。又，貫通電極21藉由絕緣膜23而與半導體基板SS電性絕緣。貫通電極21例如包含鎢、鎳、銅、焊錫等金屬，具有直徑3～50 μm之尺寸。
進而，於貫通電極21之上形成微凸塊80。微凸塊80經由絕緣膜23而形成於半導體基板SS之背面上，與貫通電極21相接。微凸塊80藉由絕緣膜23而與半導體基板SS電性絕緣。微凸塊80例如包含鎳、銅、金、焊錫等金屬。微凸塊80例如具有直徑5～50 μm之尺寸。
圖5(a)及(b)所示之步驟亦適用於半導體晶片C1。即，於形成圖4(c)所示之配線50後，將半導體基板SS薄層化，形成與端子部TPB相連之貫通電極21B及微凸塊80(參照圖2)。
圖5(c)係表示半導體晶片Cn之製造過程之模式圖。如圖5(c)所示，將半導體基板SS薄層化，形成導通孔VH後，於導通孔VH之內部形成貫通電極21T。貫通電極21T與功能層FL之端子部TP相接，藉由絕緣膜23而與半導體基板SS電性絕緣。
繼而，於半導體基板SS之背面上形成絕緣膜93。絕緣膜93例如包含聚醯亞胺等樹脂。繼而，以連通於貫通電極21T之方式形成接觸孔CH2後，於絕緣膜93之上形成配線33。配線33係以於接觸孔CH1之內部延伸且與貫通電極21T相接之方式形成。配線33例如為包含鎳、銅、鋁、金等之金屬配線。
進而，形成覆蓋配線33及絕緣膜93之絕緣膜95後，形成微凸塊35(參照圖2)。絕緣膜95例如包含聚醯亞胺等樹脂。微凸塊35例如包含鎳、銅、鋁、金等。
積層體20例如係藉由經由微凸塊80依次將半導體晶片C1～Cn覆晶接合而形成(參照圖1)。微凸塊80例如以10～100 μm之間距配置於半導體基板SS之背面上。
貫通電極21除了包含於共通端子CTE者以外還設置有複數個，將各半導體晶片之功能層FL所包含之電路相互連接。貫通電極21沿半導體基板SS之背面，例如以10～100 μm之間距配置。又，微凸塊73及80例如具有直徑50～200 μm之尺寸，以100～500 μm之間距配置於半導體基板SS之背面上。
進而，於積層體20之下表面側覆晶接合邏輯晶片60後，經由連接凸塊53而將積層體20接合於基底構件10之上。繼而，將連接線40接合於配線15及第1導體30後，將積層體20、邏輯晶片60及連接線40樹脂密封。連接線40例如包含金、鋁、銀等金屬。
上述實施例為例示，實施形態並不限定於該等實施例。例如，亦可為如下形態：自共通端子CTE之下端對積層體20所包含之半導體晶片C1～Cp(p＜n)供給外部電壓，且經由連接線40自共通端子CTE之上端對半導體晶片Cp＋1～Cn供給外部電壓。例如，亦可設為如下構成：對於積層體20所包含之複數個半導體晶片中之上半部分，自共通端子CTE之上端供給電壓，對於下半部分之半導體晶片，自共通端子CTE之下端供給電壓。於該情形時，共通端子CTE於設置於積層體20之上半部分中之部分與設置於下半部分中之部分之間被電性分離。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意在限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍及主旨內，且包含於申請專利範圍所記載之發明及與其均等之範圍內。 [相關申請]
本申請享有以日本專利申請2018-53315號(申請日：2018年3月20日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之所有內容。
1‧‧‧半導體裝置
10‧‧‧基底構件
11‧‧‧核心構件
13‧‧‧接觸墊
15‧‧‧配線
17‧‧‧內部配線
19‧‧‧層間絕緣膜
20‧‧‧積層體
21‧‧‧貫通電極
21B‧‧‧貫通電極
21T‧‧‧貫通電極
21TE‧‧‧上端
23‧‧‧絕緣膜
30‧‧‧第1導體
33‧‧‧配線
35‧‧‧微凸塊
40‧‧‧連接線
50‧‧‧配線
53‧‧‧連接凸塊
55‧‧‧絕緣膜
57‧‧‧絕緣膜
60‧‧‧邏輯晶片
63‧‧‧FC凸塊
65‧‧‧微凸塊
70‧‧‧連接構件
73‧‧‧微凸塊
75‧‧‧絕緣膜
80‧‧‧微凸塊
90‧‧‧樹脂構件
93‧‧‧絕緣膜
95‧‧‧絕緣膜
C1～Cn‧‧‧半導體晶片
CH1‧‧‧接觸孔
CH2‧‧‧接觸孔
CHF‧‧‧接觸孔
CTE‧‧‧共通端子
C/D‧‧‧行解碼器
DCC‧‧‧資料控制電路
DRC‧‧‧控制電路
D/C‧‧‧降壓電路
FL‧‧‧功能層
I/F‧‧‧介面電路
MCA‧‧‧記憶胞陣列
R/D‧‧‧列解碼器
SS‧‧‧半導體基板
TP‧‧‧端子部
TPB‧‧‧端子部
U/C‧‧‧升壓電路
VCC‧‧‧電源電壓
VDD‧‧‧內部電壓
VH‧‧‧導通孔
VPP‧‧‧升壓電壓
VSS‧‧‧接地電壓
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係表示實施形態之半導體裝置之模式剖視圖。 圖2係模式性地表示實施形態之半導體裝置之局部剖視圖。 圖3係表示實施形態之半導體裝置之構成之方塊圖。 圖4(a)～(c)、圖5(a)～(c)係表示實施形態之半導體裝置之製造過程之模式剖視圖。

Claims (20)

  1. 一種半導體裝置，其包含： 基底構件； 積層體，其配置於上述基底構件上，且包含於與上述基底構件之上表面交叉之方向上積層之複數個半導體晶片、及與上述複數個半導體晶片相連之共通端子； 第1導體，其設置於上述積層體上； 第2導體，其設置於上述基底構件之上表面；及 連接導體，其將上述第1導體與上述第2導體連接；且 上述複數個半導體晶片具有配置有功能元件之元件面、及與上述元件面為相反側之背面，且分別包含自上述背面到達上述元件面之貫通電極， 上述共通端子包含上述複數個半導體晶片之上述貫通電極，且具有位於上述積層體之上表面之上端、及位於上述積層體之下表面之下端， 上述第1導體連接於上述共通端子之上端，且 上述第2導體經由上述連接導體而連接於上述第1導體，並且電性連接於上述共通端子之下端。
  2. 如請求項1之半導體裝置，其中上述第1導體設置於位於最上段之半導體晶片之上述背面上，且 上述第2導體連接於位於最下段之半導體晶片之上述元件面。
  3. 如請求項1之半導體裝置，其中上述複數個半導體晶片分別包含基板及設置於上述基板之元件面之端子部，且 上述貫通電極貫通上述基板，且連接於上述端子部。
  4. 如請求項1之半導體裝置，其進而包含配置於上述基底構件之下表面之電源端子，且 上述第2導體電性連接於上述電源端子。
  5. 如請求項1之半導體裝置，其中上述複數個半導體晶片係經由設置於各自之上述背面之連接凸塊而相互連接。
  6. 如請求項4之半導體裝置，其中上述共通端子包含各半導體之上述貫通電極及上述連接凸塊，且於上述複數個半導體晶片之積層方向上延伸。
  7. 如請求項1之半導體裝置，其中上述第1導體包含設置於上述位於最上段之半導體晶片之上表面之配線及接合墊。
  8. 如請求項1之半導體裝置，其進而包含： 複數個第1導體，其等設置於上述積層體上，且包含上述第1導體； 複數個第2導體，其等設置於上述基底構件之上表面，且包含上述第2導體；及 複數個連接導體，其等將上述複數個第1導體與上述複數個第2導體分別連接；且 上述積層體包含複數個共通端子，上述複數個共通端子為上述複數個半導體晶片所共有，且包含上述共通端子， 上述複數個第1導體分別連接於上述複數個共通端子之上端， 上述複數個第2導體經由上述複數個連接導體而分別連接於上述複數個第1導體，並且分別電性連接於複數個共通端子之下端，且 上述複數個共通端子可對上述複數個半導體晶片供給互不相同之電位。
  9. 如請求項1之半導體裝置，其進而包含將上述積層體及上述連接導體模塑於上述基底構件上之樹脂構件。
  10. 如請求項1之半導體裝置，其中上述連接導體為金屬線。
  11. 一種半導體裝置，其包含： 基底構件； 積層體，其配置於上述基底構件上，且包含於與上述基底構件之上表面交叉之方向上積層之複數個記憶體晶片、及連接於上述複數個記憶體晶片且於上述方向上延伸之共通端子； 第1導體，其設置於上述積層體上； 第2導體，其設置於上述基底構件之上表面；及 連接導體，其將上述第1導體與上述第2導體連接；且 上述共通端子具有位於上述積層體之上表面之上端、及位於上述積層體之下表面之下端， 上述第1導體連接於上述共通端子之上端，且 上述第2導體經由上述連接導體而連接於上述第1導體，並且電性連接於上述共通端子之下端。
  12. 如請求項11之半導體裝置，其中上述複數個記憶體晶片分別包含具有複數個記憶胞之記憶胞陣列、與上述記憶胞陣列相連之端子部、及連接於上述端子部之貫通電極，且 上述記憶胞陣列及上述端子部配置於各記憶體晶片之元件面，上述貫通電極自上述元件面之相反側之背面朝向上述元件面延伸，且連接於上述端子部。
  13. 如請求項12之半導體裝置，其中上述積層體進而包含第1記憶體晶片、於上述複數個記憶體晶片之積層方向上鄰接於上述第1記憶體晶片之第2記憶體晶片、及將上述第1記憶體晶片與上述第2記憶體晶片相連之連接凸塊，且 上述連接凸塊將上述第1記憶體晶片之貫通電極與上述第2記憶體晶片之端子部連接。
  14. 如請求項13之半導體裝置，其中上述共通端子包含上述貫通電極、上述端子部及上述連接凸塊。
  15. 如請求項12之半導體裝置，其中上述複數個記憶體晶片分別包含半導體基板， 上述記憶胞陣列及上述端子部設置於上述半導體基板之表面，且 上述貫通電極自上述半導體基板之背面朝向上述表面延伸。
  16. 如請求項15之半導體裝置，其中上述複數個記憶體晶片進而包含將上述貫通電極與上述半導體基板電性絕緣之絕緣膜。
  17. 如請求項11之半導體裝置，其中上述第1導體設置於上述複數個記憶體晶片中位於最上段之記憶體晶片之背面上，且 上述第2導體連接於上述複數個記憶體晶片中位於最下段之記憶體晶片之元件面。
  18. 如請求項17之半導體裝置，其中上述積層體進而包含設置於上述位於最上段之記憶體晶片之背面上之絕緣膜，且 上述第1導體經由設置於上述絕緣膜之接觸孔而連接於上述共通端子。
  19. 如請求項11之半導體裝置，其中上述第1導體包含連接於上述共通端子之配線、及與上述配線相連之接合墊，且 上述連接導體為連接於上述接合墊之金屬線。
  20. 如請求項11之半導體裝置，其進而包含邏輯晶片，上述邏輯晶片配置於上述積層體與上述基底構件之間，且連接於上述複數個記憶體晶片，且 上述第2導體連接於上述共通端子及上述邏輯晶片。
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