TW201903894A - 半導體裝置之製造方法及真空處理裝置 - Google Patents

半導體裝置之製造方法及真空處理裝置 Download PDF

Info

Publication number
TW201903894A
TW201903894A TW107107517A TW107107517A TW201903894A TW 201903894 A TW201903894 A TW 201903894A TW 107107517 A TW107107517 A TW 107107517A TW 107107517 A TW107107517 A TW 107107517A TW 201903894 A TW201903894 A TW 201903894A
Authority
TW
Taiwan
Prior art keywords
film
substrate
wafer
polyurea
module
Prior art date
Application number
TW107107517A
Other languages
English (en)
Other versions
TWI720294B (zh
Inventor
山口達也
新納禮二
橋本浩幸
野澤秀二
藤川誠
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW201903894A publication Critical patent/TW201903894A/zh
Application granted granted Critical
Publication of TWI720294B publication Critical patent/TWI720294B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD

Abstract

本發明之目的在於提供一種可在基板上形成之膜上形成微細的圖案，使半導體裝置微細化的技術。 為達此目的，進行以下步驟：將聚合用之原料供給至基板之表面，形成由具有脲鍵之聚合物所形成的第一膜(12)；接著，蝕刻前述第一膜(12)以形成圖案(17)；及接著，加熱前述基板使前述聚合物解聚合，同時將與前述聚合用之原料反應產生生成物之反應氣體供給至該基板，以取代前述第一膜(12)之方式形成由與該第一膜不同之材質構成的第二膜(18)。

Description

半導體裝置之製造方法及真空處理裝置
本發明係關於在用於製造半導體裝置之基板上成膜的技術。
在半導體裝置之製造步驟中對作為基板之半導體晶圓(以下，記載為晶圓)形成各種膜。該膜中具有作為用於加工下層膜之遮罩使用的膜。雖然因為用發明之實施形態項目列舉具體例而在此簡單地說明，但有時為具有作為遮罩之機能，需要形成特定材質之膜。但是，因為該膜具有之特性使晶圓翹曲，所以難以對該膜進行微細之加工，恐有無法使配線微細化之虞。
專利文獻1記載事先將PMMA(丙烯酸樹脂)埋入基板上之多孔質低介電率膜的孔部，並對低介電率膜進行蝕刻等之處理後，加熱基板，接著供給溶劑，並進一步供給微波以去除PMMA的技術。但是，該技術無法解決上述問題。 ［先前技術文獻］ ［專利文獻］
［專利文獻1］美國專利第9,414,445號(第2欄第23行至29行，第13欄第51行至53行，申請專利範圍第3項)
［發明所欲解決的問題］
本發明係在如此情況下作成，且其目的在於提供一種可在基板上形成之膜上形成微細的圖案，使半導體裝置微細化的技術。 ［解決問題的手段］
本發明之半導體裝置的製造方法係對基板進行處理，製造半導體裝置的方法，且特徵為具有以下步驟： 將聚合用之原料供給至前述基板之表面，形成由具有脲鍵之聚合物所形成的第一膜； 接著，蝕刻前述第一膜以形成圖案；及 接著，加熱前述基板使前述聚合物解聚合，同時將與前述聚合用之原料反應產生生成物的反應氣體供給至該基板，以取代前述第一膜之方式形成由與該第一膜不同之材質構成的第二膜。
本發明之真空處理裝置的特徵為具有： 蝕刻處理模組，其對在表面上具有由具有脲鍵之聚合物所形成的第一膜及具有在該第一膜上形成之抗蝕圖案的抗蝕膜的基板，在真空環境中進行蝕刻而在第一膜上形成對應於前述抗蝕圖案之圖案；及 取代模組，其加熱前述基板使該聚合物解聚合，同時將與前述聚合用之原料反應產生生成物的反應氣體供給至該基板，以取代前述第一膜之方式形成由與該第一膜不同之材質構成的第二膜。 ［發明的功效］
依據本發明，加熱具有由具有脲鍵之聚合物所形成並且形成圖案之第一膜的基板以使聚合物解聚合。在該解聚合之同時將與構成聚合物之聚合用原料反應產生生成物的反應氣體供給至基板，藉此以取代第一膜之方式形成與該第一膜不同之材質的第二膜。因此，可使形成在第二膜上之圖案微細化，結果可使由該基板製造之半導體裝置的配線微細化。
［第一實施形態］ 以下使用圖1(a)至圖4(j)說明本發明半導體裝置之製造方法的第一實施形態。該第一實施形態之製造方法可適用於例如在作為半導體裝置之MOSFET(metal-oxide semiconductor field-effect transistor(金屬氧化物半導體場效電晶體))的製造步驟中進行離子植入的各步驟。圖1(a)顯示晶圓W之表面中的SiC(碳化矽)層11。
首先，以在作為下層膜之SiC(碳化矽)層11上積層的方式形成聚脲(PU)膜12(圖1(b))。該聚脲膜12係藉由進行圖5中箭號A1所示之化學反應而形成。詳而言之，可藉由使作為原料單體之異氰酸酯及胺共聚合形成脲鍵來形成。圖5分別地顯示二異氰酸酯作為異氰酸酯之例及二胺作為胺之例。此外，圖5中之R係例如烷基(直鏈狀烷基或環狀烷基)或芳基，且n為2以上之整數。
作為原料單體之胺可使用例如脂環式化合物或脂肪族化合物，該脂環式化合物可舉1,3-雙(胺甲基)環己烷(H6XDA)為例，而該脂肪族化合物可舉1,12-二胺癸烷(DAD)為例。作為原料單體之異氰酸酯可使用例如脂環式化合物、脂肪族化合物、芳香族化合物等。該脂環式化合物可舉1,3-雙(異氰酸酯甲基)環己烷(H6XDI)為例，而該脂肪族化合物可舉六甲基二異氰酸酯為例。該聚脲膜12係例如藉由將包含如此作為原料單體之胺、異氰酸酯的藥液供給至晶圓W同時加熱而形成。
接著，以在聚脲膜12上積層之方式形成無機膜13(圖1(c))。無機膜13係例如包含Si作為主成分之防止反射膜，更具體而言，由例如SiOC(添加碳之矽氧化物)膜、SiN(氮化矽)膜、聚矽膜、SiO2 (氧化矽)膜等構成。無機膜13可例如藉由CVD(Chemical Vapor Deposition(化學蒸氣沈積))形成，亦可如後所述地藉由供給藥液至晶圓W來形成。
接著，以在無機膜13上積層之方式形成抗蝕膜14(圖2(d))。接著藉由使抗蝕膜14曝光、顯影來形成開口部15，該開口部15構成作為遮罩圖案之抗蝕圖案(圖2(e))。然後，以該抗蝕膜14作為遮罩來蝕刻無機膜13(圖2(f))，並在無機膜13中形成構成遮罩圖案之開口部16。該蝕刻係例如藉由供給蝕刻氣體至晶圓W來進行。舉例而言，無機膜13如上所述地為SiOC或SiN時，可使用CF4(四氟化碳)等之CF系氣體作為蝕刻氣體。
接著，以無機膜13作為遮罩，蝕刻聚脲膜12而在該聚脲膜12中形成構成遮罩圖案之開口部17同時去除抗蝕膜14(圖3(g))。該蝕刻係例如藉由使用O2 (氧)氣體作為蝕刻氣體並使該O2 氣體電漿化來進行。然後，蝕刻去除無機膜13(圖3(h))。該蝕刻係例如藉由供給蝕刻氣體至晶圓W來進行。無機膜13如上所述地為SiOC或SiN時，可使用CF系氣體作為蝕刻氣體。
然後，以取代聚脲膜12之方式形成聚醯亞胺(PI)膜18(圖3(i))。詳而言之，該聚醯亞胺膜18之形成係在將構成聚脲膜12之聚脲加熱至200℃以上時，切斷聚脲中之脲鍵，將該聚脲解聚合成作為原料單體之胺及異氰酸酯。即，進行圖5中箭號A2所示之化學反應。該聚脲之加熱係例如在真空環境下進行。接著，與該加熱同時地供給膜取代用氣體(反應氣體)至晶圓W，且該膜取代用氣體包含形成聚醯亞胺膜之原料單體的例如焦蜜石酸二酐(PMDA)，藉此進行該PMDA與因聚脲膜12解聚合產生之胺的化學反應。即，進行圖5中箭號A3、A4所示之化學反應，如上所述地形成聚醯亞胺膜18。此外，因解聚合產生之異氰酸酯氣化而由膜脫離、擴散並被去除。
圖6、圖7係顯示進行由上述聚脲膜12取代成聚醯亞胺膜18之情形的示意圖。圖中灰階之圓21表示膜中之脲鍵，空白之圓22表示因解聚合產生之原料單體，且具有斜線之圓23表示產生之聚醯亞胺。圖6(a)顯示加熱前之晶圓W。加熱晶圓W使溫度上升，到達200℃時產生上述解聚合，並在聚脲膜12中產生原料單體22(圖6(b))。溫度進一步上升時，膜中之原料單體22增加(圖6(c))，使晶圓W到達例如250℃。此時，在聚脲膜12中呈只切斷一部份脲鍵21之狀態(圖6(d))。詳而言之，該狀態係在聚脲膜12中同時地進行由聚脲解離成原料單體及由原料單體因形成脲鍵而產生聚脲的動態平衡狀態，且在膜中原料單體22以一定比例存在的狀態下，聚脲膜12未消失。
在如此動態平衡之狀態下，上述膜取代用氣體供給至晶圓W並由聚脲膜12之外部擴散至內部，接著在聚脲膜12之膜表層產生的原料單體22如圖5中說明地與該膜取代用氣體反應而產生聚醯亞胺23(圖7(e))。膜取代用氣體進一步擴散至聚脲膜12內部時，在擴散前方連續進行與原料單體22的反應，且由聚脲膜12之表面向內部取代成聚醯亞胺23的區域擴大。即，由聚脲膜12之膜表層向內部逐漸地取代成聚醯亞胺膜18(圖7(f)、(g))，最後聚脲膜12全體取代成聚醯亞胺膜18(圖7(h))。
進行上述聚醯亞胺膜18之取代時，若晶圓W之溫度過高，則聚脲膜12之解聚合過度地進行而使該聚脲膜12消失，因此無法形成聚醯亞胺膜18。此外，若晶圓W之溫度過低，則未進行該解聚合，因此無法形成聚醯亞胺膜18。因此，晶圓W宜在200℃至300℃下加熱。另外，為藉由如此使聚脲膜12解聚合而形成聚醯亞胺膜18，在圖1(b)中形成聚脲膜12後，在形成聚醯亞胺膜18前到圖3(h)所示之蝕刻無機膜13為止的各程序係在聚脲膜12不因該解聚合而消失之溫度下進行。
形成該聚醯亞胺膜18後，以該聚醯亞胺膜18作為遮罩，進行以例如BF3 (三氟化硼)等為摻雜劑之離子植入。在圖4(j)中用19表示進行離子植入之區域。因為對SiC進行離子植入需要比較高之溫度，所以使用具有400℃以上之耐熱性的聚醯亞胺膜18作為遮罩是有效的。
以下，在上述發明之實施形態中，說明藉由取代第一膜之聚脲膜12來形成第二膜之聚醯亞胺膜18的理由。藉由將包含聚醯胺酸等之成膜原料的藥液塗布在晶圓W上後，加熱晶圓W使藥液中之溶劑蒸發，亦可形成聚醯亞胺膜18。因此，可藉由塗布該藥液及加熱而在SiC層11上形成聚醯亞胺膜18來取代在圖1(b)中形成聚脲膜12。接著，在形成該聚醯亞胺膜18後，與形成聚脲膜12時同樣地考慮形成無機膜13、抗蝕膜14，並將形成在抗蝕膜14上之抗蝕圖案轉印至聚醯亞胺膜18上，作為離子植入時之遮罩。但是如此之製造步驟中，上述藥液塗布後，加熱晶圓W而形成聚醯亞胺膜18時，該聚醯亞胺膜18熱收縮而對晶圓W施加比較大之應力，因此產生翹曲。因此，恐有在抗蝕膜14中曝光之曝光區域偏離預定區域產生曝光不良之虞。結果，因為形成在抗蝕膜14及聚醯亞胺膜18上之圖案位置偏離預定位置，所以恐有形成在該等膜之各膜上的圖案及離子植入的區域難以微細化之虞。
但是，在上述發明之實施形態中，塗布藥液以形成聚脲膜12。形成該聚脲膜12時之熱收縮小，相較於如上所述地由藥液形成聚醯亞胺之情形，施加至晶圓W之應力小，因此在該晶圓W上不易產生翹曲。接著，將形成在抗蝕膜14上之圖案轉印至聚脲膜12上後，利用聚脲膜12之解聚合將聚脲膜12取代為聚醯亞胺膜18，接著以聚醯亞胺膜18作為遮罩對SiC層11進行離子植入。因為抑制晶圓W之翹曲，所以可在抗蝕膜14之預定位置高精度地形成圖案，結果在聚脲膜12、聚醯亞胺膜18亦可在預定位置高精度地形成圖案，因此可在SiC層11之預定位置高精度地進行離子植入。因此，依據發明實施形態之方法，可在形成在各膜上之圖案及SiC層11中使離子植入之區域微細化。結果，可使由晶圓W製造之半導體裝置的配線微細化。
此外，圖8(a)、(b)顯示圖5所示以外之原料單體例。形成在晶圓W上作為遮罩之脲膜不限於如上述之聚脲膜12的高分子化合物，可為寡聚物，亦可如圖8(a)所示地使用如形成該寡聚物之胺、異氰酸酯作為原料單體來形成脲膜。此外，如圖8(b)所示地，可使用異氰酸酯及二級胺作為原料單體，此時產生之聚合物包含之鍵結亦為脲鍵。
另外，上述膜取代用氣體不限於使用包含PMDA之氣體，且取代聚脲膜12而形成之膜(取代膜)的材質亦不限於聚醯亞胺。圖9(a)至圖9(e)、圖10(a)至圖10(c)顯示構成膜取代用氣體之化合物例。圖9(a)至圖9(e)所示之各化合物與聚脲膜12解聚合產生之胺反應，產生如各個箭號前方所示之化合物，接著藉由該化合物構成取代膜。圖10(a)至圖10(c)所示之各化合物與聚脲膜12解聚合產生之異氰酸酯反應，產生如各個箭號前方所示之化合物，接著藉由該化合物構成取代膜。
圖11(a)、(b)顯示其他取代膜之化合物例。雖然在圖中顯示構成膜取代用氣體之化合物，但該化合物中之X表示胺基或異氰酸酯基及與該等基鍵結之官能基。因此如圖所示地，圖11(a)、(b)顯示供給分別具有1個、2個胺基或異氰酸酯基之化合物作為膜取代用氣體時形成之取代膜的化合物例。取代膜化合物中之Y表示形成之鍵結。在圖11(a)之情形中，產生膜取代用氣體具有之2個骨架(以T表示)夾住聚脲具有之骨架(以R表示)之構造的化合物作為取代膜的化合物。在圖11(b)之情形中，產生骨架R與骨架T透過鍵結Y重複地交聯之構造的聚合物作為取代膜的化合物。
接著，參照圖12至圖14說明作為基板處理裝置之塗布、顯影裝置3，該塗布、顯影裝置3係用於進行圖1(a)至圖2(e)中說明之形成聚脲膜12到形成抗蝕圖案的一連串處理。圖12、圖13、圖14係塗布、顯影裝置3之平面圖、立體圖、概略縱斷側面圖。該塗布、顯影裝置3中之各處理係在常壓環境中進行。
塗布、顯影裝置3在橫向上直線狀地連接載具塊D1、處理塊D2及連接塊D3而構成。連接塊D3連接於曝光裝置D4。在以下說明中，塊D1至D3之排列方向為前後方向。載具塊D1具有：載具C之載置台31；開關部32，其設於載置在載置台31上之載具C的正面且與載具C之蓋一起開關；及搬送機構33，其透過開關部32在載具C內與載具塊D1內之間搬送晶圓W。
處理塊D2係由下方依序積層對晶圓W進行液處理之6個單元塊E而構成。該6個單元塊E係每2層設有E1至E3之3種單元塊，相同單元塊具有同樣結構且進行相同之處理。此外，各單元塊E互相獨立地進行晶圓W之搬送及處理。
以下說明圖12所示之單元塊E1。由載具塊D1向連接塊D3設有晶圓W之搬送區域34，且搬送區域34之左右的一側沿前後方向設有多數作為加熱處理部之加熱模組35。搬送區域34之左右的另一側沿前後方向設有：聚脲膜形成模組5；及用以形成無機膜13之無機膜形成模組36。聚脲膜形成模組5係藉由在晶圓W之表面上塗布藥液而形成上述聚脲膜12的模組，且其結構將在稍後詳細說明。無機膜形成模組36係將用以形成上述無機膜13之藥液塗布在晶圓W之表面上的模組。此外，搬送區域34設有作為晶圓W之搬送機構的搬送臂F1。
單元塊E2除了具有2個抗蝕膜形成模組37來取代聚脲膜形成模組5及無機膜形成模組36以外，具有與單元塊E1同樣之結構。抗蝕膜形成模組37係用於在晶圓W之表面塗布抗蝕劑作為藥液而形成抗蝕膜14的模組。
單元塊E3除了具有2個顯影模組38來取代聚脲膜形成模組5及無機膜形成模組36以外，具有與單元塊E1同樣之結構。顯影模組38在晶圓W之表面上供給顯像液作為藥液而使抗蝕膜14顯影並形成抗蝕圖案。此外，上述無機膜形成模組36、抗蝕膜形成模組37及顯影模組38除了供給至晶圓W之藥液種類不同及未設置後述LED 57以外，具有與聚脲膜形成模組5同樣之結構。此外，相當於單元塊E1之搬送臂F1，設於單元塊E2、E3之搬送臂分別為F2、F3。此外，設於單元塊E2之加熱模組35構成加熱處理塗布有抗蝕劑之晶圓W的曝光前加熱處理部，且設於單元塊E3之加熱模組35構成加熱曝光後之晶圓W的曝光後加熱處理部。
在處理塊D2之載具塊D1側設有：塔部T1，其跨越6個單元塊E上下地延伸；及傳送臂39，其係用以對塔部T1進行晶圓W之傳送的可自由升降搬送機構。塔部T1具有互相積層之多數傳送模組TRS，且設於單元塊E1至E3之各高度的傳送模組可在與該單元塊E1至E3之各搬送臂F1至F3間傳送晶圓W。
在連接塊D3中設有跨越6個單元塊E上下地延伸之塔部T2、T3、T4。此外，設有：連接臂41，其係用以對塔部T2與塔部T3進行晶圓W之傳送的可自由升降搬送機構；連接臂42，其係用以對塔部T2與塔部T4進行晶圓W之傳送的可自由升降搬送機構；及連接臂43，其係用以在塔部T2與曝光裝置D4之間進行晶圓W之傳送的搬送機構。
雖然塔部T2係傳送模組TRS、收納曝光處理前之多數片晶圓W並使其滯留的緩衝模組、收納曝光處理後之多數片晶圓W的緩衝模組及進行晶圓W之溫度調整的調溫模組互相積層而構成，但在此省略緩衝模組及調溫模組之圖示。此外，雖然塔部T3、T4亦分別設有搬送晶圓W之模組，但在此省略說明。
參照圖15說明上述聚脲膜形成模組5。圖中51係吸附保持晶圓W並藉由旋轉機構52旋轉之作為載置台的真空吸盤，53係杯模組，且54係筒狀地形成朝下方延伸之外周壁及內周壁的引導構件。55係形成在外杯56與前述外周壁之間以便可沿全周進行排氣、排液之排出空間，且排出空間54之下方側形成可氣液分離之結構。圖中57係例如藉由從下方側照射光至晶圓W來加熱之LED(發光二極體)，且在如後所述地供給藥液至晶圓W時，可加熱該晶圓W以便進行聚合。
由供給源58A向各藥液噴嘴59供給圖5中說明之二胺溶液(作為第一藥液)且由供給源58B供給圖5中說明之二異氰酸酯溶液(作為第二藥液)，接著該等溶液在供給至藥液噴嘴59前匯流，形成混合溶液。即，第一藥液及第二藥液在供給至基板前混合。接著，藥液噴嘴59朝垂直下方吐出該混合溶液。作為原料吐出部之藥液噴嘴59連接於未圖示之驅動機構，且組配成可在晶圓W之中心部上與外杯56之外側間自由移動。
以下說明聚脲膜形成模組5中之晶圓W的處理。首先，由作為原料吐出部之藥液噴嘴59供給上述混合溶液至晶圓W之中心部同時使晶圓W以預定之旋轉數旋轉，在晶圓W之表面上擴展該混合溶液。即，在各個晶圓W上旋塗第一溶液、第二溶液。接著，在晶圓W表面上加熱混合溶液以去除溶液中之溶劑，藉此形成聚脲膜12。
此外，亦可先供給第一藥液及第二藥液中之一藥液至晶圓W，然後供給另一藥液，藉此進行成膜。在此情形中，設有連接於供給源58A之二胺用的藥液噴嘴59及連接於供給源58B之二異氰酸酯用的藥液噴嘴59，並由該等藥液噴嘴59吐出藥液至各個晶圓W，亦可如圖15所示地由與供給源58A、58B共通之噴嘴59依序供給第一藥液、第二藥液。在此情形中，可先供給第一藥液及第二藥液中之任一藥液。如此，供給藥液至晶圓W之方法包括：在供給至晶圓W前混合各種藥液後供給至晶圓W之方式；及依序供給各種藥液至晶圓W之方式。此外，依序供給除了逐一供給各藥液之情形以外，亦包含交互地重複供給各藥液。
此外，上述各藥液噴嘴59亦可組配成使由供給源58A、58B供給之藥液形成噴霧並吐出至晶圓W。如此供給噴霧至晶圓W時，可在供給至晶圓W前混合藥液後由藥液噴嘴59吐出該混合液形成噴霧，亦可依序供給各藥液至藥液噴嘴59後吐出形成噴霧。如此，供給聚合用之液體至基板包含：形成液流後供給該液體至基板；及在噴霧之狀態下供給該液體。此外，供給噴霧至晶圓W時，亦可使晶圓W不旋轉而呈停止狀態。另外，上述無機膜形成模組36、抗蝕膜形成模組37及顯影模組38除了供給至晶圓W之藥液種類不同及未設置LED 57以外，具有與聚脲膜形成模組5同樣之結構。
在晶圓W前混合第一藥液及第二藥液是為防止在供給至晶圓W前在藥液之流路中形成聚脲。以下進一步詳細說明上述聚脲膜形成模組5之結構，其中供給源58A、供給源58B分別透過流路501、流路502連接於藥液噴嘴59。供給源58A、供給源58B具有分別貯存第一藥液、第二藥液之槽，且流路501、502中分別插入將如此貯存在供給源58A、58B中之各藥液壓送至藥液噴嘴59的泵503、504。流路501、502在例如泵503、504之下游側互相匯流形成匯流路，且該匯流路之下游端連接於藥液噴嘴59，藉由如此結構可在如前所述地供給第一藥液及第二藥液至晶圓W前使其混合形成混合溶液。雖然在圖15所示之例子中流路501、502在藥液噴嘴59之上游側匯流，但亦可組配成在藥液噴嘴59中各流路501、502之端部匯流。在此情形中，藥液噴嘴59內之流路形成流路501、502之下游側的匯流路。
以下進一步詳細說明流路501、502匯流之位置，其中第一藥液與第二藥液之混合液中，為防止因在供給至晶圓W前進行聚合反應而降低晶圓W之面內膜厚的均一性，流路501、502互相匯流之位置宜在晶圓W之附近。即，為了防止因第一藥液及第二藥液混合到供給至晶圓W經過比較長之時間而進行聚合反應且防止在各藥液匯流之位置接受來自被加熱之晶圓W的熱而進行聚合反應，形成如此之匯流位置。
具體而言，例如具有如前所述地在藥液噴嘴59內流路501、502互相匯流並形成向下方藥液噴嘴59之吐出口延伸的匯流路的結構。即，具有在藥液噴嘴59內第一藥液與第二藥液混合的結構。此外，宜以該藥液噴嘴59內之匯流路的上游端位於晶圓W表面附近的方式，例如以距離晶圓W表面上方例如數cm之方式，將該藥液噴嘴59配置成由晶圓W分開並吐出各藥液之混合液。因為匯流路之上游端如此地配置在晶圓W附近，所以可抑制由晶圓W接受之熱的影響，且藉由令該匯流路上游端之溫度為比晶圓W之溫度低，例如設置聚脲膜形成模組5之室內溫度(例如23℃)至120℃，可抑制在該匯流路之上游端進行聚合反應。因為匯流路之上游端如上所述地設於藥液噴嘴59中，所以可配置該藥液噴嘴59以進行溫度控制，使藥液噴嘴59之溫度比晶圓W之溫度低。
圖12中30係設於塗布、顯影裝置3中之控制部，該控制部30具有程式、記憶體、CPU。該程式儲存於電腦記憶媒體，例如光碟、硬碟、光磁碟等中，且安裝在控制部30中。控制部30藉由該程式輸出控制信號至塗布、顯影裝置3之各部並控制各部之動作。具體而言，該程式控制在塗布、顯影裝置3之各搬送機構之模組間的晶圓W搬送及用以處理各模組中之晶圓W的動作，且組成步驟群以便對晶圓W實施上述圖1(a)至圖2(e)中說明之一連串處理。
以下說明由該塗布、顯影裝置3及曝光裝置D4形成之系統中的晶圓W搬送路徑。在載具塊D1之載置台31上載置收納如圖1(a)中說明地在表面上具有SiC層11之晶圓W的載具C，接著藉由搬送機構33搬送至處理塊D2中之塔部T1的傳送模組TRS0。藉由傳送臂39，由該傳送模組TRS0搬送晶圓W至對應於單元塊E1之傳送模組TRS1(可藉由搬送臂F1傳送晶圓W之傳送模組)。
然後，藉由搬送臂F1，由傳送模組TRS1搬送晶圓W至聚脲膜形成模組5，並在如圖1(b)所示地形成聚脲膜12後，搬送至無機膜形成模組36並塗布藥液。接著，搬送晶圓W至加熱模組35並加熱，使藥液中之溶劑蒸發，並如圖1(c)所示地形成無機膜13。接著，搬送晶圓W至傳送模組TRS1，並進一步藉由傳送臂39搬送至對應於單元塊E2之傳送模組TRS2。
接著，藉由搬送臂F2，由傳送模組TRS2搬送晶圓W至抗蝕膜形成模組37，並在塗布抗蝕劑後，搬送至加熱模組35，使抗蝕劑中之溶劑蒸發後，如圖2(d)所示地形成抗蝕膜14。然後，搬送晶圓W至塔部T2之傳送模組TRS21，並藉由連接臂41、43，透過塔部T3搬入曝光裝置D4，接著使抗蝕膜14沿預定圖案曝光。曝光後之晶圓W藉由連接臂41、43在塔部T2、T4之間搬送，並搬送至對應於單元塊E3之塔部T2的傳送模組TRS31。
然後，藉由搬送臂F3，搬送晶圓W至加熱模組35並接受曝光後烘烤後，搬送至顯影模組38並供給顯影液，如圖2(e)所示地形成抗蝕圖案。然後，搬送晶圓W至對應於塔部T1之單元塊E3的傳送模組TRS3，並藉由搬送機構33返回載具C。
接著，參照圖16之平面圖說明圖2(f)至圖4(j)中說明之進行在無機膜13上形成圖案到離子植入之處理的真空處理裝置6。真空處理裝置6具有內部環境為藉由例如乾燥之N2 氣體形成常壓環境的橫長常壓搬送室61，且在常壓搬送室61之前朝左右方向並排設置用以載置載具C之搬出入埠62。常壓搬送室61之正面壁安裝有與前述載具C之蓋一起開關之門63。常壓搬送室61內設有由用以搬送晶圓W之關節臂構成之第一搬送機構64。此外，由常壓搬送室61之搬出入埠62側來看，左側壁設有可進行晶圓W之方向或偏心調整的對齊室65。
在常壓搬送室61中與搬出入埠62之相反側例如以左右並排之方式配置2個裝載閉鎖室66A、66B。裝載閉鎖室66A、66B與常壓搬送室61之間設有閘閥67。由裝載閉鎖室66A、66B之常壓搬送室61側來看，內側透過閘閥69配置真空搬送室68。
真空搬送室68透過閘閥6A連接蝕刻處理模組7、膜取代模組8、摻雜模組9。真空搬送室68設有具有由多關節臂形成之2支搬送臂的第二搬送機構6B，並藉由第二搬送機構6B，在裝載閉鎖室66A、66B及連接於上述真空搬送室68之模組間進行晶圓W之傳送。
接著，參照縱斷側面圖之圖17說明蝕刻處理模組7。該蝕刻處理模組7形成電容耦合電漿，且組配成可進行前述各蝕刻處理。圖中71係接地之處理容器，且透過圖16中說明之閘閥6A連接於真空搬送室68。處理容器71內藉由排氣機構72使內部排氣，藉此形成所希望壓力之真空環境。
圖中73係載置晶圓W之載置台，且埋設有用以加熱晶圓W之未圖示的加熱器。載置台73電性連接地配置在處理容器71之底面上，且具有作為下部電極之功能，並具有作為陽極電極之機能。此外，雖然載置台73為了可在與第二搬送機構6B之間傳送晶圓W，具有在載置台73之表面中突出及沒入並支持晶圓W之背面的升降銷，但省略圖示。此外，說明連接於真空搬送室68之其他模組時亦省略該升降銷之圖示。
載置台73之上方以與該載置台73之上面對向的方式設有蓮蓬頭74。圖中75係絕緣構件，使蓮蓬頭74與處理容器71絕緣。蓮蓬頭74連接於電漿產生用之高頻電源76，且蓮蓬頭74具有作為陰極電極之機能。圖中77係氣體供給部，且將分別用於無機膜13、聚脲膜12及抗蝕膜14之蝕刻氣體供給至設於蓮蓬頭74內之擴散空間78。供給至擴散空間78之蝕刻氣體由蓮蓬頭74之吐出口噴灑狀地供給至晶圓W。如此供給蝕刻氣體至晶圓W時，高頻電源76呈導通狀態，且在電極間形成電場而使蝕刻氣體電漿化，藉此進行晶圓W表面之膜的蝕刻。
接著，參照圖18之縱斷側面圖說明將聚脲膜12取代為聚醯亞胺膜18之膜取代模組8。該膜取代模組8與蝕刻處理模組7同樣地具有透過閘閥6A連接於真空搬送室68且內部為希望壓力之真空環境的處理容器81。圖中82係使處理容器81內排氣以形成該真空環境的排氣機構。該處理容器81內設有具有加熱器之載置台83，且載置在該載置台83上之晶圓W被加熱至前述溫度，例如200℃至300℃，進行膜之取代處理。圖中84係收容包含PMDA之溶液的供給源，且該溶液藉由插入供給管85中之氣化器86氣化形成膜取代用氣體，並導入作為氣體吐出部之蓮蓬頭87。蓮蓬頭87之下面形成多數吐出孔，且將膜取代用氣體吐出至晶圓W。
接著，參照縱斷側面圖之圖19說明摻雜模組9。圖中91係接地之處理容器，且透過閘閥6A連接於真空搬送室68。圖中92係晶圓W之載置台，加熱晶圓W之未圖示加熱器及電極93埋設在載置台92中，且RF(radio frequency(射頻))偏壓用高頻電源93A透過匹配單元93B連接於電極93。圖中94係使處理容器91內排氣，用以使處理容器91內成為所希望壓力之真空環境的排氣口。此外，摻雜模組9中設有：第一氣體供給部94，其將電漿激發用之惰性氣體及例如BF3 (三氟化硼)等之摻雜氣體由上方吹向晶圓W之中央；及第二氣體供給部95，其由晶圓W之外側吹向側方。
圖中96係產生電漿激發用微波之微波產生器，且透過匹配97、導波管98、模式轉換器99連接於同軸導波管101之上部。模式轉換器99將由微波產生器96供給之TE模式的微波轉換成TEM模式並供給至同軸導波管101。該微波由同軸導波管101供給至構成處理容器91頂部之介電體構件102的中央部，並呈放射狀地傳播通過該介電體構件102，接著透過設於該介電體構件102下方之槽孔天線板104的未圖示多數槽孔(貫穿孔)放射至與載置台92對向地設置在該槽孔天線板104下方的介電體窗105。透過介電體窗105之微波在該介電體窗105之下方產生電場，並使由第一氣體供給部94及第二氣體供給部95供給至處理容器91內之氣體電漿化。此外，圖中106係具有冷卻水流路之冷卻部，且進行介電體構件102等之溫度調整。
如上所述地形成在介電體窗105下方之電漿中包含的自由基及離子被引入施加上述偏壓之載置台92上的晶圓W中，進行摻雜。因此，在此所謂摻雜包含離子植入。此外，亦可在離子源內使氣體或固體之蒸氣電漿化，並將該電漿內之離子引出後，藉由質量分析器進行質量分析以分離所希望之離子，接著使用如透過加速器將分離之離子的離子束照射在晶圓W上之結構的離子植入裝置進行離子植入。
如圖16所示地，真空處理裝置6與塗布、顯影裝置3同樣地具有控制部60，且藉由構成該控制部60之儲存於記憶媒體的程式輸出控制信號至真空處理裝置6之各部並控制各部之動作。具體而言，該程式控制在真空處理裝置6內之晶圓W的搬送、在各模組中各氣體對晶圓W之供給及中斷、藉由高頻電源之導通及斷路而形成電漿、各模組中之壓力調整等的動作，且組成步驟群以便對晶圓W實施上述之圖2(f)至圖4(j)中說明的一連串處理。
以下說明該真空處理裝置6之動作。例如藉由未圖示之搬送機構搬送收納在塗布、顯影裝置3中處理完之晶圓W的載具C至真空處理裝置6並載置在搬出入埠62上時，藉由第一搬送機構64取出該載具C內之晶圓W，並按照常壓搬送室61、對齊室65、裝載閉鎖室66A之順序搬送後，藉由第二搬送機構6B按照真空搬送室68、蝕刻處理模組7之順序搬送。接著，如圖2(f)中說明地藉由例如CF4 氣體之電漿化蝕刻氣體來蝕刻無機膜13，並在該無機膜13上形成遮罩圖案後，如圖3(g)中說明地藉由例如氧氣之電漿化蝕刻氣體來藉由聚脲膜12之蝕刻形成遮罩圖案及去除抗蝕膜14。然後，如圖3(h)中說明地藉由例如CF4 氣體之電漿化蝕刻氣體來蝕刻去除無機膜13。
然後，藉由第二搬送機構6B，按照真空搬送室68、膜取代模組8之順序搬送晶圓W，並如圖3(i)中說明地將聚脲膜12取代成聚醯亞胺膜18。然後，藉由第二搬送機構6B，按照真空搬送室68、摻雜模組9之順序搬送晶圓W，進行圖4(j)中說明之離子植入。接著，藉由第二搬送機構6B，按照真空搬送室68、裝載閉鎖室66B之順序搬送晶圓W，並藉由第一搬送機構64返回載具C。
此外，可藉由濕式蝕刻進行聚脲膜12蝕刻後之無機膜13的去除，亦可無液處理而是藉由CVD進行無機膜13、聚脲膜12之形成。該CVD可例如與上述膜取代模組8同樣地將可在真空環境中加熱晶圓W同時供給氣體至晶圓W之結構的CVD模組連接於真空處理裝置6之真空搬送室68來進行。此外，亦可藉由在常壓環境下之濕式蝕刻來進行無機膜13之蝕刻。
藉由CVD形成聚脲膜12時，進行該成膜之CVD模組具有與例如膜取代模組8大致相同之結構。舉例而言，舉該CVD模組與膜取代模組8之不同點為例，貯存在各個供給源84中之例如液體狀態的異氰酸酯及胺供給至連接於各供給源84之供給管85，接著在插入各供給管85之氣化器86中氣化並供給至蓮蓬頭87。即，異氰酸酯及胺在各個氣化器86中氣化並透過各個供給管85供給至蓮蓬頭87。此外，蓮蓬頭87係例如組配成使由各供給管85供給之異氰酸酯蒸氣、胺蒸氣通過形成在該蓮蓬頭87內之各個流路並吐出至載置台83之晶圓W。如此吐出之各蒸氣中的異氰酸酯及胺在晶圓W上聚合而形成聚脲膜12。
雖然可如此藉由真空處理形成聚脲膜12、無機膜13，但亦可與後來進行之抗蝕膜14的形成同樣地在常壓環境下藉由液處理進行，藉此可在塗布、顯影裝置3內如上所述地進行圖1(a)至圖2(e)中說明之一連串處理。接著，與其前後之處理的蝕刻聚脲膜12及取代成聚醯亞胺膜18同樣地在真空環境下藉由乾式蝕刻進行無機膜13之去除，藉此可在真空處理裝置6內進行圖1(a)至圖2(e)中說明之一連串處理。即，塗布、顯影裝置3、真空處理裝置6係組配成在進行圖1(a)至圖4(j)之處理時，可減少載具C與晶圓W之搬送次數及在裝置間之載具C的搬送次數，因此可減少處理所需之時間。
［第二實施形態］ 接著，說明本發明半導體裝置之製造方法的第二實施形態。該第二實施形態係藉由透過遮罩對形成在晶圓W上之被蝕刻膜進行蝕刻來形成圖案的處理，且該遮罩係由聚脲膜12取代成聚醯亞胺膜18而形成。以下，一面參照圖20(a)至圖21(e)，一面以與第一實施形態之不同點為中心說明。
圖20(a)顯示依序向上方積層Si層111、被蝕刻膜112、聚脲膜12、無機膜13、抗蝕膜14之晶圓W，且抗蝕膜14中作成開口部15而形成抗蝕圖案。此外，被蝕刻膜112由例如多晶矽、SiO2 (氧化矽)、Si(矽)、Al(鋁)或TiN(氮化鈦)構成，且可藉由上述CVD或藥液塗布及藥液塗布後之加熱形成。
由圖20(a)所示之狀態，與第一實施形態同樣地，以抗蝕膜14作為遮罩來進行無機膜13之蝕刻(圖20(b))，並在去除抗蝕膜14及以無機膜13作為遮罩蝕刻聚脲膜12後(圖21(c))，將聚脲膜12取代成聚醯亞胺膜18(圖21(d))。然後，以聚醯亞胺膜18作為遮罩，蝕刻作為下層膜之被蝕刻膜112(圖21(e))。因為聚醯亞胺膜18之耐蝕刻性比較高，所以藉由蝕刻形成之圖案的開口部113可以到達Si層111之方式進行蝕刻。此外，以上之處理可藉由在第一實施形態中說明之真空處理裝置6內搬送晶圓W，接著在蝕刻處理模組7中依據被蝕刻膜選擇適當之蝕刻氣體來進行。
圖22顯示在圖21(c)所示之聚脲膜12的蝕刻後，未進行成為聚醯亞胺膜18之取代，並以該聚脲膜12作為遮罩進行蝕刻時的晶圓W狀態，作為比較例。相較於聚醯亞胺膜18，聚脲膜12之耐蝕刻性低，因此該聚脲膜12在開口部113在到達Si層111前消失。即，未進行成為聚醯亞胺膜18之取代而以到達Si層111之方式進行蝕刻時，需要在聚脲膜12上積層與聚脲膜12不同之材質的遮罩。換言之，依據上述發明之第二實施形態之方法不需要形成如此之遮罩。更詳而言之，第二實施形態之處理不需要在晶圓W上形成成為如此遮罩之膜及蝕刻形成之膜而形成圖案。
因此，依據第二實施形態，具有可簡單地進行被蝕刻膜112之蝕刻的優點。此外，第二實施形態與第一實施形態同樣地，在聚脲膜12上形成圖案後，藉由取代該聚脲膜12形成聚醯亞胺膜18，因此可使半導體裝置之配線微細化。另外，上述被蝕刻膜112亦可由例如所謂低K(low-K)之多孔質層間絕緣膜構成。該層間絕緣膜由例如SiOC構成。但是，該層間絕緣膜在蝕刻處理中暴露於蝕刻氣體或蝕刻氣體之電漿時受損，因此膜之介電率變化。因為由聚脲膜12取代成聚醯亞胺膜18可不藉由蝕刻處理來進行，所以依據第二實施形態之方法，在層間絕緣膜上形成開口部113作為被蝕刻膜112時，具有可抑制該層間絕緣膜暴露於上述蝕刻氣體或電漿，可抑制對層間絕緣膜之破壞，且可抑制膜之介電率變化的優點。
此外，如圖7中說明地，在膜之取代處理中聚脲膜12中之聚脲取代成聚醯亞胺23係由膜之表層向內部進行。因此，藉由適當地設定處理時間及晶圓W之溫度等進行該取代處理的條件，可在如圖23(a)所示地只將聚脲膜12之表層取代為聚醯亞胺的狀態下，停止該取代處理。更詳而言之，可形成聚醯亞胺膜18覆蓋聚脲膜12之側方及上層的膜構造。該圖23(a)顯示由圖7(g)所示之狀態停止加熱處理，接著殘留之原料單體22形成脲鍵21的狀態。
形成該膜構造後進行蝕刻處理。如圖23(b)所示地使聚脲膜12露出晶圓W之表面。然後，藉由解聚合去除聚脲膜12，且將晶圓W加熱至聚醯亞胺膜18未分解地殘留在晶圓W上之溫度。藉此，可如圖23(c)所示地形成具有微細圖案之聚醯亞胺膜18，且可以該聚醯亞胺膜18作為遮罩進行前述之離子植入及蝕刻等。此外，本發明不限於前述之各實施形態。各實施形態所示之例子可適當變更，且可互相組合。
［評價試驗］ 以下，說明與本發明相關地進行之評價試驗。 評價試驗1 在基板之表面上形成聚脲膜。然後，如發明實施形態中說明地，加熱該基板同時供給由PMDA形成之膜取代用氣體至基板，進行膜之取代處理。在該膜之取代處理中，基板之加熱溫度為250℃，且加熱時間為30分。該膜之取代處理後，為去除殘留之聚脲，在350℃下加熱基板5分鐘來進行退火處理。在上述聚脲膜之成膜後及膜之取代處理前、在膜之取代處理後及退火處理前、在退火處理後的各時點，藉由紅外光譜測定法取得基板表面之紅外吸收光譜。
圖24之圖顯示評價試驗1之結果，且分別用單點鏈線、虛線、實線表示在聚脲膜之成膜後及膜之取代處理前、在膜之取代處理後及退火處理前、在退火處理後取得之光譜波形。單點鏈線之波形在波數為1500cm-1 至1700cm-1 之範圍內，可看見表示聚脲存在之峰(以PU表示)。虛線之波形及實線之波形看不到上述表示聚脲存在之峰，在波數為1700cm-1 至1800cm-1 之範圍內，可看見表示聚醯亞胺存在之峰(以PI表示)。因此，由該評價試驗1之結果，確認藉由發明之實施形態的方法，可將聚脲膜取代成聚醯亞胺膜。
評價試驗2 在基板之表面形成聚脲膜後，供給包含PMDA之膜取代用氣體至基板來進行膜之取代處理，然後，在350℃下加熱基板5分鐘來進行退火處理。膜之取代處理係對每一基板在不同加熱溫度下進行15分鐘。評價試驗2-1、2-2、2-3、2-4、2-5之加熱溫度分別為230℃、240℃、250℃、260℃、270℃。對評價試驗2-1至2-5之基板，在膜之取代處理後及退火處理前的時點、在退火處理後之時點分別取得表面之紅外吸收光譜。接著，在該等時點之各時點取得基板表面之膜的膜厚。此外，除了未進行膜之取代處理以外，進行與評價試驗2-1至2-5同樣之試驗，作為比較試驗。接著，在退火處理前之時點、在退火處理後之時點分別取得基板表面之膜的膜厚。
圖25、圖26之圖及下述表1顯示該評價試驗2之結果。圖25、圖26之圖分別用實線、虛線、單點鏈線、雙點鏈線顯示由評價試驗2-1、評價試驗2-3、評價試驗2-5取得之光譜，且圖25係由退火處理前之基板取得的光譜，而圖26係由退火處理後之基板取得的光譜。為便於圖示，省略評價試驗2-2、2-4之光譜波形的表示。
觀察圖25之退火處理前的光譜波形，比較試驗之波形在波數為1500cm-1 至1700cm-1 之範圍內可看見表示聚脲存在之比較大的峰。雖然在評價試驗2-1至2-4之波形中亦可看到該峰，但按照評價試驗2-1、2-2、2-3、2-4之順序變小。即，膜之取代處理時的溫度越大，峰越小，且評價試驗2-5之波形看不到該峰。此外，雖然比較試驗之波形在波數為1700cm-1 至1800cm-1 之範圍內看不到表示聚醯亞胺存在之峰，但在評價試驗2-1至2-5中可看到該峰，且膜之取代處理時的溫度越大，該峰越大。
觀察圖26之退火處理後的光譜波形，雖然在波數為1700cm-1 至1800cm-1 之範圍內看不到表示聚醯亞胺存在之峰，但在評價試驗2-1至2-5中可看到該峰，且膜之取代處理時的溫度越大，該峰越大。因此，由光譜可知藉由令取代處理之溫度在230℃至270℃之範圍內，可由聚脲取代成聚醯亞胺，且在該溫度範圍內溫度越高膜之取代越多。此外，可了解的是藉由膜取代處理後，加熱至350℃以上，可去除殘留之聚脲。另外，如表1所示地，雖然退火處理前之膜厚，即聚脲膜12之膜厚在評價試驗2-1至2-5之各基板中大致相同，但結果是取代處理之溫度越高，退火處理後之膜厚，即聚醯亞胺之膜厚越大。如此在光譜中所示之試驗結果與膜厚之變化結果互相一致。 ［表1］
評價試驗3 評價試驗3係在向上方依序積層Si層111、作為層間絕緣膜之被蝕刻膜114、聚脲膜12、以Si作為主成分之防止反射膜的無機膜13、抗蝕膜14的基板上形成抗蝕圖案，接著以抗蝕膜14作為遮罩蝕刻無機膜13而形成遮罩圖案(圖27(a))。接著，以無機膜13作為遮罩蝕刻聚脲膜12而形成遮罩圖案同時去除無機膜13上之抗蝕膜14。然後，以無機膜13作為遮罩蝕刻被蝕刻膜114而形成圖案同時去除無機膜13(圖27(b))。
然後，在260℃下加熱基板60分鐘同時供給包含PMDA之膜取代用氣體至基板，進行膜之取代處理(圖27(c))。然後，進行在350℃下加熱5分鐘之退火處理，去除殘留之聚脲。在該一連串之處理中，在膜取代處理後及退火處理前之時點、在退火處理後之時點分別取得基板表面之紅外吸收光譜。此外，進行與評價試驗4相同之處理到蝕刻被蝕刻膜114為止，作為比較試驗4-1，並在該蝕刻後取得紅外吸收光譜。另外，除了未進行膜之取代處理以外進行與評價試驗4相同之處理，作為比較試驗4-2，並在退火處理後取得基板表面之紅外吸收光譜。
在圖28之圖中，虛線之波形顯示藉由膜之評價試驗3在取代處理後取得的光譜，單點鏈線之波形顯示藉由評價試驗4在退火處理後取得的光譜，實線之波形顯示藉由比較試驗3-1取得的光譜，雙點鏈線之波形顯示藉由比較試驗3-2取得的光譜。雖然比較試驗3-1之光譜的波形在波數為1500cm-1 至1700cm-1 之範圍內可看見表示聚脲存在之峰，但在波數為1700cm-1 至1800cm-1 之範圍內看不到表示聚醯亞胺存在之峰。比較試驗3-2之波形中都看不到表示聚脲存在之峰、表示聚醯亞胺存在之峰。評價試驗3之退火處理前的波形可稍微看見上述表示聚脲存在之峰，且可看到上述表示聚醯亞胺存在之峰。評價試驗3之退火處理後的波形看不到上述表示聚脲存在之峰，但可看見上述表示聚醯亞胺存在之峰。因此，由該評價試驗3可知與評價試驗2之結果同樣地，藉由將基板加熱至260℃可進行膜之取代處理及藉由取代處理後350℃之加熱可去除聚脲。
評價試驗4 供給使作為胺之H6XDA氣化產生的蒸氣、使作為異氰酸酯之H6XDI氣化產生的蒸氣至晶圓W而形成聚脲膜12。但是，在該評價試驗4中，使用由晶圓W之一端側向另一端側朝水平方向供給各蒸氣之CVD模組來進行成膜。H6XDA加熱至85℃且氣化量為0.3g/分。H6XDI加熱至110℃且氣化量為0.1g/分。該等蒸氣對晶圓W之供給進行300秒鐘，且真空容器30內之壓力為0.2托耳(26.67Pa)。此外，蒸氣供給中之晶圓W的溫度變更至進行處理之度數，並設定為80℃、70℃或60℃。對進行成膜後之晶圓W測量形成於面內各部之聚脲膜12的膜厚。
晶圓W之溫度為80℃時，膜厚之平均值係54nm，最大值係65nm，最小值係40nm，且1s係13%。晶圓W之溫度為70℃時，膜厚之平均值係144nm，最大值係188nm，最小值係92nm，且1s係20%。晶圓W之溫度為60℃時，膜厚之平均值係297nm，最大值係468nm，最小值係142nm，且1s係34%。如上所述地，由該評價試驗4確認藉由對晶圓W供給胺之蒸氣及異氰酸酯之蒸氣，可形成聚脲膜12。
評價試驗5 將作為胺之H6XDA加入丙酮來調製第一藥液，且將作為異氰酸酯之H6XDI加入丙酮來調製第二藥液。接著，互相混合該等藥液來調製混合溶液後，旋塗在以1500rpm旋轉之基板上。然後，測量形成之膜的重量及膜厚。第一藥液、第二藥液中之H6XDA、H6XDI的濃度在每次進行塗布時變更，混合相同濃度之第一藥液、第二藥液來調製混合溶液。
上述試驗之結果係濃度為20wt%時重量為7.7mg、膜厚為3.6mm，濃度為5wt%時重量為1.7mg、膜厚為0.7mm，濃度為2.5wt%時重量為1.1mg、膜厚為0.5mm，濃度為2.0wt%時重量為0.8mg、膜厚為0.3mm，且濃度為1.0wt%時重量為0.3mg、膜厚為0.1mm。由該評價試驗5之結果可確認藉由旋塗可形成聚脲膜。
3‧‧‧塗布、顯影裝置
5‧‧‧聚脲膜形成模組
6‧‧‧真空處理裝置
6A‧‧‧閘閥
6B‧‧‧第二搬送機構
7‧‧‧蝕刻處理模組
8‧‧‧膜取代模組
9‧‧‧摻雜模組
11‧‧‧SiC(碳化矽)層
12‧‧‧聚脲(PU)膜
13‧‧‧無機膜
14‧‧‧抗蝕膜
15‧‧‧開口部
16‧‧‧開口部
17‧‧‧開口部
18‧‧‧聚醯亞胺(PI)膜
19‧‧‧進行離子植入之區域
21‧‧‧脲鍵
22‧‧‧原料單體
23‧‧‧聚醯亞胺
30‧‧‧控制部
31‧‧‧載置台
32‧‧‧開關部
33‧‧‧搬送機構
34‧‧‧搬送區域
35‧‧‧加熱模組
36‧‧‧無機膜形成模組
37‧‧‧抗蝕膜形成模組
38‧‧‧顯影模組
39‧‧‧傳送臂
41‧‧‧連接臂
42‧‧‧連接臂
43‧‧‧連接臂
52‧‧‧旋轉機構
53‧‧‧真空吸盤
54‧‧‧導引構件
55‧‧‧排出空間
56‧‧‧外杯
57‧‧‧LED
58‧‧‧供給源
58A、58B‧‧‧供給源
59‧‧‧藥液噴嘴
61‧‧‧常壓搬送室
62‧‧‧搬出入埠
63‧‧‧門
64‧‧‧第一搬送機構
65‧‧‧對齊室
66A、66B‧‧‧裝載閉鎖室
67‧‧‧閘閥
68‧‧‧真空搬送室
69‧‧‧閘閥
71‧‧‧處理容器
72‧‧‧排氣機構
73‧‧‧載置台
74‧‧‧蓮蓬頭
75‧‧‧絕緣構件
76‧‧‧高頻電源
77‧‧‧氣體供給部
78‧‧‧擴散空間
81‧‧‧處理容器
82‧‧‧排氣機構
83‧‧‧載置台
84‧‧‧供給源
85‧‧‧供給管
86‧‧‧氣化器
87‧‧‧蓮蓬頭
91‧‧‧處理容器
92‧‧‧載置台
93‧‧‧電極
93A‧‧‧高頻電源
93B‧‧‧匹配單元
94‧‧‧排氣口；第一氣體供給部
95‧‧‧第二氣體供給部
96‧‧‧微波產生器
97‧‧‧匹配
98‧‧‧導波管
99‧‧‧模式轉換器
101‧‧‧同軸導波管
102‧‧‧介電體構件
104‧‧‧槽孔天線板
105‧‧‧介電體窗
106‧‧‧冷卻部
111‧‧‧Si層
112‧‧‧被蝕刻膜
113‧‧‧開口部
114‧‧‧被蝕刻膜
501、502‧‧‧流路
503、504‧‧‧泵
A1‧‧‧箭號
A2‧‧‧箭號
A3‧‧‧箭號
A4‧‧‧箭號
C‧‧‧載具
D1‧‧‧載具塊
D2‧‧‧處理塊
D3‧‧‧連接塊
D4‧‧‧曝光裝置
E‧‧‧單元塊
E1~E3‧‧‧單元塊
F1~F3‧‧‧搬送臂
R‧‧‧骨架
T‧‧‧骨架
T1~T4‧‧‧塔部
TRS‧‧‧傳送模組
TRS0‧‧‧傳送模組
TRS1‧‧‧傳送模組
TRS2‧‧‧傳送模組
TRS21‧‧‧傳送模組
TRS3‧‧‧傳送模組
TRS31‧‧‧傳送模組
W‧‧‧晶圓
［圖1］(a)～(c)係顯示本發明實施形態之半導體裝置製造方法之步驟的一部份的說明圖。 ［圖2］(d)～(f)係顯示本發明實施形態之半導體裝置製造方法之步驟的一部份的說明圖。 ［圖3］(g)～(i)係顯示本發明實施形態之半導體裝置製造方法之步驟的一部份的說明圖。 ［圖4］(j)係顯示本發明實施形態之半導體裝置製造方法之步驟的一部份的說明圖。 ［圖5］係顯示上述製造方法之步驟中進行之化學反應的說明圖。 ［圖6］(a)～(d)係顯示聚脲膜被聚醯亞胺膜取代之情形的示意圖。 ［圖7］(e)～(h)係顯示聚脲膜被聚醯亞胺膜取代之情形的示意圖。 ［圖8］(a)～(b)係顯示形成脲膜之反應的說明圖。 ［圖9］(a)～(e)係顯示取代聚脲膜產生之取代膜及用於形成取代膜之取代用氣體例的說明圖。 ［圖10］(a)～(c)係顯示取代聚脲膜產生之取代膜及用於形成取代膜之取代用氣體例的說明圖。 ［圖11］(a)～(b)係顯示取代聚脲膜產生之取代膜及用於形成取代膜之取代用氣體例的說明圖。 ［圖12］係用於實施前述半導體裝置之製造方法的塗布、顯影裝置的平面圖。 ［圖13］係前述塗布、顯影裝置之立體圖。 ［圖14］係前述塗布、顯影裝置之縱斷側面圖。 ［圖15］係設置在前述塗布、顯影裝置中之用於形成聚脲膜的模組的縱斷側面圖。 ［圖16］係用於實施前述半導體裝置之製造方法的真空處理裝置的平面圖。 ［圖17］係設置在前述真空處理裝置中之蝕刻處理模組的縱斷側面圖。 ［圖18］係設置在前述真空處理裝置中之取代膜的取代模組的縱斷側面圖。 ［圖19］係設置在前述真空處理裝置中之摻雜模組的縱斷側面圖。 ［圖20］(a)～(b)係顯示本發明實施形態之半導體裝置製造方法之步驟的一部份的說明圖。 ［圖21］(c)～(e)係顯示本發明實施形態之半導體裝置製造方法之步驟的一部份的說明圖。 ［圖22］係顯示比較例之半導體裝置製造方法步驟的一部份的說明圖。 ［圖23］(a)～(c)係顯示利用膜之取代來形成圖案之情形的說明圖。 ［圖24］係顯示評價試驗之結果的圖。 ［圖25］係顯示評價試驗之結果的圖。 ［圖26］係顯示評價試驗之結果的圖。 ［圖27］(a)～(c)係顯示評價試驗中之處理步驟的說明圖。 ［圖28］係顯示評價試驗之結果的圖。

Claims (10)

  1. 一種半導體裝置之製造方法，用來對基板進行處理，以製造半導體裝置，其特徵為具有以下步驟： 將聚合用之原料供給至該基板之表面，形成由具有脲鍵之聚合物所形成的第一膜； 接著，蝕刻該第一膜以形成圖案；及 接著，加熱該基板使該聚合物解聚合，同時將與該聚合用之原料反應產生生成物的反應氣體供給至該基板，以取代該第一膜之方式形成由與該第一膜不同之材質構成的第二膜。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中，形成該第二膜之步驟係將該基板加熱至200℃至300℃來進行。
  3. 如申請專利範圍第1或2項之半導體裝置之製造方法，更包含以下步驟：以該第二膜作為遮罩，對設於該第二膜之下層的下層膜進行蝕刻或離子植入。
  4. 如申請專利範圍第1項之半導體裝置之製造方法，其中，該第二膜由聚醯亞胺構成。
  5. 如申請專利範圍第1項之半導體裝置之製造方法，其中，形成該第一膜之步驟係供給異氰酸酯之液體及胺之液體至該基板，同時在被加熱之該基板的表面使該異氰酸酯與胺聚合反應的步驟。
  6. 如申請專利範圍第5項之半導體裝置之製造方法，其中，供給該異氰酸酯之液體及胺之液體至該基板的步驟包含以下步驟： 由貯存異氰酸酯之液體的第一供給源供給異氰酸酯之液體至第一流路； 由貯存胺之液體的第二供給源供給該胺之液體至第二流路；及 將該異氰酸酯之液體及該胺之液體供給至該第一流路下游側與該第二流路下游側匯流形成的匯流路，混合該等液體並由噴嘴吐出至該基板。
  7. 如申請專利範圍第1項之半導體裝置之製造方法，其中，形成該第一遮罩用之膜的步驟係將異氰酸酯之蒸氣及胺之蒸氣供給至該基板，同時加熱該基板使異氰酸酯與胺聚合反應的步驟。
  8. 一種真空處理裝置，其特徵為具有： 蝕刻處理模組，其對於在表面上設有由具有脲鍵之聚合物所形成的第一膜及具有在該第一膜上形成之抗蝕圖案的抗蝕膜的基板，在真空環境中進行蝕刻，而在該第一膜上形成對應於該抗蝕圖案之圖案；及 取代模組，其加熱該基板使該聚合物解聚合，同時將與該聚合用之原料反應產生生成物的反應氣體供給至該基板，以取代該第一膜之方式形成由與該第一膜不同之材質構成的第二膜。
  9. 如申請專利範圍第8項之真空處理裝置，其中，該取代模組在將該基板加熱至200℃至300℃之狀態下供給該反應氣體至該基板。
  10. 如申請專利範圍第8或9項之真空處理裝置，其中，更設有用於以該第二膜作為遮罩對設於該第二膜之下層的下層膜進行蝕刻或離子植入的處理模組。
TW107107517A 2017-03-15 2018-03-07 半導體裝置之製造方法及真空處理裝置 TWI720294B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017050181A JP6809315B2 (ja) 2017-03-15 2017-03-15 半導体装置の製造方法及び真空処理装置
JP2017-050181 2017-03-15

Publications (2)

Publication Number Publication Date
TW201903894A true TW201903894A (zh) 2019-01-16
TWI720294B TWI720294B (zh) 2021-03-01

Family

ID=63519595

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107107517A TWI720294B (zh) 2017-03-15 2018-03-07 半導體裝置之製造方法及真空處理裝置

Country Status (5)

Country Link
US (1) US10629448B2 (zh)
JP (1) JP6809315B2 (zh)
KR (1) KR102270547B1 (zh)
CN (1) CN108630530B (zh)
TW (1) TWI720294B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6809315B2 (ja) * 2017-03-15 2021-01-06 東京エレクトロン株式会社 半導体装置の製造方法及び真空処理装置
JP7433016B2 (ja) * 2019-10-28 2024-02-19 東京エレクトロン株式会社 基板処理方法および基板処理システム

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5097010A (en) * 1990-02-05 1992-03-17 Battelle Memorial Institute Thermally-reversible isocyanate polymers
US5470945A (en) * 1990-02-05 1995-11-28 Battelle Memorial Institute Thermally reversible isocyanate-based polymers
JPH09249851A (ja) * 1996-03-15 1997-09-22 Ulvac Japan Ltd 高分子薄膜の低比誘電率化方法及び層間絶縁膜の形成方法
JP3481395B2 (ja) * 1996-06-05 2003-12-22 株式会社アルバック 層間絶縁膜の形成方法
US5851261A (en) * 1996-12-30 1998-12-22 Bayer Corporation Process for the production of polyurea encapsulated fertilizer particles and the encapsulated fertilizer particles produced by this process
TW473653B (en) * 1997-05-27 2002-01-21 Clariant Japan Kk Composition for anti-reflective film or photo absorption film and compound used therein
JP4053631B2 (ja) * 1997-10-08 2008-02-27 Ａｚエレクトロニックマテリアルズ株式会社 反射防止膜又は光吸収膜用組成物及びこれに用いる重合体
EP1046958B1 (en) * 1998-07-10 2006-04-12 AZ Electronic Materials USA Corp. Use of a composition for bottom reflection preventive film
US20050227482A1 (en) * 2004-03-24 2005-10-13 Korzenski Michael B Composition useful for removal of bottom anti-reflection coatings from patterned ion-implanted photoresist wafers
CN101115860B (zh) * 2005-03-24 2011-08-24 株式会社爱发科 真空部件的制造方法、树脂被膜形成装置及真空成膜系统
US7803719B2 (en) * 2006-02-24 2010-09-28 Freescale Semiconductor, Inc. Semiconductor device including a coupled dielectric layer and metal layer, method of fabrication thereof, and passivating coupling material comprising multiple organic components for use in a semiconductor device
KR101579266B1 (ko) * 2008-01-11 2016-01-04 닛산 가가쿠 고교 가부시키 가이샤 우레아기를 가지는 실리콘 함유 레지스트 하층막 형성 조성물
US8207028B2 (en) * 2008-01-22 2012-06-26 International Business Machines Corporation Two-dimensional patterning employing self-assembled material
JP4476336B2 (ja) * 2008-02-28 2010-06-09 東京エレクトロン株式会社 パターン形成方法及び半導体装置の製造方法
JP5515419B2 (ja) * 2009-05-26 2014-06-11 日立化成デュポンマイクロシステムズ株式会社 ポジ型感光性樹脂組成物、該樹脂組成物を用いたパターン硬化膜の製造方法並びに電子部品及びその製造方法
KR101796331B1 (ko) * 2010-01-29 2017-11-09 제이에스알 가부시끼가이샤 감방사선성 수지 조성물
US9666443B2 (en) * 2013-03-15 2017-05-30 Asml Netherlands B.V. Methods for providing lithography features on a substrate by self-assembly of block copolymers
US9538586B2 (en) 2013-04-26 2017-01-03 Applied Materials, Inc. Method and apparatus for microwave treatment of dielectric films
EP3128369B1 (en) * 2014-03-31 2018-03-28 Fujifilm Corporation Photosensitive resin composition, lithographic printing original plate and method for producing lithographic printing plate
WO2015163195A1 (ja) * 2014-04-25 2015-10-29 日産化学工業株式会社 レジスト下層膜形成組成物及びそれを用いたレジストパターンの形成方法
JP6239466B2 (ja) * 2014-08-15 2017-11-29 東京エレクトロン株式会社 半導体装置の製造方法
KR102021484B1 (ko) * 2014-10-31 2019-09-16 삼성에스디아이 주식회사 막 구조물 제조 방법, 막 구조물, 및 패턴형성방법
JP6404757B2 (ja) * 2015-03-27 2018-10-17 信越化学工業株式会社 レジスト下層膜材料用重合体、レジスト下層膜材料、及びパターン形成方法
JP6763325B2 (ja) * 2017-03-10 2020-09-30 東京エレクトロン株式会社 半導体装置の製造方法、基板処理装置及び真空処理装置
JP6809315B2 (ja) * 2017-03-15 2021-01-06 東京エレクトロン株式会社 半導体装置の製造方法及び真空処理装置
JP6792788B2 (ja) * 2017-03-30 2020-12-02 東京エレクトロン株式会社 半導体装置の製造方法
JP6853716B2 (ja) * 2017-03-31 2021-03-31 信越化学工業株式会社 レジスト下層膜材料、パターン形成方法、及びレジスト下層膜形成方法
JP6718406B2 (ja) * 2017-03-31 2020-07-08 信越化学工業株式会社 レジスト下層膜材料、パターン形成方法、及びレジスト下層膜形成方法
US10514605B2 (en) * 2017-08-04 2019-12-24 International Business Machines Corporation Resist multilayer film-attached substrate and patterning process
JP6926939B2 (ja) * 2017-10-23 2021-08-25 東京エレクトロン株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
KR102270547B1 (ko) 2021-06-28
TWI720294B (zh) 2021-03-01
CN108630530B (zh) 2023-02-28
JP2018156982A (ja) 2018-10-04
JP6809315B2 (ja) 2021-01-06
US10629448B2 (en) 2020-04-21
CN108630530A (zh) 2018-10-09
KR20180105579A (ko) 2018-09-28
US20180269069A1 (en) 2018-09-20

Similar Documents

Publication Publication Date Title
KR102268929B1 (ko) 반도체 장치의 제조 방법
TWI700731B (zh) 半導體裝置之製造方法、基板處理裝置及真空處理裝置
JP6610812B2 (ja) 半導体装置の製造方法、真空処理装置及び基板処理装置
KR101568748B1 (ko) 반도체 장치의 제조 방법, 반도체 장치의 제조 장치 및 기록 매체
TWI754108B (zh) 半導體裝置之製造方法及基板處理裝置
TWI720294B (zh) 半導體裝置之製造方法及真空處理裝置
JP6696491B2 (ja) 半導体装置の製造方法及び真空処理装置
JP7341100B2 (ja) 半導体装置の製造方法
US20200270392A1 (en) Composite for film formation and film forming method
JP2023155943A (ja) 半導体装置の製造方法および半導体装置の製造システム
KR20210084267A (ko) 반도체 장치의 제조 방법 및 반도체 장치의 제조 시스템
JP2022035326A (ja) 半導体装置の製造方法および成膜装置
JP2022072395A (ja) 基板処理方法および基板処理システム