JP2023155943A - 半導体装置の製造方法および半導体装置の製造システム - Google Patents

半導体装置の製造方法および半導体装置の製造システム Download PDF

Info

Publication number
JP2023155943A
JP2023155943A JP2022065469A JP2022065469A JP2023155943A JP 2023155943 A JP2023155943 A JP 2023155943A JP 2022065469 A JP2022065469 A JP 2022065469A JP 2022065469 A JP2022065469 A JP 2022065469A JP 2023155943 A JP2023155943 A JP 2023155943A
Authority
JP
Japan
Prior art keywords
organic film
recess
amine
semiconductor device
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022065469A
Other languages
English (en)
Inventor
達也 山口
Tatsuya Yamaguchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2022065469A priority Critical patent/JP2023155943A/ja
Priority to KR1020230042719A priority patent/KR20230146451A/ko
Priority to US18/295,381 priority patent/US20230326739A1/en
Publication of JP2023155943A publication Critical patent/JP2023155943A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/511Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using microwave discharges
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31058After-treatment of organic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • H01L21/67103Apparatus for thermal treatment mainly by conduction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • H01L21/67109Apparatus for thermal treatment mainly by convection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • H01L21/67115Apparatus for thermal treatment mainly by radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67167Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers surrounding a central transfer chamber
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • H01L29/0649Dielectric regions, e.g. SiO2 regions, air gaps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Physical Vapour Deposition (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】凹部内に所望の形状の空洞を形成する。【解決手段】半導体装置の製造方法であって、成膜工程と、処理工程と、除去工程とを含む。成膜工程では、凹部を有する基板の表面にアミンおよびイソシアネートを供給することにより、凹部内に尿素結合を有する重合体により構成される有機膜が成膜される。処理工程では、凹部に有機膜が成膜された基板に対して予め定められた処理が行われる。除去工程では、予め定められた処理が行われた基板を加熱して有機膜を解重合させることにより、凹部内の有機膜が除去される。また、アミンおよびイソシアネートは、直鎖構造の両端に2つの官能基を有する末端二官能性直鎖構造であり、アミンおよびイソシアネートの少なくともいずれか一方は、直鎖構造に含まれる直鎖に接続された側鎖を有する。【選択図】図5

Description

本開示の種々の側面および実施形態は、半導体装置の製造方法および半導体装置の製造システムに関する。
例えば下記特許文献1には、基板に形成された凹部内に有機膜を埋め込み、有機膜が埋め込まれた凹部の上に封止膜を成膜し、基板を加熱することにより封止膜を介して有機膜を熱分解させることで、凹部内にエアギャップを形成する技術が開示されている。
特開2021-174915号公報
本開示は、凹部内に所望の形状の空洞を形成することができる半導体装置の製造方法および半導体装置の製造システムを提供する。
本開示の一側面は、半導体装置の製造方法であって、成膜工程と、処理工程と、除去工程とを含む。成膜工程では、凹部を有する基板の表面にアミンおよびイソシアネートを供給することにより、凹部内に尿素結合を有する重合体により構成される有機膜が成膜される。処理工程では、凹部に有機膜が成膜された基板に対して予め定められた処理が行われる。除去工程では、予め定められた処理が行われた基板を加熱して有機膜を解重合させることにより、凹部内の有機膜が除去される。また、アミンおよびイソシアネートは、直鎖構造の両端に2つの官能基を有する末端二官能性直鎖構造であり、アミンおよびイソシアネートの少なくともいずれか一方は、直鎖構造に含まれる直鎖に接続された側鎖を有する。
本開示の種々の側面および実施形態によれば、凹部内に所望の形状の空洞を形成することができる。
図1は、製造システムの一例を示すシステム構成図である。 図2は、成膜装置の一例を示す概略図である。 図3は、熱処理装置の一例を示す概略図である。 図4は、プラズマ処理装置の一例を示す概略図である。 図5は、半導体装置の製造方法の一例を示すフローチャートである。 図6は、半導体装置の製造過程の一例を示す模式図である。 図7は、半導体装置の製造過程の一例を示す模式図である。 図8は、半導体装置の製造過程の一例を示す模式図である。 図9は、半導体装置の製造過程の一例を示す模式図である。 図10は、半導体装置の製造過程の一例を示す模式図である。 図11は、有機膜の材料となるイソシアネートおよびアミンの組み合わせの一例を示す図である。 図12は、実施例1の有機膜におけるMDSCの測定結果の一例を示す図である。 図13は、実施例2の有機膜におけるMDSCの測定結果の一例を示す図である。 図14は、実施例3の有機膜におけるMDSCの測定結果の一例を示す図である。 図15は、実施例4の有機膜におけるMDSCの測定結果の一例を示す図である。 図16は、実施例5の有機膜におけるMDSCの測定結果の一例を示す図である。 図17は、比較例1の有機膜におけるMDSCの測定結果の一例を示す図である。 図18は、比較例2の有機膜におけるMDSCの測定結果の一例を示す図である。 図19は、実施例1のアミンの分子構造の一例を示す図である。 図20は、実施例2のアミンの分子構造の一例を示す図である。 図21は、実施例1および実施例2のアミンの分子構造を一般化した構造の一例を示す図である。 図22は、実施例3のアミンの分子構造の一例を示す図である。 図23は、実施例4のアミンの分子構造の一例を示す図である。 図24は、実施例5のアミンの分子構造の一例を示す図である。 図25は、実施例3から実施例5のアミンの構造を一般化した分子構造の一例を示す図である。 図26は、基板の温度と成膜レートの関係の一例を示す図である。 図27は、アミンおよびイソシアネートの構造を一般化した分子構造の一例を示す図である。 図28は、温度に対する有機膜の質量変化の一例を示す図である。 図29は、半導体装置の製造過程の他の例を示す模式図である。 図30は、半導体装置の製造過程の他の例を示す模式図である。 図31は、半導体装置の製造過程の他の例を示す模式図である。
以下に、開示される半導体装置の製造方法および半導体装置の製造システムの実施形態について、図面に基づいて詳細に説明する。なお、以下の実施形態により、開示される半導体装置の製造方法および半導体装置の製造システムが限定されるものではない。
ところで、蒸着重合によって凹部の内部に有機膜を形成する場合、凹部の底部だけでなく、凹部の側壁や、凹部の開口部にも等方的に有機膜が形成される。そのため、有機膜の流動性が低い場合には、凹部の内部全体に有機膜が形成される前に、凹部の開口部が閉塞してしまい、凹部に成膜された有機膜内にボイドやシームが発生する場合がある。凹部の有機膜内にボイドやシームが発生すると、ボイドやシーム内に、その後の工程で形成される膜が入り込む場合がある。そのため、さらに後の工程で、有機膜を除去して凹部内に空洞を形成する場合、空洞の形状が所望の形状とは異なる形状になる場合がる。これにより、空洞を配線周辺のエアギャップとして使う場合、エアギャップによって形成される寄生容量の大きさが、所望の大きさと異なってしまう場合がある。
そこで、本開示は、凹部内に所望の形状の空洞を形成することができる技術を提供する。
[製造システム10の構成]
図1は、製造システム10の一例を示すシステム構成図である。製造システム10は、成膜装置200、熱処理装置300-1、プラズマ処理装置400、および熱処理装置300-2を備える。製造システム10は、マルチチャンバータイプの真空処理システムである。製造システム10は、成膜装置200、熱処理装置300-1、プラズマ処理装置400、および熱処理装置300-2を用いて、半導体装置に用いられる素子が形成される基板Wにエアギャップを形成する。熱処理装置300-1および熱処理装置300-2は、同様の構成である。なお、以下では、熱処理装置300-1および熱処理装置300-2のそれぞれを区別することなく総称する場合に熱処理装置300と記載する。
成膜装置200は、凹部が形成された基板Wの表面に熱分解可能な有機膜を積層させる。本実施形態において、熱分解可能な有機膜は、複数種類のモノマーの重合により生成された尿素結合を有する重合体である。熱処理装置300-1は、基板Wを第1の温度に加熱することにより、基板Wの凹部の周囲に積層された有機膜を除去する。プラズマ処理装置400は、マイクロ波のプラズマを用いて、基板Wの凹部に積層された有機膜の上に封止膜を積層させる。熱処理装置300-2は、基板Wを第1の温度よりも高い第2の温度に加熱することにより、封止膜の下層の有機膜を熱分解させ、封止膜の下層の有機膜を、封止膜を介して脱離させる。これにより、封止膜と凹部との間にエアギャップが形成される。
成膜装置200、熱処理装置300-1、プラズマ処理装置400、および熱処理装置300-2は、平面形状が七角形をなす真空搬送室101の4つの側壁にそれぞれゲートバルブGを介して接続されている。真空搬送室101の他の3つの側壁には、3つのロードロック室102がゲートバルブG1を介して接続されている。3つのロードロック室102のそれぞれは、ゲートバルブG2を介して大気搬送室103に接続されている。
真空搬送室101内は、真空ポンプにより排気されて予め定められた真空度に保たれている。真空搬送室101内には、ロボットアーム等の搬送機構106が設けられている。搬送機構106は、成膜装置200、熱処理装置300-1、プラズマ処理装置400、熱処理装置300-2、およびそれぞれのロードロック室102の間で基板Wを搬送する。搬送機構106は、独立に移動可能な2つのアーム107aおよび107bを有する。
大気搬送室103の側面には、基板Wを収容する容器(例えばFOUP(Front-Opening Unified Pod))Cを取り付けるための複数のポート105が設けられている。また、大気搬送室103の側壁には、基板Wのアライメントを行うためのアライメント室104が設けられている。また、大気搬送室103内には清浄空気のダウンフローが形成される。
大気搬送室103内には、ロボットアーム等の搬送機構108が設けられている。搬送機構108は、それぞれの容器C、それぞれのロードロック室102、およびアライメント室104の間で基板Wを搬送する。
制御装置100は、メモリ、プロセッサ、および入出力インターフェイスを有する。メモリには、プロセッサによって実行されるプログラム、および、各処理の条件を含むレシピ等が格納されている。プロセッサは、メモリから読み出したプログラムを実行し、メモリ内に記憶されたレシピに基づいて、入出力インターフェイスを介して、製造システム10の各部を制御する。
[成膜装置200の構成]
図2は、成膜装置200の一例を示す概略図である。成膜装置200は、容器201、排気装置202、シャワーヘッド206、および載置台207を有する。本実施形態において、成膜装置200は、例えばCVD(Chemical Vapor Deposition)装置である。
排気装置202は、容器201内のガスを排気する。容器201内は、排気装置202によって予め定められた圧力の真空雰囲気に制御される。
容器201には、シャワーヘッド206を介して、複数種類の原料モノマーが供給される。本実施形態において、複数種類の原料モノマーは、例えばイソシアネートおよびアミンである。シャワーヘッド206には、イソシアネートを液体で収容する原料供給源203aが、供給管204aを介して接続されている。また、シャワーヘッド206には、アミンを液体で収容する原料供給源203bが、供給管204bを介して接続されている。
原料供給源203aから供給されたイソシアネートの液体は、供給管204aに介在する気化器205aにより気化される。気化器205aによって気化されたイソシアネートの蒸気は、供給管204aを介して、ガス吐出部であるシャワーヘッド206に導入される。また、原料供給源203bから供給されたアミンの液体は、供給管204bに介在する気化器205bにより気化される。気化器205bによって気化されたアミンの蒸気は、供給管204bを介して、シャワーヘッド206に導入される。
シャワーヘッド206は、例えば容器201の上部に設けられ、下面に多数の吐出孔が形成されている。シャワーヘッド206は、供給管204aおよび供給管204bを介して導入されたイソシアネートの蒸気およびアミンの蒸気を、別々の吐出孔から容器201内にシャワー状に吐出する。
容器201内には、図示しない温度調節機構を有する載置台207が設けられている。載置台207には表面に凹部が形成された基板Wが載置される。載置台207は、温度調節機構により、原料供給源203aおよび原料供給源203bからそれぞれ供給された原料モノマーの蒸着重合に適した温度となるように、基板Wの温度を制御する。蒸着重合に適した温度は、原料モノマーの種類に応じて定めることができる。蒸着重合に適した温度は、例えば60[℃]~100[℃]の範囲内の温度である。
このような成膜装置200を用いて、基板Wの表面において2種類の原料モノマーの蒸着重合反応を起こすことにより、凹部が形成された基板Wの表面に有機膜が積層される。2種類の原料モノマーがイソシアネートおよびアミンである場合、基板Wの表面には、ポリ尿素の重合体の膜が積層される。
[熱処理装置300の構成]
図3は、熱処理装置300の一例を示す概略図である。熱処理装置300は、容器301、排気管302、供給管303、載置台304、ランプハウス305、および赤外線ランプ306を有する。
容器301内には、基板Wが載置される載置台304が設けられている。基板Wが載置される載置台304の面と対向する位置には、ランプハウス305が設けられている。ランプハウス305内には、赤外線ランプ306が配置されている。
容器301内には、供給管303を介して不活性ガスが供給される。本実施形態において、不活性ガスは、例えばN2ガスである。
載置台304上に基板Wが載置され、供給管303を介して容器301内に不活性ガスが供給されている状態で、赤外線ランプ306を点灯させることにより、凹部に有機膜が積層された基板Wが第1の温度に加熱される。基板Wの凹部に積層された有機膜が第1の温度に達すると、基板W上の有機膜の表面の一部が2種類の原料モノマーに熱分解する。これにより、基板Wの凹部の周辺に積層された有機膜が除去される。有機膜がポリ尿素である場合、有機膜が第1の温度に加熱されることにより、有機膜の一部が原料モノマーであるイソシアネートとアミンとに解重合する。本実施形態において、有機膜がポリ尿素である場合、第1の温度は、例えば230[℃]~300[℃]の範囲内の温度である。
[プラズマ処理装置400]
図4は、プラズマ処理装置400の一例を示す概略図である。プラズマ処理装置400は、処理容器401およびマイクロ波出力装置404を備える。
処理容器401は、例えば表面が陽極酸化処理されたアルミニウム等によって略円筒状に形成されており、内部に略円筒形状の処理空間Sを提供している。処理容器401は、保安接地されている。また、処理容器401は、側壁401aおよび底部401bを有する。側壁401aの中心軸を、軸線Zと定義する。底部401bは、側壁401aの下端側に設けられている。底部401bには、排気用の排気口401hが設けられている。また、側壁401aの上端部は開口している。
側壁401aの上端部には誘電体窓407が設けられており、側壁401aの上端部の開口は、誘電体窓407によって上方から塞がれている。誘電体窓407の下面は、処理空間Sに面している。誘電体窓407と側壁401aの上端部との間にはOリング406が配置されている。
処理容器401内には、ステージ402が設けられている。ステージ402は、軸線Zの方向において誘電体窓407と対向するように設けられている。ステージ402と誘電体窓407の間の空間が処理空間Sである。ステージ402の上には、基板Wが載置される。
ステージ402は、基台402aおよび静電チャック402cを有する。基台402aは、例えばアルミニウム等の導電性の材料により略円盤状に形成されている。基台402aは、基台402aの中心軸が軸線Zに略一致するように処理容器401内に配置されている。
基台402aは、導電性の材料により形成され、軸線Zに沿う方向に延伸する筒状支持部420によって支持されている。筒状支持部420の外周には、導電性の筒状支持部421が設けられている。筒状支持部421は、筒状支持部420の外周に沿って処理容器401の底部401bから誘電体窓407へ向かって延びている。筒状支持部421と側壁401aとの間には、環状の排気路422が形成されている。
排気路422の上部には、厚さ方向に複数の貫通穴が形成された環状のバッフル板423が設けられている。バッフル板423の下方には上述した排気口401hが設けられている。排気口401hには、排気管430を介して、ターボ分子ポンプ等の真空ポンプや自動圧力制御弁等を有する排気装置431が接続されている。排気装置431により、処理空間Sを予め定められた真空度まで減圧することができる。
基台402aは、高周波電極としても機能する。基台402aには、給電棒442およびマッチングユニット441を介して、RFバイアス用のRF信号を出力するRF電源440が電気的に接続されている。RF電源440は、基板Wに引き込まれるイオンのエネルギーを制御するのに適した予め定められた周波数(例えば、13.56[MHz])のバイアス電力をマッチングユニット441および給電棒442を介して基台402aに供給する。
マッチングユニット441は、RF電源440側のインピーダンスと、主に電極、プラズマ、処理容器401といった負荷側のインピーダンスとの間で整合をとるための整合器を収容している。整合器の中には自己バイアス生成用のブロッキングコンデンサが含まれている。
基台402aの上面には、静電チャック402cが設けられている。静電チャック402cは、基板Wを静電気力によって吸着保持する。静電チャック402cは、略円盤状の外形を有し、ヒータ402dが埋め込まれている。ヒータ402dには、配線452およびスイッチ451を介してヒータ電源450が電気的に接続されている。ヒータ402dは、ヒータ電源450から供給される電力によって、静電チャック402c上に載置された基板Wを加熱する。基台402a上には、エッジリング402bが設けられている。エッジリング402bは、基板Wおよび静電チャック402cを囲むように配置されている。エッジリング402bは、フォーカスリングと呼ばれることもある。
基台402aの内部には、流路402gが形成されている。流路402gには、図示しないチラーユニットから配管460を介して冷媒が供給される。流路402g内に供給された冷媒は、配管461を介してチラーユニットに戻される。チラーユニットによって温度が制御された冷媒が基台402aの流路402g内を循環することにより、基台402aの温度が制御される。基台402a内を流れる冷媒と、静電チャック402c内のヒータ402dとによって、静電チャック402c上の基板Wの温度が制御される。
また、ステージ402には、Heガス等の伝熱ガスを、静電チャック402cと基板Wとの間に供給するための配管462が設けられている。
マイクロ波出力装置404は、処理容器401内に供給された処理ガスを励起するためのマイクロ波を出力する。マイクロ波出力装置404は、例えば2.4[GHz]の周波数のマイクロ波を発生させる。
マイクロ波出力装置404は、導波管408を介してモード変換器409に接続されている。モード変換器409は、マイクロ波出力装置404から出力されたマイクロ波のモードを変換し、モードが変換されたマイクロ波を同軸導波管410を介してアンテナ405に供給する。
同軸導波管410は、外側導体410aおよび内側導体410bを含む。外側導体410aおよび内側導体410bは、略円筒形状を有しており、外側導体410aおよび内側導体410bの中心軸が軸線Zに略一致するようにアンテナ405の上部に配置されている。
アンテナ405は、冷却ジャケット405a、誘電体板405b、およびスロット板405cを含む。スロット板405cは、導電性を有する金属によって略円板状に形成されている。スロット板405cは、スロット板405cの中心軸が軸線Zに一致するように誘電体窓407の上面に設けられている。スロット板405cには、複数のスロット穴が形成されている。複数のスロット穴は、2つ一組となって、スロット板405cの中心軸の周りに配列されている。
誘電体板405bは、石英等の誘電体材料によって略円盤状に形成されている。誘電体板405bは、誘電体板405bの中心軸が軸線Zに略一致するようにスロット板405c上に配置されている。冷却ジャケット405aは、誘電体板405b上に設けられている。
冷却ジャケット405aは、表面に導電性を有する材料により形成されており、内部には流路405eが形成されている。流路405e内には、図示しないチラーユニットから冷媒が供給される。冷却ジャケット405aの上部表面には、外側導体410aの下端が電気的に接続されている。また、内側導体410bの下端は、冷却ジャケット405aおよび誘電体板405bの中央部分に形成された開口を通って、スロット板405cに電気的に接続されている。
同軸導波管410内を伝搬したマイクロ波は、誘電体板405b内を伝搬して、スロット板405cの複数のスロット穴から誘電体窓407に伝搬する。誘電体窓407に伝搬したマイクロ波は、誘電体窓407の下面から処理空間S内に放射される。
同軸導波管410の内側導体410bの内側には、ガス管411が設けられている。スロット板405cの中央部には、ガス管411が通過可能な貫通穴405dが形成されている。ガス管411は、内側導体410bの内側を通って延在しており、ガス供給部412に接続されている。
ガス供給部412は、基板Wに封止膜を積層するための処理ガスをガス管411に供給する。ガス供給部412は、ガス供給源412a、バルブ412b、および流量制御器412cを含む。ガス供給源412aは、封止膜を成膜するための処理ガスの供給源である。処理ガスには、窒素含有ガス、シリコン含有ガス、および希ガスが含まれる。本実施形態において、窒素含有ガスは、例えばNH3ガスまたはN2ガスであり、シリコン含有ガスは、例えばSiH4ガスであり、希ガスは、例えばHeガスまたはArガスである。
バルブ412bは、ガス供給源412aからの処理ガスの供給および供給停止を制御する。流量制御器412cは、例えばマスフローコントローラ等であり、ガス供給源412aからの処理ガスの流量を制御する。
誘電体窓407内には、インジェクタ413が設けられている。インジェクタ413は、ガス管411を介して供給された処理ガスを、誘電体窓407に形成された貫通穴407hを介して処理空間S内に噴射する。処理空間S内に噴射された処理ガスは、誘電体窓407を介して処理空間S内に放射されたマイクロ波によって励起される。これにより、処理空間S内で処理ガスがプラズマ化され、プラズマに含まれるイオンおよびラジカル等により、基板Wに封止膜が積層される。
[半導体装置の製造方法]
図5は、半導体装置の製造方法の一例を示すフローチャートである。搬送機構106によって、例えば図6に示されるような、凹部50が形成された基板Wが成膜装置200内に搬入されることにより、図5に例示された処理が開始される。本実施形態において、凹部50のアスペクト比は、例えば0.5以上である。
まず、成膜装置200により、凹部50内に有機膜が積層される(S10)。ステップS10は、成膜工程の一例である。ステップS10では、基板Wが第1の温度に加熱された状態で、基板W上に熱分解可能な有機膜が積層される。ステップS10における基板Wの温度は、有機膜のガラス転移温度より高く、かつ、150℃より低い温度である。具体的には、ステップS10における基板Wの温度は、例えば60[℃]~130[℃]の範囲内の温度である。これにより、例えば図7に示されるように、基板Wの凹部50内および凹部50の周囲に有機膜51が積層される。ステップS10では、凹部50の底部だけでなく、凹部50の側壁や、凹部50の開口部にも等方的に有機膜51が形成されるが、本実施形態における有機膜51は、第1の温度では流動性を有するため、凹部50の底部に流れ込む。これにより、凹部50の有機膜51内にボイドやシームが発生することを抑制することができる。そして、基板Wは、搬送機構106によって成膜装置200から搬出され、熱処理装置300-1内に搬入される。
次に、熱処理装置300-1によって基板Wが加熱され、余分な有機膜51が除去される(S11)。ステップS11では、基板Wが、熱処理装置300-1によって例えば230[℃]~300[℃]の範囲内の温度に加熱される。これにより、例えば図8に示されるように、凹部50の周囲に積層された有機膜51が熱分解され、除去される。そして、基板Wは、搬送機構106によって熱処理装置300-1から搬出され、プラズマ処理装置400内に搬入される。
次に、プラズマ処理装置400により、基板W上に封止膜52が積層される(S12)。ステップS12は、処理工程の一例である。ステップS12では、マイクロ波のプラズマを用いて、例えば図9に示されるように、基板W上に封止膜52が積層される。基板W上に封止膜52を積層する処理は、予め定められた処理の一例である。そして、基板Wは、搬送機構106によってプラズマ処理装置400から搬出され、熱処理装置300-2内に搬入される。
次に、熱処理装置300-2によって凹部50内の有機膜51が除去される(S13)。ステップS13は、除去工程の一例である。ステップS13では、基板Wが、熱処理装置300-2によって第1の温度よりも高い第2の温度に加熱される。第2の温度は、例えば400[℃]以上の温度である。これにより、封止膜52の下層の有機膜51が熱分解され、封止膜52を介して脱離する。これにより、例えば図10に示されるように、凹部50内において、封止膜52の下に、有機膜51の形状に対応したエアギャップ53が形成される。そして、基板Wは、搬送機構106によって熱処理装置300-2から搬出され、本フローチャートに示された処理が終了する。
なお、ステップS10およびS11を、この順番で複数回繰り返してもよい。これにより、凹部50の周囲に積層された有機膜51を除去することができると共に、凹部50内の有機膜51の厚さをより厚くすることができる。
[実施例]
図11は、有機膜51の材料となるイソシアネートおよびアミンの組み合わせの一例を示す図である。実施例1~5および比較例1の組み合わせでは、同じ分子構造のイソシアネートが用いられている。また、比較例1および2の組み合わせでは、同じ分子構造のアミンが用いられている。
図12は、実施例1におけるイソシアネートおよびアミンの組み合わせを用いた蒸着重合により形成された有機膜51における温度変調示差走査熱量測定(MDSC)の測定結果の一例を示す図である。図12に示されるように、実施例1の組み合わせによって形成された有機膜51のガラス転移温度は約-39℃であった。
図13は、実施例2におけるイソシアネートおよびアミンの組み合わせを用いた蒸着重合により形成された有機膜51におけるMDSCの測定結果の一例を示す図である。図13に示されるように、実施例2の組み合わせによって形成された有機膜51のガラス転移温度は約-21℃である。
図14は、実施例3におけるイソシアネートおよびアミンの組み合わせを用いた蒸着重合により形成された有機膜51におけるMDSCの測定結果の一例を示す図である。図14に示されるように、実施例3の組み合わせによって形成された有機膜51のガラス転移温度は約-28℃である。
図15は、実施例4におけるイソシアネートおよびアミンの組み合わせを用いた蒸着重合により形成された有機膜51におけるMDSCの測定結果の一例を示す図である。図15に示されるように、実施例4の組み合わせによって形成された有機膜51のガラス転移温度は約-34℃である。
図16は、実施例5におけるイソシアネートおよびアミンの組み合わせを用いた蒸着重合により形成された有機膜51におけるMDSCの測定結果の一例を示す図である。図16に示されるように、実施例5の組み合わせによって形成された有機膜51のガラス転移温度は約-20℃である。
図17は、比較例1におけるイソシアネートおよびアミンの組み合わせを用いた蒸着重合により形成された有機膜51におけるMDSCの測定結果の一例を示す図である。図17に示されるように、比較例1の組み合わせによって形成された有機膜51のガラス転移温度は約160℃である。
図18は、比較例2におけるイソシアネートおよびアミンの組み合わせを用いた蒸着重合により形成された有機膜51におけるMDSCの測定結果の一例を示す図である。図18に示されるように、比較例2の組み合わせによって形成された有機膜51では、ガラス転移温度は検出されなかった。
本実施形態におけるアミンは、直鎖構造の両端のそれぞれに官能基であるアミノ基を有する末端二官能性直鎖構造であり、直鎖構造に含まれる直鎖に接続された側鎖を有する。例えば、実施例1におけるアミンは、図19に示されるように、炭化水素を含む直鎖と、直鎖の両端に接続された窒素原子と、窒素原子に接続されたアルキル基を含む側鎖とを有する。図19の例において、アルキル基は、エチル基である。実施例1におけるアミンは、直鎖の末端の2つの官能基が2級アミンである。また、図19の例において、側鎖は、2級アミンに含まれる窒素原子を介して直鎖に接続されている。
また、実施例2におけるアミンは、例えば図20に示されるように、炭化水素を含む直鎖と、直鎖の両端に接続された窒素原子に接続されたアルキル基を含む側鎖とを有する。図20の例において、アルキル基は、メチル基である。実施例2におけるアミンは、直鎖の末端の2つの官能基が2級アミンである。
実施例1および2におけるアミンの構造を一般化すると、例えば図21に示されるような分子構造となる。具体的には、実施例1および2におけるアミンは、例えば図21に示されるように、炭化水素を含む直鎖と、直鎖の両端に接続された窒素原子と、窒素原子に接続された置換基Xを含む側鎖とを有する。図21の例において、置換基Xは、メチル基またはエチル基等のアルキル基である。また、図21の例において、nの値は、0~3の整数である。
また、実施例3におけるアミンは、例えば図22に示されるように、炭化水素および窒素原子を含む直鎖と、直鎖の両端に接続されたアミノ基と、直鎖に含まれる窒素原子に接続されたアルキル基を含む側鎖とを有する。図22の例において、アルキル基は、メチル基である。
また、実施例4におけるアミンは、例えば図23に示されるように、炭化水素および窒素原子を含む直鎖と、直鎖の両端に接続された窒素原子と、窒素原子に接続されたアルキル基を含む側鎖と、直鎖に含まれる窒素原子に接続されたアルキル基を含む側鎖とを有する。図23の例において、アルキル基は、メチル基である。
また、実施例5におけるアミンは、例えば図24に示されるように、炭化水素および窒素原子を含む直鎖と、直鎖の両端に接続されたアミノ基と、直鎖に含まれる窒素原子に接続された水素原子を含む側鎖とを有する。
実施例3から5におけるアミンの構造を一般化すると、例えば図25に示されるような分子構造となる。実施例3から5におけるアミンでは、側鎖が、直鎖構造に含まれる原子(例えば窒素原子)に接続されている。具体的には、実施例3から5におけるアミンは、例えば図25に示されるように、炭化水素および窒素原子を含む直鎖と、直鎖の両端に接続された窒素原子に接続された置換基Xを含む側鎖と、直鎖に含まれる窒素原子に接続された置換基Yとを有する。図25の例において、置換基Xおよび置換基Yは、水素原子、または、メチル基またはエチル基等のアルキル基である。また、図25の例において、nの値は、1~3の整数である。
ここで、比較例2における組み合わせで成膜された有機膜では、ガラス転移温度が検出されなかった。そのため、比較例2における組み合わせで成膜された有機膜では、凹部に成膜される際に、流動性がない状態で、凹部の底部および側壁に等方的に積層される。これにより、アスペクト比が高い凹部内に有機膜を成膜する際に、凹部の内部全体に有機膜が形成される前に凹部の開口部が有機膜で閉塞してしまい、凹部内に形成された有機膜内にボイドやシームが発生する場合がある。
これに対し、実施例1~5の組み合わせにおけるアミンとイソシアネートとの蒸着重合により形成された有機膜では、ガラス転移温度が観測された。そのため、ガラス転移温度より高い温度であれば、実施例1~5の組み合わせによって形成された有機膜は流動性を有する。本実施形態では、実施例1~5の組み合わせによって形成された有機膜のいずれのガラス転移温度よりも高い例えば60[℃]~130[℃]で有機膜の成膜が行われる。これにより、アスペクト比が高い凹部内に有機膜を成膜する際に、流動性のある有機膜が凹部内に流れ込む。これにより、凹部内に形成された有機膜内にボイドやシームが発生することを抑制することができる。
なお、比較例1における組み合わせで成膜された有機膜のガラス転移温度は約160℃であった。そのため、比較例1における組み合わせにおいても、基板Wの温度を160℃以上に加熱することにより、アスペクト比が高い凹部内に有機膜を成膜する際に、流動性のある有機膜が凹部内に流れ込むとも考えられる。しかし、基板Wの温度が高い場合、基板Wに有機膜が吸着し難くなる。そのため、基板Wの温度が高い場合、有機膜の成膜レートが低下し、スループットが低下する。
図26は、基板Wの温度と成膜レートの関係の一例を示す図である。図26では、比較例2の組み合わせにおける成膜レートの実験結果が示されているが、温度に対する成膜レートの傾向は、実施例1~5および比較例1のそれぞれの組み合わせによって形成される有機膜においても同様である。図26に示されるように、基板Wの温度が高くなるほど成膜レートが低下し、基板Wの温度が150℃以上になると、基板Wには有機膜がほとんど成膜されない。そのため、比較例1の組み合わせにおいて、基板Wを160℃以上に加熱した状態では、基板Wには有機膜がほとんど成膜されない。
ここで、実施例1~5のそれぞれの組み合わせにおけるアミンは、直鎖と側鎖とを有する分子構造である。これにより、アミンとイソシアネートとの蒸着重合により形成された尿素結合を有する分子において、分子同士のパッキングが抑制される。これにより、実施例1~5の組み合わせによって形成される有機膜のガラス転移温度を下げることができる。実施例1~5の組み合わせによって形成される有機膜のガラス転移温度は、例えば図11に示されるように、150℃よりも十分に低い。
なお、比較例1では、環状構造である脂環族骨格自体が構造変化を起こしにくく、つまりポリ尿素としての流動性が低い。これは実施例1~5が、構造変化が起こりやすい直鎖脂肪族構造の側鎖によって分子同士のパッキングを低下させガラス転移点を下げているのに対して、比較例1では分子同士のパッキングによらずガラス転移点が高くなっていると考えられる。
そのため、実施例1~5の組み合わせでは、ガラス転移温度よりも高く、かつ、150℃よりも低い温度(例えば60[℃]~130[℃])で成膜することにより、有機膜に流動性がある状態で、基板Wに有機膜を成膜することができる。これにより、凹部内に形成される有機膜内のボイドやシームを抑制することができる。これにより、有機膜を除去した後の空洞の形状を、所望の形状とすることができる。また、実施例1~5の組み合わせでは、150℃よりも低い温度であっても、ガラス転移温度よりも高ければ、有機膜に流動性がある状態で、基板Wに有機膜を成膜することができる。これにより、高い成膜レートで基板Wに有機膜を成膜することができる。これにより、スループットを向上させることができる。
なお、上記した実施例1~5では、アミンについて、直鎖構造の両端のそれぞれに官能基であるアミノ基を有する末端二官能性直鎖構造であり、直鎖構造に含まれる直鎖に接続された側鎖を有する構造を特定した。しかし、開示の技術はこれに限られない。直鎖構造の両端のそれぞれに官能基を有する末端二官能性直鎖構造であり、直鎖構造に含まれる直鎖に接続された側鎖を有する構造は、有機膜の材料となるアミンおよびイソシアネートの少なくともいずれかが有する構造であればよい。
そのような分子構造としては、例えば図27のような構造が考えられる。図27は、アミンおよびイソシアネートの構造を一般化した分子構造の一例を示す図である。図27に例示された分子構造は、炭化水素を含む直鎖と、直鎖の両端の炭素原子に接続された置換基Xを含む側鎖と、直鎖の両端の炭素原子に接続された官能基Rとを有する。図27の例において、官能基Rは、アミノ基またはイソシアネート基である。置換基Xは、メチル基またはエチル基等のアルキル基である。また、図21の例において、nの値は、0~3の整数である。
図27に示される構造のアミンでは、直鎖と側鎖とを接続している炭素原子にアミノ基が接続される。また、図27に示される構造のイソシアネートでは、直鎖と側鎖とを接続している炭素原子にイソシアネート基が接続される。
また、上記した実施例1~5の組み合わせにおいて形成される有機膜のガラス転移温度は、比較例1よりも180℃以上低い。しかし、実施例1~5の組み合わせにおいて形成され有機膜が解重合により除去される温度は、比較例2よりも数十℃低い程度である。図28は、温度に対する有機膜の質量変化の一例を示す図である。
有機膜の質量が90%減少する際の温度は、例えば図28に示されるように、比較例2の組み合わせにおいて形成される有機膜では、約430℃である。一方、実施例1の組み合わせにおいて形成される有機膜では、例えば図28に示されるように、約370℃である。このように、実施例1の組み合わせにおいて形成され有機膜が解重合により除去される温度は、比較例2よりも約60℃低い程度である。他の実施例2~5の組み合わせにおいて形成される有機膜においても、同様の傾向が見られる。即ち、実施例1~5の組み合わせにおいて形成される有機膜においても、比較例と同程度の耐熱性がある。
以上、実施形態について説明した。上記したように、上記した実施形態における半導体装置の製造方法は、成膜工程と、処理工程と、除去工程とを含む。成膜工程では、凹部50を有する基板Wの表面にアミンおよびイソシアネートを供給することにより、凹部50内に尿素結合を有する重合体により構成される有機膜51が成膜される。処理工程では、凹部50に有機膜51が成膜された基板Wに対して予め定められた処理が行われる。除去工程では、予め定められた処理が行われた基板Wを加熱して有機膜51を解重合させることにより、凹部50内の有機膜51が除去される。また、アミンおよびイソシアネートは、直鎖構造の両端に2つの官能基を有する末端二官能性直鎖構造であり、アミンおよびイソシアネートの少なくともいずれか一方は、直鎖構造に含まれる直鎖に接続された側鎖を有する。これにより、凹部50内に形成される有機膜51内のボイドやシームを抑制することができ、有機膜51を除去した後の空洞の形状を、所望の形状とすることができる。
また、上記した実施形態のアミンにおいて、直鎖の末端の2つの官能基は2級アミンであってもよく、側鎖は、2級アミンに含まれる窒素原子を介して直鎖に接続されていてもよい。このような分子構造のアミンを用いることにより、尿素結合を有する分子同士のパッキングを抑制することができる。
また、上記した実施形態のアミンまたはイソシアネートにおいて、側鎖は、直鎖構造に含まれる原子に接続されている。例えば、側鎖は、直鎖構造に含まれる窒素原子に接続されている。このような分子構造のアミンを用いることにより、尿素結合を有する分子同士のパッキングを抑制することができる。
また、上記した実施形態のアミンは、直鎖と側鎖とを接続している炭素原子に接続されたアミノ基を有する。このような分子構造のアミンを用いることにより、尿素結合を有する分子同士のパッキングを抑制することができる。
また、上記した実施形態のイソシアネートは、直鎖と側鎖とを接続している炭素原子に接続されたイソシアネート基を有する。このような分子構造のイソシアネートを用いることにより、尿素結合を有する分子同士のパッキングを抑制することができる。
また、上記した実施形態において、成膜工程は、有機膜51のガラス転移温度より高い温度であって、150℃よりも低い温度で行われる。これにより、有機膜51に流動性がある状態で、基板Wに有機膜51を成膜することができ、凹部50内に形成される有機膜51内のボイドやシームを抑制することができる。
また、上記した実施形態において、凹部50のアスペクト比は、0.5以上である。そのようなアスペクト比の凹部50であっても、本実施形態に示された分子構造のアミンおよびイソシアネートを用いることにより、凹部50内に形成される有機膜51内のボイドやシームを抑制することができる。
また、上記した実施形態における半導体装置の製造システムは、成膜装置200と、熱処理装置300と、プラズマ処理装置400とを備える。成膜装置200は、凹部50を有する基板Wの表面にアミンおよびイソシアネートを供給することにより、凹部50内に尿素結合を有する重合体により構成される有機膜51を成膜する。プラズマ処理装置400は、凹部50に有機膜51が成膜された基板Wに対して予め定められた処理を行う。熱処理装置300は、予め定められた処理が行われた基板Wを加熱して有機膜を解重合させることにより、凹部50内の有機膜51を除去する。また、アミンおよびイソシアネートは、直鎖構造の両端に2つの官能基を有する末端二官能性直鎖構造であり、アミンおよびイソシアネートの少なくともいずれか一方は、直鎖構造に含まれる直鎖に接続された側鎖を有する。これにより、凹部50内に形成される有機膜51内のボイドやシームを抑制することができ、有機膜51を除去した後の空洞の形状を、所望の形状とすることができる。
[その他]
なお、本願に開示された技術は、上記した実施形態に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。
例えば、上記した実施形態では、基板Wの凹部50内に有機膜51を成膜し、その上に封止膜52を形成し、基板Wを加熱して有機膜51を除去することにより、封止膜52の下方にエアギャップ53を形成するが、開示の技術はこれに限られない。他の形態として、有機膜51は、深穴の形成に利用されてもよい。
例えば図29に示されるように、エッチング対象の膜55-1に、エッチングにより凹部50-1が形成され、凹部50-1内に有機膜51が埋め込まれる。そして、例えば図30に示されるように、膜55-1の上に、さらにエッチング対象の膜55-2が積層され、膜55-2に、エッチングにより凹部50-2が形成される。この時、凹部50-2の底には、凹部50-1内の有機膜51が露出している。その後、基板Wを第2の温度に加熱することにより、凹部50-1内の有機膜51が解重合し、有機膜51が凹部50-2を介して除去される。これにより、例えば図31に示されるように、アスペクト比が大きい凹部を形成することができる。なお、膜55-1の上に、さらにエッチング対象の膜55-2が積層され、膜55-2に、エッチングにより凹部50-2が形成される処理は、予め定められた処理の一例である。
なお、今回開示された実施形態は全ての点で例示であって制限的なものではないと考えられるべきである。実に、上記した実施形態は多様な形態で具現され得る。また、上記の実施形態は、添付の特許請求の範囲およびその趣旨を逸脱することなく、様々な形態で省略、置換、変更されてもよい。
C 容器
G ゲートバルブ
W 基板
10 製造システム
100 制御装置
101 真空搬送室
102 ロードロック室
103 大気搬送室
104 アライメント室
105 ポート
106 搬送機構
107 アーム
108 搬送機構
200 成膜装置
300 熱処理装置
400 プラズマ処理装置
50 凹部
51 有機膜
52 封止膜
53 エアギャップ
55 膜

Claims (16)

  1. 凹部を有する基板の表面にアミンおよびイソシアネートを供給することにより、前記凹部内に尿素結合を有する重合体により構成される有機膜を成膜する成膜工程と、
    前記凹部に前記有機膜が成膜された前記基板に対して予め定められた処理を行う処理工程と、
    前記予め定められた処理が行われた前記基板を加熱して前記有機膜を解重合させることにより、前記凹部内の前記有機膜を除去する除去工程と
    を含み、
    前記アミンおよび前記イソシアネートは、直鎖構造の両端に2つの官能基を有する末端二官能性直鎖構造であり、
    前記アミンおよび前記イソシアネートの少なくともいずれか一方は、前記直鎖構造に含まれる直鎖に接続された側鎖を有する半導体装置の製造方法。
  2. 前記アミンにおいて、前記直鎖の末端の2つの官能基は2級アミンであり、
    前記側鎖は、前記2級アミンに含まれる窒素原子を介して前記直鎖に接続されている請求項1に記載の半導体装置の製造方法。
  3. 前記側鎖は、前記直鎖構造に含まれる原子に接続されている請求項1または2に記載の半導体装置の製造方法。
  4. 前記側鎖は、前記直鎖構造に含まれる窒素原子に接続されている請求項3に記載の半導体装置の製造方法。
  5. 前記アミンは、前記直鎖と前記側鎖とを接続している炭素原子に接続されたアミノ基を有する請求項1に記載の半導体装置の製造方法。
  6. 前記イソシアネートは、前記直鎖と前記側鎖とを接続している炭素原子に接続されたイソシアネート基を有する請求項1に記載の半導体装置の製造方法。
  7. 前記成膜工程は、前記有機膜のガラス転移温度より高い温度であって、150℃よりも低い温度で行われる請求項1に記載の半導体装置の製造方法。
  8. 前記凹部のアスペクト比は、0.5以上である請求項1に記載の半導体装置の製造方法。
  9. 凹部を有する基板の表面にアミンおよびイソシアネートを供給することにより、前記凹部内に尿素結合を有する重合体により構成される有機膜を成膜する成膜装置と、
    前記凹部に前記有機膜が成膜された前記基板に対して予め定められた処理を行う処理装置と、
    前記予め定められた処理が行われた前記基板を加熱して前記有機膜を解重合させることにより、前記凹部内の前記有機膜を除去する熱処理装置と
    を備え、
    前記アミンおよび前記イソシアネートは、直鎖構造の両端に2つの官能基を有する末端二官能性直鎖構造であり、
    前記アミンおよび前記イソシアネートの少なくともいずれか一方は、前記直鎖構造に含まれる直鎖に接続された側鎖を有する半導体装置の製造システム。
  10. 前記アミンにおいて、前記直鎖の末端の2つの官能基は2級アミンであり、
    前記側鎖は、前記2級アミンに含まれる窒素原子を介して前記直鎖に接続されている請求項9に記載の半導体装置の製造システム。
  11. 前記側鎖は、前記直鎖構造に含まれる原子に接続されている請求項9または10に記載の半導体装置の製造システム。
  12. 前記側鎖は、前記直鎖構造に含まれる窒素原子に接続されている請求項11に記載の半導体装置の製造システム。
  13. 前記アミンは、前記直鎖と前記側鎖とを接続している炭素原子に接続されたアミノ基を有する請求項9に記載の半導体装置の製造システム。
  14. 前記イソシアネートは、前記直鎖と前記側鎖とを接続している炭素原子に接続されたイソシアネート基を有する請求項9に記載の半導体装置の製造システム。
  15. 前記成膜装置は、前記有機膜のガラス転移温度より高い温度であって、150℃よりも低い温度で前記有機膜を成膜する請求項9に記載の半導体装置の製造システム。
  16. 前記凹部のアスペクト比は、0.5以上である請求項9に記載の半導体装置の製造システム。
JP2022065469A 2022-04-12 2022-04-12 半導体装置の製造方法および半導体装置の製造システム Pending JP2023155943A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2022065469A JP2023155943A (ja) 2022-04-12 2022-04-12 半導体装置の製造方法および半導体装置の製造システム
KR1020230042719A KR20230146451A (ko) 2022-04-12 2023-03-31 반도체 장치의 제조 방법 및 반도체 장치의 제조 시스템
US18/295,381 US20230326739A1 (en) 2022-04-12 2023-04-04 Semiconductor device manufacturing method and semiconductor device manufacturing system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022065469A JP2023155943A (ja) 2022-04-12 2022-04-12 半導体装置の製造方法および半導体装置の製造システム

Publications (1)

Publication Number Publication Date
JP2023155943A true JP2023155943A (ja) 2023-10-24

Family

ID=88239781

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022065469A Pending JP2023155943A (ja) 2022-04-12 2022-04-12 半導体装置の製造方法および半導体装置の製造システム

Country Status (3)

Country Link
US (1) US20230326739A1 (ja)
JP (1) JP2023155943A (ja)
KR (1) KR20230146451A (ja)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7341100B2 (ja) 2020-04-28 2023-09-08 東京エレクトロン株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20230146451A (ko) 2023-10-19
US20230326739A1 (en) 2023-10-12

Similar Documents

Publication Publication Date Title
JP7079686B2 (ja) 成膜方法及び成膜装置
JP4853857B2 (ja) 基板の処理方法,コンピュータ読み取り可能な記録媒体及び基板処理装置
KR20100049704A (ko) 성막 장치
US10734204B2 (en) Method for cleaning components of plasma processing apparatus
WO2012011480A1 (ja) 層間絶縁層形成方法及び半導体装置
US11996296B2 (en) Substrate processing method and substrate processing system
US10903086B2 (en) Titanium silicide region forming method
KR102614944B1 (ko) 에칭 방법, 에칭 잔사의 제거 방법, 및 기억 매체
KR20210035740A (ko) 에칭 방법, 대미지층의 제거 방법, 및 기억 매체
US11843027B2 (en) Method of manufacturing semiconductor device
JP2023155943A (ja) 半導体装置の製造方法および半導体装置の製造システム
TW201903894A (zh) 半導體裝置之製造方法及真空處理裝置
US20210202298A1 (en) Semiconductor device manufacturing method and semiconductor device manufacturing system
KR20210097045A (ko) 에칭 방법, 기판 처리 장치, 및 기판 처리 시스템
US11145522B2 (en) Method of forming boron-based film, and film forming apparatus
US20220139682A1 (en) Substrate processing method and substrate processing system
JP7466406B2 (ja) 半導体装置の製造方法および成膜装置
KR100685826B1 (ko) 증착 장치 및 이를 이용한 증착 방법
US20240128089A1 (en) Method to selectively etch silicon nitride to silicon oxide using water crystallization
US20240136229A1 (en) Channel uniformity horizontal gate all around device
US20210272840A1 (en) Method of manufacturing semiconductor device
KR20240097984A (ko) 패터닝을 위한 고품질 c 막들의 펄스형 플라즈마(dc/rf) 증착
KR20040061130A (ko) 박막 증착 장치 및 방법