JP7341100B2 - 半導体装置の製造方法 - Google Patents

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Description

本開示の種々の側面および実施形態は、半導体装置の製造方法に関する。
例えば、下記特許文献１には、多層構造の半導体装置において、層間絶縁膜中にエアギャップを形成することにより、層間絶縁膜の比誘電率を小さくする技術が開示されている。この技術では、基板上の凹部に層間絶縁膜を埋め込む際に、凹部内に埋め込み不良となる空間（ボイド）を形成し、形成されたボイドがエアギャップとして利用される。
特開２０１２－５４３０７号公報
本開示は、幅が広い凹部よりも幅が狭い凹部の方に選択的に成膜することができる半導体装置の製造方法を提供する。
本開示の一側面は、半導体装置の製造方法であって、第１の積層工程と、リフロー工程と、リセス工程とを含む。第１の積層工程では、第１の凹部と第１の凹部よりも幅が広い第２の凹部とが形成された基板が収容された容器内に材料ガスが供給されることにより、基板上に熱分解可能な有機材料が積層される。リフロー工程では、基板が第１の温度に加熱されることにより、基板上に積層された有機材料が流動化される。リセス工程では、第２の凹部に積層された有機材料が除去される。
本開示の種々の側面および実施形態によれば、幅が広い凹部よりも幅が狭い凹部の方に選択的に成膜することができる。
図１は、本開示の一実施形態における製造システムの一例を示すシステム構成図である。 図２は、本開示の一実施形態における積層装置の一例を示す概略図である。 図３は、本開示の一実施形態における加熱装置の一例を示す概略図である。 図４は、本開示の一実施形態におけるプラズマ処理装置の一例を示す概略図である。 図５は、半導体装置の製造方法の一例を示すフローチャートである。 図６は、半導体装置の製造過程の一例を示す模式図である。 図７は、半導体装置の製造過程の一例を示す模式図である。 図８は、半導体装置の製造過程の一例を示す模式図である。 図９は、半導体装置の製造過程の一例を示す模式図である。 図１０は、半導体装置の製造過程の一例を示す模式図である。 図１１は、半導体装置の製造過程の一例を示す模式図である。 図１２は、有機材料を基板に積層させる際の温度、圧力、およびＤ／Ｒ（デポジションレート）の関係の一例を示す図である。 図１３は、基板の温度、圧力、およびリセスレートの関係の一例を示す図である。 図１４は、成膜装置の一例を示す概略図である。 図１５は、成膜装置の一例を示す概略図である。
以下に、開示される半導体装置の製造方法の実施形態について、図面に基づいて詳細に説明する。なお、以下の実施形態により、開示される半導体装置の製造方法が限定されるものではない。
ところで、埋め込み不良として形成される空隙の形状および大きさは、凹部の幅や深さ等に依存する。例えば、凹部の幅が狭い場合、凹部の下部に大きな空隙が形成されるが、凹部の幅が広い場合、凹部の下部には空隙がほとんど形成されないことがある。また、凹部に形成される空隙の形状および大きさは、基板上での凹部の位置や半導体製造装置内での凹部の位置によってばらつくことがある。そのため、任意の形状の凹部に対して、所望の形状および大きさの空隙を形成することが難しい。
そこで、基板の凹部に熱分解可能な有機材料を積層し、有機材料の上に封止膜を積層した後に、基板を加熱することにより、熱分解した有機材料を封止膜を介して凹部から脱離させることが考えられる。これにより、凹部と封止膜との間に有機材料の形状に対応する形状のエアギャップを形成することができる。
ところで、基板上において、信号線やグランド線等の配線の間隔が狭い場所では、配線間の寄生容量を下げためにエアギャップが必要であるが、そのような場所では、エアギャップの幅に対する高さの比が大きくなる。そのため、エアギャップが形成された構造物の機械的な強度はそれほど低くならない。
一方、配線の間隔が広い場所では、エアギャップが形成されると、エアギャップの幅に対する高さの比が小さくなり、配線の間隔が狭い場所に形成されたエアギャップよりも、エアギャップが形成された構造物の機械的な強度が低下する。そもそも、配線の間隔が広い場所では、配線間にエアギャップを設けなくても配線間の寄生容量を低くすることができる場合が多い。このように、凹部の幅によっては、エアギャップが形成されることが好ましくない場合がある。
また、半導体装置の加工過程では、配線間隔が広い箇所を加工するために、配線間隔が狭い箇所に保護膜を形成する場合がある。そのような場合、全体的に保護膜が積層され、配線間隔が広い箇所から保護膜を選択的に除去することが考えられる。しかし、配線間隔が広い箇所に成膜される保護膜の量を抑えられれば、保護膜を成膜するための材料ガスの無駄な消費量を抑えることができる。
そこで、本開示は、幅が広い凹部よりも幅が狭い凹部の方に選択的に成膜することができる技術を提供する。
［製造システム１０の構成］
図１は、本開示の一実施形態における製造システム１０の一例を示すシステム構成図である。製造システム１０は、積層装置２００、加熱装置３００－１、プラズマ処理装置４００、および加熱装置３００－２を備える。製造システム１０は、マルチチャンバータイプの真空処理システムである。製造システム１０は、積層装置２００、加熱装置３００－１、プラズマ処理装置４００、および加熱装置３００－２を用いて、半導体装置に用いられる素子が形成される基板Ｗにエアギャップを形成する。加熱装置３００－１および加熱装置３００－２は、同様の構成である。なお、以下では、加熱装置３００－１および加熱装置３００－２のそれぞれを区別することなく総称する場合に加熱装置３００と記載する。
積層装置２００は、異なる幅の凹部が形成された基板Ｗの表面に熱分解可能な有機材料を積層させる。本実施形態において、熱分解可能な有機材料は、複数種類のモノマーの重合により生成された尿素結合を有する重合体である。加熱装置３００－１は、基板Ｗを第１の温度に加熱することにより、基板Ｗの凹部に積層された有機材料を流動化させる。そして、加熱装置３００－１は、基板Ｗを第１の温度よりもさらに高い温度に加熱することにより、基板Ｗの凹部の周囲に積層された有機材料と、幅の広い凹部の底に積層された有機材料とを除去する。プラズマ処理装置４００は、マイクロ波のプラズマを用いて、基板Ｗの凹部に積層された有機材料の上に封止膜を積層させる。加熱装置３００－２は、基板Ｗを第１の温度よりも高い第２の温度に加熱することにより、封止膜の下層の有機材料を熱分解させ、封止膜の下層の有機材料を、封止膜を介して脱離させる。これにより、封止膜と凹部との間にエアギャップが形成される。
積層装置２００、加熱装置３００－１、プラズマ処理装置４００、および加熱装置３００－２は、平面形状が七角形をなす真空搬送室１０１の４つの側壁にそれぞれゲートバルブＧを介して接続されている。真空搬送室１０１の他の３つの側壁には、３つのロードロック室１０２がゲートバルブＧ１を介して接続されている。３つのロードロック室１０２のそれぞれは、ゲートバルブＧ２を介して大気搬送室１０３に接続されている。
真空搬送室１０１内は、真空ポンプにより排気されて予め定められた真空度に保たれている。真空搬送室１０１内には、ロボットアーム等の搬送機構１０６が設けられている。搬送機構１０６は、積層装置２００、加熱装置３００－１、プラズマ処理装置４００、加熱装置３００－２、およびそれぞれのロードロック室１０２の間で基板Ｗを搬送する。搬送機構１０６は、独立に移動可能な２つのアーム１０７ａおよび１０７ｂを有する。
大気搬送室１０３の側面には、基板Ｗを収容するキャリア（例えばＦＯＵＰ（Front-Opening Unified Pod））Ｃを取り付けるための複数のポート１０５が設けられている。また、大気搬送室１０３の側壁には、基板Ｗのアライメントを行うためのアライメント室１０４が設けられている。また、大気搬送室１０３内には清浄空気のダウンフローが形成される。
大気搬送室１０３内には、ロボットアーム等の搬送機構１０８が設けられている。搬送機構１０８は、それぞれのキャリアＣ、それぞれのロードロック室１０２、およびアライメント室１０４の間で基板Ｗを搬送する。
制御装置１００は、メモリ、プロセッサ、および入出力インターフェイスを有する。メモリには、プロセッサによって実行されるプログラム、および、各処理の条件を含むレシピ等が格納されている。プロセッサは、メモリから読み出したプログラムを実行し、メモリ内に記憶されたレシピに基づいて、入出力インターフェイスを介して、製造システム１０の各部を制御する。
［積層装置２００の構成］
図２は、本開示の一実施形態における積層装置２００の一例を示す概略図である。積層装置２００は、容器２０１、排気装置２０２、シャワーヘッド２０６、および載置台２０７を有する。本実施形態において、積層装置２００は、例えばＣＶＤ（Chemical Vapor Deposition）装置である。
排気装置２０２は、容器２０１内のガスを排気する。容器２０１内は、排気装置２０２によって予め定められた圧力の真空雰囲気に制御される。
容器２０１には、シャワーヘッド２０６を介して、複数種類の原料モノマーが供給される。複数種類の原料モノマーは、材料ガスの一例である。本実施形態において、複数種類の原料モノマーは、例えばイソシアネートおよびアミンである。シャワーヘッド２０６には、イソシアネートを液体で収容する原料供給源２０３ａが、供給管２０４ａを介して接続されている。また、シャワーヘッド２０６には、アミンを液体で収容する原料供給源２０３ｂが、供給管２０４ｂを介して接続されている。
原料供給源２０３ａから供給されたイソシアネートの液体は、供給管２０４ａに介在する気化器２０５ａにより気化される。気化器２０５ａによって気化されたイソシアネートの蒸気は、供給管２０４ａを介して、ガス吐出部であるシャワーヘッド２０６に導入される。また、原料供給源２０３ｂから供給されたアミンの液体は、供給管２０４ｂに介在する気化器２０５ｂにより気化される。気化器２０５ｂによって気化されたアミンの蒸気は、供給管２０４ｂを介して、シャワーヘッド２０６に導入される。
シャワーヘッド２０６は、例えば容器２０１の上部に設けられ、下面に多数の吐出孔が形成されている。シャワーヘッド２０６は、供給管２０４ａおよび供給管２０４ｂを介して導入されたイソシアネートの蒸気およびアミンの蒸気を、別々の吐出孔から容器２０１内にシャワー状に吐出する。
容器２０１内には、図示しない温度調節機構を有する載置台２０７が設けられている。載置台２０７には表面に異なる幅の凹部が形成された基板Ｗが載置される。載置台２０７は、温度調節機構により、原料供給源２０３ａおよび原料供給源２０３ｂからそれぞれ供給された原料モノマーの蒸着重合に適した温度となるように、基板Ｗの温度を制御する。蒸着重合に適した温度は、原料モノマーの種類に応じて定めることができる。蒸着重合に適した温度は、例えば６０［℃］～１００［℃］の範囲内の温度である。６０［℃］～１００［℃］の範囲内の温度は、第３の温度の一例である。
このような積層装置２００を用いて、基板Ｗの表面において２種類の原料モノマーの蒸着重合反応を起こすことにより、凹部が形成された基板Ｗの表面に有機材料が積層される。２種類の原料モノマーがイソシアネートおよびアミンである場合、基板Ｗの表面には、ポリ尿素の重合体の膜が積層される。ポリ尿素の重合体は、熱分解可能な有機材料の一例である。
［加熱装置３００の構成］
図３は、本開示の一実施形態における加熱装置３００の一例を示す概略図である。加熱装置３００は、容器３０１、排気管３０２、供給管３０３、載置台３０４、ランプハウス３０５、および赤外線ランプ３０６を有する。
容器３０１内には、基板Ｗが載置される載置台３０４が設けられている。基板Ｗが載置される載置台３０４の面と対向する位置には、ランプハウス３０５が設けられている。ランプハウス３０５内には、赤外線ランプ３０６が配置されている。
容器３０１内には、供給管３０３を介して不活性ガスが供給される。本実施形態において、不活性ガスは、例えばＮ2ガスである。
載置台３０４上に基板Ｗが載置され、供給管３０３を介して容器３０１内に不活性ガスが供給されている状態で、赤外線ランプ３０６を点灯させることにより、凹部に有機材料が積層された基板Ｗが第１の温度に加熱される。基板Ｗの凹部に積層された有機材料が第１の温度に達すると、基板Ｗ上の有機材料が流動化する。凹部の側壁に積層された有機材料は、流動化して凹部の底に流れ込む。有機材料がポリ尿素である場合、第１の温度は、例えば１８０［℃］～３００［℃］の範囲内の温度である。なお、第１の温度での加熱時間は、温度に応じた長さであり、例えば１８０［℃］では１０［分］以上であり、例えば３００［℃］では３０［秒］以内である。
そして、基板Ｗが第１の温度と同じ温度かそれより高い温度である第４の温度に加熱されることにより、有機材料の一部が２種類の原料モノマーに熱分解する。これにより、基板Ｗの凹部の周辺に積層された有機材料と、幅の広い凹部の底に積層された有機材料とが除去される。有機材料がポリ尿素である場合、有機材料が第４の温度に加熱されることにより、有機材料の一部が原料モノマーであるイソシアネートとアミンとに解重合する。有機材料がポリ尿素である場合、第４の温度は、例えば２４０［℃］～３００［℃］の範囲内の温度である。
［プラズマ処理装置４００］
図４は、本開示の一実施形態におけるプラズマ処理装置４００の一例を示す概略図である。プラズマ処理装置４００は、処理容器４０１およびマイクロ波出力装置４０４を備える。
処理容器４０１は、例えば表面が陽極酸化処理されたアルミニウム等によって略円筒状に形成されており、内部に略円筒形状の処理空間Ｓを提供している。処理容器４０１は、保安接地されている。また、処理容器４０１は、側壁４０１ａおよび底部４０１ｂを有する。側壁４０１ａの中心軸を、軸線Ｚと定義する。底部４０１ｂは、側壁４０１ａの下端側に設けられている。底部４０１ｂには、排気用の排気口４０１ｈが設けられている。また、側壁４０１ａの上端部は開口している。
側壁４０１ａの上端部には誘電体窓４０７が設けられており、側壁４０１ａの上端部の開口は、誘電体窓４０７によって上方から塞がれている。誘電体窓４０７の下面は、処理空間Ｓに面している。誘電体窓４０７と側壁４０１ａの上端部との間にはＯリング４０６が配置されている。
処理容器４０１内には、ステージ４０２が設けられている。ステージ４０２は、軸線Ｚの方向において誘電体窓４０７と対向するように設けられている。ステージ４０２と誘電体窓４０７の間の空間が処理空間Ｓである。ステージ４０２の上には、基板Ｗが載置される。
ステージ４０２は、基台４０２ａおよび静電チャック４０２ｃを有する。基台４０２ａは、例えばアルミニウム等の導電性の材料により略円盤状に形成されている。基台４０２ａは、基台４０２ａの中心軸が軸線Ｚに略一致するように処理容器４０１内に配置されている。
基台４０２ａは、導電性の材料により形成され、軸線Ｚに沿う方向に延伸する筒状支持部４２０によって支持されている。筒状支持部４２０の外周には、導電性の筒状支持部４２１が設けられている。筒状支持部４２１は、筒状支持部４２０の外周に沿って処理容器４０１の底部４０１ｂから誘電体窓４０７へ向かって延びている。筒状支持部４２１と側壁４０１ａとの間には、環状の排気路４２２が形成されている。
排気路４２２の上部には、厚さ方向に複数の貫通穴が形成された環状のバッフル板４２３が設けられている。バッフル板４２３の下方には上述した排気口４０１ｈが設けられている。排気口４０１ｈには、排気管４３０を介して、ターボ分子ポンプ等の真空ポンプや自動圧力制御弁等を有する排気装置４３１が接続されている。排気装置４３１により、処理空間Ｓを予め定められた真空度まで減圧することができる。
基台４０２ａは、高周波電極としても機能する。基台４０２ａには、給電棒４４２およびマッチングユニット４４１を介して、ＲＦバイアス用のＲＦ信号を出力するＲＦ電源４４０が電気的に接続されている。ＲＦ電源４４０は、基板Ｗに引き込まれるイオンのエネルギーを制御するのに適した予め定められた周波数（例えば、１３．５６［ＭＨｚ］）のバイアス電力をマッチングユニット４４１および給電棒４４２を介して基台４０２ａに供給する。
マッチングユニット４４１は、ＲＦ電源４４０側のインピーダンスと、主に電極、プラズマ、処理容器４０１といった負荷側のインピーダンスとの間で整合をとるための整合器を収容している。整合器の中には自己バイアス生成用のブロッキングコンデンサが含まれている。
基台４０２ａの上面には、静電チャック４０２ｃが設けられている。静電チャック４０２ｃは、基板Ｗを静電気力によって吸着保持する。静電チャック４０２ｃは、略円盤状の外形を有し、ヒータ４０２ｄが埋め込まれている。ヒータ４０２ｄには、配線４５２およびスイッチ４５１を介してヒータ電源４５０が電気的に接続されている。ヒータ４０２ｄは、ヒータ電源４５０から供給される電力によって、静電チャック４０２ｃ上に載置された基板Ｗを加熱する。基台４０２ａ上には、エッジリング４０２ｂが設けられている。エッジリング４０２ｂは、基板Ｗおよび静電チャック４０２ｃを囲むように配置されている。エッジリング４０２ｂは、フォーカスリングと呼ばれることもある。
基台４０２ａの内部には、流路４０２ｇが形成されている。流路４０２ｇには、図示しないチラーユニットから配管４６０を介して冷媒が供給される。流路４０２ｇ内に供給された冷媒は、配管４６１を介してチラーユニットに戻される。チラーユニットによって温度が制御された冷媒が基台４０２ａの流路４０２ｇ内を循環することにより、基台４０２ａの温度が制御される。基台４０２ａ内を流れる冷媒と、静電チャック４０２ｃ内のヒータ４０２ｄとによって、静電チャック４０２ｃ上の基板Ｗの温度が制御される。本実施形態において、基板Ｗの温度は、２００［℃］以下（例えば１５０［℃］）に制御される。
また、ステージ４０２には、Ｈｅガス等の伝熱ガスを、静電チャック４０２ｃと基板Ｗとの間に供給するための配管４６２が設けられている。
マイクロ波出力装置４０４は、処理容器４０１内に供給された処理ガスを励起するためのマイクロ波を出力する。マイクロ波出力装置４０４は、例えば２．４［ＧＨｚ］の周波数のマイクロ波を発生させる。
マイクロ波出力装置４０４は、導波管４０８を介してモード変換器４０９に接続されている。モード変換器４０９は、マイクロ波出力装置４０４から出力されたマイクロ波のモードを変換し、モードが変換されたマイクロ波を同軸導波管４１０を介してアンテナ４０５に供給する。
同軸導波管４１０は、外側導体４１０ａおよび内側導体４１０ｂを含む。外側導体４１０ａおよび内側導体４１０ｂは、略円筒形状を有しており、外側導体４１０ａおよび内側導体４１０ｂの中心軸が軸線Ｚに略一致するようにアンテナ４０５の上部に配置されている。
アンテナ４０５は、冷却ジャケット４０５ａ、誘電体板４０５ｂ、およびスロット板４０５ｃを含む。スロット板４０５ｃは、導電性を有する金属によって略円板状に形成されている。スロット板４０５ｃは、スロット板４０５ｃの中心軸が軸線Ｚに一致するように誘電体窓４０７の上面に設けられている。スロット板４０５ｃには、複数のスロット穴が形成されている。複数のスロット穴は、２つ一組となって、スロット板４０５ｃの中心軸の周りに配列されている。
誘電体板４０５ｂは、石英等の誘電体材料によって略円盤状に形成されている。誘電体板４０５ｂは、誘電体板４０５ｂの中心軸が軸線Ｚに略一致するようにスロット板４０５ｃ上に配置されている。冷却ジャケット４０５ａは、誘電体板４０５ｂ上に設けられている。
冷却ジャケット４０５ａは、表面に導電性を有する材料により形成されており、内部には流路４０５ｅが形成されている。流路４０５ｅ内には、図示しないチラーユニットから冷媒が供給される。冷却ジャケット４０５ａの上部表面には、外側導体４１０ａの下端が電気的に接続されている。また、内側導体４１０ｂの下端は、冷却ジャケット４０５ａおよび誘電体板４０５ｂの中央部分に形成された開口を通って、スロット板４０５ｃに電気的に接続されている。
同軸導波管４１０内を伝搬したマイクロ波は、誘電体板４０５ｂ内を伝搬して、スロット板４０５ｃの複数のスロット穴から誘電体窓４０７に伝搬する。誘電体窓４０７に伝搬したマイクロ波は、誘電体窓４０７の下面から処理空間Ｓ内に放射される。
同軸導波管４１０の内側導体４１０ｂの内側には、ガス管４１１が設けられている。スロット板４０５ｃの中央部には、ガス管４１１が通過可能な貫通穴４０５ｄが形成されている。ガス管４１１は、内側導体４１０ｂの内側を通って延在しており、ガス供給部４１２に接続されている。
ガス供給部４１２は、基板Ｗに封止膜を積層するための処理ガスをガス管４１１に供給する。ガス供給部４１２は、ガス供給源４１２ａ、バルブ４１２ｂ、および流量制御器４１２ｃを含む。ガス供給源４１２ａは、封止膜を成膜するための処理ガスの供給源である。処理ガスには、窒素含有ガス、シリコン含有ガス、および希ガスが含まれる。本実施形態において、窒素含有ガスは、例えばＮＨ3ガスまたはＮ2ガスであり、シリコン含有ガスは、例えばＳｉＨ4ガスであり、希ガスは、例えばＨｅガスまたはＡｒガスである。
バルブ４１２ｂは、ガス供給源４１２ａからの処理ガスの供給および供給停止を制御する。流量制御器４１２ｃは、例えばマスフローコントローラ等であり、ガス供給源４１２ａからの処理ガスの流量を制御する。
誘電体窓４０７内には、インジェクタ４１３が設けられている。インジェクタ４１３は、ガス管４１１を介して供給された処理ガスを、誘電体窓４０７に形成された貫通穴４０７ｈを介して処理空間Ｓ内に噴射する。処理空間Ｓ内に噴射された処理ガスは、誘電体窓４０７を介して処理空間Ｓ内に放射されたマイクロ波によって励起される。これにより、処理空間Ｓ内で処理ガスがプラズマ化され、プラズマに含まれるイオンおよびラジカル等により、基板Ｗに封止膜が積層される。本実施形態において、封止膜は、例えばシリコン窒化膜である。
［エアギャップの形成方法］
図５は、半導体装置の製造方法の一例を示すフローチャートである。搬送機構１０６によって、例えば図６に示されるような、異なる幅の凹部６１および凹部６２が形成された基板Ｗが積層装置２００内に搬入されることにより、図５に例示された処理が開始される。図６の例では、凹部６２の幅Ｗ２は、凹部６１の幅Ｗ１よりも広い。凹部６１は、第１の凹部の一例であり、凹部６２は、第２の凹部の一例である。
まず、積層装置２００により、第１の積層工程が実行される（Ｓ１０）。ステップＳ１０では、基板Ｗが、例えば６０［℃］～１００［℃］の範囲内の温度に加熱された状態で、基板Ｗ上に熱分解可能な有機材料が積層される。これにより、例えば図７に示されるように、基板Ｗ上に厚さＤの有機材料６３が積層される。本実施形態において、厚さＤは、広い方の凹部６２の幅Ｗ２の１／４以下の厚さである。そして、基板Ｗは、搬送機構１０６によって積層装置２００から搬出され、加熱装置３００－１内に搬入される。
次に、加熱装置３００－１によってリフロー工程が実行される（Ｓ１１）。ステップＳ１１では、基板Ｗが、加熱装置３００－１によって例えば１８０［℃］～３００［℃］の範囲内の温度に加熱される。なお、ステップＳ１１における加熱時間は、温度に応じた長さであり、例えば１８０［℃］では１０［分］以上であり、例えば３００［℃］では３０［秒］以内である。これにより、基板Ｗ上に積層された有機材料６３が流動化する。そして、凹部６１の側壁に積層された有機材料６３が凹部６１の底に流れ込み、凹部６２の側壁に積層された有機材料６３が凹部６２の底に流れ込む。これにより、例えば図８に示されるように、凹部６１の底には、厚さＤ１の有機材料６３が積層され、凹部６２の底には、厚さＤ２の有機材料６３が積層される。
ここで、本実施形態において、ステップＳ１０において基板Ｗ上に積層される有機材料６３の厚さＤは、凹部６１よりも幅が広い凹部６２の幅Ｗ２の１／４以下の厚さである。また、凹部６１の容積に対する凹部６１の側壁の面積の比と、凹部６２の容積に対する凹部６２の側壁の面積の比とは異なる。図８の例では、凹部６１の容積に対する凹部６１の側壁の面積の比は、凹部６２の容積に対する凹部６２の側壁の面積の比よりも小さい。そのため、凹部６１の側壁から凹部６１の底に流れ込んだ有機材料６３の厚さＤ１は、凹部６２の側壁から凹部６２の底に流れ込んだ有機材料６３の厚さＤ２よりも厚くなる。図８の例では、厚さＤ１と厚さＤ２との差は、ΔＤである。なお、凹部６１および凹部６２の周囲の基板Ｗ上には、例えば図８に示されるように、厚さＤの有機材料６３が残存している。
次に、加熱装置３００－１によってリセス工程が実行される（Ｓ１２）。ステップＳ１２では、基板Ｗが、加熱装置３００－１によって例えば２４０［℃］～３００［℃］の範囲内の温度に加熱される。これにより、有機材料６３の上面から基板Ｗの温度および加熱時間に応じた深さまでの有機材料６３が熱分解され、基板Ｗから脱離する。本実施形態では、厚さＤ２以上の有機材料６３が熱分解されるように、基板Ｗの温度および加熱時間が調整される。これにより、例えば図９に示されるように、凹部６２の底に流れ込んだ有機材料６３と、凹部６１および凹部６２の周囲の基板Ｗ上に残存していた有機材料６３とが除去される。凹部６１内においても、凹部６１の底に流れ込んだ厚さＤ１の有機材料６３の一部が熱分解されるため、凹部６１の底には厚さＤ１よりも薄い厚さＤ３の有機材料６３が残る。そして、基板Ｗは、搬送機構１０６によって加熱装置３００－１から搬出され、プラズマ処理装置４００内に搬入される。
次に、プラズマ処理装置４００により、第２の積層工程が実行される（Ｓ１３）。ステップＳ１３では、マイクロ波のプラズマを用いて、基板Ｗ上に封止膜が積層される。これにより、例えば図１０に示されるように、基板Ｗの凹部６１内の有機材料６３上に封止膜６４が積層される。そして、基板Ｗは、搬送機構１０６によってプラズマ処理装置４００から搬出され、加熱装置３００－２内に搬入される。
次に、加熱装置３００－２によって脱離工程が実行される（Ｓ１４）。ステップＳ１４では、基板Ｗが、加熱装置３００－２によって例えば３００［℃］以上の温度に加熱される。３００［℃］以上の温度は、第２の温度の一例である。これにより、封止膜６４の下層の有機材料６３が熱分解され、封止膜６４を介して脱離する。これにより、例えば図１１に示されるように、凹部６１内において、封止膜６４の下層の下に、有機材料６３の形状に対応したエアギャップ６５が形成される。そして、基板Ｗは、搬送機構１０６によって加熱装置３００－２から搬出され、本フローチャートに示された処理が終了する。
なお、ステップＳ１０～Ｓ１２を、この順番で複数回繰り返してもよい。これにより、凹部６２内の有機材料６３を除去することができると共に、凹部６１内の有機材料６３の厚さＤ１をより厚くすることができる。
［温度、圧力、およびＤ／Ｒの関係］
図１２は、有機材料６３を基板Ｗに積層させる際の温度、圧力、およびＤ／Ｒ（デポジションレート）の関係の一例を示す図である。有機材料６３を基板Ｗ上に積層させる場合、例えば図１２に示されるように、基板Ｗの温度が高くなると、有機材料６３のＤ／Ｒは小さくなる傾向がある。１［ｎｍ］未満のＤ／Ｒでは、測定誤差も含めると、ほとんど成膜されていないとみなせる。そのため、基板Ｗが収容された容器３０１内の圧力が０．５［Ｔｏｒｒ］の場合では、例えば６０［℃］～１００［℃］の範囲内の温度に基板Ｗが加熱された状態で有機材料６３を積層させることが好ましい。
なお、基板Ｗが収容された容器３０１内の圧力が高くなると、有機材料６３のＤ／Ｒが大きくなる傾向が見られた。有機材料６３の積層におけるスループットを高める観点では、容器３０１内の圧力を高くすることも考えられる。
また、例えば図１２に示されるように、基板Ｗの温度が１８０［℃］以上では、Ｄ／Ｒがほとんど積層されていない。基板Ｗの温度が１８０［℃］以上の領域では、有機材料６３は積層されないが、有機材料６３の流動化は起こっていると考えられる。
［温度、圧力、およびリセスレートの関係］
図１３は、基板Ｗの温度、圧力、およびリセスレートの関係の一例を示す図である。有機材料６３が積層された基板Ｗの温度が高くなると、例えば図１３に示されるように、有機材料６３の熱分解が進み、有機材料６３のリセスレートが大きくなる傾向がある。１［ｎｍ］未満のリセスレートでは、測定誤差も含めると、ほとんどリセスされていないとみなせる。そのため、基板Ｗが収容された容器３０１内の圧力が１０［Ｔｏｒｒ］の場合では、例えば２４０［℃］～３００［℃］の範囲内の温度に基板Ｗが加熱された状態で有機材料６３をリセスさせることが好ましい。
なお、基板Ｗが収容された容器３０１内の圧力が高くなると、有機材料６３のリセスレートが小さくなる傾向が見られた。有機材料６３のリセスにおけるスループットを高める観点では、容器３０１内の圧力を低くすることも考えられる。
また、例えば図１３に示されるように、容器３０１内の圧力が１０［Ｔｏｒｒ］の場合では、基板Ｗの温度が２４０［℃］以下になると、リセスレートの温度変化の傾向から、リセスレートが１［ｎｍ／ｍｉｎ］未満になる。基板Ｗの温度が２４０［℃］以下の領域では、有機材料６３のリセスはほとんど起こらないが、有機材料６３の流動化は起こっていると考えられる。従って、基板Ｗの温度を例えば１８０［℃］～３００［℃］の範囲内の温度に加熱することにより、有機材料６３を流動化させることができる。なお、有機材料６３を流動化させるための加熱時間は、温度に応じた長さであり、例えば１８０［℃］では１０［分］以上であり、例えば３００［℃］では３０［秒］以内である。
以上、実施形態について説明した。上記したように、本実施形態における半導体装置の製造方法は、第１の積層工程と、リフロー工程と、リセス工程とを含む。第１の積層工程では、凹部６１と凹部６１よりも幅が広い凹部６２とが形成された基板Ｗが収容された容器３０１内に材料ガスが供給されることにより、基板Ｗ上に熱分解可能な有機材料６３が積層される。リフロー工程では、基板Ｗが第１の温度に加熱されることにより、基板Ｗ上に積層された有機材料６３が流動化される。第１の温度は、例えば１８０［℃］～３００［℃］の範囲内の温度である。なお、第１の温度での加熱時間は、温度に応じた長さであり、例えば１８０［℃］では１０［分］以上であり、例えば３００［℃］では３０［秒］以内である。リセス工程では、凹部６２に積層された有機材料６３が除去される。これにより、幅が広い凹部６２よりも幅が狭い凹部６１の方に選択的に有機材料６３を積層することができる。
また、上記した実施形態における半導体装置の製造方法は、第２の積層工程と、脱離工程とをさらに含む。第２の積層工程では、凹部６１に積層された有機材料６３上に封止膜６４が積層される。脱離工程では、基板Ｗが第１の温度よりも高い第２の温度に加熱されることにより、封止膜６４の下層の有機材料６３が熱分解される。そして、封止膜６４の下層の有機材料６３が、封止膜６４を介して脱離することにより、封止膜６４と凹部６１との間にエアギャップ６５が形成される。第２の温度は、例えば３００［℃］以上の温度である。これにより、幅が広い凹部６２よりも幅が狭い凹部６１の方にエアギャップ６５を容易に形成することができる。
また、上記した実施形態における第１の積層工程では、基板Ｗの温度が第１の温度よりも低い第３の温度に加熱された状態で、基板Ｗ上に熱分解可能な有機材料６３が積層される。第３の温度は、例えば６０［℃］～１００［℃］の範囲内の温度である。これにより、基板Ｗ上に有機材料６３を積層させることができる。
また、上記した実施形態におけるリセス工程では、基板Ｗが第１の温度と同じ温度かそれより高い温度である第４の温度に加熱されることにより、凹部６２に積層された有機材料６３が除去される。第４の温度は、例えば２４０［℃］～３００［℃］の範囲内の温度である。これにより、凹部６１よりも幅が広い凹部６２内へのエアギャップ６５の形成を抑制することができる。
また、上記した実施形態における第１の積層工程において、有機材料６３は、凹部６２の幅Ｗ２の１／４以下の厚さＤで基板Ｗ上に積層される。これにより、凹部６２の底に流れ込んだ有機材料６３の厚さＤ２を、凹部６１の底に流れ込んだ有機材料６３の厚さＤ１よりも薄くすることができる。そして、リセス工程が実行されることにより、凹部６１よりも幅が広い凹部６２内へのエアギャップ６５の形成を抑制することができる。
また、上記した実施形態において、第１の積層工程、リフロー工程、およびリセス工程は、この順番で複数回繰り返されてもよい。これにより、凹部６２内の有機材料６３を除去することができると共に、凹部６１内の有機材料６３の厚さＤ１をより厚くすることができる。
［その他］
なお、本願に開示された技術は、上記した実施形態に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。
例えば、上記した実施形態において、製造システム１０は、積層装置２００、加熱装置３００－１、プラズマ処理装置４００、および加熱装置３００－２を備えるが、開示の技術はこれに限られない。製造システム１０は、積層装置２００、加熱装置３００－１、プラズマ処理装置４００、および加熱装置３００－２のうち、少なくともいずれか１つを複数備えていてもよい。特に、製造システム１０は、他の装置に比べて処理に時間を要する装置の数を多く備えることが好ましい。これにより、処理のボトルネックを低減することができる。また、加熱装置３００－１と加熱装置３００－２とは、１つの加熱装置３００によって実現されてもよい。
また、上記した実施形態において、リセス工程は、加熱装置３００－１によって基板Ｗが加熱されることにより実現されるが、開示の技術はこれに限られず、容量結合型プラズマ（ＣＣＰ）等のプラズマを用いて行われてもよい。この時の処理ガスとしては、例えばＨ2ガスやＯ2ガスを用いることができる。
また、上記した実施形態において、製造システム１０は、積層装置２００と加熱装置３００－１とを別々に備えるが、開示の技術はこれに限られない。他の形態として、製造システム１０は、積層装置２００の機能と加熱装置３００－１の機能とを有する、例えば図１４に示されるような成膜装置５００を備えていてもよい。図１４は、成膜装置５００の一例を示す概略図である。
成膜装置５００は、容器５０１を備える。容器５０１内は、排気装置５０２によって予め定められた圧力の真空雰囲気に制御される。容器５０１の側壁には、供給口５１０ａ、供給口５１０ｂ、および供給口５１０ｃが設けられている。
供給口５１０ａには、供給管５１１ａを介して原料供給源５１３ａが接続されている。供給口５１０ｂには、供給管５１１ｂを介して原料供給源５１３ｂが接続されている。原料供給源５１３ａおよび原料供給源５１３ｂは、異なる原料モノマーを液体で収容する。原料供給源５１３ａは、例えばイソシアネートの液体を収容し、原料供給源５１３ｂは、例えばアミンの液体を収容する。
供給口５１０ａと原料供給源５１３ａとの間の供給管５１１ａには、気化器５１２ａが設けられており、原料供給源５１３ａから供給された原料モノマーは、気化器５１２ａによって気化され、供給口５１０ａから容器５０１内に供給される。供給口５１０ｂと原料供給源５１３ｂとの間の供給管５１１ｂには、気化器５１２ｂが設けられており、原料供給源５１３ｂから供給された原料モノマーは、気化器５１２ｂによって気化され、供給口５１０ｂから容器５０１内に供給される。
供給口５１０ｃには、供給管５１１ｃを介して、例えばＮ2ガス等の不活性ガスの供給源であるガス供給源５１４が接続されている。ガス供給源５１４は、供給管５１１ｃおよび供給口５１０ｃを介して不活性ガスを容器５０１内に供給する。
容器５０１内には、図示しない温度調節機構を有し、基板Ｗが載置されるステージ５０３が設けられている。ステージ５０３は、基板Ｗを第１の温度（例えば６０［℃］～１００［℃］の範囲内の温度）に加熱する。
基板Ｗが載置されるステージ５０３の面と対向する位置には、ランプハウス５２０が設けられている。ランプハウス５２０内には、赤外線ランプ５２１が配置されている。赤外線ランプ５２１は、基板Ｗを加熱する。
ステージ５０３には、複数の貫通孔が形成されており、それぞれの貫通孔内には、リフトピン５３０が配置されている。それぞれのリフトピン５３０は、駆動部５３１によって上下に駆動される。複数のリフトピン５３０が上下に駆動されることにより、基板Ｗが昇降される。
第１の積層工程では、表面に異なる幅の凹部が形成された基板Ｗが、搬送機構１０６によって容器５０１内に搬入され、ステージ５０３上に載置される。そして、ステージ５０３によって基板Ｗが第１の温度に加熱され、供給口５１０ａおよび供給口５１０ｂから複数種類の原料モノマーが容器５０１内に供給される。これにより、凹部が形成された基板Ｗの表面に有機材料が積層される。そして、供給口５１０ａおよび供給口５１０ｂからの原料モノマーの供給が停止される。
リフロー工程では、供給口５１０ｃから不活性ガスが容器５０１内に供給される。そして、例えば図１５に示されるように、駆動部５３１の駆動によってリフトピン５３０が上昇することにより、基板Ｗが上昇し、基板Ｗとステージ５０３とが離れる。そして、ランプハウス５２０によって基板Ｗが第１の温度（例えば１８０［℃］～３００［℃］の範囲内の温度）に加熱される。リフトピン５３０によって基板Ｗが上昇することにより、基板Ｗとステージ５０３とが離れ、赤外線ランプ５２１によって基板Ｗを目的の温度まで迅速に加熱することができる。また、リフトピン５３０によって基板Ｗが上昇することにより、基板Ｗが赤外線ランプ５２１に近づき、赤外線ランプ５２１によって基板Ｗを目的の温度まで迅速に加熱することができる。
リセス工程では、リフトピン５３０によって基板Ｗが上昇した状態で、赤外線ランプ５２１によって基板Ｗが第４の温度（例えば２４０［℃］～３００［℃］の範囲内の温度）に加熱される。そして、基板Ｗは、搬送機構１０６によって加熱装置３００－１から搬出され、プラズマ処理装置４００内に搬入される。このような構成の成膜装置５００を用いることにより、第１の積層工程、リフロー工程、およびリセス工程のトータルの処理時間を短縮することができる。また、製造システム１０の設置面積（フットプリント）を削減することができる。
また、上記した実施形態では、有機材料を構成する重合体の一例として尿素結合を有する重合体が用いられたが、有機材料を構成する重合体としては、尿素結合以外の結合を有する重合体が用いられてもよい。尿素結合以外の結合を有する重合体としては、例えば、ウレタン結合を有するポリウレタン等が挙げられる。ポリウレタンは、例えば、アルコール基を有するモノマーとイソシアネート基を有するモノマーとを共重合させることにより合成することができる。また、ポリウレタンは、予め定められた温度に加熱されることにより、アルコール基を有するモノマーとイソシアネート基を有するモノマーとに解重合する。
また、上記した実施形態では、熱分解可能な有機材料がエアギャップの形成に用いられたが、開示の技術はこれに限られない。例えば、半導体装置の加工過程において、配線間隔が広い箇所を加工するために、配線間隔が狭い箇所に、熱分解可能な有機材料を用いた保護膜を形成する場合にも、開示の技術を適用することができる。この場合、配線間隔が狭い箇所の凹部の幅の１／３程度の厚さで基板Ｗ全体に有機材料が成膜された後、リフロー工程が実行されると、配線間隔が狭い箇所では、凹部の底に有機材料が流れ込み、深さの２／３程度の厚さの有機材料が形成される。一方、配線間隔が広い箇所の凹部の底の有機材料の厚さは、配線間隔が狭い箇所の凹部の底の有機材料の厚さよりもずっと薄い。従って、リセス工程が実行されることにより、配線間隔が狭い箇所の凹部にのみ有機材料を選択的に積層させることができる。
なお、今回開示された実施形態は全ての点で例示であって制限的なものではないと考えられるべきである。実に、上記した実施形態は多様な形態で具現され得る。また、上記の実施形態は、添付の特許請求の範囲およびその趣旨を逸脱することなく、様々な形態で省略、置換、変更されてもよい。
Ｗ１ 幅
Ｗ２ 幅
Ｄ 厚さ
Ｗ 基板
１０ 製造システム
１００ 制御装置
１０１ 真空搬送室
１０２ ロードロック室
１０３ 大気搬送室
１０６ 搬送機構
１０８ 搬送機構
２００ 積層装置
３００ 加熱装置
４００ プラズマ処理装置
５００ 成膜装置
６１ 凹部
６２ 凹部
６３ 有機材料
６４ 封止膜
６５ エアギャップ

Claims (6)

  1. 第１の凹部と前記第１の凹部よりも幅が広い第２の凹部とが形成された基板が収容された容器内に材料ガスを供給することにより、前記基板上に熱分解可能な有機材料を積層する第１の積層工程と、
    前記基板を第１の温度に加熱することにより、前記基板上に積層された前記有機材料を流動化させるリフロー工程と、
    前記第２の凹部に積層された前記有機材料を除去するリセス工程と
    を含む半導体装置の製造方法。
  2. 前記第１の凹部に積層された前記有機材料上に封止膜を積層する第２の積層工程と、
    前記基板を前記第１の温度よりも高い第２の温度に加熱することにより、前記封止膜の下層の前記有機材料を熱分解させ、前記封止膜の下層の前記有機材料を、前記封止膜を介して脱離させることにより、前記封止膜と前記第１の凹部との間にエアギャップを形成する脱離工程と
    をさらに含む請求項１に記載の半導体装置の製造方法。
  3. 前記第１の積層工程では、前記基板の温度が前記第１の温度よりも低い第３の温度に加熱された状態で、前記基板上に熱分解可能な有機材料が積層される請求項１または２に記載の半導体装置の製造方法。
  4. 前記リセス工程では、前記基板が第１の温度と同じ温度かそれより高い温度である第４の温度に加熱されることにより、前記第２の凹部に積層された前記有機材料が除去される請求項１から３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記第１の積層工程において、前記有機材料は、前記第２の凹部の幅の１／４以下の厚さで前記基板上に積層される請求項１から４のいずれか一項に記載の半導体装置の製造方法。
  6. 前記第１の積層工程、前記リフロー工程、および前記リセス工程は、この順番で複数回繰り返される請求項１から５のいずれか一項に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023155943A (ja) 2022-04-12 2023-10-24 東京エレクトロン株式会社 半導体装置の製造方法および半導体装置の製造システム

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007035955A (ja) 2005-07-27 2007-02-08 Toshiba Corp 半導体装置およびその製造方法
JP2009542011A (ja) 2006-06-22 2009-11-26 アプライド マテリアルズ インコーポレイテッド ボトムアップギャップ充填のための誘電堆積プロセスとエッチバックプロセス
JP2015111610A (ja) 2013-12-06 2015-06-18 メルクパフォーマンスマテリアルズマニュファクチャリング合同会社 熱分解可能な充填用組成物、ならびにその組成物を用いて形成された空隙を具備した半導体装置、およびその組成物を用いた半導体装置の製造方法
JP2015204389A (ja) 2014-04-15 2015-11-16 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
JP2019079889A (ja) 2017-10-23 2019-05-23 東京エレクトロン株式会社 半導体装置の製造方法
JP2019207909A (ja) 2018-05-28 2019-12-05 東京エレクトロン株式会社 半導体装置の製造方法および基板処理装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61256649A (ja) * 1985-05-09 1986-11-14 Nec Corp 素子分離領域の形成方法
JP5560144B2 (ja) 2010-08-31 2014-07-23 東京エレクトロン株式会社 半導体装置の製造方法
US10978300B2 (en) * 2018-07-11 2021-04-13 Tokyo Electron Limited Methods to reduce gouging for core removal processes using thermal decomposition materials
US11264350B2 (en) * 2020-03-19 2022-03-01 Nanya Technology Corporation Semiconductor device with composite dielectric structure and method for forming the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007035955A (ja) 2005-07-27 2007-02-08 Toshiba Corp 半導体装置およびその製造方法
JP2009542011A (ja) 2006-06-22 2009-11-26 アプライド マテリアルズ インコーポレイテッド ボトムアップギャップ充填のための誘電堆積プロセスとエッチバックプロセス
JP2015111610A (ja) 2013-12-06 2015-06-18 メルクパフォーマンスマテリアルズマニュファクチャリング合同会社 熱分解可能な充填用組成物、ならびにその組成物を用いて形成された空隙を具備した半導体装置、およびその組成物を用いた半導体装置の製造方法
JP2015204389A (ja) 2014-04-15 2015-11-16 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
JP2019079889A (ja) 2017-10-23 2019-05-23 東京エレクトロン株式会社 半導体装置の製造方法
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