TW201802946A - 半導體裝置 - Google Patents

半導體裝置

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TW201802946A
TW201802946A TW106119900A TW106119900A TW201802946A TW 201802946 A TW201802946 A TW 201802946A TW 106119900 A TW106119900 A TW 106119900A TW 106119900 A TW106119900 A TW 106119900A TW 201802946 A TW201802946 A TW 201802946A
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TW
Taiwan
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electrode pad
pad
point
insulating film
semiconductor device
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TW106119900A
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English (en)
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松本雅弘
矢島明
前川和義
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瑞薩電子股份有限公司
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Abstract

本發明之課題係謀求半導體晶片之縮小化而謀求半導體裝置之小型化。 QFP之半導體晶片的接合墊4c在其露出部4ca具有通路配置區域4x，該通路配置區域由連結角部4n與第1點4q之第1線段4u、連結角部4n與第2點4r之第2線段4v、連結第1點4q與第2點4r且朝角部4n形成凸狀之圓弧構成。再者，在俯視接合墊4c時，通路4h之至少一部分重疊配置於通路配置區域4x。

Description

半導體裝置
本發明係有關於一種例如具有連接導電性金屬線之電極墊的半導體裝置。
在半導體裝置中，隨著其小型化及低成本有進展，半導體晶片之電極墊附近的構造亦期望小型化。另一方面，從半導體裝置之多功能化而言，有電極墊之數量增加的趨勢。
近年來，大多使用半導體晶片內之下層配線與電極墊藉由通路電性連接之構造。
此外，半導體晶片之電極墊與下層配線藉由通路電性連接之構造揭示於例如日本專利公開公報2002-16069號(專利文獻1)及日本專利公開公報平11-126790號(專利文獻2)。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本專利公開公報2002-16069號 [專利文獻2] 日本專利公開公報平11-126790號
[發明欲解決之課題] 在如上述半導體裝置般將電極墊與下層配線藉由通路電性連接之構造中，為減低通路部分之電阻，需增大通路徑。又，因濺鍍之被覆性的影響，而於通路上之電極墊的表面形成凹部(階差、凹陷)。當對形成有此凹部之電極墊的區域進行打線時，由於無法確保打線之連接強度，故其對策是考慮使用引出配線，將通路引出配置於劃定電極墊之絕緣膜的開口部之外側的位置。
然而，在此構造中，電極墊附近之面積增加，而無法謀求半導體晶片之小型化，結果，無法謀求半導體裝置之小型化。
其他之課題及新特徵應可從本說明書之記述及附加圖式清楚明白。 [用以解決課題之手段]
一實施形態之半導體裝置包含有具有電極墊之半導體晶片、及具有電性連接於該電極墊之金屬線連接部的導電性金屬線。再者，該半導體晶片具有下層配線、第1絕緣膜、導體連接部、及第2絕緣膜，該下層配線形成於該電極墊之下層；該第1絕緣膜覆蓋該下層配線；該導體連接部配置於該下層配線上並且埋入至形成於該第1絕緣膜之第1開口部，且與該下層配線電性連接；該第2絕緣膜覆蓋該電極墊之一部分，且形成有劃定該電極墊之露出部的第2開口部。又，該電極墊與該導體連接部形成一體。再者，該第2開口部具有沿著相鄰之2邊中的其中一邊之第1假想線與沿著另一邊之第2假想線交叉的交點、位於與該交點相距該金屬線連接部俯視時之半徑的距離之該第1假想線上的第1點、位於與該交點相距該半徑之距離的該第2假想線上之第2點。該第2開口部更具有第1區域，該第1區域由連結該交點與該第1點之第1線段、連結該交點與該第2點之第2線段、連結該第1點與該第2點且朝該交點形成凸狀之圓弧構成。又，該金屬線連接部連接於該電極墊之該第2開口部的與該第1區域不同之第2區域，形成於該導體連接部上之該電極墊的表面之凹部的至少一部分俯視時與該第1區域重疊。
又，一實施形態之另一半導體裝置包含有具有電極墊之半導體晶片、及具有電性連接於該電極墊之金屬線連接部的導電性金屬線。再者，該半導體晶片具有下層配線、第1絕緣膜、導體連接部、及第2絕緣膜。該下層配線形成於該電極墊之下層；該第1絕緣膜覆蓋該下層配線；該導體連接部配置於該下層配線上並且埋入至形成於該第1絕緣膜之第1開口部，且與該下層配線電性連接；該第2絕緣膜覆蓋該電極墊之一部分，且形成有劃定該電極墊之露出部的第2開口部。又，該電極墊與該導體連接部形成一體。再者，該第2開口部具有形成角部之第1邊及第2邊、位於與該角部相距該金屬線連接部俯視時之半徑的距離之該第1邊上的第1點、位於與該角部相距該半徑之距離的該第2邊上之第2點。更具有第1區域，該第1區域由連結該角部與該第1點之第1線段、連結該角部與該第2點之第2線段、連結該第1點與該第2點且朝該角部形成凸狀之圓弧構成。再者，該金屬線連接部連接於該電極墊之該第2開口部的與該第1區域不同之第2區域，形成於該導體連接部上之該電極墊的表面之凹部的至少一部分俯視時與該第1區域重疊。 [發明的功效]
根據上述一實施形態，可謀求半導體晶片之縮小化而謀求半導體裝置之小型化。
[用以實施發明之形態] 在以下之實施形態中，除了特別必要時以外，同一或同樣之部分的說明原則上不重複。
再者，在以下之實施形態中，為了方便而有其必要時，分割成複數之段或實施形態來說明，除了特別明示之情形外，該等並非彼此無關，有其中一者係另一者之一部分或全部的變形例、細節、補充說明等之關係。
又，在以下之實施形態中，提及要件之數等(包含個數、數值、量、範圍等)時，除了特別明示之情形及原理上顯而易見限定為特定數之情形等外，並非限定在該特定數，可為特定數以上，亦可為以下。
再者，在以下之實施形態中，其構成要件(亦包含要件步驟等)除了特別明示之情形及認為原理上顯而易見為必要之情形等外，未必為必要是無須贅言的。
又，在以下之實施形態中，關於構成要件等，提及「由A構成」、「以A形成」、「包含有A」、「具有A」時，除了特別明示僅該要件之主旨的情形等外，並非排除其他之要件是無須贅言的。同樣地，在以下之實施形態中，提及構成要件等之形狀、位置關係等時，除了特別明示之情形及認為原理上顯而易見並非如此之情形等外，包含實質上與其形狀等近似或類似者等。此點上述數值及範圍亦相同。
以下，依據圖式，詳細地說明本發明之實施形態。此外，在用以說明實施形態之所有圖中，對具有同一功能之構件附上同一符號，並省略其重複之說明。又，為了易觀看圖式，即使為平面圖，亦有附上剖面線之情形。
(實施形態1) ＜半導體裝置之構造＞ 圖1係顯示實施形態1之半導體裝置的構造之一例的平面圖，圖2係顯示沿著圖1所示之A-A線切斷的構造之截面圖。
圖1所示之本實施形態1的半導體裝置係對半導體晶片之電極墊進行打線後組裝之半導體封裝，在本實施形態1中，舉QFP(Quad Flat Package：四面扁平封裝)1作為前述半導體裝置之一例來說明。
就圖1及圖2所示之QFP1的結構作說明，包含形成有半導體積體電路之半導體晶片4、於半導體晶片4之周圍配置成放射狀的複數之內引腳2a、與內引腳2a形成一體之複數的外引腳2b。還包含有將露出至半導體晶片4之主面4a的電極墊亦即接合墊4c與對應此接合墊4c之內引腳2a電性連接之複數的金屬線(導電性金屬線)5。
再者，QFP1包含有藉由銀膠等黏晶材7固定了半導體晶片4之晶片搭載部亦即薄片(黏晶座)2c、以樹脂成型由密封用樹脂等形成且將半導體晶片4、薄片2c、複數之金屬線5及複數之內引腳2a密封的密封體3。由於為QFP1，故與複數之內引腳2a分別形成一體之複數的外引腳2b從密封體3之4邊分別朝外部突出，各外引腳2b彎曲成形成鷗翼狀。
在此，內引腳2a、外引腳2b及薄片2c以例如鐵-鎳合金、或銅合金等薄板狀構件形成，再者，密封體3由例如熱硬化性環氧系樹脂等樹脂材構成，係以樹脂成型形成。
又，半導體晶片4以例如矽等形成，於其主面4a形成有半導體積體電路，並且以黏晶材7固著於薄片2c上。即，半導體晶片4之背面4b與薄片2c之上面藉由黏晶材7接合。
＜電極墊之構造＞ 圖3係顯示圖1之半導體裝置的主要部分之基本構造的一例之放大部分截面圖，圖4係顯示圖3所示之墊的基本構造之平面圖。
使用圖3及圖4，就本實施形態1之QFP1的電極墊之基本構造作說明。如圖3所示，半導體晶片4包含有露出至其主面4a之複數的電極墊亦即接合墊4c，金屬線5以打線之熱壓接合方式連接於各接合墊4c。即，於接合墊4c電性連接有金屬線5之前端形成球狀之金屬線連接球(金屬線連接部)5a。
又，在半導體晶片4，於接合墊4c之下層形成有下層配線4e，再者，下層配線4e以配置於接合墊4c之下層的絕緣膜(第1絕緣膜)4f覆蓋。
又，於下層配線4e上形成有埋入至形成於絕緣膜4f之開口部(第1開口部)4g且與下層配線4e電性連接之通路(導體連接部)4h。此外，接合墊4c與通路4h形成一體。即，接合墊4c與通路4h以同一材料形成一體。
又，接合墊4c其一部分以絕緣膜(第2絕緣膜)4i覆蓋。再者，於此絕緣膜4i形成有劃定接合墊4c之露出部4ca的開口部(第2開口部)4j。即，接合墊4c之露出部4ca以形成於覆蓋接合墊4c之一部分的絕緣膜4i之開口部4j俯視時的形狀劃定。為本實施形態1時，如圖4所示，絕緣膜4i之開口部4j俯視時呈大約四角形，其開口部4j之形狀直接照原樣地相當於接合墊4c之露出部4ca的形狀。因而，接合墊4c之露出部4ca與絕緣膜4i之開口部4j俯視時之形狀相同，在本實施形態1中，此形狀為大約四角形。
又，如圖3所示，於通路4h上之接合墊4c的表面形成有凹部4d(階差、凹陷)。此凹部4d係在將導體以濺鍍等一體地形成於接合墊4c及通路4h之際，於通路用開口部4g埋入導體時，因其上部之接合墊4c的表面凹陷之現象(濺鍍之被覆性的影響)而形成。
接著，就圖4所示之本實施形態1的接合墊4c之露出部4ca的金屬線連接球配置區域(第2區域)4y、及位於其外側之通路配置區域(第1區域、圖4所示之剖面線區域)4x作說明。
如圖3及圖4所示，於接合墊4c形成有以絕緣膜4i之大約四角形的開口部4j形成的露出部4ca。再者，大約四角形之露出部4ca分為可配置金屬線連接球5a之金屬線連接球配置區域4y及其外側之通路配置區域4x。通路配置區域4x位於大約四角形之露出部4ca的四個角。
在此，就通路配置區域4x之劃定方法作說明，首先，開口部4j包含有沿著相鄰之2邊亦即第1邊4k及第2邊4m中之其中一邊亦即第1邊4k的第1假想線4s與沿著另一邊亦即第2邊4m之第2假想線4t交叉的交點4p。更包含有位於與此交點4p相距金屬線連接球5a俯視時的半徑r之距離的第1假想線4s上之第1點4q、位於與交點4p相距半徑r之距離的第2假想線4t之第2點4r。
再者，通路配置區域4x由連結交點4p與第1點4q之第1線段4u、連結交點4p與第2點4r之第2線段4v、連結第1點4q與第2點4r且朝交點4p構成凸狀之圓弧4w構成。即，形成於大約四角形之露出部4ca的四個角之通路配置區域4x係以距離r之第1線段4u、同樣距離r之第2線段4v、圓弧4w形成的區域。
另一方面，金屬線連接球配置區域4y係接合墊4c之大約四角形的露出部4ca之4個(4個角)通路配置區域4x以外的區域，係位於4個通路配置區域4x各自之內側的區域。再者，於不同與通路配置區域4x之金屬線連接球配置區域4y連接金屬線5。即，將金屬線連接球5a連接於金屬線連接球配置區域4y。此時，金屬線連接球5a不致侵入至通路配置區域4x。
接著，在本實施形態1之半導體裝置中，形成於通路4h上且形成於接合墊4c之表面的凹部4d之至少一部分形成於通路配置區域4x。即，俯視時，構成大約四角形之凹部4d的至少一部分重疊於通路配置區域4x。
在圖4所示之墊構造中，俯視時，構成大約四角形之凹部4d與通路4h各自之一部分橫跨通路配置區域4x、露出部4ca(通路配置區域4x)外側之形成有圖3所示的絕緣膜4i之絕緣膜區域4z而形成。即，凹部4d與通路4h各自之一部分重疊於通路配置區域4x及其外側之絕緣膜區域4z這兩個區域。
接著，就在圖4所示之墊構造中，接合墊4c之露出部4ca俯視時為四角形，露出部4ca存在4個角部4n的情形，說明通路配置區域4x之劃定方法。
此時，開口部4j具有形成角部4n之第1邊4k及第2邊4m、位於與角部4n相距金屬線連接球5a俯視時之半徑r的距離之第1邊4k上的第1點4q、位於與角部4n相距上述半徑r之距離的第2邊4m上之第2點4r。
再者，開口部4j具有通路配置區域4x，該通路配置區域由連結角部4n與第1點4q之第1線段4u、連結角部4n與第2點4r之第2線段4v、連結第1點4q與第2點4r且朝角部4n構成凸狀之圓弧4w構成。即，開口部4j具有4個由與角部4n相距長度r之第1線段4u、與角部4n相距長度r之第2線段4v、圓弧4w構成的通路配置區域4x。
換言之，通路配置區域4x係以從開口部4j之角部4n延伸至金屬線連接球5a之半徑r的長度量之2邊(第1邊4k與第2邊4m)、朝開口部4j之角部4n構成凸狀之金屬線連接球5a之半徑r的圓弧4w包圍之區域。
又，俯視時，於此通路配置區域4x配置通路4h之平面形狀的全部或一部分，且於不同於通路配置區域4x之金屬線連接球配置區域4y配置金屬線連接球5a，藉此，金屬線連接球5a不致接觸通路4h之上部的凹部4d，而可省略引出配線來將金屬線連接球5a與通路4h電性連接。
藉此，可使墊構造小型化，而謀求半導體晶片4之小型化及半導體裝置(QFP1)之小型化。
又，藉形成於通路4h之正上方的凹部4d，可使接合墊4c之金屬於水平方向變形而緩和打線時之晶片水平方向的衝擊。
結果，不僅使半導體晶片4小型化，而且可使金屬線5對接合墊4c之連接可靠度提高。
接著，就使用圖3之基本構造的本實施形態1之墊構造的具體例作說明。圖5係顯示實施形態1之墊構造的一例之放大部分截面圖，圖6係顯示圖5所示之墊構造的一例之平面圖，圖7係顯示圖5所示之墊構造的一例之平面圖，圖8係顯示實施形態1之墊的開口部之構造的一例之平面圖，圖9係顯示圖8所示之墊構造的一例之立體圖。
在此，就使用重佈配線4cb作為接合墊4c時之構造作說明。
就圖5所示之墊構造作說明，於Si基板9上形成電晶體8，以接觸部13連接電晶體8與第1配線10。又，以第1通路14連接第1配線10與第2配線11。再者，以第2通路15連接第2配線11與第3配線12。又，以墊通路(通路4h)連接第3配線12與重佈配線4cb。
此外，墊通路(通路4h)貫穿耐濕絕緣膜4fa與下層絕緣膜4fb。墊通路(通路4h)與重佈配線4cb形成一體，並於通路4h之上部形成有凹部4d(階差、凹陷)。
在此，重佈配線4cb以電解電鍍法或無電解電鍍法形成，由以例如銅為主成分之材料構成，係厚度5~6μm左右之厚度較厚的配線。此時，重佈配線4cb之一部分亦即露出部4ca形成為接合墊4c。又，由於重佈配線4cb之厚度厚，故通路4h之尺寸亦較大，當俯視時之形狀為四角形時，為一邊30μm左右之四角形。
又，重佈配線4cb為最上層之配線，形成於下層絕緣膜4fb上。再者，重佈配線4cb之一部分以上層絕緣膜亦即絕緣膜(第2絕緣膜)4i覆蓋。重佈配線4cb之露出部4ca露出至絕緣膜4i之開口部4j，並於此露出部4ca形成有連接形成在金屬線5之前端的金屬線連接球(金屬線連接部)5a的接合墊4c。於接合墊4c之表面形成有使重佈配線4cb之上面的一部分開口而使其與金屬線5之密合性佳的密合層4cc。換言之，密合層4cc形成於由重佈配線4cb構成之接合墊4c與金屬線連接球5a之間，為例如金層、鈀層或鎳層等。
又，可於重佈配線4cb與密合層4cc之間形成障壁層4cd，亦可於重佈配線4cb之下部形成障壁層4ce。障壁層4cd為例如鎳層等，障壁層4ce為例如鈦層等。即，重佈配線4cb之配線層的層數及構造並非特別限定，重佈配線4cb亦可以例如3種金屬形成。或者，亦可直接將金屬線5連接於重佈配線4cb之表面。
此外，金屬線5由以例如銅為主成分之材料構成。
接著，就使用重佈配線4cb時之各結構部的尺寸(一例)作說明。
舉例而言，進行使用半徑20μm之金屬線5的打線時，金屬線連接球(金屬線連接部)5a俯視時的半徑r為40μm。
又，墊通路(通路4h)之配置區域(通路配置區域4x)係以從絕緣膜4i之開口部4j的角部4n至在第1邊4k之與金屬線連接球5a的半徑r相同之40μm的第1點4q之第1線段4u、從第2邊4m之角部4n至同距離之第2點4r的第2線段4v、連結第1點4q與第2點4r且朝向角部4n之凸狀圓弧4w包圍的區域。
在此，就為俯視時形成四角形之墊通路(通路4h)時的墊通路與通路配置區域4x之交疊長度Y(參照圖8)的計算方法作說明。
如圖8及圖9所示，相對於金屬線連接球5a之半徑r，圓弧4w之半徑亦為r。此時，如圖8所示，當令侵入至通路配置區域4x之通路4h的一部分為一邊之長度係Y(交疊長度)的正方形時，Y=r-r／√2=r×(1-1／√2)=0.29r。即，可將金屬線連接球5a之半徑r的約0.29倍之墊通路(通路4h)配置(交疊)於內側(通路配置區域4x)。在本實施形態1中，當令金屬線連接球5a之半徑r為40μm時，可將墊通路(通路4h)於內側配置11.6μm。亦即，如圖6所示，使墊通路(通路4h)對通路配置區域4x交疊一邊(P)為11.6μm之正方形尺寸量。
此外，墊通路(通路4h)宜俯視時配置於通路配置區域(第1區域)4x。亦即，俯視時四角形之墊通路(通路4h)全部宜納入通路配置區域(第1區域)4x。
又，為如本實施形態1之重佈配線4cb時，從加工精確度而言，需使重佈配線4cb之端部與絕緣膜4i之開口部4j的距離T為25μm。亦即，需使重佈配線4cb之端部與絕緣膜4i之開口部4j的邊緣相隔25μm。在此，開口部4j之一邊的長度K為金屬線連接球5a之直徑的約1.5倍。因而，由於金屬線球5a之半徑r為40μm時，開口部4j之一邊的長度K為120μm，再者，重佈配線4cb之端部與絕緣膜4i之開口部4j的距離T為25μm，故重佈配線4cb俯視時之一邊的尺寸S為170μm。
又，在圖6所示之墊構造中，提及通路4h(墊通路)俯視時的尺寸(俯視時之四角形的一邊之長度)時，以從通路4h(墊通路)之開口部的其中一上端至另一上端的長度表示。舉例而言，圖6所示之通路4h的尺寸(一邊之長度)B為30μm。
根據以上，在使用圖5及圖6所示之重佈配線4cb的墊構造中，可在不附加引出配線下，配置一邊為30μm之四角形的通路4h(墊通路)。
此外，金屬線連接球5a因打線時之位置精確度的影響，而於連接位置產生偏移。於圖7顯示金屬線連接球5a之連接位置往朝向通路4h之方向偏移的情形。如圖7般若金屬線連接球5a之連接位置往朝向通路4h之方向偏移時，由於絕緣膜4i之開口部4j的側壁亦抑制金屬線連接球5a往通路方向侵入，故金屬線連接球5a不致上到通路配置區域4x。即，可防止金屬線連接球5a配置於凹部4d上。
＜電極墊之製造方法＞ 圖10~圖23分別係顯示使用圖5之重佈配線的電極墊之製造方法的一部分之部分截面圖。
就本實施形態1之電極墊的製造方法作說明。
圖10所示之構造顯示形成第1配線10、第2配線11及第3配線12後，於第3配線12上形成耐濕絕緣膜4fa之狀態。第3配線12之正上方適合氧化膜、TEOS、SiOC、有機絕緣膜等。最上面適合耐濕性高之氮化矽，而作為耐濕絕緣膜4fa。
接著，圖11所示之構造顯示於耐濕絕緣膜4fa形成有墊通路(通路4h)用開口部4g之狀態。在此，以使用光阻之光刻法形成圖形，之後，以異向性乾蝕刻法於第3配線12上形成墊通路用開口部4g。
之後，圖12所示之構造顯示於耐濕絕緣膜4fa上塗佈有下層絕緣膜4fb之狀態。即，將下層絕緣膜4fb塗佈於從耐濕絕緣膜4fa上至開口部4g之處。藉此，於耐濕絕緣膜4fa上形成下層絕緣膜4fb，並且將下層絕緣膜4fb埋入至開口部4g。此時，下層絕緣膜4fb適合感光性聚醯亞胺。
接著，圖13所示之構造顯示以光刻法將下層絕緣膜4fb形成有圖形的狀態。在此，為形成墊通路(通路4h)用開口部4g，而去除下層絕緣膜4fb之指定處。此時，將下層絕緣膜4fb顯像、曝光，而形成墊通路(通路4h)用開口部4g。
然後，圖14所示之構造顯示在下層絕緣膜4fb上將重佈配線4cb之障壁層4ce與電鍍用晶種層4cf形成於晶圓整面之狀態。晶種層4cf係用以施加電鍍用電流之金屬層。此外，障壁層4ce及晶種層4cf皆適合以濺鍍法或CVD(Chemical Vapor Deposition：化學氣相沉積)法形成。
在此，重佈配線4cb之障壁層4ce適合例如鈦、氮化鈦、鉭、氮化鉭、鉻及該等之積層膜。另一方面，電鍍用晶種層4cf適合例如銅、鈀、金、銀、白金、銥、釕、銠、鈦、鋁、錳、鎳及該等之合金、積層膜。
接著，圖15所示之構造顯示將光阻4cg塗佈於晶種層4cf上並以光刻法形成重佈配線層之圖形的狀態。在此，將形成重佈配線4cb之處的光阻4cg以光刻法選擇性去除，使其開口而使晶種層4cf露出。
之後，圖16所示之構造顯示於光阻4cg之開口部形成有重佈配線4cb的狀態。重佈配線4cb之金屬適合銅、鈀、金、銀、白金、銥、釕、銠、鈦、鋁、錳、鎳及該等之合金、積層膜，在圖5所示之墊構造中，以使用銅之情形為一例作了說明。此外，重佈配線4cb之形成適合採用電解電鍍法、或無電解電鍍法。
此外，此時，墊通路(通路4h)無法完全被電鍍膜埋住而殘留凹部(階差、凹陷)4d。
接著，圖17所示之構造顯示將光阻4ch塗佈於重佈配線4cb及重佈配線4cb之光阻4cg上，以光刻法將接合墊層(密合層)用開口形成有圖形之狀態。如此，藉預先保留重佈配線4cb之光阻4cg，即使接合墊層之光阻4ch膜厚薄，亦可將光阻4ch均一地塗佈，而可刪減成本。
然後，圖18所示之構造顯示於光阻4ch之開口部形成有障壁層4cd及密合層4cc的狀態。此外，密合層4cc適合例如鈀、金、銀、白金、銥、釕、銠、鈦及該等之合金或積層膜。在圖5所示之墊構造中，以使用金之情形為一例作了說明。
另一方面，障壁層4cd適合例如鎳、鈦、鉭、鉻及該等之合金或積層膜。在圖5所示之墊構造中，以使用鎳之情形為一例作了說明。此外，亦可不形成障壁層4cd。又，障壁層4cd、密合層4cc之形成適合採用電解電鍍或無電解電鍍。
接著，圖19所示之構造顯示去除了重佈配線4cb及接合墊層之光阻4cg、4ch的狀態。光阻4cg、4ch之去除適合有機酸、有機溶劑等。如此，保留重佈配線4cb之光阻4cg，於其上面形成光阻4ch後，形成障壁層4cd、密合層4cc，之後，去除光阻4cg、4ch，藉此，可一次去除光阻4cg、4ch，而可刪減成本。
接著，圖20所示之構造顯示去除了重佈配線4cb之晶種層4cf的狀態。晶種層4cf之去除適合硫酸、過氧化氫溶液及水之混合液，使用上述混合液，以濕蝕刻去除晶種層4cf。藉此，可除掉晶種層4cf，使重佈配線4cb之障壁層4ce露出。
之後，圖21所示之構造顯示去除了重佈配線4cb之障壁層4ce的狀態。重佈配線4cb之障壁層4ce的去除適合氨、過氧化氫溶液及水的混合液，使用上述混合液，以濕蝕刻去除障壁層4ce。藉此，可除掉障壁層4ce，而使下層絕緣膜4fb露出，結果，形成為形成有重佈配線4cb之狀態。
接著，圖22所示之構造顯示於重佈配線4cb、下層絕緣膜4fb、及耐濕絕緣膜4fa上塗佈了上層絕緣膜亦即絕緣膜4i的狀態。此時，絕緣膜4i適合感光性聚醯亞胺。
之後，圖23所示之構造顯示以光刻法將絕緣膜4i形成為圖形的狀態。即，去除接合墊4c上之絕緣膜4i。在此，將絕緣膜4i曝光、顯像後去除，之後，施加熱處理而使其聚合。接合墊4c之開口設定於密合層4cc上。
根據以上，完成由重佈配線4cb構成之接合墊4c的形成。
＜半導體裝置之組裝＞ 就圖1及圖2所示之QFP1的組裝作說明。
首先，進行黏晶製程。在此，藉由黏晶材7將半導體晶片4搭載於圖中未示之導線框的薄片2c。此時，將半導體晶片4之接合墊4c露出的主面4a朝上來將半導體晶片4搭載於薄片2c上。
接著，進行打線製程。以金屬線5連接半導體晶片4之接合墊4c與上述導線框之內引腳2a。此時，在半導體晶片側，將形成於金屬線5之前端的金屬線連接球5a連接於接合墊4c之金屬線連接球配置區域4y。
然後，進行樹脂密封製程。在此，使用成型用樹脂，將密封體3形成為覆蓋薄片2c、半導體晶片4、內引腳2a及複數之金屬線5，且使外引腳2b露出。
之後，進行切斷、成形。在此，將外引腳2b從上述導線框之框部切斷而分離，並且將外引腳2b彎曲成形成鷗翼狀。藉此，完成QFP1之組裝。
＜效果＞ 在本案發明人比較檢討之圖28所示的比較例之放大部分平面圖之墊構造中，因在作為接合墊4c之重佈配線4cb中，墊通路(通路4h)上有凹部4d，故當將墊通路(通路4h)配置於與圖5所示之金屬線連接球5a接觸(重疊)之位置時，在凹部4d上，金屬線連接球5a與密合層4cc之連接不足，而引起金屬線5之連接不良。因而，為了不引起金屬線5之連接不良，考慮使用引出配線，將通路4h引出至絕緣膜4i之開口部4j的外側來配置，此時，墊構造增大，結果，晶片面積擴大。
是故，在本實施形態1之QFP1中，不僅設上層絕緣膜亦即絕緣膜4i，而且將墊通路(通路4h)配置成墊通路(通路4h)之至少一部分重疊於通路配置區域4x，該通路配置區域係連結絕緣膜4i之開口部4j的角部4n、跟角部4n相距與金屬線連接球5a之半徑r相同的距離之第1點4q、跟角部4n相距與上述半徑r相同之距離的第2點4r而成。
即，將墊通路(通路4h)配置成在由重佈配線4cb構成之接合墊4c的露出部4ca中，於通路配置區域4x重疊墊通路(通路4h)之至少一部分，該通路配置區域由連結角部4n與第1點4q之第1線段4u、連結角部4n與第2點4r之第2線段v、連結第1點4q與第2點4r且朝角部4n形成凸狀之圓弧構成。亦即，由於俯視時，將墊通路(通路4h)之至少一部分配置成重疊於接合墊4c之開口部4j的一部分之區域亦即通路配置區域4x，故可不使用用以將通路4h引出至開口部4j之外側來配置的上述引出配線，而可謀求晶片尺寸之縮小化。結果，可謀求QFP1之小型化。
又，由於可謀求晶片尺寸之縮小化，故可謀求QFP1之成本的減低。
此外，墊通路(通路4h)宜俯視時，配置於通路配置區域(第1區域)4x。亦即，俯視時四角形之墊通路(通路4h)全部宜納入通路配置區域(第1區域)4x。
藉此，可謀求進一步之晶片尺寸的縮小化，QFP1之尺寸亦可謀求小型化。
又，即使金屬線連接球5a之位置往墊通路(通路4h)之方向偏離時，金屬線連接球5a亦會被絕緣膜4i之側壁阻擋而無法侵入至上述墊通路上。結果，由於俯視時，金屬線連接球5a與墊通路(通路4h)不致重疊，故可抑制打線之連接不良。
藉此，可使QFP1之金屬線5的連接可靠度提高。
此外，藉形成於通路正上方之凹部4d俯視時的至少一部分重疊於通路配置區域4x，亦可避免俯視時凹部4d與金屬線連接球5a重疊。
又，由於通路正上方之接合墊4c的表面形成有凹部4d，故可藉此凹部4d吸收打線時之晶片水平方向的衝擊。即，藉凹部4d，接合墊4c之金屬部分可於水平方向變形，可抑制金屬線5之斷線，而可提高金屬線5之連接可靠度。
此外，金屬線5由以銅為主成分之材料構成時，由於銅比較硬質，故將銅之金屬線連接球5a壓著於接合墊4c之際，產生將接合墊4c之金屬部分推向水平方向而使之飛散的稱為飛濺之現象，上述飛濺會引起與相鄰之接合墊4c的電性短路。
然而，在本實施形態1之墊構造中，如上述，由於通路正上方之接合墊4c的表面形成有凹部4d，故接合墊4c之金屬部分可往水平方向變形而抑制上述飛濺之產生，而可謀求減低電性短路之產生。
(實施形態2) 圖24係顯示實施形態2之墊構造的一例之放大部分截面圖，圖25係顯示圖24所示之墊構造的一例之平面圖。
在本實施形態2中，說明墊構造之接合墊4c為由以鋁為主成分之材料構成的Al墊4ci的情形。此外，在本實施形態2中，顯示了在形成於半導體晶片4之下層配線使用雙鑲嵌工法之4層銅配線的情形，下層配線之類別及層數並未特別限定。
Al墊4ci以濺鍍等形成，厚度比實施形態1之重佈配線4cb薄。由於Al墊4ci之厚度薄，故通路4h亦是當其俯視時之形狀為四角形時，一邊之長度比重佈配線4cb之30μm小2~3μm左右。
如圖24所示，以墊通路(通路4h)連接第4配線16與Al墊4ci。墊通路(通路4h)貫穿下層絕緣膜4fb。又，由於墊通路(通路4h)由以鋁為主成分之金屬與Al墊4ci形成一體，故通路上部有凹部4d。即，由於藉1次之濺鍍將Al墊4ci與墊通路(通路4h)形成一體，故於通路上部形成有凹部4d。
又，接合墊4c(Al墊4ci)之一部分以上層絕緣膜亦即絕緣膜4i覆蓋，再者，於接合墊4c之開口部4j的露出部4ca的金屬線連接球配置區域4y連接有金屬線連接球5a。
又，於Al墊4ci之下面形成有障壁層4ce。再者，雖然Al墊4ci之上面亦可有位障金屬，但在上層絕緣膜亦即絕緣膜4i之開口部4j則是被去除了，露出部4ca露出。
此外，亦可於Al墊4ci之上面形成密合金屬或密合金屬與位障金屬之積層膜。密合金屬為例如鈀、金。位障金屬為例如鈦、氮化鈦、鉻、鉭、氮化鉭。
又，在本實施形態2之墊構造中，於上層絕緣膜亦即絕緣膜4i之上部形成有密合絕緣膜4cj。密合絕緣膜4cj用以使與半導體裝置之封裝材料的樹脂(密封用樹脂)之密合性提高，密合絕緣膜4cj之開口位於絕緣膜4i之開口部4j的外側。密合絕緣膜4cj適合聚醯亞胺。
在本實施形態2之墊構造中，亦與實施形態1之墊構造同樣地，如圖25所示，將墊通路(通路4h)配置成墊通路(通路4h)之至少一部分重疊於通路配置區域4x，該通路配置區域係連結絕緣膜4i之開口部4j的角部4n、跟角部4n相距與金屬線連接球5a之半徑r相同的距離之第1點4q、跟角部4n相距與上述半徑r相同之距離的第2點4r而成。
即，將墊通路(通路4h)配置成在由Al墊4ci構成之接合墊4c的露出部4ca中，於通路配置區域4x重疊墊通路(4h)之至少一部分，該通路配置區域由連結角部4n與第1點4q之第1線段4u、連結角部4n與第2點4r之第2線段4v、連結第1點4q與第2點4r且朝角部4n構成凸狀之圓弧4w構成。
又，與實施形態1同樣地，藉形成於通路正上方之凹部4d俯視時的至少一部分重疊於通路配置區域4x，可避免俯視時凹部4d與金屬線連接球5a重疊。
接著，說明圖25所示之本實施形態2的墊構造各部之尺寸的一例。需確保Al墊4ci之端部與絕緣膜4i之開口部4j的距離T為2.5μm左右。又，由於開口部4j之一邊的長度K為55μm，再者，Al墊4ci之端部與絕緣膜4i之開口部4j的距離T為2.5μm，故Al墊4ci俯視時之一邊的尺寸S為60μm。
又，通路4h之尺寸(一邊之長度)B為3μm左右。
根據以上，在使用本實施形態2之Al墊4ci的墊構造中，亦可在不附加引出配線下，配置一邊為3μm之四角形的通路4h(墊通路)。
此外，與實施形態1同樣地，當令侵入至通路配置區域4x之通路4h的一部分為一邊長度係Y(交疊長度)之正方形時，Y=r-r／√2=r×(1-1／√2)=0.29r，可將金屬線球5a之半徑r的約0.29倍之墊通路(通路4h)配置(交疊)於內側(通路配置區域4x)。在本實施形態2中，當令金屬線球5a之半徑r為20μm時，可將墊通路(通路4h)於內側配置5.8μm。亦即，可使墊通路(通路4h)對通路配置區域4x交疊一邊(P)為5.8μm之正方形的尺寸量。
又，即使密合絕緣膜4cj位於上層絕緣膜亦即絕緣膜4i之內側時，由於密合絕緣膜4cj之側壁阻擋金屬線連接球5a之侵入，故金屬線連接球5a之位置往墊通路(通路4h)的方向偏離之際，金屬線連接球5a被密合絕緣膜4cj之側壁阻擋而無法侵入至上述墊通路上。結果，由於俯視時，金屬線連接球5a與墊通路(通路4h)不致重疊，故可抑制打線之連接不良。
根據本實施形態2之半導體裝置，藉將墊通路(通路4h)配置成墊通路(通路4h)之至少一部分重疊於Al墊4ci之露出部4ca的通路配置區域4x，可在不使用引出線下，配置墊通路(通路4h)。
藉此，可謀求晶片尺寸之縮小化，而可謀求半導體裝置(QFP1)之小型化。
又，由於可謀求晶片尺寸之縮小化，故可謀求半導體裝置(QFP1)之成本的減低。
關於藉本實施形態2之半導體裝置而得的其他效果，由於與實施形態1相同，故省略其重複說明。
(實施形態3) 圖26係顯示實施形態3之墊構造的各數值之一例的數據圖。在本實施形態3中，顯示了實施形態1之墊構造的各部之尺寸(代表值、範圍)及實施形態2之墊構造的各部之尺寸(代表值、範圍)。即，在圖26，分別就通路4h俯視時的一邊之尺寸、凹部4d俯視時之一邊的尺寸、凹部4d之深度、金屬線連接球5a之半徑、絕緣膜4i俯視時的一邊之開口尺寸，顯示了實施形態1及2之墊構造的代表值及範圍。
從圖26可知，例如凹部4d之深度為0.5μm以上時，易產生金屬線連接球5a與電極墊之連接不良。因而，可以說當凹部4d之深度為0.5μm以上時，實施形態1之墊構造及實施形態2之墊構造有效。
＜變形例＞ 圖27係顯示變形例之墊構造的放大部分平面圖。
本變形例說明通路4h俯視時的形狀及配置於1個通路配置區域4x之通路4h的數等之變形例。即，在實施形態1及實施形態2中，說明了於接合墊4c之4個角部中的1個角部4n配置1個通路4h且此1個通路4h之一部分或全部重疊於通路配置區域4x的情形，如圖27所示，亦可於複數(例如4個)之角部4n分別配置複數之通路(導體連接部)4h。或者，亦可於4個角部4n中之任2個或3個角部4n配置通路4h。抑或亦可僅於1個角部4n配置複數之通路4h。即，配置通路4h之角部4n的數、及配置於1個角部4n之通路4h的數可分別為1個，亦可為複數。
又，通路4h及凹部4d俯視時之形狀不限四角形，亦可為三角形或五角形以上之多角形等。
以上，將由本案發明人所創作之發明依據實施形態具體地作了說明，本發明不限至目前為止所記載之實施形態，在不脫離其要旨之範圍下可進行各種變更是無須贅言的。
在上述實施形態1及2中，就半導體裝置為QFP1之情形作了說明，上述半導體裝置只要為於半導體晶片之電極墊連接導電性金屬線而組裝之半導體裝置，不限QFP1，亦可為其他半導體裝置。
1‧‧‧QFP(半導體裝置)
2a‧‧‧內引腳
2b‧‧‧外引腳
2c‧‧‧薄片(黏晶座)
3‧‧‧密封體
4‧‧‧半導體晶片
4a‧‧‧主面
4b‧‧‧背面
4c‧‧‧接合墊(電極墊)
4ca‧‧‧露出部
4cb‧‧‧重佈配線
4cc‧‧‧密合層
4cd‧‧‧障壁層
4ce‧‧‧障壁層
4cf‧‧‧晶種層
4cg‧‧‧光阻
4ci‧‧‧Al墊
4cj‧‧‧密合絕緣膜
4d‧‧‧凹部
4e‧‧‧下層配線
4f‧‧‧絕緣膜(第1絕緣膜)
4fa‧‧‧耐濕絕緣膜
4fb‧‧‧下層絕緣膜
4g‧‧‧開口部(第1開口部)
4h‧‧‧通路(導體連接部)
4i‧‧‧絕緣膜(第2絕緣膜)
4j‧‧‧開口部
4k‧‧‧第1邊
4m‧‧‧第2邊
4n‧‧‧角部
4p‧‧‧交點
4q‧‧‧第1點
4r‧‧‧第2點
4s‧‧‧第1假想線
4t‧‧‧第2假想線
4u‧‧‧第1線段
4v‧‧‧第2線段
4w‧‧‧圓弧
4x‧‧‧通路配置區域(第1區域)
4y‧‧‧金屬線連接球配置區域(第2區域)
4z‧‧‧絕緣膜區域
5‧‧‧金屬線(導電性金屬線)
5a‧‧‧金屬線連接球
7‧‧‧黏晶材
8‧‧‧電晶體
9‧‧‧Si基板
10‧‧‧第1配線
11‧‧‧第2配線
12‧‧‧第3配線
13‧‧‧接觸部
14‧‧‧第1通路
15‧‧‧第2通路
16‧‧‧第4配線
K‧‧‧開口部之一邊的長度
r‧‧‧半徑
S‧‧‧重佈配線俯視時之一邊的尺寸
T‧‧‧距離
Y‧‧‧交疊長度
圖1係顯示實施形態1之半導體裝置的構造之一例的平面圖。 圖2係顯示沿著圖1所示之A-A線切斷的構造之截面圖。 圖3係顯示圖1之半導體裝置的主要部分之基本構造的一例之放大部分截面圖。 圖4係顯示圖3所示之墊的基本構造之一例的平面圖。 圖5係顯示實施形態1之墊構造的一例之放大部分截面圖。 圖6係顯示圖5所示之墊構造的一例之平面圖。 圖7係顯示圖5所示之墊構造的一例之平面圖。 圖8係顯示實施形態1之墊的開口部之構造的一例之平面圖。 圖9係顯示圖8所示之墊構造的一例之立體圖。 圖10係顯示圖5之電極墊的製造方法之一部分的部分截面圖。 圖11係顯示圖5之電極墊的製造方法之一部分的部分截面圖。 圖12係顯示圖5之電極墊的製造方法之一部分的部分截面圖。 圖13係顯示圖5之電極墊的製造方法之一部分的部分截面圖。 圖14係顯示圖5之電極墊的製造方法之一部分的部分截面圖。 圖15係顯示圖5之電極墊的製造方法之一部分的部分截面圖。 圖16係顯示圖5之電極墊的製造方法之一部分的部分截面圖。 圖17係顯示圖5之電極墊的製造方法之一部分的部分截面圖。 圖18係顯示圖5之電極墊的製造方法之一部分的部分截面圖。 圖19係顯示圖5之電極墊的製造方法之一部分的部分截面圖。 圖20係顯示圖5之電極墊的製造方法之一部分的部分截面圖。 圖21係顯示圖5之電極墊的製造方法之一部分的部分截面圖。 圖22係顯示圖5之電極墊的製造方法之一部分的部分截面圖。 圖23係顯示圖5之電極墊的製造方法之一部分的部分截面圖。 圖24係顯示實施形態2之墊構造的一例之放大部分截面圖。 圖25係顯示圖24所示之墊構造的一例之平面圖。 圖26係顯示實施形態3之墊構造的各數值之一例的數據圖。 圖27係顯示變形例之墊構造的放大部分平面圖。 圖28係顯示比較例之墊構造的放大部分平面圖。
4c‧‧‧接合墊(電極墊)
4ca‧‧‧露出部
4d‧‧‧凹部
4h‧‧‧通路(導體連接部)
4j‧‧‧開口部
4k‧‧‧第1邊
4m‧‧‧第2邊
4n‧‧‧角部
4p‧‧‧交點
4q‧‧‧第1點
4r‧‧‧第2點
4s‧‧‧第1假想線
4t‧‧‧第2假想線
4u‧‧‧第1線段
4v‧‧‧第2線段
4w‧‧‧圓弧
4x‧‧‧通路配置區域(第1區域)
4y‧‧‧金屬線連接球配置區域(第2區域)
4z‧‧‧絕緣膜區域
5a‧‧‧金屬線連接球
r‧‧‧半徑

Claims (15)

  1. 一種半導體裝置，包含： 半導體晶片，具有電極墊； 導電性金屬線，具有電性連接於該電極墊之金屬線連接部； 該半導體晶片具有： 下層配線，形成於該電極墊之下層； 第1絕緣膜，覆蓋於該下層配線； 導體連接部，配置於該下層配線上，並埋入至形成於該第1絕緣膜之第1開口部，且與該下層配線電性連接；及 第2絕緣膜，覆蓋於該電極墊之一部分，且形成有劃定該電極墊之露出部的第2開口部； 該電極墊與該導體連接部形成一體， 該第2開口部具有：沿著相鄰之2邊中的其中一邊之第1假想線與沿著另一邊之第2假想線交叉的交點、位於與該交點相距「該金屬線連接部俯視時之半徑」的距離之該第1假想線上的第1點、位於與該交點相距該半徑之距離的該第2假想線上之第2點，更具有第1區域，該第1區域係由連結該交點與該第1點之第1線段、連結該交點與該第2點之第2線段、及連結該第1點與該第2點且朝該交點形成凸狀之圓弧構成， 該金屬線連接部連接於該電極墊之該第2開口部的與該第1區域不同之第2區域， 形成於該導體連接部上之該電極墊的表面之凹部的至少一部分，在俯視時與該第1區域重疊。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該導體連接部俯視時橫跨該第1區域與該第1區域之外側的形成有該第2絕緣膜之絕緣膜區域而配置。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該導體連接部俯視時配置於該第1區域。
  4. 如申請專利範圍第1項之半導體裝置，其中， 該導電性金屬線由以銅為主成分之材料構成。
  5. 如申請專利範圍第1項之半導體裝置，其中， 該電極墊由以銅為主成分之材料構成。
  6. 如申請專利範圍第1項之半導體裝置，其中， 該電極墊由以鋁為主成分之材料構成。
  7. 如申請專利範圍第1項之半導體裝置，其中， 於該電極墊與該金屬連接部之間配置有鈀層、金層或鎳層中之至少1個的合金層。
  8. 如申請專利範圍第1項之半導體裝置，其中， 該凹部之深度為0.5μm以上。
  9. 一種半導體裝置，包含： 半導體晶片，具有電極墊； 導電性金屬線，具有電性連接於該電極墊之金屬線連接部； 該半導體晶片具有： 下層配線，形成於該電極墊之下層； 第1絕緣膜，覆蓋於該下層配線； 導體連接部，配置於該下層配線上，並埋入至形成於該第1絕緣膜之第1開口部，且與該下層配線電性連接；及 第2絕緣膜，覆蓋於該電極墊之一部分，且形成有劃定該電極墊之露出部的第2開口部； 該電極墊與該導體連接部形成一體， 該第2開口部具有形成角部之第1邊及第2邊、位於與該角部相距「該金屬線連接部俯視時之半徑」的距離之該第1邊上的第1點、位於與該角部相距該半徑之距離的該第2邊上之第2點，更具有第1區域，該第1區域係由連結該角部與該第1點之第1線段、連結該角部與該第2點之第2線段、連結該第1點與該第2點且朝該角部形成凸狀之圓弧構成， 該金屬線連接部連接於該電極墊之該第2開口部的與該第1區域不同之第2區域， 形成於該導體連接部上之該電極墊的表面之凹部的至少一部分，俯視時與該第1區域重疊。
  10. 如申請專利範圍第9項之半導體裝置，其中， 該導體連接部俯視時橫跨該第1區域與該第1區域之外側的形成有該第2絕緣膜之絕緣膜區域而配置。
  11. 如申請專利範圍第9項之半導體裝置，其中， 該導體連接部俯視時配置於該第1區域。
  12. 如申請專利範圍第9項之半導體裝置，其中， 該電極墊由以銅為主成分之材料構成。
  13. 如申請專利範圍第9項之半導體裝置，其中， 該電極墊由以鋁為主成分之材料構成。
  14. 如申請專利範圍第9項之半導體裝置，其中， 於1個該角部分或複數個該角部分別配置有複數之該導體連接部。
  15. 如申請專利範圍第9項之半導體裝置，其中， 該凹部之深度為0.5μm以上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI722957B (zh) * 2019-10-28 2021-03-21 南亞科技股份有限公司 半導體元件及其製備方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231723B (zh) * 2016-12-22 2020-08-07 中芯国际集成电路制造(上海)有限公司 封装结构及其形成方法
DE102018105462A1 (de) 2018-03-09 2019-09-12 Infineon Technologies Ag Halbleitervorrichtung, die ein bondpad und einen bonddraht oder -clip enthält
DE112019006263T5 (de) * 2018-12-18 2021-09-09 Rohm Co., Ltd. Halbleiterbauteil und herstellungsverfahren für halbleiterbauteil
US10804176B2 (en) * 2019-02-21 2020-10-13 Win Semiconductors Corp. Low stress moisture resistant structure of semiconductor device
JP7339000B2 (ja) * 2019-03-18 2023-09-05 ローム株式会社 半導体装置および半導体パッケージ
US11776922B2 (en) * 2020-07-01 2023-10-03 Sandisk Technologies Llc Semiconductor structure containing pre-polymerized protective layer and method of making thereof
US11538777B2 (en) * 2020-07-01 2022-12-27 Sandisk Technologies Llc Semiconductor structure containing pre-polymerized protective layer and method of making thereof

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213422A (ja) 1995-02-07 1996-08-20 Mitsubishi Electric Corp 半導体装置およびそのボンディングパッド構造
JP3608393B2 (ja) 1997-08-21 2005-01-12 セイコーエプソン株式会社 半導体装置
JP2002016069A (ja) 2000-06-29 2002-01-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6765277B2 (en) * 2002-01-15 2004-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Microelectronic fabrication with corrosion inhibited bond pad
US7078796B2 (en) 2003-07-01 2006-07-18 Freescale Semiconductor, Inc. Corrosion-resistant copper bond pad and integrated device
JP2005064218A (ja) * 2003-08-12 2005-03-10 Renesas Technology Corp 半導体装置
JP4951276B2 (ja) * 2006-05-29 2012-06-13 ルネサスエレクトロニクス株式会社 半導体チップおよび半導体装置
JP5111878B2 (ja) * 2007-01-31 2013-01-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7652379B2 (en) * 2007-07-23 2010-01-26 National Semiconductor Corporation Bond pad stacks for ESD under pad and active under pad bonding
JP2010050177A (ja) * 2008-08-20 2010-03-04 Sharp Corp 半導体装置
JP2010147267A (ja) * 2008-12-19 2010-07-01 Renesas Technology Corp 半導体集積回路装置および半導体集積回路装置の製造方法
JP5353313B2 (ja) * 2009-03-06 2013-11-27 富士通セミコンダクター株式会社 半導体装置
JP2011003578A (ja) * 2009-06-16 2011-01-06 Renesas Electronics Corp 半導体装置
FR2948815B1 (fr) * 2009-07-31 2012-02-03 E2V Semiconductors Structure de plots de connexion pour composant electronique
JP2012186366A (ja) * 2011-03-07 2012-09-27 Panasonic Corp 半導体装置及びその製造方法
US9230928B2 (en) 2011-09-12 2016-01-05 Conexant Systems, Inc. Spot plated leadframe and IC bond pad via array design for copper wire
JP5919128B2 (ja) * 2012-08-03 2016-05-18 ルネサスエレクトロニクス株式会社 半導体装置とその製造方法
JP2015088576A (ja) * 2013-10-30 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2015142009A (ja) * 2014-01-29 2015-08-03 サンケン電気株式会社 半導体装置
US9281275B2 (en) * 2014-05-15 2016-03-08 Texas Instruments Incorporated Bond pad having ruthenium directly on passivation sidewall
JP6355541B2 (ja) * 2014-12-04 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI722957B (zh) * 2019-10-28 2021-03-21 南亞科技股份有限公司 半導體元件及其製備方法
US11270962B2 (en) 2019-10-28 2022-03-08 Nanya Technology Corporation Semiconductor device and method of manufacturing the same

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