JP5353313B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、より具体的には、電極パッドを備えた半導体装置に関する。
半導体装置の製品製造においては、早期に不良品の半導体素子を発見し、半導体装置の製造コストの低減及び生産性の向上を図るべく、当該半導体素子をテスタに接続して回路を動作させる機能検査を行っている。
かかる機能検査において、テスタから半導体素子上に設けられた電極パッドに一時的に配線するために、予め検査対象の半導体素子の電極パッドの配置に合わせてプローブ針を配置したプローブカードが半導体素子検査用カードとして用いられる。具体的には、プローバと呼ばれる駆動装置により、プローブカードのプローブ針を検査対象の半導体素子の電極パッドに接触させて半導体素子の電気的特性の検査（プロービング試験）が行われている。
次いで、かかるプロービング試験において良品と判断された半導体素子の電極パッドとインナーリード又は当該半導体素子が実装される配線基板の電極端子とを金（Ａｕ）等からなるボンディングワイヤで配線する、所謂ワイヤボンディングが行われる。
ところで、近年の半導体装置の微細化により、電極パッド間のピッチ及び電極パッドのサイズが狭くなってきている。例えば電極パッド間のピッチが６０μｍ以下の場合、図１に示す構造が採用されている。
図１は、半導体素子の電極パッドおよび当該電極パッドの近傍の平面図である。図１に示す態様にあっては、半導体基板上に形成された二酸化シリコン（ＳｉＯ２）等のシリコン酸化膜（ＳｉＯ）１に、略矩形形状を有する開口部２が形成され、例えばアルミニウム（Ａｌ）からなる電極パッド３が露出している。
また、電極パッド３よりも下方の層には図示を省略するビア４が形成されている。当該ビア４には例えばアルミニウム（Ａｌ）が設けられており、外部からシリコン酸化膜（ＳｉＯ）１を介して目視することができる。アルミニウム（Ａｌ）が設けられたビア４を介して電極パッド３と、電極パッド３の下方に位置する配線部とが接続されている。
図２に、図１に示す電極パッド３を拡大して示す。図２（ｂ）は、図２（ａ）に示す電極パッド３にプロービング試験を行った状態を示す。電極パッド３内には、ワイヤボンディングが行われるボンディング領域と、プロービング試験を行うためにプローブ針が接触するテスト領域が設けられている。図２において、点線で示す箇所がボンディング領域であり、ボンディング領域の隣（図２ではボンディング領域の上方）がテスト領域である。
プロービング試験を行うときには、例えばカンチレバー方式のプローブ針を、電極パッド３に接触させ、図２（ａ）において矢印Ａで示す方向に電極パッド３のテスト領域に擦りながら摺動（スクラブ）させる。
しかしながら、図２（ａ）に示す態様では、ボンディング領域とテスト領域とが明確に分離されておらず、また、プローブ針をスクラブさせる量はコントロールすることが難しい。従って、図２（ｂ）に示すように、プロービング試験中にプローブ針がテスト領域をはみ出し、点線で示すボンディング領域まで針跡５が到達してしまうおそれがある。
針跡５がボンディング領域まで到達してしまうと、電極パッド３の表面が荒れ、電極パッド３の構成材料であるアルミニウム（Ａｌ）が剥離してしまうおそれがある。このような損傷を受けた電極パッド３の表面にワイヤボンディングを行っても、ボンディングワイヤを構成する例えば金（Ａｕ）と電極パッド３の構成材料であるアルミニウム（Ａｌ）との合金層が形成されない。従って、ワイヤボンディングの十分な接合強度を得ることは困難である。
そこで、針跡がボンディング領域まで到達してしまうことを防止すべく、作業者が顕微鏡を用いて目視、或いはＣＣＤカメラ等で撮影した画像を介して目視して、ボンディング領域に針跡が到達していないかどうかを確認する態様が提案されている。
しかしながら、図２に示す例では、ボンディング領域とテスト領域との境界に、両者を区別するための目印が設けられていないため、当該目視により、ボンディング領域に針跡が到達していないかどうかを確認することは困難である。
そこで、上記問題を解決するために、図３に示す態様が提案されている。ここで、図３（ａ）は、電極パッドおよび当該電極パッドの近傍の平面図であり、図３（ｂ）は、図３（ａ）において一点鎖線Ｂ−Ｂで示す箇所の断面図であり、説明の便宜上、パッド部の下方の図示を省略している。
図３に示す例では、半導体基板上に形成された二酸化シリコン（ＳｉＯ２）等のシリコン酸化膜（ＳｉＯ）１１に、略矩形形状を有する開口部１２ａ、１２ｂが所定の間隔、離間して形成され、アルミニウム（Ａｌ）層１３の上面が電極パッドとして露出している。また、アルミニウム層１３よりも下方の層には銅（Ｃｕ）層１６が設けられ、タングステン（Ｗ）からなる複数のプラグ１５を介して、アルミニウム（Ａｌ）層１３に接続している。
図３に示す例では、酸化膜（ＳｉＯ）１１の開口部１２ａを介して露出したアルミニウム層１３の上面の領域１３ａが、図２に示す例のボンディング領域に相当し、開口部１２ｂを介して露出したアルミニウム層１３の上面の領域１３ｂが、図２に示す例のテスト領域に相当する。即ち、図３に示す例では、ボンディング領域１３ａとテスト領域１３ｂが所定の間隔、離間して設けられており、電極パッドにおけるテスト領域１３ｂを目視により明確に確認することができる。
従って、図３に示す例では、プロービング試験中にプローブ針がテスト領域をはみ出し、ボンディング領域１３ａまで針跡が到達してしまうことを回避することができる。よって、ボンディング領域１３ａにワイヤボンディングを行うときに、ボンディングワイヤを構成する例えば金（Ａｕ）と電極パッドの構成材料であるアルミニウム（Ａｌ）との合金層を形成でき、安定したワイヤボンディングを行うことができる。
なお、ボンドパッド領域内に、平坦化された銅と酸化ケイ素フィーチャとの組み合わせを設けてボンドパッドを形成し、更に、酸化ケイ素フィーチャをエッチバックして、ボンドパッド領域内の銅内に複数の凹部を形成してなる構造が提案されている。
また、パッド金属の下方において、最上位に位置する２つの金属層に、少なくとも２つの隣接する導体路を含ませてなる構造が提案されている。
更に、電極パッド表面に、パッド表面層の下層にある層間絶縁膜を選択的に残し、その上に電極となるアルミを蒸着する際に選択に残した部位が盛り上がったり凹んだりして、電極パッド表面上に認識出来るパターンを擬似的に形成してなる構造が提案されている。
また、幅広スリットビアを下層に有し、表面が凹んでいる領域をプローブ接触領域とし、幅狭スリットビアを下層に有する領域をボンディング領域とし、プローブ接触領域とボンディング領域を区分してなる構造が提案されている。
特公表２００５−５２２０１９号公報 特公表２００６−５０２５６１号公報 特開２００５−２５１８３２号公報 特開２００８−９８２２５号公報
しかしながら、図３に示す例では、回路パターンを露光するための使用するフォトマスクの精度等、半導体素子を形成する際の製造過程における制限に因り、ボンディング領域１３ａとテスト領域１３ｂが所定の間隔、離間して形成されている。従って、図３に示す例では電極パッドの全長を短くすることができず、よって半導体素子のサイズが大きくなり、半導体装置の製造コストを抑えることは困難である。
また、特許文献３に記載のボンディングパッド構造は、配線メタル上に最上層メタルが形成された金属の２層構造である。そして、通常、当該パッド構造の下方には異電位の配線部が設けられる。
かかる構造では、プロービング試験またはワイヤボンディングを行うときに最上層メタル上に応力が作用すると、最上層メタル及び配線メタルは変形するものの、配線メタルの下に位置する層間絶縁膜及び配線間絶縁膜にクラックが発生するおそれがある。かかるクラックが、配線部に到達してしまうとショートが発生する。この問題を防止するためには、配線メタルと層間絶縁膜との間に金属層を設ける必要があるが、当該金属層を設けると製造工程数が多くなり、製造コストを抑えることは困難である。
更に、特許文献４に記載の態様にあっても、ボンディングパッドの直下に、タングステン（Ｗ）または銅（Ｃｕ）等の金属が埋め込まれた幅広スリットビア及び幅狭スリットビアと、絶縁膜とが形成されている。従って、特許文献３に記載の構造と同様に、ボンディングパッド上に応力が作用すると、絶縁膜にクラックが発生し、当該クラックが、配線部に到達してショートが発生するおそれがある。
そこで、本発明は、上記の点に鑑みてなされたものであって、半導体素子のサイズを大きくすることなく、プロービング試験の際にボンディング領域に針跡が到達していないかどうかを容易に確認することができる構造を備えた半導体装置を提供することを本発明の目的とする。
本発明の実施の形態によれば、半導体基板上に設けられた第１の金属層と、前記第１の金属層上に設けられた絶縁層と、前記絶縁層上に設けられ、外部に露出した電極パッド面を有する第２の金属層と、を含み、前記第２の金属層及び前記絶縁層に、凹部が形成されており、前記絶縁層の前記凹部内に、前記第２の金属層が設けられていることを特徴とする半導体装置が提供される。
本発明の実施の形態によれば、半導体素子のサイズを大きくすることなく、プロービング試験の際にボンディング領域に針跡が到達していないかどうかを容易に確認することができる構造を備えた半導体装置を提供することができる。
半導体素子の電極パッドおよび当該電極パッドの近傍の平面図である。 図１に示す電極パッドを拡大して示す図である。 半導体素子の電極パッドの別の例を示す図である。 本発明の実施の形態の第１の例に係る半導体素子の電極パッドの構造を示す図である。 本発明の実施の形態の第１の例の第１変形例に係る半導体素子の電極パッドの構造を示す図である。 本発明の実施の形態の第１の例の第２変形例に係る半導体素子の電極パッドの構造を示す図である。 本発明の実施の形態の第１の例の第３変形例に係る半導体素子の電極パッドの構造を示す図である。 本発明の実施の形態の第２の例に係る半導体素子の電極パッドの構造を示す図である。 本発明の実施の形態の第２の例の第１変形例に係る半導体素子の電極パッドの構造を示す図である。 本発明の実施の形態の第２の例の第２変形例に係る半導体素子の電極パッドの構造を示す図である。 本発明の実施の形態の第２の例の第３変形例に係る半導体素子の電極パッドの構造を示す図である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その１）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その２）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その３）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その４）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その５）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その６）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その７）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その８）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その９）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その１０）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その１１）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その１２）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その１３）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その１４）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その１５）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その１６）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その１７）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その１８）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その１９）である。 本発明の実施の形態の半導体素子の電極パッドの構造の製造工程を示す図（その２０）である。
以下、本発明の実施の形態について説明する。
まず、実施の形態に係る半導体素子のパッド構造について説明し、次いで、当該構造の製造方法について説明する。
［半導体素子のパッド構造］
１．第１の例
図４を参照して、半導体素子のパッド構造の第１の例について説明する。ここで、図４（ａ）は、第１の例に係る電極パッドおよび当該電極パッドの近傍の平面図であり、図４（ｂ）は、図４（ａ）において一点鎖線Ｃ−Ｃで示す箇所の断面図である。
第１の例においては、半導体基板上に、第１の金属層としての（Ｃｕ）層（第１の金属層）２６が、半導体基板上に形成されている。即ち、例えば銅（Ｃｕ）からなる配線２１が、例えば二酸化シリコン（ＳｉＯ２）等のシリコン酸化膜（ＳｉＯ）２２内に設けられ、配線部２３が形成されている。そして、当該配線部２３上に、炭化シリコン（ＳｉＣ）膜２４が形成されている。炭化シリコン膜２４上には、例えば二酸化シリコン（ＳｉＯ２）等のシリコン酸化膜（ＳｉＯ）２５が設けられている。シリコン酸化膜（ＳｉＯ）２５の上部内には、銅（Ｃｕ）層２６が形成されている。
銅（Ｃｕ）層２６は例えば約８００ｎｍ乃至約９００ｎｍの膜厚を有する。なお、図４（ａ）においては、銅（Ｃｕ）層２６は点線で示している。
銅（Ｃｕ）層２６の下方には銅（Ｃｕ）層２６に接続されたビア２７が形成されている。ビア２７内には銅（Ｃｕ）が設けられている。銅（Ｃｕ）層２６およびビア２７の下面には、例えば約２５ｎｍの膜厚を有するタンタル（Ｔａ）層２８が形成されている。ビア２７は、タンタル（Ｔａ）層２８を介して選択的に配線２１に接続している。
銅（Ｃｕ）層２６が上部内に設けられていない箇所のシリコン酸化膜（ＳｉＯ）２５および銅（Ｃｕ）層２６上には、炭化シリコン（ＳｉＣ）膜２９が形成されている。炭化シリコン（ＳｉＣ）膜２９は例えば約７０ｎｍの膜厚を有する。
更に、炭化シリコン（ＳｉＣ）膜２９上には、絶縁膜として、例えば二酸化シリコン（ＳｉＯ２）等の絶縁層であるシリコン酸化膜（ＳｉＯ）３０が設けられている。シリコン酸化膜（ＳｉＯ）３０は例えば約７３０ｎｍの膜厚を有する。
シリコン酸化膜（ＳｉＯ）３０には、凹部の一例として、１本の溝部３１が形成されている。そして、シリコン酸化膜（ＳｉＯ）３０の上面と溝部３１の内側面および底面とには、下から順に、例えばタンタル（Ｔａ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）が積層されたパッド接続層３２が形成されている。パッド接続層３２の膜厚は、例えば、タンタル（Ｔａ）層を約１０ｎｍ乃至約２０ｎｍ、チタン（Ｔｉ）層を約４０ｎｍ、窒化チタン（ＴｉＮ）層を約３０ｎｍとしてもよい。
パッド接続層３２の上面には、アルミニウム（Ａｌ）又はアルミニウム（Ａｌ）と銅（Ｃｕ）の合金からなるパッド形成部（第２の金属層）３３が形成されている。溝部３１内におけるパッド形成部３３は、溝部３１の形状に沿った形状を有する。パッド形成部３３は、例えば約１μｍ乃至約１．５μｍの膜厚を有する。銅（Ｃｕ）層２６、炭化シリコン（ＳｉＣ）膜２９、シリコン酸化膜（ＳｉＯ）３０、パッド接続層３２、およびパッド形成部３３は、パッド部分を構成する。
パッド形成部３３の外周部分の上面および溝部３１に位置するパッド形成部３３の上面には、例えば約５０ｎｍの膜厚を有する窒化チタン（ＴｉＮ）層３４が形成されている。
そして、窒化チタン（ＴｉＮ）層３４上には、例えば約３００ｎｍの膜厚を有する二酸化シリコン（ＳｉＯ２）等のシリコン酸化膜３５と、例えば約５００ｎｍの膜厚を有する窒化シリコン（ＳｉＮ）膜３６とが、カバー膜（絶縁膜）として積層形成されている。溝部３１上におけるシリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６は、溝部３１の形状に大略沿った形状を有する。
このように、第１の例では、パッド形成部３３の上面には、シリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６とが設けられておらず露出した箇所が形成されており、更に、溝部３１上に設けられたシリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６により、当該箇所が分離している。
露出したパッド形成部３３の上面（電極パッド面）の２箇所のうち、狭い領域３３ａがワイヤボンディングが行われるボンディング領域であり、広い領域３３ｂがプロービング試験を行うためにプローブ針が接触するテスト領域である。ボンディング領域３３ａ及びテスト領域３３ｂの何れも、平坦な表面を有する。
ボンディング領域３３ａとテスト領域３３ｂとは近接しているが、溝部３１上に設けられたシリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６により分離しており、更に、パッド形成部３３のうち溝部３１上に位置する箇所を、シリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６を介して上方から目視することができる。
従って、シリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６を介して上方から目視することができる、溝部３１上に位置するパッド形成部３３の箇所により、ボンディング領域３３ａとテスト領域３３ｂとの境界部分が明確となる。従って、ボンディング領域３３ａを目視により明確に確認することができる。
よって、プロービング試験中にプローブ針がテスト領域３３ｂをはみ出し、ボンディング領域３３ａまで針跡が到達してしまうことを回避することができる。従って、ボンディング領域３３ａにワイヤボンディングを行うときに、ボンディングワイヤを構成する例えば金（Ａｕ）と電極パッドの構成材料であるアルミニウム（Ａｌ）との合金層を形成でき、安定したワイヤボンディングを行うことができる。
更に、第１の例では、配線部２３の上方に設けられた銅（Ｃｕ）層２６とアルミニウム（Ａｌ）又はアルミニウム（Ａｌ）と銅（Ｃｕ）の合金からなるパッド形成部３３との間に、シリコン酸化膜（ＳｉＯ）３０が設けられている。従って、プロービング試験またはワイヤボンディングを行うときにパッド形成部３３に応力が作用し、仮にシリコン酸化膜（ＳｉＯ）３０にクラックが発生しても、かかるクラックは銅（Ｃｕ）層２６によりその進行が妨げられる。従って、当該クラックは配線部２３には到達せず、ショート等の発生を防止することができる。
よって、特許文献３及び特許文献４に記載の構造と異なり、銅（Ｃｕ）層２６と配線部２３との間に前記クラックの進行を防止するための金属層を設ける必要はない。従って、第１の例の構造を容易に製造することができ、製造コストを抑えることができる。
ところで、図４に示す例では、シリコン酸化膜（ＳｉＯ）３０に、１本の溝部３１が形成されているが、本発明はかかる例に限定されず、図５乃至図７に示す態様であってもよい。ここで、図５乃至図７は、本発明の実施の形態の第１の例の第１変形例乃至第３変形に係る半導体素子の電極パッドの構造を示す図である。図５乃至図７において、（ａ）は、電極パッドおよび当該電極パッドの近傍の平面図であり、（ｂ）は、（ａ）において一点鎖線Ｃ−Ｃで示す箇所の断面図である。なお、図５乃至図７において、図４に示した箇所と同じ箇所には同じ符号を付して、その説明を省略する。
図５に示す例では、シリコン酸化膜（ＳｉＯ）３０に、複数の溝部３１−１乃至３１−３が１列状に、形成されている。３つの溝部３１−１乃至３１−３は夫々、平面視略矩形形状を有する。例えば、３つの溝部３１−１乃至３１−３は夫々、平面視正方形形状を有してもよく、また長方形形状を有してもよい。更に、正方形と長方形とが混在していてもよい。また、図５に示す例では、溝部３１の形成数は複数である限り、特に限定はない。
３つの溝部３１−１乃至３１−３内には、アルミニウム（Ａｌ）又はアルミニウム（Ａｌ）と銅（Ｃｕ）の合金からなるパッド形成部３３が設けられており、当該パッド形成部３３は、溝部３１−１乃至３１−３形状に沿った形状を有する。そして、溝部３１上におけるシリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６は、溝部３１−１乃至３１−３の形状に大略沿った形状を有する。溝部３１−１乃至３１−３上に位置するパッド形成部３３の箇所により、ボンディング領域３３ａとテスト領域３３ｂとの境界部分が明確になっている。
図６に示す例では、シリコン酸化膜（ＳｉＯ）３０に、複数の溝部３１−４乃至３１−６と、複数の溝部３１−７乃至３１−９とが、複数列状に形成されている。各列を構成する３つの溝部３１−４乃至３１−６及び３つの溝部３１−７乃至３１−９は夫々、平面視略矩形形状を有する。例えば、３つの溝部３１−４乃至３１−６及び３つの溝部３１−７乃至３１−９は夫々、平面視正方形形状を有してもよく、また長方形形状を有してもよい。更に、正方形と長方形とが混在していてもよい。また、図６に示す例では、１つの列を構成する溝部３１の形成数は複数である限り、特に限定はなく、更に当該列の数は複数である限り、特に限定はない。
各溝部３１−４乃至３１−９内には、アルミニウム（Ａｌ）又はアルミニウム（Ａｌ）と銅（Ｃｕ）の合金からなるパッド形成部３３が設けられており、当該パッド形成部３３は、溝部３１−４乃至３１−９の形状に沿った形状を有する。そして、溝部３１上におけるシリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６は、溝部３１−４乃至３１−９の形状に大略沿った形状を有する。溝部３１−４乃至３１−９上に位置するパッド形成部３３の箇所により、ボンディング領域３３ａとテスト領域３３ｂとの境界部分が明確になっている。
図７に示す例では、シリコン酸化膜（ＳｉＯ）３０に、複数の溝部３１−１０乃至３１−１２と、複数の溝部３１−１３及び３１−１４とが、複数列状に、且つ、該列の配列方向において互い違いに（千鳥状に）形成されている。溝部３１−１０乃至３１−１４は夫々、平面視略矩形形状を有する。例えば、溝部３１−１０乃至３１−１４は夫々、平面視正方形形状を有してもよく、また長方形形状を有してもよい。更に、正方形と長方形とが混在していてもよい。また、図６に示す例では、１つの列を構成する溝部３１の形成数は複数である限り、特に限定はなく、更に当該列の数は複数である限り、特に限定はない。
各溝部３１−１０乃至３１−１４内には、アルミニウム（Ａｌ）又はアルミニウム（Ａｌ）と銅（Ｃｕ）の合金からなるパッド形成部３３が設けられており、当該パッド形成部３３は、溝部３１−１０乃至３１−１４の形状に沿った形状を有する。そして、溝部３１上におけるシリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６は、溝部３１−１０乃至３１−１４の形状に大略沿った形状を有する。溝部３１−１０乃至３１−１４上に位置するパッド形成部３３の箇所により、ボンディング領域３３ａとテスト領域３３ｂとの境界部分が明確になっている。
このように、図５乃至図７に示す例においても、ボンディング領域３３ａとテスト領域３３ｂは、溝部３１上に設けられたシリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６により分離しており、更に、パッド形成部３３のうち溝部３１上に位置する箇所を、シリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６を介して上方から目視することができる。
従って、シリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６を介して上方から目視することができる、溝部３１上に位置するパッド形成部３３の箇所により、ボンディング領域３３ａとテスト領域３３ｂとの境界部分が明確となる。従って、ボンディング領域３３ａを目視により明確に確認することができる。
よって、プロービング試験中にプローブ針がテスト領域３３ｂをはみ出し、ボンディング領域３３ａまで針跡が到達してしまうことを回避することができる。従って、ボンディング領域３３ａにワイヤボンディングを行うときに、ボンディングワイヤを構成する例えば金（Ａｕ）と電極パッドの構成材料であるアルミニウム（Ａｌ）との合金層を形成でき、安定したワイヤボンディングを行うことができる。
更に、配線部２３の上方に設けられた銅（Ｃｕ）層２６とアルミニウム（Ａｌ）又はアルミニウム（Ａｌ）と銅（Ｃｕ）の合金からなるパッド形成部３３との間に、シリコン酸化膜（ＳｉＯ）３０が設けられている。従って、プロービング試験またはワイヤボンディングを行うときにパッド形成部３３に応力が作用し、仮にシリコン酸化膜（ＳｉＯ）３０にクラックが発生しても、かかるクラックは銅（Ｃｕ）層２６によりその進行が妨げられる。従って、当該クラックは配線部２３には到達せず、ショート等の発生を防止することができる。
よって、特許文献３及び特許文献４に記載の構造と異なり、銅（Ｃｕ）層２６と配線部２３との間に前記クラックの進行を防止するための金属層を設ける必要はない。従って、図５乃至図７に示す構造を容易に製造することができ、製造コストを抑えることができる。
２．第２の例
次に、図８を参照して、半導体素子のパッド構造の第２の例について説明する。ここで、図８（ａ）は、第２の例に係る電極パッドおよび当該電極パッドの近傍の平面図であり、図８（ｂ）は、図８（ａ）において一点鎖線Ｄ−Ｄで示す箇所の断面図である。なお、図５において、図４に示した箇所と同じ箇所には同じ符号を付して、その説明を省略する。
図４に示す第１の例では、溝部３１内において、溝部３１の形状に沿った形状を有するように形成されたパッド形成部３３上にシリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６とが、カバー膜として積層形成されている。
これに対し、図８に示す第２の例では、１本の溝部３１内において、溝部３１の形状に沿った形状を有するように形成されたパッド形成部３３上には、シリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６は積層形成されておらず、溝部３１の底面に形成されたパッド形成部３３が直接露出している。溝部３１の底面に形成されたパッド形成部３３は、他の箇所に形成されたパッド形成部３３よりも低い位置に設けられているため、上方から見たときに僅かに暗く、目視することができる。
そして溝部３１の両側に位置するパッド形成部３３の露出している上面の２箇所のうち、狭い領域３３ａがワイヤボンディングが行われるボンディング領域であり、広い領域３３ｂがプロービング試験を行うためにプローブ針が接触するテスト領域である。
ボンディング領域３３ａとテスト領域３３ｂとは近接しているが、溝部３１上に設けられ露出しているパッド形成部３３により、ボンディング領域３３ａとテスト領域３３ｂとの境界部分が明確となり、ボンディング領域３３ａを目視により明確に確認することができる。
よって、プロービング試験中にプローブ針がテスト領域３３ｂをはみ出し、ボンディング領域３３ａまで針跡が到達してしまうことを回避することができる。従って、ボンディング領域３３ａにワイヤボンディングを行うときに、ボンディングワイヤを構成する例えば金（Ａｕ）と電極パッドの構成材料であるアルミニウム（Ａｌ）との合金層を形成でき、安定したワイヤボンディングを行うことができる。
更に、第２の例では、第１の例と異なり、パッド形成部３３の外周部分及びその近傍の上面にのみ、窒化チタン（ＴｉＮ）層３４を介して、シリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６とが、カバー膜として積層形成されている。溝部３１内において、溝部３１の形状に沿った形状を有するように形成されたパッド形成部３３上には、シリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６は積層形成されていない。
従って、図４に示す第１の例に比し、ボンディング領域３３ａとテスト領域３３ｂとの離間長さを短縮することができ、電極パッドの全長を短くすることができる。よって、複数の電極パッドを高密度に設けることができる。
なお、第２の例においても、第１の例と同様に、配線部２３の上方に設けられた銅（Ｃｕ）層２６とアルミニウム（Ａｌ）又はアルミニウム（Ａｌ）と銅（Ｃｕ）の合金からなるパッド形成部３３との間に、シリコン酸化膜（ＳｉＯ）３０が設けられている。従って、プロービング試験またはワイヤボンディングを行うときにパッド形成部３３に応力が作用し、仮にシリコン酸化膜（ＳｉＯ）３０にクラックが発生しても、かかるクラックは銅（Ｃｕ）層２６によりその進行は妨げられ、配線部２３には到達せず、ショート等の発生を防止することができる。
よって、特許文献３及び特許文献４に記載の構造と異なり、銅（Ｃｕ）層２６と配線部２３との間に前記クラックの進行を防止するための金属層を設ける必要はない。従って、第２の例の構造を容易に製造することができ、製造コストを抑えることができる。
ところで、図８に示す例では、シリコン酸化膜（ＳｉＯ）３０に、１本の溝部３１が形成されているが、本発明はかかる例に限定されず、図９乃至図１１に示す態様であってもよい。ここで、図９乃至図１１は、本発明の実施の形態の第２の例の第１変形例乃至第３変形に係る半導体素子の電極パッドの構造を示す図である。図９乃至図１１において、（ａ）は、電極パッドおよび当該電極パッドの近傍の平面図であり、（ｂ）は、（ａ）において一点鎖線Ｄ−Ｄで示す箇所の断面図である。なお、図９乃至図１１において、図８に示した箇所と同じ箇所には同じ符号を付して、その説明を省略する。
図９に示す例では、シリコン酸化膜（ＳｉＯ）３０に、複数の溝部３１−１５乃至３１−１７が１列状に、形成されている。３つの溝部３１−１５乃至３１−１７は夫々、平面視略矩形形状を有する。例えば、３つの溝部３１−１５乃至３１−１７は夫々、平面視正方形形状を有してもよく、また長方形形状を有してもよい。更に、正方形と長方形とが混在していてもよい。また、図９に示す例では、溝部３１の形成数は複数である限り、特に限定はない。
３つの溝部３１−１５乃至３１−１７内には、アルミニウム（Ａｌ）又はアルミニウム（Ａｌ）と銅（Ｃｕ）の合金からなるパッド形成部３３が設けられており、当該パッド形成部３３は、溝部３１−１５乃至３１−１７の形状に沿った形状を有する。溝部３１−１５乃至３１−１７上に位置するパッド形成部３３の箇所により、ボンディング領域３３ａとテスト領域３３ｂとの境界部分が明確になっている。
図１０に示す例では、シリコン酸化膜（ＳｉＯ）３０に、複数の溝部３１−１８乃至３１−２０と、複数の溝部３１−２１乃至３１−２３とが、複数列状に形成されている。各列を構成する３つの溝部３１−１８乃至３１−２０及び３つの溝部３１−２１乃至３１−２３は夫々、平面視略矩形形状を有する。例えば、３つの溝部３１−１８乃至３１−２０及び３つの溝部３１−２１乃至３１−２３は夫々、平面視正方形形状を有してもよく、また長方形形状を有してもよい。更に、正方形と長方形とが混在していてもよい。また、図１０に示す例では、１つの列を構成する溝部３１の形成数は複数である限り、特に限定はなく、更に当該列の数は複数である限り、特に限定はない。
各溝部３１−１８乃至３１−２３内には、アルミニウム（Ａｌ）又はアルミニウム（Ａｌ）と銅（Ｃｕ）の合金からなるパッド形成部３３が設けられており、当該パッド形成部３３は、溝部３１−１８乃至３１−２３の形状に沿った形状を有する。溝部３１−１８乃至３１−２３上に位置するパッド形成部３３の箇所により、ボンディング領域３３ａとテスト領域３３ｂとの境界部分が明確になっている。
図１１に示す例では、シリコン酸化膜（ＳｉＯ）３０に、複数の溝部３１−２４乃至３１−２６と、複数の溝部３１−２７及び３１−２８とが、複数列状に、且つ、該列の配列方向において互い違いに（千鳥状に）形成されている。溝部３１−２４乃至３１−２８は夫々、平面視略矩形形状を有する。例えば、溝部３１−２４乃至３１−２８は夫々、平面視正方形形状を有してもよく、また長方形形状を有してもよい。更に、正方形と長方形とが混在していてもよい。また、図１０に示す例では、１つの列を構成する溝部３１の形成数は複数である限り、特に限定はなく、更に当該列の数は複数である限り、特に限定はない。
各溝部３１−２４乃至３１−２８内には、アルミニウム（Ａｌ）又はアルミニウム（Ａｌ）と銅（Ｃｕ）の合金からなるパッド形成部３３が設けられており、当該パッド形成部３３は、溝部３１−２４乃至３１−２８の形状に沿った形状を有する。溝部３１−２４乃至３１−２８上に位置するパッド形成部３３の箇所により、ボンディング領域３３ａとテスト領域３３ｂとの境界部分が明確になっている。
このように、図９乃至図１１に示す例においても、ボンディング領域３３ａとテスト領域３３ｂは、溝部３１上に設けられたシリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６により分離しており、更に、パッド形成部３３のうち溝部３１上に位置する箇所を、シリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６を介して上方から目視することができる。
従って、シリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６を介して上方から目視することができる、溝部３１上に位置するパッド形成部３３の箇所により、ボンディング領域３３ａとテスト領域３３ｂとの境界部分が明確となる。従って、ボンディング領域３３ａを目視により明確に確認することができる。
よって、プロービング試験中にプローブ針がテスト領域３３ｂをはみ出し、ボンディング領域３３ａまで針跡が到達してしまうことを回避することができる。従って、ボンディング領域３３ａにワイヤボンディングを行うときに、ボンディングワイヤを構成する例えば金（Ａｕ）と電極パッドの構成材料であるアルミニウム（Ａｌ）との合金層を形成でき、安定したワイヤボンディングを行うことができる。
更に、配線部２３の上方に設けられた銅（Ｃｕ）層２６とアルミニウム（Ａｌ）又はアルミニウム（Ａｌ）と銅（Ｃｕ）の合金からなるパッド形成部３３との間に、シリコン酸化膜（ＳｉＯ）３０が設けられている。従って、プロービング試験またはワイヤボンディングを行うときにパッド形成部３３に応力が作用し、仮にシリコン酸化膜（ＳｉＯ）３０にクラックが発生しても、かかるクラックは銅（Ｃｕ）層２６によりその進行が妨げられる。従って、当該クラックは配線部２３には到達せず、ショート等の発生を防止することができる。
よって、特許文献３及び特許文献４に記載の構造と異なり、銅（Ｃｕ）層２６と配線部２３との間に前記クラックの進行を防止するための金属層を設ける必要はない。従って、図９乃至図１１に示す構造を容易に製造することができ、製造コストを抑えることができる。
［半導体素子のパッド構造の製造方法］
次に、上述の半導体素子のパッド構造の製造方法について説明する。
なお、第１の例の構造の製造方法も第２の例の製造方法も基本的には同じである。よって、以下では、便宜上、上述の第１の例の構造の製造方法について主として説明し、第２の例の製造方法特有の工程ついても適宜説明する。また、図１２乃至図３１において、図４に示した箇所と同じ箇所には同じ符号を付している。
先ず、周知の方法により、多層配線構造を有する配線部２３を形成する。（図１２（ａ）参照）
配線部２３は、炭化シリコン（ＳｉＣ）膜５０上に、絶縁膜として、例えば二酸化シリコン（ＳｉＯ２）等のシリコン酸化膜（ＳｉＯ）５１が設けられ、当該シリコン酸化膜（ＳｉＯ）５１内にタンタル（Ｔａ）層５２に積層形成された銅（Ｃｕ）層２１が形成されてなる層が複数積層されてなる。
次に、配線部２３上に、プラズマ化学気相成長（ＰＥＣＶＤ）法により、炭化シリコン（ＳｉＣ）膜２４と二酸化シリコン（ＳｉＯ２）膜２５とをこの順で積層形成し、更に、反射防止膜として窒化シリコン（ＳｉＮ）膜５３を成膜する。（図１２（ｂ）参照）
炭化シリコン（ＳｉＣ）膜２４は、例えば約７０ｎｍの膜厚を有する。二酸化シリコン（ＳｉＯ２）膜２５は、例えば約１４００ｎｍ乃至約１５００ｎｍの膜厚を有する。窒化シリコン（ＳｉＮ）膜５３は、例えば約５０ｎｍの膜厚を有する。
次いで、後の工程で形成されるビア２７（図４参照）に相当する部分を開口させたフォトレジスト５４をフォトリソグラフィ技術により、窒化シリコン（ＳｉＮ）膜５３上に形成する。（図１３参照）。
しかる後、フォトレジスト５４をマスクに用いて、二酸化シリコン（ＳｉＯ２）膜２５と窒化シリコン（ＳｉＮ）膜５３とにドライエッチングを施し、二酸化シリコン（ＳｉＯ２）膜２５と窒化シリコン（ＳｉＮ）膜５３を貫通するように、孔部５５を開口形成する。（図１４参照）
次に、開口形成された孔部５５内及び窒化シリコン（ＳｉＮ）膜５３上に、フォトレジスト等の樹脂５６を設ける。（図１５参照）
次いで、孔部５５内に設けられた樹脂５６の厚さが、図４に示すビア２７の鉛直方向の長さになるように、孔部５５内および窒化シリコン（ＳｉＮ）膜５３上に設けられた樹脂５６を、酸素（Ｏ２）プラズマによりエッチングする。（図１６参照）
しかる後、後の工程で形成される銅（Ｃｕ）層２６（図４参照）に相当する部分を開口させたフォトレジスト５７をフォトリソグラフィ技術により、窒化シリコン（ＳｉＮ）膜５３上に形成する。（図１７参照）。
次に、フォトレジスト５７をマスクに用いて、二酸化シリコン（ＳｉＯ２）膜２５と窒化シリコン（ＳｉＮ）膜５３とにドライエッチングを施し、二酸化シリコン（ＳｉＯ２）膜２５と窒化シリコン（ＳｉＮ）膜５３に、孔部５８を開口形成する。（図１８参照）
次いで、孔５５内の樹脂５６と、窒化シリコン（ＳｉＮ）膜５３と、フォトレジスト５７とを、酸素／四フッ化炭素（Ｏ２／ＣＦ４）プラズマで剥離する。そして、孔５５内から樹脂５６を取り除かれるとビア２７（図４参照）が形成される。更に、ビア２７の底部に位置する炭化シリコン（ＳｉＣ）膜２４をドライエッチングにより取り除く。（図１９参照）
しかる後、スパッタリング法により、タンタル（Ｔａ）層２８と銅（Ｃｕ）のシード層６０とをこの順で、二酸化シリコン（ＳｉＯ２）膜２５上と、孔部５８とビア２７の内壁部および底部とに積層形成する。（図２０参照）
タンタル（Ｔａ）層２８は、例えば約２５ｎｍの膜厚を有する。銅（Ｃｕ）のシード層６０は、例えば約１００ｎｍの膜厚を有する。
次に、電解メッキ法により、タンタル（Ｔａ）層２８上に銅（Ｃｕ）層２６を形成する。（図２１参照）
次いで、孔部５８内の銅（Ｃｕ）層の厚さが約８００ｎｍ乃至約９００ｎｍになるように、孔部５８の外側および上部に位置する銅（Ｃｕ）層２６を化学機械研磨（ＣＭＰ）により除去する。（図２２参照）
次に、二酸化シリコン（ＳｉＯ２）膜２５と、タンタル（Ｔａ）層２８と、銅（Ｃｕ）層２６の上面に、プラズマ化学気相成長（ＰＥＣＶＤ）法により、炭化シリコン（ＳｉＣ）膜２９と二酸化シリコン（ＳｉＯ２）膜３０とをこの順で積層形成し、更に、反射防止膜として窒化シリコン（ＳｉＮ）膜６１を成膜する。（図２３参照）
炭化シリコン（ＳｉＣ）膜２９は、例えば約７０ｎｍの膜厚を有する。二酸化シリコン（ＳｉＯ２）膜３０は、例えば約７３０ｎｍの膜厚を有する。窒化シリコン（ＳｉＮ）膜６１は、例えば約５０ｎｍの膜厚を有する。
次いで、後の工程で形成される溝部３１（図４参照）に相当する部分を開口させたフォトレジスト６２をフォトリソグラフィ技術により、窒化シリコン（ＳｉＮ）膜６１上に形成する。（図２４参照）。
しかる後、フォトレジスト６２をマスクに用いて、窒化シリコン（ＳｉＮ）膜６１と二酸化シリコン（ＳｉＯ２）膜３０とにドライエッチングを施し、更に、炭化シリコン（ＳｉＣ）膜２９にドライエッチングを施して、溝部３１を形成する。（図２５参照）
しかる後、スパッタリング法により、シリコン酸化膜（ＳｉＯ）３０の上面と溝部３１の内壁部および底部とに、タンタル（Ｔａ）層７１、チタン（Ｔｉ）層７２、窒化チタン（ＴｉＮ）層７３、アルミニウム（Ａｌ）層３３、および窒化チタン（ＴｉＮ）層３４をこの順で積層形成する。（図２６参照）
溝部３１内におけるタンタル（Ｔａ）層７１、チタン（Ｔｉ）層７２、窒化チタン（ＴｉＮ）層７３、アルミニウム（Ａｌ）層３３、および窒化チタン（ＴｉＮ）層３４は、溝部３１の形状に沿った形状を有する。タンタル（Ｔａ）層７１は例えば約１０ｎｍ乃至約２０ｎｍ、チタン（Ｔｉ）層７２は例えば約４０ｎｍ、窒化チタン（ＴｉＮ）層７３は例えば約３０ｎｍの膜厚を有する。アルミニウム（Ａｌ）層３３は例えば約１μｍ、窒化チタン（ＴｉＮ）層３４は例えば約５０ｎｍの膜厚を有する。タンタル（Ｔａ）層７１、チタン（Ｔｉ）層７２、および窒化チタン（ＴｉＮ）層７３によりパッド接続層３２が形成される。
次いで、図４に示すパッド形成部３３の外形形状に沿わせて開口部を有するフォトレジスト７５をフォトリソグラフィ技術により、窒化チタン（ＴｉＮ）層３４上に形成する。（図２７参照）
しかる後、フォトレジスト７５をマスクに用いて、タンタル（Ｔａ）層７１、チタン（Ｔｉ）層７２、窒化チタン（ＴｉＮ）層７３、アルミニウム（Ａｌ）層３３、および窒化チタン（ＴｉＮ）層３４にドライエッチングを施して、図４に示すパッド形成部３３が形成される。（図２８参照）
次に、化学気相成長（ＣＶＤ）法により、シリコン酸化膜（ＳｉＯ）３０上と、窒化チタン（ＴｉＮ）層３４上と、タンタル（Ｔａ）層７１、チタン（Ｔｉ）層７２、窒化チタン（ＴｉＮ）層７３、アルミニウム（Ａｌ）層３３、および窒化チタン（ＴｉＮ）層３４の側面上とに、二酸化シリコン（ＳｉＯ２）３５と、窒化シリコン（ＳｉＮ）膜３６とをこの順に積層形成する。（図２９参照）
溝部３１上におけるシリコン酸化膜（ＳｉＯ）３５と窒化シリコン（ＳｉＮ）膜３６は、溝部３１の形状に大略沿った形状を有する。二酸化シリコン（ＳｉＯ２）３５は、例えば約３００ｎｍ乃至約５００ｎｍの膜厚を有し、窒化シリコン（ＳｉＮ）膜３６は、例えば約５００ｎｍの膜厚を有する。
次いで、最終的にボンディング領域３３ａとテスト領域３３ｂ（図４参照）として露出させる箇所に相当する部分を開口させたフォトレジスト８０を、フォトリソグラフィ技術により、窒化シリコン（ＳｉＮ）膜３６上に形成する。（図３０参照）。
しかる後、フォトレジスト８０をマスクに用いて、窒化チタン（ＴｉＮ）層３４、二酸化シリコン（ＳｉＯ２）３５、および窒化シリコン（ＳｉＮ）膜３６にドライエッチングを施して、ボンディング領域３３ａとテスト領域３３ｂを露出させる。これにより、図４に示す本発明の実施の形態の第１の例に係る半導体素子の電極パッド構造が形成される。（図３１参照）
なお、図８に示す本発明の実施の形態の第２の例に係る半導体素子の電極パッド構造の製造にあっては、図３０に示す工程において、フォトレジスト８０として、パッド形成部３３の外周部分およびその近傍以外の箇所を開口させたフォトレジストを窒化シリコン（ＳｉＮ）膜３６上に形成する。そして、当該フォトレジストをマスクに用いて、窒化チタン（ＴｉＮ）層３４、二酸化シリコン（ＳｉＯ２）３５、および窒化シリコン（ＳｉＮ）膜３６にドライエッチングを施す。その結果、上方から溝部３１内に設けられたアルミニウム３３により、ボンディング領域３３ａとテスト領域３３ｂとの境界部分が明確となった状態でパッド形成部３３の上面が露出した本発明の実施の形態の第２の例に係る半導体素子の電極パッド構造が形成される。
なお、図５乃至図７に示す構造および図９乃至図１１に示す構造の製造にあっては、図２４及び図２５に示す工程において、溝部３１の数、位置、又は形状を、図５乃至図７および図９乃至図１１に示す態様に対応させて、溝部３１を形成する。次いで、図２６乃至図３０に示す工程を施すことにより、図５乃至図７に示す構造および図９乃至図１１に示す構造が形成される。
以上、本発明の実施の形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形及び変更が可能である。
以上の説明に関し、更に以下の項を開示する。
（付記１）
半導体基板上に設けられた第１の金属層と、
前記第１の金属層上に設けられた絶縁層と、
前記絶縁層上に設けられ、外部に露出した電極パッド面を有する第２の金属層と、を含み、
前記第２の金属層及び前記絶縁層に、凹部が形成されており、
前記絶縁層の凹部内に、前記第２の金属層が設けられていることを特徴とする半導体装置。
（付記２）
付記１記載の半導体装置であって、
前記電極パッド面は、ワイヤボンディングが行われるボンディング領域と、プロービング試験を行うためにプローブ針が接触するテスト領域とを含み、
前記絶縁層の凹部内に設けられた前記第２の金属層は、前記ボンディング領域と前記テスト領域との境に設けられていることを特徴とする半導体装置。
（付記３）
付記１又は２記載の半導体装置であって、
前記電極パッド面の外周部分には、絶縁膜が形成されていることを特徴とする半導体装置。
（付記４）
付記１乃至３いずれか一項記載の半導体装置であって、
前記凹部に設けられた前記第２の金属層上に、前記絶縁膜が形成されていることを特徴とする半導体装置。
（付記５）
付記１乃至４いずれか一項記載の半導体装置であって、
前記凹部に設けられた前記第２の金属層上に形成された前記絶縁膜は、前記凹部に沿った断面形状を有することを特徴とする半導体装置。
（付記６）
付記１乃至５いずれか一項記載の半導体装置であって、
前記第１の金属層を構成する材料は、銅（Ｃｕ）を含むことを特徴とする半導体装置。
（付記７）
付記１乃至６いずれか一項記載の半導体装置であって、
前記第２の金属層を構成する材料は、アルミニウム（Ａｌ）を含むことを特徴とする半導体装置。
（付記８）
付記１乃至７いずれか一項記載の半導体装置であって、
前記電極パッド面は平坦であることを特徴とする半導体装置。
（付記９）
付記１乃至８いずれか一項記載の半導体装置であって、
前記凹部は、複数形成され、
前記複数の凹部は、１列状に形成されていることを特徴とする半導体装置。
（付記１０）
付記１乃至８いずれか一項記載の半導体装置であって、
前記凹部は、複数形成され、
前記複数の凹部は、複数列状に形成されていることを特徴とする半導体装置。
（付記１１）
付記１０記載の半導体装置であって、
前記各列の前記凹部は、前記列の配列方向において互い違いに形成されていることを特徴とする半導体装置。
（付記１２）
付記１乃至１１記載の半導体装置であって、
前記凹部は、平面視略矩形形状を有することを特徴とする半導体装置。
銅（Ｃｕ）層 ２６
シリコン酸化膜（ＳｉＯ） ３０、３５
溝部 ３１
パッド形成部 ３３
ボンディング領域 ３３ａ
テスト領域 ３３ｂ
窒化シリコン膜（ＳｉＮ） ３６

Claims (7)

  1. 半導体基板上に設けられた第１の金属層と、
    前記第１の金属層上に設けられた絶縁層と、
    前記絶縁層上に設けられ、外部に露出した電極パッド面を有する第２の金属層と、を含み、
    前記第２の金属層及び前記絶縁層のそれぞれに、少なくとも１つの列状に形成された複数の凹部が形成されており、前記第２の金属層の凹部は、前記絶縁層の凹部に沿って形成された前記第２の金属層の部分であり、
    前記電極パッド面は、ワイヤボンディングが行われるボンディング領域と、プロービング試験を行うためにプローブ針が接触するテスト領域とを含み、
    前記第２の金属層の前記複数の凹部は、前記電極パッド面の前記ボンディング領域と前記テスト領域との境界部に設けられている
    ことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記電極パッド面の外周部分には、絶縁膜が形成されていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置であって、
    前記絶縁膜は、前記電極パッド面の前記外周部分に加えて、前記電極パッド面の前記境界部上に形成されて、前記ボンディング領域及び前記テスト領域を露出させていることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置であって、
    前記電極パッド面の前記境界部上に形成された前記絶縁膜は、前記第２の金属層の前記複数の凹部に沿った断面形状を有することを特徴とする半導体装置。
  5. 請求項１乃至４いずれか一項記載の半導体装置であって、
    前記第１の金属層を構成する材料は、銅（Ｃｕ）を含むことを特徴とする半導体装置。
  6. 請求項１乃至５いずれか一項記載の半導体装置であって、
    前記第２の金属層を構成する材料は、アルミニウム（Ａｌ）を含むことを特徴とする半導体装置。
  7. 請求項１乃至６いずれか一項記載の半導体装置であって、
    前記電極パッド面は平坦であることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201909A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 半導体装置
JP3019822B2 (ja) * 1997-10-31 2000-03-13 日本電気株式会社 半導体集積回路及びその製造方法
US6531384B1 (en) * 2001-09-14 2003-03-11 Motorola, Inc. Method of forming a bond pad and structure thereof
DE10229493B4 (de) 2002-07-01 2007-03-29 Infineon Technologies Ag Integrierte Halbleiterstruktur
US6765228B2 (en) * 2002-10-11 2004-07-20 Taiwan Semiconductor Maunfacturing Co., Ltd. Bonding pad with separate bonding and probing areas
JP2005251832A (ja) 2004-03-02 2005-09-15 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7397127B2 (en) * 2006-10-06 2008-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding and probing pad structures
JP2008098225A (ja) * 2006-10-06 2008-04-24 Nec Electronics Corp 半導体装置

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