TW201629623A - 使用嵌段共聚物的定向自組裝之自對準圖案化 - Google Patents

使用嵌段共聚物的定向自組裝之自對準圖案化 Download PDF

Info

Publication number
TW201629623A
TW201629623A TW104133434A TW104133434A TW201629623A TW 201629623 A TW201629623 A TW 201629623A TW 104133434 A TW104133434 A TW 104133434A TW 104133434 A TW104133434 A TW 104133434A TW 201629623 A TW201629623 A TW 201629623A
Authority
TW
Taiwan
Prior art keywords
self
top surface
polymer
substrate
aligned
Prior art date
Application number
TW104133434A
Other languages
English (en)
Other versions
TWI567488B (zh
Inventor
安祖 W 梅茲
安東 J 德維利耶
Original Assignee
東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東京威力科創股份有限公司 filed Critical 東京威力科創股份有限公司
Publication of TW201629623A publication Critical patent/TW201629623A/zh
Application granted granted Critical
Publication of TWI567488B publication Critical patent/TWI567488B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088Process specially adapted to improve the resolution of the mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

在此提供之技術係用於自對準蝕刻之方法,使用現有的特徵部以供圖案化或標示圖案而無損傷現有特徵部。使用現有的基板結構來製作不帶有分離的微影圖案化層的表面,以使嵌段共聚物 (BCP)能進行定向自組裝 (DSA)。在此之方法包括在基板上至少使一現有材料或結構做出凹部,並加上一膜,此膜只留在該凹下的材料上。膜可選擇有理想的表面能量以能夠進行受控制之嵌段共聚物自組裝。然後可使用現有結構與一聚合物材料兩者作為蝕刻遮罩而蝕刻該基板。舉一優點而言,為可使已自組裝之聚合物材料配置成保護現有特徵部之露出的隅角,如此可減少選擇性蝕刻化學劑的負擔,增加後續蝕刻之精確性,並減少濺射率(sputter yield)。

Description

使用嵌段共聚物的定向自組裝之自對準圖案化
本發明依2014年10月14日提出之美國臨時專利申請案號62/063,462「Self-Aligned Patterning using Directed Self-Assembly of Block Copolymers」主張優惠,其完整內容在此引入作為參考。
本揭示係關於蝕刻基板之特徵部,包括蝕刻基板之圖案化處理。
在半導體產業,製作積體電路(IC)一般涉及使用電漿反應器以製作電漿,該電漿協助使用的表面化學劑從基板移除材料或沉積材料於基板。慣例係使用乾電漿蝕刻處理以沿著細線或在通孔內或在半導體基板上已圖案化的接點移除或蝕刻材料。成功的電漿蝕刻處理需要有蝕刻化學劑,其包括適合選擇性蝕刻一材料而同時不會蝕刻其他材料(非實質上蝕刻)的化學試劑。蝕刻處理一般和已圖案化之遮罩併行使用。
例如於半導體基板上,在保護層中形成的起伏圖案(relief pattern)可使用定向電漿蝕刻處理轉移到選定材料的下面層。該保護層可包括光敏層,例如光阻層,該光阻層具有使用微影處理形成的潛在圖案,然後可藉由溶解及移除該光阻層之選定部分以將該潛在圖案顯影成起伏圖案。當形成了起伏圖案,將半導體基板放置在電漿處理室內,形成會選擇性蝕刻下面層而同時最小地蝕刻保護層的蝕刻化學劑。
此蝕刻化學劑係以如下方式產生:導入可游離之解離性氣體混合物,其母分子包括會和下面層反應然與保護層或圖案化層之反應為最小化的分子成分。蝕刻化學劑之產生包括以下步驟:導入氣體混合物,並於存在的部分氣體物質與高能電子碰撞後游離而形成電漿。受熱的電子能使氣體混合物的一些物質解離並產生(母分子之)化學成分的反應性混合物。故可使用各種圖案化與蝕刻處理將各種基板材料以受控制地移除及沉積。
對於減小或縮小電晶體、記憶體陣列及其他半導體裝置以增加密度並改良處理性能已為一持續的驅勢。隨著半導體裝置特徵部的關鍵尺寸縮小,於製造處理時正確地製作結構及正確地蝕刻各層越來越難。例如正確地蝕刻接點、記憶體陣列交點體系、狹縫接點等,尤其當須要次解析度(次微影解析)圖案化時越來越難。於特殊的案例,隨著電晶體的關鍵尺寸縮小,更難對源極與汲極正確地連接。特別是鰭式電晶體(FinFET )尤然。例如考量80 奈米或更大(在微影解析度內)之閘節距,能使用習知圖案化技術,不使用保護層,而將供源極或汲極接觸蝕刻之遮罩圖案一致地著陸於電晶體之閘間。而當閘節距縮小,微影重疊錯位會成為顯著問題。當有錯位,由於蝕刻圖案可能重疊閘及源極或汲極兩者,蝕刻步驟可能會在源極/汲極與閘極間出現短路。
一種蝕刻次解析特徵部之技術係自對準蝕刻,其使用現有之非犧牲性的或位置保持結構作為遮罩以蝕刻特徵部,例如接點。因為欲待蝕刻及欲保留之現有結構皆暴露於蝕刻劑,自對準蝕刻技術相當地倚賴蝕刻選擇性。但蝕刻選擇性並非完美,此種不完美造成對於一或多材料之不理想的蝕刻,造成出現缺陷、污染、異形的(compromised)輪廓等。一種輔助自對準蝕刻且避免損失須要或已知結構的技術是加上保護層。例如可在自對準接觸(SAC)蝕刻之一部分中使用閘罩以作為保護罩來補救如此的重疊錯誤。於蝕刻產生供源極/汲極接點的通道時,該閘罩有助於保護閘結構。如此的保護罩仍非完全解決問題。如此的罩一般對於充分蝕刻保護而言太薄。但簡單地增加罩高度並不是理想的解決法,因為如此將會增加高寬比(aspect ratio)而造成閘蝕刻更難,且會使後續更難無空隙地填充氧化物。使用較短罩的問題是露出的罩隅角的濺射率較高,會較快腐蝕引起短路。
在此之技術提供用於自對準蝕刻之方法,其使用現有的特徵部以供圖案化或標示圖案而無損傷現有特徵部。即在此之技術能於蝕刻時使用在基板上之現有特徵部作為蝕刻導件,而無須已圖案化之微影層。在此之技術能提供正確的(自對準)次解析度蝕刻而不損傷現有結構。
在此之技術使用現有基板結構以創出能供嵌段共聚物 (BCP)之定向自組裝 (DSA)的表面,而不須分離的微影圖案化層。在此之方法包括在基板上至少使一現有材料或結構做出凹部,並加上一膜,此膜只留在該凹下的材料上。膜可選擇有理想的表面能量以能夠進行受控制之嵌段共聚物自組裝。然後可使用現有結構與一聚合物材料兩者作為蝕刻遮罩而蝕刻該基板。舉一優點而言,為可將已自組裝之聚合物材料設置成以保護現有特徵部之露出的隅角,如此可減少選擇性蝕刻化學劑的負擔,增加後續蝕刻之精確性,並減少濺射率(sputter yield)。
在此之技術之一用途,例如可應用於自對準圖案化。提供一基板,具有第1材料之第1結構、第2材料之第2結構,及第3材料之第3結構。該第2材料和該第1材料與該第3材料不同。該第1結構與第3結構皆和該第2結構有約垂直之界面。該第1結構位在該第2結構之一第1側上,該第3結構位在第2結構之相反側上。該第1結構之頂面、該第2結構之頂面及該第3結構之頂面為水平且彼此共平面。
將該第2結構之上部部分移除,以使獲得之第2結構之頂面在垂直上低於該第1結構之頂面且垂直上低於該第3結構之頂面。於該基板上沉積一平面化層。該平面化層覆蓋該第1結構、該第2結構及該第3結構。該平面化層具有一頂面,該頂面水平上為平面。在該平面化層之該頂面沉積一溶解性改變劑。然後,將該溶解性改變劑活化,以使該溶解性改變劑造成該平面化層之頂部的溶解性改變。該平面化層之該頂部從該平面化層之該頂面垂直地向下朝至少該第1結構與該第2結構之頂面延伸。然後將該平面化層之該頂部移除,以使平面化層材料從該第1結構與該第3結構之頂面移除。獲得之該第2結構之頂面上留下膜或部分的平面化層材料作為預圖案膜(prepattern film)。
現基板提供供嵌段共聚物之定向自組裝之化學圖案,原因為現有結構具有表面能量的差異。此基板可有不同的表面高度,以便額外提供嵌段共聚物之定向自組裝之拓樸學上或起伏的預圖案。然後可在該基板上沉積嵌段共聚物之混合物。可以活化嵌段共聚物之相分離,以獲得適當的自組裝,以使得有蝕刻耐性的第1聚合物材料的聚合物結構配置在能防止該第1與第2結構之隅角在蝕刻處理期間暴露於蝕刻劑的位置。移除第2聚合物材料之聚合物結構後,可正確地實施自對準蝕刻處理而不損傷現有結構。嵌段共聚物之定向自組裝不採用光微影圖案化步驟,能夠顯著降低製造成本。
當然,在此記載的不同步驟的討論順序是為了簡便的目的。一般,此等步驟能以任何適當的順序實施。此外,在本揭示中不同的特徵部、技術、組態等係於不同處討論,但須了解:各概念可以彼此獨立地實施或彼此組合實施。故本發明能以許多不同方式實施及考慮。
注意本項的內容不特別指明本發明揭示之或聲明發明的每一實施例及/或漸增的新穎態樣。而是,本項的內容僅是為提供對於相對於習知技術之不同實施例及新穎性的對應點的初步討論。關於本發明進一步的細節及/或可能的觀點,讀者應閱讀以下將討論之實施方式項目的內容及對應的圖式。
在此之技術提供用於自對準蝕刻之方法,其使用現有的特徵部以供圖案化,包括嵌段共聚物之定向自組裝之預圖案化。在此之技術能於蝕刻時使用在基板上之現有特徵部作為蝕刻導件,而無須已圖案化之微影層。在此之技術能提供正確的次解析度蝕刻,而不因使用自對準技術損傷現有結構或裝置之功能。
在此之技術使用現有基板結構以創出能供嵌段共聚物之定向自組裝 (DSA)的表面,而不須分離的微影圖案化層。在此之方法包括至少使一材料做出凹部,並加上一膜,此膜只留在該凹下的材料上。此膜有適當的表面能量以能夠進行受控制之自組裝。然後可使用現有結構與一聚合物材料兩者作為蝕刻遮罩而異向性地蝕刻該基板。舉一優點而言,為可將已自組裝之聚合物材料配置成保護現有特徵部之露出的隅角,如此可增加後續蝕刻之精確性,並減少濺射率。
在此之方法能實施自對準蝕刻技術。相對於採用參考對準標記之間接對準,自對準蝕刻是一種用來確保被蝕刻的位置會對準或直接標示在下的特徵部的製造方法。例如利用自對準接觸蝕刻此蝕刻技術,能夠確保蝕刻處理會蝕刻著陸在源極/汲極上的接點用開口而不會對閘極造成電性短路。在此之自對準蝕刻技術可在許多用途中將材料開孔例如接觸蝕刻、狹縫接觸、記憶體陣列,及用於自對準通孔(SAV)例如產線後段操作。為了方便記載此處之實施例,主要重點的記載例及說明係在源極/汲極接點安置用之自對準接觸蝕刻。
於一實施例包括自對準圖案化之方法。現參照圖1,顯示一例示基板之剖面示意部分。於此方法,提供一基板100,具有第1材料之第1結構111 、第2材料之第2結構112,及第3材料之第3結構113。此第2材料 不同於該第1材料且不同於該第3材料。於一些實施例,該第1材料與該第3材料可相同。該第1結構111與該第3結構113皆和該第2結構112有約垂直之界面。於半導體製造,結構係製成 (或由於材料限制)有相對於垂直軸傾斜一些角度的垂直表面。此角度可為例如最多10度以上而在本文本仍可視為是垂直表面。事實上,在填埋特徵部間時,如此的傾斜有助於避免空隙。該第1結構111位在該第2結構112之第1側上,且該第3結構113位在該第2結構112之相反側。換言之,該第1與第3結構形成一對結構,該第2結構位在該對結構之間。該第1結構之頂面、該第2結構之頂面,及該第3結構之頂面皆為水平,且實質上彼此共平面。
第1結構111可為閘結構,其可為永久或部分犧牲,例如可用於製作替代的金屬閘結構。為了簡化,顯示第1結構111為單一材料,但實際上,如此的結構可包括鎢插塞(tungsten plug)、high-K材料、功函數金屬、側壁間隔件及罩,罩與側壁可由氮化矽製成。用於製作第2結構112之該第2材料可以為氧化物材料。在製造基板之起點,例如如圖1,可能涉及以可流動的氧化物材料填埋閘結構之間的溝,該材料先是覆蓋基板及/或閘結構,然後平面化以產生如圖1之示意剖面。平面化可使用化學機械研磨(CMP)達成,此技術為已知。圖1之氧化物材料可以覆蓋源極/汲極107。層105可包括一或更多以下的層及/或結構。
然後可採用給定的習知自對準接觸蝕刻技術,相對於閘結構材料進行氧化物材料的蝕刻直到露出源極/汲極 107。不幸地,即便該蝕刻化學劑對於氮化矽材料有高度選擇性,伴隨使用乾電漿蝕刻將氧化物材料蝕刻掉,第1結構111與第3結構113之隅角變得暴露在電漿成分且開始加快被蝕刻。 任意高能離子向一表面之濺射率係相關於其入射角。故在水平表面上的濺射率遠低於在隅角上的濺射率。但露出的隅角主要造成隅角變圓和加快蝕刻,可能會使受保護的閘材料顯露並造成短路。
現參照圖2,已實施材料凹入或氧化物凹入處理,此處理可為將該結構中之一之平面材料予以部分蝕刻。或選擇性沉積可增高此等材料之一之高度。於例圖,材料移除可為對應於相對於第2結構112及相同材料之結構,將平面的氧化物膜材料予以部分蝕刻。於一處理步驟,已移除該第2結構112之上部部分以使獲得之該第2結構112之頂面117 (凹下表面)在垂直上比該第1結構之頂面低(118),且比該第3結構(因該第1與第3結構為共平面)低。注意圖2中,藉由移除第2結構112之上部部分,第2結構112變得比第1結構111與第3結構113凹下。
移除該第2結構112之上部部分之步驟可包括實施相對於該第1材料與該第3材料選擇性蝕刻該第2材料之蝕刻處理。於一些實施例,實施該蝕刻處理可包括實施非電漿氣體蝕刻處理。如此的非電漿氣體蝕刻處理可包括使用氟化氫(HF)與氨(NH3 )實施化學性氧化物移除(COR)處理。或實施該蝕刻處理可包括實施電漿系反應性離子蝕刻。故可使用預定之蝕刻化學劑(一或更多種)以相對於別的材料選擇性蝕刻一材料。取決於在基板上欲蝕刻的給定材料,也可使用其他的移除處理,例如灰化及濕蝕刻。針對非氧化物材料,可實施原子層蝕刻(ALE)。其他技術可包括選擇性沉積及移除、選擇性原子層沉積(ALD)、平面化及深蝕刻(etch back)。於一些實施例,可實施在該第1結構111與該第3結構113選擇性沉積之步驟以堆積此等結構而非在第2結構112做出凹部。
針對此製作凹部的步驟使用化學性氧化物移除可能是有利的,原因是COR 氧化物移除可高度地受控制。一化學性氧化物移除之例中,使用HF 與NH3 之比為約 2:1之混合物,在15 mTorr以下的壓力,於攝氏25度實施反應,以形成固態的六氟矽酸銨(ammonium hexafluorosilicate),然後於超過攝氏100度的溫度進行蒸發。如此,能使自受制修飾層從基板熱升華。如此的COR處理係一般已知。如此的化學性氧化物移除能夠針對精細的修整或蝕刻深度進行非常受控制的處理。
完成該化學性氧化物移除步驟或替代的部分移除材料的步驟(製出凹部)後,此基板100不再是完全平面而是界定出起伏地形(topography)。大部分的半導體製造材料(維持在晶圓上)一般並未提供可供有效之嵌段共聚物之定向自組裝的中性層。故在此的技術主要對於該第2結構112加上一材料,其提供理想的表面能量差異或潤濕角差異。如此的材料的沉積可包括沉積可顯影之材料之外包覆,然後進行垂直的溶解性移動(vertical solubility shifting)及層顯影。
現參照圖3,在該基板100上已沉積平面化層130。此平面化層130 覆蓋該第1結構111、該第2結構112,與該第3結構113。該平面化層具有水平為平面的頂面131。該平面化層130可包括能改變溶解性之材料,此材料能回應於接觸或受到溶解性改變劑影響而改變溶解性。於一些實施例,此材料為有機材料及/或光阻。於非限定之一實施例,沉積該平面化層之步驟可包括沉積一可顯影之抗反射皮層,該層可包括含矽材料。
現參照圖4,已於該平面化層130之頂面131上沉積溶解性改變劑140。於一些實施例,該溶解性改變劑包括酸,及/或可使用氣相暴露沉積(vapor exposure deposition)沉積。於替代的實施例,此材料可經由試液之旋轉(spin-on)沉積而進行沉積。
現參照圖5,該溶解性改變劑已活化以使得該溶解性改變劑改變該平面化層130之頂部132之溶解性。該平面化層130之頂部132從該平面化層之頂面垂直地至少向該第1結構111之頂面及該第3結構113之頂面延伸。例示深度對應於圖5之頂部132。換言之,例如可在被覆設備/顯影設備上實施酸擴散處理而進行可顯影之平面化。於一些實施例,活化該溶解性改變劑可包括加熱該溶解性改變劑使得該溶解性改變劑向該平面化層130擴散到預定深度,並改變該平面化層之頂部之溶解性。於其他實施例,加熱該溶解性改變劑包括控制參數,以使得該溶解性改變劑之擴散停止於約該預定的深度。關於實施如此的距離為主之酸擴散及顯影步驟的更多細節可見美國專利申請案序號61/901,768,提申日2013年11月8日,名稱 “Method for Chemical Polishing and Planarization”,完整引入於此作為參考。
現參照圖6,該平面化層130之頂部132已移除使得平面化層材料從該第1結構111之頂面及從該第3結構113之頂面移除。此移除步驟留下預圖案膜137,此膜仍保存在獲得之該第2結構112之頂面。該預圖案膜137為由留下的平面化層材料(移除頂部132後)構成的膜。於一實施例,該預圖案膜137的潤濕角不同於第1材料與該第2材料之潤濕角。換言之,圖6之基板100現有不同表面能量或不同潤濕角之頂面,提供了針對嵌段共聚物之定向自組裝的化學磊晶(chemo-epitaxy)基礎。於一非限定實施例,可顯影之抗反射皮層材料與氮化矽間之疏水性及/或親水性差異有助於提供相隔離(phase segregation)的模板。
為了提供如此的表面能量的差異,須將該平面化層材料(頂部)向下移除到至少該第1與第3結構之頂面。移除該平面化層材料到該第1與第3結構之頂面的水平以下,除了該化學磊晶表面以外更可提供圖形磊晶(grapho-epitaxy)表面。故於一些實施例,該預圖案膜之頂面137低於該第1結構111之頂面與該第3結構113之頂面,使得該第1結構之一側壁與該第3結構之一側壁露出,而提供為了嵌段共聚物自組裝之起伏圖案。換言之,將光酸進行特定時間或量的化學性擴散後再顯影一新的可溶材料,會得到供實施圖形磊晶及/或化學磊晶之結構。注意:於一些實施例,只實施化學性氧化物移除(材料凹部)可提供為了定向自組裝之圖形磊晶圖案。此圖案之後可利用該平面化層材料表面能量性質強化。
現參照圖7,可於該基板100上沉積嵌段共聚物混合物150。沉積步驟可經由旋轉沉積一混合液而實施。特定嵌段共聚物混合物之選擇可包括選擇相對於混合物中之附隨材料為較耐蝕刻的材料。
現參照圖8A,嵌段共聚物混合物 150出現相分離,使得自組裝進行,造成該第1聚合物材料之第1聚合物結構151位在該預圖案膜137上,該第1聚合物結構151之側壁對準該第1結構111與第2結構112之(約)垂直界面。自組裝也造成該第1聚合物材料之第2聚合物結構152位在該預圖案膜137上,且該第2聚合物結構152之側壁對準該第3結構113與該第2結構112之約垂直界面。自組裝也造成第2聚合物材料之第3聚合物結構153位在該第1聚合物結構151與該第2聚合物結構152之間。換言之,第1聚合物材料之聚合物結構在該預圖案膜137的邊緣發生自組裝。同樣也發生在有預圖案膜的其他結構。在該第1結構111與該第3結構113上,該第1與第2材料之聚合物結構也會以聚合物結構之另一圖案發生自組裝。
於該預圖案膜137之頂面位在該第1結構111之頂面與該第3結構113之頂面以下的實施例,會有該第1結構111與該第3結構113之側壁在沉積給定之嵌段共聚物混合物前已露出。於如此的實施例,該第1聚合物結構151之側壁係緊靠該第1結構111之一側壁,該第2聚合物結構152之側壁係緊靠該第3結構113之一側壁。換言之,至少有3個聚合物結構在該預圖案膜137上自組裝。嵌段共聚物鏈長與材料類型可選擇成使得3個聚合物結構在該凹入結構之上自組裝。可藉由依據溝渠或模板的給定關鍵尺寸(CD)選擇有特定鏈長的嵌段共聚物以調整於給定間距內(例如閘結構之間)形成的線數。例如若給定的模板CD為7 nm,則選擇嵌段共聚物鏈長使得在溝渠內相分離成3條線(聚合物結構),使得第1蝕刻耐受共聚物沿著露出的邊緣或隅角形成一條線。
於一些實施例,該第1聚合物材料可相對於該第2聚合物材料較有蝕刻耐受性。已有各種共聚物材料為已知。其中一常用混合物為聚苯乙烯(PS)與聚甲基丙烯酸甲酯 (PMMA)之混合物。為了相對於PS 移除PMMA,可使用從氬氣與氧氣製造之電漿來蝕刻PMMA成分,而留下PS成分。調整各種參數例如溫度控制、偏壓控制、及施加疊加在上部電極板之負向電流以在電漿中產生彈道電子通率(ballistic electron flux)以打擊該聚合物材料,可改進蝕刻選擇性。於其他實施例,可在被覆設備/顯影設備上使用濕化學劑移除PMMA。
故可移除該第3聚合物結構153,而保留該第1聚合物結構151與該第2聚合物結構152在該基板上。又,也將和第3聚合物結構153為相同材料的聚合物結構移除。圖9A顯示移除已自組裝之聚合物材料之一後的基板 100之例。獲得之耐受蝕刻之聚合物結構之圖案可作為遮罩以增強或提高自對準蝕刻處理能力。注意:第1結構111之隅角119現在係由第1聚合物結構151保護。第1聚合物結構151之位置代表在接下來的蝕刻處理當中,第1結構111之隅角不露出,從而濺射率減小,且實質上增加在如氧化物材料與氮化矽材料間的蝕刻選擇性。雖第1結構111之表面仍暴露於蝕刻劑,但因為隅角受保護,蝕刻選擇性有大幅增進。
現參照圖10,可實施蝕刻步驟,使用該第1結構111、該第3結構113、該第1聚合物結構151與該第2聚合物結構152作為遮罩以供蝕刻穿過該第2材料之該第2結構112。取決於在該基板100上使用之蝕刻化學劑與材料,有時會拆毀第1結構111與第3結構113之一些聚合物結構。但應用在此之技術,此拆毀會是最小化或可接受的,特別是原因是不會造成短路或不理想性的隅角圓化。第1聚合物結構151與第2聚合物結構152之額外的遮罩要素也確保了一對閘極或其他結構的中間的接觸,因而不會碰觸到例如氮化物間隔件的側壁。維持側壁上的介電性代表較不會電性崩潰。
完成此蝕刻處理後,可從基板移除其餘的聚合物材料與平面化材料。此移除可取決於材料組成物而以多步驟實施。聚合物材料一般可利用灰化處理移除。圖11例示如此的蝕刻步驟的結果。現可繼續額外的製造步驟。於一特定例,已蝕刻一開口而顯露下面的源極/汲極。然後可將此已蝕刻的接觸開口以金屬填埋,此步驟可包括金屬溢流,接著是化學機械研磨(CMP)步驟,最後獲得如圖12所例示之基板結構。
在此記載的實施例主要是關於嵌段共聚物之線/間距自組裝。注意:在此之技術不限於線/間距圖案化,而也可用於柱體及孔圖案化。故除了在現有基板標示DSA圖案成線狀或狹縫狀結構,也可以於給定基板標示DSA圖案成柱體狀結構。例如,圖1之第2結構112可為柱體結構,其中,第1結構111與第3結構113皆為相同結構或材料層,包圍著第2結構112。可對於預圖案柱體結構接著實施前述的接續的處理流程。柱體結構係凹於基板之平面頂面以下。將可顯影之材料施用在基板。然後使用上至下的酸擴散處理使該可顯影之材料之頂部溶解性改變,然後將其溶解並移除從而只在該柱體結構上留下可顯影之材料。如此會得到有理想的表面能量差異的基板表面,以供優先自組裝嵌段共聚物。換言之,給定之基板提供功能性化學磊晶DSA預圖案,以在該基板上顯現現有結構。若該可顯影之材料之頂面位於或基板之起始頂面以下,則會創製出自對準圖形磊晶與化學磊晶混成的預圖案。藉由針對特定的關鍵尺寸,對於該嵌段共聚物混合物選擇特定嵌段共聚物鏈長,可發生優先的自組裝。例如舉一例而言,可產生如下自組裝:第2聚合物材料之內部柱體形成於第2結構112之中心點,外部柱體(中空柱體)包圍此內部柱體並延伸到該第2結構112之邊緣部分以保護包圍第2結構112之材料的任何露出的隅角。
此技術之一優點係改良針對接觸開口蝕刻的自對準。利用在此的技術,無須倚賴193nm 步進曝光機對於圖案的精密度或將此等結構和現有閘極對準。故在此之技術能消除2次關鍵的步進曝光機的通過,能大幅減少製造成本。
如上揭示,在此之技術可應用於數種不同製造操作的類型,例如接觸蝕刻、狹縫接觸、記憶體陣列、自對準通孔(SAV)等。應了解:可對於不同的製造應用對於在此的方法做小幅改變及附加。例如,在SAV 應用,實施時可包括額外的遮罩的自對準放置,如此可保護可能露出的氮化鈦(TiN)材料。於其他實施例,可使用已施加微影的遮罩以阻斷特定的記憶體區域,創製出特定的間隔比,或在正交方向定義出圖案。
也可對於聚合物鏈長選擇加以修改以獲得特定的自組裝結果。例如在自對準接觸應用,將3個DSA 結構組裝在一接觸開口內是有益處的(中間結構後續會移除,如圖8A),原因為如此會保護隅角免於圓化,且可正確地將接觸開口配置在鄰近的結構間以獲更良好的蝕刻結果。因為3個DSA 結構形成在接觸開口內,2或更多DSA 結構會形成在鄰近結構上,此代表(雖無隅角露出)在接續的圖案轉移,來自鄰近結構的材料將會暴露在蝕刻劑。雖對於某些材料(例如因為有蝕刻選擇性)暴露於蝕刻劑可以接受,但對於其他類材料或非常薄之材料層,因無可接受的損失量,對於蝕刻劑之任何暴露皆不可接受。例如須將在鄰近結構上的TiN薄層加以保護。在如此的方案,DSA共聚物之選擇可為:使得一DSA 結構形成於在欲蝕刻之VIA內,而對面的DSA 結構形成在鄰近的結構,從而完全地保護任何不應暴露於蝕刻劑之材料或膜。
現參照圖8B,於一如此的實施例,沉積嵌段共聚物後發生該嵌段共聚物混合物之相分離,使得發生自組裝,造成第1聚合物材料之第1聚合物結構161位在該預圖案膜137上,且大約整個覆蓋該預圖案膜137,使得第1該第1聚合物結構161之第1側壁對準該第1結構111與第2結構112之垂直界面,第2該第1聚合物結構161之第2側壁對準該第2結構112與該第3結構113之垂直界面。自組裝也造成: 第2聚合物材料之第2聚合物結構162位在該第1結構111及在該第3結構113上。然後移除該第1聚合物結構161,留下界定針對後續蝕刻處理之自對準遮罩的該第2聚合物結構162,如圖9B。故已創製出自對準蝕刻遮罩,其保護鄰近或周圍的結構及/或材料,而同時精確地定義供轉移一界定之圖案的蝕刻位置而無須額外的微影圖案化。換言之,在此的技術可包括選擇嵌段共聚物參數,以使DSA材料能以 1:1之比、1:3之比,或取決於特定的設計主體進行自組裝。額外的處理可和圖10-12所示比較。可知:如此的處理可以應用於線/間距定向自組裝,以及接點/孔嵌段共聚物之定向自組裝,且可用於邏輯應用、記憶體應用、接觸蝕刻、自對準 VIA等。
故在的技術可使用定向自組裝於水平間的(inter-level )自對準。於習知技術,因為採用光阻層及光微影對準技術,針對圖案化 DSA耗費龐大成本。除了此高成本,光微影對準技術特別在次解析度維度還可能有重疊錯位的問題。光微影中,圖案係和各種對準標記及/或刻線對準。故光微影圖案並非直接標示在給定基板上的現有結構。藉由使用在此記載之現有結構將定向自組裝區域分隔成隔離的孤立物,不須為了使嵌段共聚物線有用而裁割遮罩。故在此之技術提供了一種自限性的氣體為主的縮減(slimming)技術,其從現有基板結構創製圖案,且此預圖案可視為“自由的(free)”。此現有圖案也直接以現有結構標示,消除了任何錯位的可能性。
注意:在此的技術可應用於有2至3個相同起始高度之結構的任意基板。不須圖案化犧牲結構,只要使用嵌段共聚物之定向自組裝,使用預先有的基板結構建立選擇性的潤濕條件,從而提供供優先自組裝的DSA預圖案,此預圖案會直接標示到下面的結構。
於前述記載,已記載特定的細節,例如處理系之特定的幾何結構及記載各種在此使用的成分及處理。但應了解:在此的技術可於偏離此等特定細節的於其他實施例實施,此等細節只用於解釋而非限制性。在此揭示的實施例係參照附圖記載。同樣地,為了解釋的目的,已舉出特定的數目、材料及組態以提供更完整的理解。但可於無如此的特定細節下實施實施例。有相同功能性結構的元件標註類似標記,且有可能省略任何冗餘的記載。
已於多個分離的操作記載了各種技術以協助理解此等各種的實施例。記載的順序不應解讀為此等操作須有順序的依存性。事實上,此等操作不必要以所示順序實施。所述操作能以所記載的實施例以外的不同順序實施。可實施各種額外的操作,及/或在額外的實施例可省略已記載的操作。
在此,使用“基板”或“目標基板”作為一般性指稱依本發明中待處理的對象。該基板可包括一裝置特別是半導體或其他電子裝置任意材料部分或結構,且例如可為基底基板結構,例如半導體晶圓、初縮遮罩(reticle)、或在基底基板結構上或覆蓋在基底基板結構上之層,例如薄膜。故基板不限於任意特定的基底結構、已圖案化或未圖案化之下層或覆蓋層,而是欲考量成包括任何如此的層或基底結構,與層及/或基底結構之任意組合。本說明書可能參照特定類型的基板,但只是供說明的用途而已。
該技術領域中有通常知識者也將了解對於所上說明的技術的操作可以有許多變化而仍可達到本發明的相同目標。如此的變化意欲包括在本揭示的範躊。前述實施例的記載完全不意欲要限制。而是本發明實施例的任何限制皆呈現在以下的申請專利範圍中。
100‧‧‧基板
105‧‧‧層
107‧‧‧源極/汲極
111‧‧‧第1結構
112‧‧‧第2結構
113‧‧‧第3結構
117‧‧‧頂面
118‧‧‧距離
119‧‧‧隅角
130‧‧‧平面化層
131‧‧‧頂面
132‧‧‧頂部
137‧‧‧預圖案膜
140‧‧‧溶解性改變劑
150‧‧‧嵌段共聚物混合物
151‧‧‧第1聚合物結構
152‧‧‧第2聚合物結構
153‧‧‧第3聚合物結構
161‧‧‧第1聚合物結構
162‧‧‧第2聚合物結構
針對本發明之更完整的各種實施例及附隨的好處,將由參照附圖及以下的詳細說明而顯明。圖式不一定按照比例,為了說明特徵、原理及概念可能會特別強調。
圖1係例示基板部分之剖面示意圖,顯示依在此揭示之實施例之處理流程。
圖2係例示基板部分之剖面示意圖,顯示依在此揭示之實施例之處理流程。
圖3係例示基板部分之剖面示意圖,顯示依在此揭示之實施例之處理流程。
圖4係例示基板部分之剖面示意圖,顯示依在此揭示之實施例之處理流程。
圖5係例示基板部分之剖面示意圖,顯示依在此揭示之實施例之處理流程。
圖6係例示基板部分之剖面示意圖,顯示依在此揭示之實施例之處理流程。
圖7係例示基板部分之剖面示意圖,顯示依在此揭示之實施例之處理流程。
圖8A與8B係例示基板部分之剖面示意圖,顯示依在此揭示之實施例之另一處理流程。
圖9A 與9B係例示基板部分之剖面示意圖,顯示依在此揭示之實施例之另一處理流程。
圖10係例示基板部分之剖面示意圖,顯示依在此揭示之實施例之處理流程。
圖11係例示基板部分之剖面示意圖,顯示依在此揭示之實施例之處理流程。
圖12係例示基板部分之剖面示意圖,顯示依在此揭示之實施例之處理流程。
100‧‧‧基板
111‧‧‧第1結構
112‧‧‧第2結構
113‧‧‧第3結構
119‧‧‧隅角
137‧‧‧預圖案膜
151‧‧‧第1聚合物結構
152‧‧‧第2聚合物結構

Claims (20)

  1. 一種自對準圖案化之方法,包括以下步驟: 提供一基板,具有第1材料之第1結構、第2材料之第2結構,及第3材料之第3結構,該第2材料不同於該第1材料與該第3材料,該第1結構與第3結構皆和該第2結構有垂直之界面,該第1結構位在該第2結構之一第1側上,該第3結構位在第2結構之相反側上,該第1結構之頂面、該第2結構之頂面及該第3結構之頂面為水平且彼此共平面; 移除該第2結構之上部部分,以使獲得之第2結構之頂面在垂直方向上低於該第1結構之頂面且在垂直方向上低於該第3結構之頂面; 於該基板上沉積一平面化層,該平面化層覆蓋該第1結構、該第2結構及該第3結構,該平面化層具有一頂面,該頂面係為水平平面; 在該平面化層之該頂面上沉積一溶解性改變劑; 使該溶解性改變劑活化,以使該溶解性改變劑造成該平面化層之頂部的溶解性改變,該平面化層之該頂部從該平面化層之該頂面垂直地向至少該第1結構之該頂面與該第3結構之該頂面延伸;及 將該平面化層之該頂部移除,以使平面化層材料從該第1結構之該頂面移除並從該第3結構之該頂面移除,此移除步驟在獲得之該第2結構之頂面上留下預圖案膜,該預圖案膜包括殘留的平面化層材料。
  2. 如申請專利範圍第1項之自對準圖案化之方法,更包括以下步驟: 在該基板上沉積一嵌段共聚物混合物;及 使該嵌段共聚物混合物相分離,以使 自組裝造成第1聚合物材料之第1聚合物結構位在該預圖案膜上,且該第1聚合物結構之側壁對準該第1結構與第2結構之垂直界面, 自組裝也造成該第1聚合物材料之第2聚合物結構位在該預圖案膜上,且該第2聚合物結構之側壁對準該第3結構與第2結構之垂直界面, 自組裝也造成第2聚合物材料之第3聚合物結構位在該第1聚合物結構與該第2聚合物結構之間。
  3. 如申請專利範圍第2項之自對準圖案化之方法,其中,該預圖案膜之頂面位在該第1結構之頂面與該第3結構之頂面下,使得該第1結構與該第3結構之側壁露出;及 該第1聚合物結構之一側壁緊靠該第1結構之一側壁,且該第2聚合物結構之一側壁緊靠該第3結構之一側壁。
  4. 如申請專利範圍第2項之自對準圖案化之方法,其中,該第1聚合物材料相對於該第2聚合物材料與一預定之蝕刻化學劑較耐蝕刻。
  5. 如申請專利範圍第2項之自對準圖案化之方法,更包括以下步驟: 將該第3聚合物結構移除且同時在該基板上留下該第1聚合物結構與該第2聚合物結構。
  6. 如申請專利範圍第5項之自對準圖案化之方法,更包括以下步驟: 實施一蝕刻步驟,該步驟使用該第1結構、該第3結構、該第1聚合物結構與該第2聚合物結構作為遮罩以蝕刻通過該第2材料之第2結構。
  7. 如申請專利範圍第1項之自對準圖案化之方法,更包括以下步驟: 在該基板上沉積一嵌段共聚物混合物;並 使該嵌段共聚物混合物發生相分離,其中, 該嵌段共聚物混合物係選擇以於該第1結構與該第3結構間在該預圖案膜上自組裝成至少3個結構,以使第1聚合物材料之聚合物結構位在該第2結構之和該第1結構與和該第3結構之垂直界面之該預圖案膜的相對邊緣, 自組裝也包括第2聚合物材料之結構,該結構位在介於該第1聚合物材料之聚合物結構之間的該預圖案膜上。
  8. 如申請專利範圍第1項之自對準圖案化之方法,其中,移除該第2結構之上部部分之步驟包括實施蝕刻處理而相對於該第1材料與該第3材料選擇性蝕刻該第2材料。
  9. 如申請專利範圍第8項之自對準圖案化之方法,其中,實施該蝕刻處理之步驟包括實施非電漿氣體蝕刻處理。
  10. 如申請專利範圍第9項之自對準圖案化之方法,其中,實施該蝕刻處理之步驟包括使用HF與NH3 實施化學性氧化物移除處理。
  11. 如申請專利範圍第1項之自對準圖案化之方法,其中,該預圖案膜的潤濕角不同於該第1材料之潤濕角與該第2材料之潤濕角。
  12. 如申請專利範圍第1項之自對準圖案化之方法,其中,沉積該平面化層之步驟包括沉積一可顯影之抗反射皮層。
  13. 如申請專利範圍第1項之自對準圖案化之方法,其中,該溶解性改變劑包括酸。
  14. 如申請專利範圍第1項之自對準圖案化之方法,其中,沉積該溶解性改變劑之步驟包括使用氣相暴露沉積(vapor exposure deposition)。
  15. 如申請專利範圍第1項之自對準圖案化之方法,其中,活化該溶解性改變劑之步驟包括加熱該溶解性改變劑,以使該溶解性改變劑擴散到該平面化層中之預定深度並改變該平面化層之頂部之溶解性。
  16. 如申請專利範圍第15項之自對準圖案化之方法,其中,加熱該溶解性改變劑之步驟包括控制加熱參數以使該溶解性改變劑之擴散停在大約該預定深度。
  17. 如申請專利範圍第1項之自對準圖案化之方法,其中,該預圖案膜之頂面低於該第1結構之頂面與該第3結構之頂面,以使該第1結構之側壁與該第3結構之側壁露出而提供嵌段共聚物自組裝用之起伏圖案。
  18. 如申請專利範圍第1項之自對準圖案化之方法,其中,該第1材料與該第3材料相同。
  19. 如申請專利範圍第1項之自對準圖案化之方法,其中,該第2材料為氧化物,該第1材料與該第3材料為氮化矽。
  20. 如申請專利範圍第1項之自對準圖案化之方法,其中,該第1結構與該第3結構為電晶體之閘結構。
TW104133434A 2014-10-14 2015-10-13 使用嵌段共聚物的定向自組裝之自對準圖案化 TWI567488B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201462063462P 2014-10-14 2014-10-14
US14/865,128 US9396958B2 (en) 2014-10-14 2015-09-25 Self-aligned patterning using directed self-assembly of block copolymers

Publications (2)

Publication Number Publication Date
TW201629623A true TW201629623A (zh) 2016-08-16
TWI567488B TWI567488B (zh) 2017-01-21

Family

ID=55655955

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104133434A TWI567488B (zh) 2014-10-14 2015-10-13 使用嵌段共聚物的定向自組裝之自對準圖案化

Country Status (5)

Country Link
US (1) US9396958B2 (zh)
KR (1) KR102296810B1 (zh)
CN (1) CN107112207B (zh)
TW (1) TWI567488B (zh)
WO (1) WO2016060864A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI704623B (zh) * 2017-11-30 2020-09-11 台灣積體電路製造股份有限公司 半導體元件及其形成方法
US11810811B2 (en) 2017-11-30 2023-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Buried metal for FinFET device and method

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3026692A1 (en) * 2014-11-25 2016-06-01 IMEC vzw Method for manufacturing pillar or hole structures in a layer of a semiconductor device, and associated semiconductor structure
US9733566B2 (en) * 2015-03-17 2017-08-15 Tokyo Electron Limited Spin-on layer for directed self assembly with tunable neutrality
US9530663B1 (en) * 2015-06-23 2016-12-27 Nanya Technology Corp. Method for forming a pattern
US10695794B2 (en) 2015-10-09 2020-06-30 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10814349B2 (en) 2015-10-09 2020-10-27 Asm Ip Holding B.V. Vapor phase deposition of organic films
KR20170051886A (ko) * 2015-11-03 2017-05-12 삼성전자주식회사 반도체 장치의 패턴 형성 방법
US9684236B1 (en) * 2016-03-17 2017-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of patterning a film layer
US10373820B2 (en) 2016-06-01 2019-08-06 Asm Ip Holding B.V. Deposition of organic films
US10453701B2 (en) * 2016-06-01 2019-10-22 Asm Ip Holding B.V. Deposition of organic films
EP3665531B1 (en) * 2017-09-13 2023-12-13 LG Chem, Ltd. Preparation method of patterned substrate
KR102462051B1 (ko) * 2018-01-05 2022-11-01 도쿄엘렉트론가부시키가이샤 진보된 콘택 홀 패터닝 방법
WO2019143608A1 (en) * 2018-01-16 2019-07-25 Lam Research Corporation Selective processing with etch residue-based inhibitors
WO2019226432A1 (en) * 2018-05-21 2019-11-28 Corning Incorporated Liquid lenses and methods of manufacturing liquid lenses
US11990334B2 (en) 2019-07-19 2024-05-21 Tokyo Electron Limited Method for tuning stress transitions of films on a substrate
FR3102295B1 (fr) * 2019-10-16 2021-11-12 Centre Nat Rech Scient Procédé de lithographie par auto-assemblage dirigé
CN111128716B (zh) * 2019-11-15 2023-10-17 西安电子科技大学 一种大面积图形自对准的异质集成方法
CN111261586B (zh) * 2020-01-22 2023-03-14 成都工业学院 一种中孔半导体纳米结构的制作方法
CN117941029A (zh) * 2021-08-25 2024-04-26 杰米纳蒂奥公司 基于反间隔件的自对准高阶图案化
KR20240042531A (ko) * 2021-09-22 2024-04-02 도오꾜오까고오교 가부시끼가이샤 상분리 구조 형성용 수지 조성물, 및 상분리 구조를 포함하는 구조체의 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5032216A (en) 1989-10-20 1991-07-16 E. I. Du Pont De Nemours And Company Non-photographic method for patterning organic polymer films
US6238981B1 (en) 1999-05-10 2001-05-29 Intersil Corporation Process for forming MOS-gated devices having self-aligned trenches
WO2005070167A2 (en) 2004-01-12 2005-08-04 The Regents Of The University Of California Nanoscale electric lithography
KR101291223B1 (ko) * 2007-08-09 2013-07-31 한국과학기술원 블록 공중합체를 이용한 미세 패턴 형성 방법
KR101355167B1 (ko) * 2007-12-14 2014-01-28 삼성전자주식회사 적어도 세 개의 고분자 블록을 구비하는 블록 공중합체를이용한 미세 패턴 형성 방법
KR20090083091A (ko) * 2008-01-29 2009-08-03 삼성전자주식회사 블록 공중합체를 이용한 미세 패턴 형성 방법
US7993816B2 (en) * 2008-03-17 2011-08-09 International Business Machines Corporation Method for fabricating self-aligned nanostructure using self-assembly block copolymers, and structures fabricated therefrom
US8426313B2 (en) * 2008-03-21 2013-04-23 Micron Technology, Inc. Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference
JP5222805B2 (ja) * 2009-07-09 2013-06-26 パナソニック株式会社 自己組織化パターン形成方法
JP5300799B2 (ja) 2010-07-28 2013-09-25 株式会社東芝 パターン形成方法及びポリマーアロイ下地材料
WO2012031818A2 (en) * 2010-09-09 2012-03-15 Asml Netherlands B.V. Lithography using self-assembled polymers
JP5112500B2 (ja) * 2010-11-18 2013-01-09 株式会社東芝 パターン形成方法
CN103094095B (zh) * 2011-10-28 2015-10-21 中芯国际集成电路制造(北京)有限公司 制造半导体器件的方法
KR102003334B1 (ko) * 2012-09-04 2019-07-24 삼성전자주식회사 패턴 형성 방법
JP2014164043A (ja) 2013-02-22 2014-09-08 Tokyo Ohka Kogyo Co Ltd パターン形成方法、及び、相分離構造を含む構造体の製造方法
JP5837525B2 (ja) * 2013-02-28 2015-12-24 東京エレクトロン株式会社 基板処理方法、プログラム及びコンピュータ記憶媒体
KR101449850B1 (ko) 2013-05-21 2014-10-13 한국과학기술원 용매 어닐링 방법, 이를 이용한 블록 공중합체 패턴 형성 방법 및 이에 의하여 제조된 블록 공중합체 패턴

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI704623B (zh) * 2017-11-30 2020-09-11 台灣積體電路製造股份有限公司 半導體元件及其形成方法
US10867833B2 (en) 2017-11-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Buried metal for FinFET device and method
US11424154B2 (en) 2017-11-30 2022-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Buried metal for FinFET device and method
US11810811B2 (en) 2017-11-30 2023-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Buried metal for FinFET device and method

Also Published As

Publication number Publication date
WO2016060864A1 (en) 2016-04-21
US9396958B2 (en) 2016-07-19
KR20170070149A (ko) 2017-06-21
CN107112207B (zh) 2019-12-17
KR102296810B1 (ko) 2021-08-31
TWI567488B (zh) 2017-01-21
US20160104628A1 (en) 2016-04-14
CN107112207A (zh) 2017-08-29

Similar Documents

Publication Publication Date Title
TWI567488B (zh) 使用嵌段共聚物的定向自組裝之自對準圖案化
KR102436100B1 (ko) 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법
US10103032B2 (en) Methods of forming etch masks for sub-resolution substrate patterning
US10109497B2 (en) Double patterning method
CN107112212B (zh) 使用接枝聚合物材料图案化基底
KR102637883B1 (ko) 기판 상의 패턴 형성 방법, 그 방법에 관련된 반도체 장치 및 이용
US11289332B2 (en) Directional processing to remove a layer or a material formed over a substrate
JP6017600B2 (ja) 複数の膜を有するスペーサを形成するエッチング方法
TWI527117B (zh) 橫向修整硬遮罩的方法
US10460938B2 (en) Method for patterning a substrate using a layer with multiple materials
US20180138078A1 (en) Method for Regulating Hardmask Over-Etch for Multi-Patterning Processes
US6436810B1 (en) Bi-layer resist process for dual damascene
US9263297B2 (en) Method for self-aligned double patterning without atomic layer deposition
US9069249B2 (en) Self aligned patterning with multiple resist layers
US20120266810A1 (en) Planarization system for high wafer topography
KR20110081833A (ko) 하드 마스크와 이중 노광에 의해 형성된 반도체 디바이스의 콘택과 비아들
US10923363B1 (en) Method for increasing pattern density on a wafer
US11854806B2 (en) Method for pattern reduction using a staircase spacer
US8389402B2 (en) Method for via formation in a semiconductor device
US20220392771A1 (en) Oblique Deposition and Etch Processes
CN113745150A (zh) 半导体结构及其形成方法
KR20020032706A (ko) 플래쉬 메모리 소자의 워드라인 형성 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees