TW201611000A - 半導體記憶體 - Google Patents

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TW201611000A
TW201611000A TW104106708A TW104106708A TW201611000A TW 201611000 A TW201611000 A TW 201611000A TW 104106708 A TW104106708 A TW 104106708A TW 104106708 A TW104106708 A TW 104106708A TW 201611000 A TW201611000 A TW 201611000A
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Toshifumi Hashimoto
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Toshiba Kk
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Abstract

本發明之實施形態提供一種可靠性較高之半導體記憶體。 本實施形態之半導體記憶體包含記憶體單元之一端側之第1及第2選擇閘極。第1選擇閘極電晶體SGCT包含半導體基板700內之通道區域CRa、半導體柱75內之通道區域CRb、及連接於第1選擇閘極線SGC之閘極電極73。第2選擇閘極電晶體SGST包含半導體柱75內之通道區域、及連接於第2選擇閘極線SGS之閘極電極72。第1選擇閘極線SGC連接於第1電壓電路220，第2選擇閘極SGS連接於第2電壓電路440。

Description

半導體記憶體
[相關申請案]
本申請案享有以日本專利申請案2014-184198號(申請日：2014年9月10日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本實施形態係關於一種半導體記憶體。
近年來，作為旨在提高快閃記憶體之位元密度之方法，提出有具有積層有記憶胞之構造之積層型快閃記憶體。
積層型快閃記憶體可以低成本實現大容量之半導體記憶體。
本發明之實施形態提出一種提高半導體記憶體之可靠性之技術。
本實施形態之半導體記憶體包含設置於半導體基板上之複數個記憶體單元。複數個記憶體單元分別包含上述半導體基板上之第1選擇閘極電晶體、積層於上述第1選擇閘極電晶體上之第2選擇閘極電晶體、及積層於上述第2選擇閘極電晶體上之複數個記憶胞。本實施形態之半導體記憶體包含：位元線，其共同地連接於上述複數個記憶體單元之一端；複數條字元線，其等分別連接於上述複數個記憶胞之閘極電極；第1選擇閘極線，其共同地連接於上述複數個記憶體單元之各者之上述第1選擇閘極電晶體之閘極電極；複數條第2選擇閘極線， 其等與上述複數個記憶體單元之每一者電性分離，且連接於上述第2選擇閘極電晶體之閘極電極之各者；第1電壓電路，其連接於上述第1選擇閘極線；及第2電壓電路，其連接於上述第2選擇閘極線。
1‧‧‧半導體記憶體
5‧‧‧記憶體控制器
9‧‧‧內部控制電路
10‧‧‧記憶胞陣列
20‧‧‧列控制電路
30‧‧‧感測放大器電路
35‧‧‧資料鎖存電路
40‧‧‧電壓產生電路
50‧‧‧源極線/井控制電路
60‧‧‧位址緩衝器
65‧‧‧資料輸入輸出緩衝器
70‧‧‧導電層
71‧‧‧導電層
71A‧‧‧導電層
71B‧‧‧導電層
71C‧‧‧導電層
71D‧‧‧導電層
72‧‧‧導電層
72A‧‧‧導電層
72B‧‧‧導電層
72C‧‧‧導電層
73‧‧‧導電層
75‧‧‧半導體柱
79‧‧‧膜
80‧‧‧閘極絕緣膜
89‧‧‧層間絕緣膜
99‧‧‧絕緣體
201‧‧‧字元線/選擇閘極線驅動器
202‧‧‧選擇閘極線控制電路
203‧‧‧位址解碼器
209‧‧‧列解碼器
220‧‧‧第1電壓電路
221‧‧‧驅動器
290‧‧‧開關電路
290A‧‧‧開關電路
290B‧‧‧開關電路
290L‧‧‧開關電路
290R‧‧‧開關電路
290Rz‧‧‧開關電路
291‧‧‧字元線開關單元
292‧‧‧汲極側選擇閘極線開關單元
293‧‧‧源極側選擇閘極線開關單元
294‧‧‧共用選擇閘極線開關單元
294X‧‧‧開關單元
440‧‧‧第2電壓電路
500‧‧‧儲存器件
600‧‧‧主器件
700‧‧‧基板
701‧‧‧擴散層
702‧‧‧P+型擴散層
709‧‧‧P井區域
751‧‧‧半導體區域
759‧‧‧核心部
790‧‧‧雜質區域
791‧‧‧絕緣膜
793‧‧‧絕緣膜
799‧‧‧井接點區域
801‧‧‧氧化鋁膜
803‧‧‧氧化矽膜
808‧‧‧氧化矽膜
809‧‧‧氧化鋁膜
900‧‧‧通道
902‧‧‧通道
903‧‧‧通道
BC‧‧‧位元線接點
BL‧‧‧位元線
BL0~BLm‧‧‧位元線
BLK‧‧‧記憶胞區域(區塊)
BLK<0>、BLK<1>... BLK<k>‧‧‧記憶胞區域(區塊)
CELSRC‧‧‧源極線接點
CELSRCx‧‧‧源極線接點
CELSRCz‧‧‧源極線接點
CG‧‧‧配線
CG0~CGn-1‧‧‧配線
CGA‧‧‧配線
CGB‧‧‧配線
CPWELL‧‧‧井接點
CRa‧‧‧通道區域
CRb‧‧‧通道區域
CSW‧‧‧開關
CSW0~CSW3‧‧‧開關
CSWA‧‧‧選擇開關
CSWB‧‧‧選擇開關
DSW0~DSW3‧‧‧開關
IR‧‧‧胞電流
LLA‧‧‧分路配線
LLB‧‧‧分路配線
MC‧‧‧記憶胞
NS‧‧‧記憶體單元
SC‧‧‧插頭
SGC‧‧‧共用選擇閘極線(源極側選擇閘極線)
SGC0~SGC3‧‧‧共用選擇閘極線
SGC0A~SGC3A‧‧‧下側共用選擇閘極線
SGC0B~SGC3B‧‧‧上側共用選擇閘極線
SGCT‧‧‧共用選擇閘極電晶體
SGCT0~SGCT3‧‧‧共用選擇閘極電晶體
SGCTA‧‧‧共用選擇閘極電晶體
SGCTB‧‧‧共用選擇閘極電晶體
SGCI‧‧‧配線
SGCI0~SGCI3‧‧‧配線
SGCIA‧‧‧配線
SGCIB‧‧‧配線
SGD‧‧‧選擇閘極線
SGD0~SGD3‧‧‧選擇閘極線
SGDI‧‧‧配線(選擇控制線)
SGDI0~SGDI3‧‧‧配線(選擇控制線)
SGDIA‧‧‧配線
SGDIB‧‧‧配線
SGDT‧‧‧選擇閘極電晶體
SGS‧‧‧源極側選擇閘極線
SGS0~SGS3‧‧‧源極側選擇閘極線
SGSI‧‧‧配線(選擇控制線)
SGSI0~SGSI3‧‧‧配線(選擇控制線)
SGSIA‧‧‧配線
SGSIB‧‧‧配線
SGST‧‧‧源極側選擇閘極電晶體
SL‧‧‧源極線
SSW‧‧‧開關(選擇開關)
SSW0~SSW3‧‧‧開關(選擇開關)
SU0~SU3‧‧‧串單元
T1‧‧‧電晶體
T2‧‧‧電晶體
T2X‧‧‧電晶體
T3‧‧‧電晶體
UCSW‧‧‧開關(非選擇開關)
UCSW0~UCSW3‧‧‧開關(非選擇開關)
UCSWA、UCSWB‧‧‧開關(非選擇開關)
UDSW‧‧‧開關(非選擇開關)
UDSW0~UDSW3‧‧‧開關(非選擇開關)
USGCI‧‧‧配線(非選擇控制線)
USGCIA‧‧‧配線
USGCIB‧‧‧配線
USGDI‧‧‧配線(非選擇控制線)
USGDIA‧‧‧配線
USGDIB‧‧‧配線
USGSI‧‧‧配線(非選擇控制線)
USGSIA‧‧‧配線
USGSIB‧‧‧配線
USSW‧‧‧開關(非選擇開關)
USSW0~USSW3‧‧‧開關(非選擇開關)
VCGRV‧‧‧選擇電壓(判定電壓)
VERA‧‧‧抹除電壓
VERA_SGC‧‧‧電壓
VERA_SGCz‧‧‧電壓
VERA_SGCA‧‧‧電壓
VERA_SGCB‧‧‧電壓
VERA_SGD‧‧‧電壓
VERA_SGDz‧‧‧電壓
VERA_SGS‧‧‧電壓
VERA_SGSz‧‧‧電壓
VERA_WL‧‧‧電壓
VERA_WLz‧‧‧電壓
VPASS‧‧‧非選擇電壓
VPGM‧‧‧編程電壓
VREAD‧‧‧非選擇電壓
VSG‧‧‧電壓
VSGC‧‧‧電壓
VSGCA‧‧‧電壓
VSGCB‧‧‧電壓
VSGD‧‧‧電壓(汲極側選擇閘極線選擇電壓)
VSRC‧‧‧電壓
VSRCa‧‧‧電壓(源極線電壓)
VSS‧‧‧電壓(汲極側選擇閘極線非選擇電壓)
WL‧‧‧字元線
WL0~WLn-1‧‧‧字元線
WSW‧‧‧開關
X‧‧‧方向
XR‧‧‧分路區域
Y‧‧‧方向
Z‧‧‧方向
圖1係表示包含實施形態之半導體記憶體之器件之圖。
圖2係表示實施形態之半導體記憶體之整體構成之圖。
圖3係表示實施形態之半導體記憶體之基本構成之圖。
圖4(a)、(b)係表示實施形態之半導體記憶體之基本構成之圖。
圖5係表示第1實施形態之半導體記憶體之構成例之方塊圖。
圖6係第1實施形態之半導體記憶體之等效電路圖。
圖7係第1實施形態之半導體記憶體之等效電路圖。
圖8係表示第1實施形態之半導體記憶體之構造例之模式圖。
圖9係表示第1實施形態之半導體記憶體之構造例之模式圖。
圖10係表示第1實施形態之半導體記憶體之構造例之模式圖。
圖11係表示第1實施形態之半導體記憶體之構造例之剖視圖。
圖12係表示第1實施形態之半導體記憶體之變化例之圖。
圖13係用以說明第1實施形態之半導體記憶體之動作例之圖。
圖14係用以說明第1實施形態之半導體記憶體之動作例之圖。
圖15係用以說明第1實施形態之半導體記憶體之動作例之圖。
圖16係用以說明第1實施形態之半導體記憶體之動作例之圖。
圖17係表示第2實施形態之半導體記憶體之構成例之圖。
圖18係表示第2實施形態之半導體記憶體之構成例之圖。
圖19係用以說明第2實施形態之半導體記憶體之動作例之圖。
圖20係用以說明第2實施形態之半導體記憶體之動作例之圖。
圖21係表示第3實施形態之半導體記憶體之構成例之圖。
圖22係表示第3實施形態之半導體記憶體之構成例之圖。
圖23係表示第3實施形態之半導體記憶體之構成例之圖。
圖24係用以說明第3實施形態之半導體記憶體之動作例之圖。
圖25係用以說明第3實施形態之半導體記憶體之動作例之圖。
圖26係表示第4實施形態之半導體記憶體之構成例之圖。
圖27係用以說明第5實施形態之半導體記憶體之動作例之圖。
圖28係用以說明第5實施形態之半導體記憶體之動作例之圖。
圖29係表示第5實施形態之半導體記憶體之變化例之圖。
圖30係用以說明第6實施形態之半導體記憶體之動作例之圖。
圖31係用以說明第6實施形態之半導體記憶體之動作例之圖。
圖32係表示實施形態之半導體記憶體之變化例之圖。
圖33係表示實施形態之半導體記憶體之變化例之圖。
圖34係表示實施形態之半導體記憶體之變化例之圖。
圖35係表示實施形態之半導體記憶體之變化例之圖。
圖36係表示實施形態之半導體記憶體之變化例之圖。
圖37係表示實施形態之半導體記憶體之變化例之圖。
圖38係表示實施形態之半導體記憶體之變化例之圖。
圖39係表示實施形態之半導體記憶體之變化例之圖。
圖40係表示實施形態之半導體記憶體之變化例之圖。
圖41係表示實施形態之半導體記憶體之變化例之圖。
以下，一面參照圖式，一面對本實施形態詳細地進行說明。於以下說明中，對於具有相同之功能及構成之要素，附註相同符號，並省略重複之說明。
又，於以下各實施形態中，於無需將末尾附有用於區別化之數字/英文之參照符號(例如字元線WL或位元線BL、各種開關等)相互加以區別之情形時，使用省略末尾之數字之記載，該記載係指所有帶數 字之參照符號。
(1)第1實施形態
(a)整體構成
為了說明第1實施形態之半導體記憶體，而參照圖1至圖4。
如圖1所示，儲存器件500包含記憶體控制器5、及本實施形態之半導體記憶體1。
儲存器件500例如藉由基於某種規格之連接器、無線通信、網際網路等而連接於主器件600。儲存器件500及主器件600基於設定於器件500、600間之介面規格而收發資料。
主器件600對儲存器件500要求資料之寫入/抹除、資料之讀出。
儲存器件500包含至少1個半導體記憶體1。
記憶體控制器5控制實施形態之半導體記憶體1。記憶體控制器5例如根據來自主器件600之要求而執行半導體記憶體1之資料之寫入動作、抹除動作、及資料之讀出動作。記憶體控制器5係於寫入動作時將來自儲存器件500之外部(例如主器件)之資料傳送至半導體記憶體1。記憶體控制器5係於讀出動作時將來自半導體記憶體1之資料傳送至儲存器件500之外部。
儲存器件500及主器件600形成記憶體系統。
儲存器件500、或包含儲存器件500之記憶體系統係如SDTM卡之記憶卡、USB(Universal Serial Bus，通用串列匯流排)記憶體、或固態驅動器(Solid State Drive，SSD)等。
本實施形態之半導體記憶體1係快閃記憶體。
如圖2所示，快閃記憶體1包含記憶胞陣列、及用以控制記憶胞陣列之動作之複數個電路(以下，稱為周邊電路)。
記憶胞陣列10包含1個以上之記憶胞區域BLK<0>、BLK<1>、BLK<k-1>(k為1以上之整數)。例如，記憶胞區域BLK係區 塊。
快閃記憶體1至少包含以下周邊電路。
列控制電路20將區塊位址或頁面位址進行解碼，選擇對應於位址之區塊BLK內之字元線。列控制電路20對記憶胞陣列10內之配線施加用以執行由主器件600所要求之動作之各種電壓。
列控制電路20包含字元線/選擇閘極線驅動器201。字元線/選擇閘極線驅動器201驅動區塊BLK內之字元線及選擇閘極線。列控制電路20包含列解碼器209。列解碼器209將區塊、字元線及選擇閘極線設為選擇狀態或非選擇狀態。列解碼器209包含複數個開關電路290、及1個以上之位址解碼器203。列控制電路20包含下述選擇閘極線控制電路202。
感測放大器電路30係於讀出來自記憶胞陣列10之資料時，感測自記憶胞輸出至位元線之信號(資料)，並將所感測之信號放大。感測放大器電路30係於對記憶胞陣列10寫入資料時，將應寫入之資料傳送至記憶胞。例如，自記憶胞陣列10讀出資料及對記憶胞陣列10寫入資料係以頁面單位執行。
資料鎖存電路35暫時記憶自記憶胞讀出之資料、及來自記憶體1之外部之寫入資料。
資料輸入輸出緩衝器65緩衝來自快閃記憶體1之外部之資料、及來自記憶胞陣列10之資料。
電壓產生電路40產生用於資料之寫入、及資料之讀出之複數個電壓。電壓產生電路40包含複數個電源電路(電壓源)。
源極線/井控制電路50控制源極線之電位(電壓)及井區域之電位(電壓)。
位址緩衝器60緩衝來自主器件600及記憶體控制器5之位址。
快閃記憶體1包含內部控制電路(例如狀態機)9。內部控制電路9 基於來自記憶體控制器5之命令而控制快閃記憶體之內部之各電路。
本實施形態之快閃記憶體1包含三維構造之記憶胞陣列。
為了說明本實施形態之三維構造之記憶胞陣列之內部構成，而參照圖3及圖4。圖3係模式性地表示記憶胞陣列10內之1個區塊BLK之構成例。圖4(a)係表示本實施形態之快閃記憶體中之記憶胞陣列之構成要素之等效電路圖，圖4(b)係模式性地表示記憶胞陣列之構成要素之構造之三維圖。
記憶胞陣列10包含複數條位元線BL0~BLm-1。記憶胞陣列10包含源極線SL。記憶胞陣列10包含於Z方向上積層之複數條字元線WL0~WLn-1。各區塊BLK包含m條(m為2以上之整數)位元線BL0~BLm-1、及n條(n為2以上之整數)字元線WL0~WLn-1。
以下，於不將複數條位元線BL0~BLm-1加以區別之情形時，複數條位元線被記載為位元線BL。於不將複數條字元線WL0~WLn-1加以區別之情形時，複數條字元線被記載為字元線WL。
NAND(反及)型快閃記憶體之記憶胞陣列10包含複數個記憶體單元NS作為構成要素。複數個記憶體單元NS係於記憶胞陣列10內，於X方向及Y方向上排列。以下，NAND快閃記憶體之記憶體單元NS被稱為NAND串。
複數條位元線BL中之1條連接於在Y方向上排列之各NAND串NS之一端。
源極線SL共同地連接於各NANS串NS之另一端。然而，區塊之內部構成並不限定於複數個NAND串共同地連接於1條源極線之情形。例如，亦可於記憶胞陣列(或區塊)內設置複數條源極線，且對源極線之各者施加不同之電壓。
記憶胞陣列10包含複數條選擇閘極線SGD、SGS、SGC。例如，記憶胞陣列10之1個區塊BLK包含4條選擇閘極線SGD0、SGD1、 SGD2、SGD3及4條選擇閘極線SGS0、SGS1、SGS2、SGS3。1個區塊BLK包含1條選擇閘極線SGC。
區塊BLK包含複數個串單元SU。於各區塊BLK內，串單元SU係於Y方向上排列。
串單元SU包含共同地連接於汲極側及源極側選擇閘極線SGD、SGS之複數個NAND串NS。複數個串單元SU共同地連接於1條選擇閘極線SGC。以下，為了與每一個串單元SU之選擇閘極線SGD、SGS之區別化，而將共同地連接於串單元SU之選擇閘極線SGC稱為共用選擇閘極線SGC。
如圖4(a)所示，於NAND型快閃記憶體中，NAND串NS包含複數個記憶胞MC及選擇閘極電晶體SGDT、SGST、SGCT。
複數個記憶胞MC串聯連接有電流路徑。1個選擇閘極電晶體SGDT連接於複數個記憶胞MC之一端(汲極側)。2個選擇電晶體SGST連接於複數個記憶胞之另一端(源極側)。
各NAND串NS包含於基板700上沿Z方向積層之複數個記憶胞。
例如，於同一層(以Z方向為基準之位置)內於X方向及Y方向上排列之複數個記憶胞MC之閘極連接於同一字元線WL。於Z方向上相鄰之記憶胞MC連接於互不相同之字元線。
NAND串NS內之汲極側之選擇閘極電晶體(以下，稱為汲極側選擇閘極電晶體)SGDT之閘極連接於汲極側選擇閘極線SGD。汲極側選擇閘極電晶體SGDT之電流路徑連接於位元線BL及NAND串NS之汲極側之終端之記憶胞之電流路徑。
NAND串NS內之源極側之一選擇閘極電晶體(以下，稱為源極側選擇閘極電晶體)SGST之閘極連接於源極側選擇閘極線SGS。源極側選擇閘極電晶體SGST之電流路徑連接於NAND串NS之源極側之終端之記憶胞之電流路徑。
NAND串NS內之源極側之另一選擇閘極電晶體SGCT之閘極連接於選擇閘極線SGC。選擇閘極電晶體SGCT之電流路徑連接於NAND串NS之源極側之終端之記憶胞之電流路徑及源極線SL。以下，連接於共用選擇閘極線SGC之選擇閘極電晶體SGCT被稱為共用選擇閘極電晶體SGCT。
如圖4(b)所示，各NAND串NS包含1個半導體柱。半導體柱75自位元線BL朝向基板700延伸。例如，半導體柱75向相對於基板700表面大致垂直之方向(Z方向)延伸。
複數個導電層70、71、72、73係於Z方向上積層於基板700上。各導電層70、71、72、73隔著膜79而包圍半導體柱75之側面。
複數條字元線WL之各者包含複數個導電層70之各者。
汲極側選擇閘極線SGD包含導電層71。導電層71積層於作為字元線WL之複數個導電層70之上方。
源極側選擇閘極線SGS包含導電層72。導電層72設置於作為字元線WL之導電層70與基板700之間。
共用選擇閘極線SGC包含導電層73。導電層73設置於導電層72與基板700之間。
記憶胞MC及選擇閘極電晶體SGDT、SGST設置於將位元線BL與基板700連接之半導體柱75之側面上。
記憶胞MC之閘極電極包含導電層70。即，字元線WL作為記憶胞MC之閘極電極發揮功能。記憶胞MC包含半導體柱75與導電層70之間之膜79作為記憶體膜79。記憶體膜79係包含電荷儲存層(例如電荷捕獲膜)之積層構造之膜。
汲極側選擇閘極電晶體SGDT之閘極電極包含作為汲極側選擇閘極線SGD之導電層71。
源極側選擇閘極電晶體SGST之閘極電極包含作為源極側選擇閘 極線SGS之導電層72。
共用選擇閘極電晶體SGCT之閘極電極包含作為共用選擇閘極線SGC之導電層73。
共用選擇閘極電晶體SGCT例如經由源極線接點(以下，亦稱為內部源極線)CELSRC而連接於源極線SL。
共用選擇閘極電晶體SGCT之閘極絕緣膜80介存於選擇閘極電晶體SGCT之閘極電極73與基板700之間。
選擇閘極電晶體SGCT之閘極電極73隔著半導體柱75之側面上之絕緣膜(例如，記憶體膜79)而與半導體柱75對向。共用選擇閘極電晶體SGCT例如與源極側選擇閘極電晶體SGST同樣地，包含絕緣膜79作為閘極絕緣膜。
共用選擇閘極電晶體SGCT包含半導體基板(半導體區域)700之通道區域CRa、及半導體柱75內之通道區域CRb。
源極線接點CELSRC將半導體柱75連接於源極線SL。源極線接點CELSRC設置於半導體基板700內之擴散層701上。例如，源極線接點CELSRC被於Y方向上相鄰之2個串單元SU所共用。
再者，關於快閃記憶體、記憶胞陣列及各元件之基本構成、以及其製造方法，例如記載於「三維積層非揮發性半導體記憶體」這一於2009年3月19日提出申請之美國專利申請案12/407,403號中。又，關於記憶胞陣列10之構成及其製造方法，記載於「三維積層非揮發性半導體記憶體」這一於2009年3月18日提出申請之美國專利申請案12/406,524號、「非揮發性半導體記憶裝置及其製造方法」這一於2010年3月25日提出申請之美國專利申請案12/679,991號、「半導體記憶體及其製造方法」這一於2009年3月23日提出申請之美國專利申請案12/532,030號中。該等專利申請案係藉由參照而將其全部內容引用於本案說明書中。
於本實施形態之快閃記憶體中，共用選擇閘極線SGC與源極側選擇閘極線SGS係相互獨立。共用選擇閘極線SGC與源極側選擇閘極線SGS連接於互不相同之電壓電路。
源極側選擇閘極線SGS經由開關SSW及配線SGSI而連接於電壓電路(電壓源)40。
共用選擇閘極線SGC經由與開關SSW不同之開關CSW及與配線SGSI不同之配線SGCI而連接於與電壓電路40不同之電壓電路220。
藉此，本實施形態之快閃記憶體1可對源極線側選擇閘極線SGS及共用選擇閘極線SGC分別獨立地施加電壓。
於將共用選擇閘極電晶體SGCT之接通電壓施加於橫跨複數個串單元SU之共用選擇閘極線SGC之情形時，無論NAND串NS是否包含動作對象之記憶胞，均於接通狀態之選擇閘極電晶體SGCT之閘極電極73之下方之半導體基板700內產生通道(反轉層)。
包含所選擇之記憶胞之NAND串NS經由半導體基板700內之複數個通道而連接至連接於所選擇之NAND串NS之源極線接點CELSRC、及連接於非選擇之NAND串NS之源極線接點CELSRC。
藉此，本實施形態之快閃記憶體可於資料讀出時將自位元線BL流向源極線之電流經由複數個源極線接點CELSRC而供給至源極線SL。作為其結果，本實施形態之快閃記憶體可減少源極線與基板之間之電阻之影響。
又，於本實施形態中，於資料讀出時，於非選擇串單元SU之共用選擇閘極電晶體SGCT與記憶胞MC之間，源極側選擇閘極電晶體SGST斷開。
因此，即便共用選擇閘極電晶體SGCT接通，非選擇之NAND串NS亦藉由斷開狀態之源極側選擇閘極電晶體SGST而與基板700及源極線接點CELSRC電性分離。藉此，本實施形態之快閃記憶體可抑制 讀出動作時之對非選擇胞之干擾。
(b)具體例
為了說明本實施形態之快閃記憶體之構成例，而參照圖5至圖13。再者，此處，為了說明圖5至圖13所示之快閃記憶體之構成例，亦適當使用圖1至圖4。
(b-1)電路
如圖5所示，列解碼器209包含1個以上之位址解碼器203、及複數個開關電路290。1個開關電路290對應於1個區塊BLK。
各開關電路290電性連接於各區塊BLK。各開關電路290電性連接於快閃記憶體內部之電路201、202。
電壓產生電路40例如將應施加於字元線WL及各選擇閘極線SGD、SGS、SGC之各者之各種電壓(控制電壓/驅動電壓)輸出至驅動器201、221。例如，電壓產生電路40包含複數個電源(電壓源或電源端子)。
字元線/選擇閘極線驅動器201驅動字元線WL、汲極側/源極側選擇閘極線SGD、SGS。字元線/選擇閘極線驅動器201根據快閃記憶體1之動作將來自電壓產生電路40之電壓經由開關電路290而施加於字元線WL、汲極側選擇閘極線SGD及源極側選擇閘極線SGS。
本實施形態之快閃記憶體1包含用以控制連接於NAND串NS之共用選擇閘極線SGC之電路(以下，稱為共用選擇閘極控制電路)202。
共用選擇閘極線控制電路202包含選擇電壓產生電路(以下，亦記載為SGC電壓產生電路)220、共用選擇閘極線驅動器(以下，亦記載為SGC驅動器)221、及非選擇電壓產生電路(以下，亦記載為USGC電壓產生電路)225。
選擇電壓產生電路220根據選擇區塊之位址產生用以驅動所選擇之區塊BLK內之共用選擇閘極線SGC之電壓。
共用選擇閘極線驅動器221將來自選擇電壓產生電路220之電壓經由配線SGCI及開關電路290而施加於共用選擇閘極線SGC。共用選擇閘極線驅動器221可將來自電壓產生電路40之電壓經由開關電路290而施加於共用選擇閘極線SGC。
非選擇電壓產生電路225產生用以驅動非選擇區塊BLK之共用選擇閘極線SGC之電壓。非選擇電壓產生電路225將所產生之電壓經由開關電路290而施加於共用選擇閘極線SGC。
電壓產生電路40亦可包含選擇電壓產生電路220及非選擇電壓產生電路225。
快閃記憶體1將複數條配線相對於複數個開關電路290共用化。開關電路290根據選擇區塊之位址將記憶胞陣列10內之字元線WL及各選擇閘極線SGS、SGD連接於字元線/選擇閘極線驅動器201。
快閃記憶體1包含經由開關電路290而連接於各區塊BLK之汲極側選擇閘極線SGD之複數條配線(選擇控制線)SGDI。於各區塊BLK包含4條汲極側選擇閘極線之情形時，快閃記憶體1包含分別對應於4條汲極側選擇閘極線SGD~SGD3之4條配線SGDI0~SGDI3。
快閃記憶體1包含經由開關電路290而連接於各區塊BLK之汲極側選擇閘極線SGD之1條配線(非選擇控制線)USGDI。
快閃記憶體1包含經由開關電路290而連接於各區塊BLK之字元線WL之複數條配線(以下，亦記載為CG線)CG0~CGn-1。再者，於圖5中，為了簡化圖示，而僅圖示1條CG線。例如，快閃記憶體1內之CG線CG0~CGn-1之條數與各區塊BLK內之字元線WL之條數(n條)相同。
快閃記憶體1包含經由開關電路290而連接於各區塊BLK之源極側選擇閘極線SGS之複數條配線(選擇控制線)SGSI。於各區塊BLK包含4條源極側選擇閘極線SGS0~SGS3之情形時，快閃記憶體1包含分別對 應於4條源極側選擇閘極線SGS0~SGS3之4條配線SGSI0~SGSI3。
快閃記憶體1包含經由開關電路290而連接於各區塊BLK之源極側選擇閘極線SGS之1條配線(非選擇控制線)USGSI。
本實施形態之快閃記憶體1包含配線SGCI、USGCI。配線SGCI、USGCI將各區塊BLK之共用選擇閘極線SGC經由開關電路290而連接於共用選擇閘極線控制電路202。
共用選擇閘極線驅動器221連接於配線(選擇控制線)SGCI。
非選擇電壓產生電路225連接於配線(非選擇控制線)USGCI。非選擇電壓產生電路225亦可經由共用選擇閘極線驅動器221而連接於配線USGCI。
如此，共用選擇閘極線控制電路202經由對應於共用選擇閘極線SGC之各配線SGCI、USGCI而對記憶胞陣列10內之共用選擇閘極線SGC施加電壓。藉此，共用選擇閘極線控制電路202控制及驅動各區塊BLK內之NAND串NS之共用選擇閘極線SGC。
如圖6所示之表示NAND串之構成例之等效電路圖般，各區塊BLK包含4個串單元SU。於各區塊BLK中，4個NAND串NS連接於1條位元線BL。
例如，各汲極側選擇閘極電晶體SGDT包含串聯連接有電流路徑之4個電晶體T1。汲極側選擇閘極線SGD連接於4個電晶體T1之閘極。
例如，各源極側選擇閘極電晶體SGST包含串聯連接有電流路徑之3個電晶體T2。源極側選擇閘極線SGS連接於3個電晶體T2之閘極。
如圖6所示，即便各選擇閘極電晶體SGDT、SGST包含複數個電晶體T1、T2，複數個電晶體T1、T2之電流路徑亦串聯連接，複數個電晶體T1、T2之閘極電極亦相互連接。因此，可將形成選擇閘極電晶體SGDT、SGST之複數個電晶體T1、T2與1個電晶體(選擇閘極電晶 體)等效地處理。再者，汲極側及源極側選擇閘極電晶體SGDT、SGST之各者亦可為1個電晶體T1、T2。
共用選擇閘極電晶體SGCT設置於源極側選擇閘極電晶體SGST與源極線SL之間。
連接於2個源極線接點CELSRC之共用選擇閘極電晶體SGCT包含2個電晶體T3。2個電晶體T3可被作為相互獨立之2個共用選擇閘極電晶體SGCT而處理。2個電晶體T3亦可被視為1個共用選擇閘極電晶體。
如圖7所示，開關電路290包含字元線開關單元291、汲極側選擇閘極線開關單元292、源極側選擇閘極線開關單元293、及共用選擇閘極線開關單元294。
各開關單元291、292、293、294例如包含高耐壓電晶體。
字元線開關單元291包含與區塊BLK內之字元線之條數相同之個數之開關(選擇開關)WSW。
各開關WSW之電流路徑之一端連接於1條字元線WL，各開關WSW之電流路徑之另一端連接於對應於字元線WL之1條CG線CG。各開關WSW之控制端子(閘極)連接於位址解碼器203之選擇信號線。各開關WSW之接通及斷開係基於來自位址解碼器203之解碼信號(區塊選擇信號)BLKSEL而控制。
接通狀態之開關WSW將與快閃記憶體之動作相應之各種電壓傳送至選擇區塊BLK內之字元線。
汲極側選擇閘極線開關單元292包含複數個開關(選擇開關)DSW0、DSW1、DSW2、DSW3。
開關DSW0~DSW3之個數與區塊內之汲極側選擇閘極線SGD之條數相同。各開關DSW0~DSW3與各汲極側選擇閘極線SGD0~SGD3一一對應。
開關DSW0~DSW3之一端之各者連接於汲極側選擇閘極線SGD0~SGD3之各者。開關DSW0~DSW3之另一端之各者連接於配線SGDI0~SGDI3之各者。
各開關DSW0~DSW1之控制端子(電晶體之閘極)連接於位址解碼器203之選擇信號線。
開關DSW0~DSW3之接通/斷開係基於解碼信號BLKSEL而控制。
汲極側選擇閘極線開關單元292包含複數個開關(非選擇開關)UDSW0、UDSW1、UDSW2、UDSW3。
開關UDSW之個數與區塊BLK內之汲極側選擇閘極線SGD之條數相同。各開關UDSW0~UDSW3與各汲極側選擇閘極線SGD0~SGD3一一對應。
開關UDSW0~UDSW3之一端之各者連接於汲極側選擇閘極線SGD0~SGD3之各者。開關UDSW0~UDSW3之另一端共同地連接於配線USGDI。
選擇信號BLKSEL與非選擇信號BLKSELn例如具有相互互補之信號位準(H位準或L位準)。於開關DSW根據H位準之信號而接通之情形時，開關UDSW根據L位準之信號而斷開。
於該情形時，各汲極側選擇閘極線SGD與各配線SGDI導通。接通狀態之開關DSW將根據快閃記憶體之動作及選擇位址而施加於各配線SGDI之電壓傳送至選擇區塊內之各汲極側選擇閘極線SGD。
於開關UDSW接通之情形時，各汲極側選擇閘極線SGD與配線USGDI導通。接通狀態之開關UDSW將配線USGDI之電壓傳送至非選擇區塊內之汲極側選擇閘極線SGD。
源極側選擇閘極線開關單元293包含複數個開關(選擇開關)SSW。
開關SSW0~SSW3之個數與區塊BLK內之源極側選擇閘極線SGS之條數相同。各開關SSW0~SSW3與各源極側選擇閘極線SGS0~SGS3一一對應。
各開關SSW0~SSW3之一端分別連接於源極側選擇閘極線SGS0~SGS3。各開關SSW0~SSW3之另一端分別連接於配線SGSI0~SGSI3。
各開關SSW0~SSW1之控制端子(電晶體之閘極)連接於位址解碼器203之選擇信號線。
開關SSW0~SSW3之接通/斷開係基於解碼信號BLKSEL而控制。
源極側選擇閘極線開關單元293包含複數個開關(非選擇開關)USSW。開關USSW之個數與區塊BLK內之源極側選擇閘極線SGS之條數(例如4條)相同。各開關USSW與各源極側選擇閘極線SGS一一對應。
各開關USSW0~USSW3之一端分別連接於源極側選擇閘極線SGS0~SGS3。開關USSW0~USSW3之另一端共同地連接於配線USGSI。
各開關USSW之控制端子連接於位址解碼器203之非選擇信號線。開關USSW之接通/斷開係基於解碼信號BLKSELn而控制。
於基於解碼信號BLKSEL、BLKSELn而開關SSW接通且開關USSW斷開之情形時，接通狀態之開關SSW將根據快閃記憶體之動作及選擇位址而施加於配線SGDI之電壓傳送至各源極側選擇閘極線SGS。相對於此，於開關SSW斷開且開關USSW接通之情形時，接通狀態之開關USSW將施加於配線USGDI之電壓傳送至汲極側選擇閘極線SGD。再者，開關USSW亦有鑒於開關電路290內之元件數而不存在於開關電路290內之情形。
共用選擇閘極線開關單元293包含複數個開關CSW、UCSW。
開關CSW、UCSW對應於設置於區塊BLK內之共用選擇閘極線SGC。
開關(選擇開關)CSW之電流路徑之一端連接於區塊BLK內之共用選擇閘極線SGC，開關CSW之電流路徑之另一端連接於在複數個區塊BLK共用之控制線SGCI。
開關CSW之控制端子(閘極)連接於位址解碼器203之選擇信號線。開關CSW之接通/斷開係基於解碼信號BLKSEL而控制。
開關(非選擇開關)UCSW之電流路徑之一端連接於區塊BLK內之共用選擇閘極線SGC。開關UDSW之電流路徑之另一端連接於在複數個區塊BLK共用之配線USGCI。
開關UCSW之控制端子(閘極)連接於位址解碼器203之非選擇信號線。開關UCSW之接通/斷開係基於解碼信號BLKSELn而控制。
於基於解碼信號BLKSEL、BLKSELn而開關CSW接通且開關UCSW斷開之情形時，選擇區塊BLK內之共用選擇閘極線SGC與配線SGCI導通。接通狀態之開關CSW將根據快閃記憶體之動作而施加於配線SGCI之電壓傳送至共用選擇閘極線SGC。
於開關CSW斷開且開關UCSW接通之情形時，非選擇區塊BLK內之共用選擇閘極線SGC與配線USGDI導通。接通狀態之開關UCSW將施加於配線USGCI之電壓傳送至共用選擇閘極線SGD。
(b-2)構造
使用圖8至圖11，說明本實施形態之快閃記憶體之各區塊BLK內之構造例。
如圖8之模式性之平面構造、圖9及圖10之模式性之剖面構造般，接點(以下，稱為井接點)CPWELL設置於區塊BLK之終端。例如，井接點CPWELL包圍各區塊BLK。
井接點CPWELL連接於基板700內之P井區域709。接點CPWELL 接觸於P井區域內之P+型擴散層702。藉由P+型擴散層702而減少接點CPWELL與P井區域709之接觸電阻。
區塊BLK之複數個NAND串NS設置於由井接點CPWELL包圍之區域內。區塊BLK內之設置有複數個NAND串NS(串單元)之區域係連續之半導體區域。
如圖6所示，於汲極側選擇閘極電晶體SGDT包含4個電晶體T1之情形時，汲極側選擇閘極電晶體SGDT包含半導體柱75之上端側之4個導電層71A、71B、71C、71D作為各電晶體T1之閘極電極。
於與汲極側選擇閘極電晶體SGDT同樣地，源極側選擇閘極電晶體SGST包含3個電晶體T2之情形時，源極側選擇閘極電晶體SGST包含半導體柱75之下端側之3個導電層72A、72B、72C作為各電晶體T2之閘極電極。
作為字元線WL之導電層70沿X方向延伸。
再者，各配線位準內之字元線WL未針對區塊BLK內之每個串單元SU而分割。各配線位準連續之導電層70係作為複數個串單元SU所共用之字元線WL而使用。
作為汲極側選擇閘極線SGD之導電層71沿X方向延伸。導電層71係針對每個串單元SU而分割。所積層之導電層71係於記憶胞陣列10之終端，連接於共用之配線(未圖示)。
作為源極側選擇閘極線SGS之導電層72沿X方向延伸。導電層72係針對每個串單元SU而分割。所積層之導電層72係於記憶胞陣列10之終端，連接於共用之配線(未圖示)。
作為共用選擇閘極線SGC之導電層73例如具有不針對每個串單元SU分割而於區塊BLK內連續之配線圖案。
例如，導電層73具有與導電層70類似之平面形狀。
再者，於圖8中，圖示有沿X方向延伸之字元線WL、及沿X方向 延伸之各選擇閘極線SGD、SGS。然而，根據區塊BLK之配線佈局，於區塊BLK之終端，字元線WL及選擇閘極線SGD、SGS亦可於Y方向上折彎。
源極線接點CELSRC設置於串單元SU間。
相互相鄰之串單元SU共有源極線接點CELSRC。接點CELSRC例如具有沿X方向延伸之板狀構造。源極線接點CELSRC因其形狀而具有相對較高之電阻值。
源極線接點CELSRC連接於P井區域709之N+型擴散層701。
半導體柱75之上端經由位元線接點BC而連接於位元線BL。半導體柱75之下端接觸於P井區域709。
源極線(亦稱為內部源極線)SL經由源極線接點CELSRC而連接於N+型擴散層701。分路配線LLA設置於源極線SL上方。分路配線LLA經由插頭SC而連接於源極線SL。
源極線接點CELSRC及源極線SL為了低電阻化而於記憶胞陣列10內以某種間隔分路。因此，記憶胞陣列10(區塊BLK)包含複數個分路區域XR。
例如，對於井區域內之分路配線LLB設置於分路區域XR內。分路配線LLB連接於井接點CPWELL。
如圖11所示之NAND串之更具體之剖面構造般，例如，半導體柱75包含核心部759、及半導體區域751。核心部759包含柱狀絕緣體(例如氧化矽)。半導體區域751覆蓋核心部759之側面。
記憶胞MC於半導體區域751內包含通道區域。再者，半導體柱75亦可為自半導體基板700磊晶成長之半導體層。
導電層70、71、72、73與層間絕緣膜89交替地積層於基板700上。導電層70~73及層間絕緣膜89覆蓋半導體柱75之側面。
層間絕緣膜89之各者具有積層構造。
各層間絕緣膜89具有氧化矽膜803於Z方向上夾於2個氧化鋁膜(alumina film)801間之構造。2個氧化鋁膜801於Z方向上夾著各導電層70、71、72。例如，氧化鋁膜801之膜厚薄於氧化矽膜803之膜厚。
包含電荷儲存層之記憶體膜79例如具有三層構造。電荷儲存層(例如氮化矽膜)於相對於基板表面平行之方向上，夾於半導體柱側之氧化矽膜791與導電層側之氧化鋁膜(alumina film)793之間。
汲極側及源極側選擇閘極電晶體SGDT、SGST之閘極絕緣膜包含記憶體膜79。
共用選擇閘極電晶體SGCT包含基板700上之絕緣膜80作為閘極絕緣膜之一部分。閘極絕緣膜80具有積層構造，且包含基板700上之氧化矽膜808、及氧化矽膜808上之氧化鋁膜809。氧化鋁膜809之膜厚薄於氧化矽膜808之膜厚。例如，氧化鋁膜809之膜厚為氧化矽膜808之膜厚之一半左右。
閘極絕緣膜80之膜厚t1薄於層間絕緣膜89之膜厚t2。例如，以氧化矽換算膜厚計，絕緣膜80之膜厚為15nm~18nm左右。
共用選擇閘極電晶體SGCT包含記憶體膜79作為閘極絕緣膜之一部分。
再者，關於半導體柱75之形狀，根據所積層之導電層之積層數(積層構造之高度)，半導體柱75之下端側(基板側)之尺寸有小於半導體柱75之上端側(位元線側)之尺寸之傾向。其結果為，半導體柱75有具有錐狀剖面構造之情形。
例如，於圖9至圖11所示之NAND串之構造中，導電層73與導電層72A亦可用於共用選擇閘極線SGC。
於共用選擇閘極線SGC包含2層導電層73、72A之情形時，如圖12所示之本實施形態之快閃記憶體之變化例之等效電路圖般，共用選擇閘極電晶體SGCT包括包含導電層73作為閘極電極之電晶體T3及包 含導電層72A作為閘極電極之電晶體T2X。
於該情形時，導電層72B、72C用於源極線側選擇閘極線SGS及源極側選擇閘極電晶體SGST之閘極電極。源極線選擇閘極電晶體SGST包含2個電晶體T2。
藉由上述構成，於本實施形態中，記憶體控制器5及快閃記憶體係於讀出快閃記憶體之資料時，對選擇區塊內之共用選擇閘極線SGC施加共用選擇閘極電晶體SGCT接通之電壓。
藉此，所選擇之NAND串NS經由形成於半導體基板700內之複數個通道而與複數個源極線接點CELSRC導通。
(c)動作例
參照圖13至圖16，對實施形態之半導體記憶體之動作例進行說明。此處，為了說明本實施形態之半導體記憶體之動作例，亦適當使用圖1至圖12。
(c-1)寫入動作
參照圖13，對實施形態之三維構造NAND快閃記憶體之寫入動作之一例進行說明。
此處，對於選擇所選擇之區塊BLK內之複數個串單元中之第1個串單元SU0之情形進行說明。
主器件600對儲存器件500發送寫入命令、應寫入之資料及寫入資料之位址(區塊及頁面之位址)。
儲存器件500內之記憶體控制器5接收應寫入之資料及位址。記憶體控制器5將應寫入之資料及位址輸出至本實施形態之快閃記憶體1。
於記憶體控制器5之控制下，快閃記憶體1內之各電路驅動記憶胞陣列內之各配線BL、WL、SGD、SGS、SGC。
感測放大器電路30及資料鎖存電路35對位元線BL傳送與應寫入 之資料相對應之電壓。
選擇區塊BLK之位址解碼器203將H位準之選擇信號BLKSEL供給至選擇開關WSW、DSW、SSW、CSW。又，選擇區塊BLK之位址解碼器203將L位準之非選擇信號BLKSELn供給至非選擇開關UDSW、USSW、UCSW。
藉此，關於選擇區塊BLK，各字元線WL藉由接通狀態之開關WSW而與各CG線CG導通，各選擇閘極線SGD、SGS藉由接通狀態之選擇開關DSW、SSW、CSW而與配線SGDI、SGSI、SGCI導通。
非選擇區塊BLK之位址解碼器203將L位準之選擇信號BLKSEL及H位準之非選擇信號BLKSELn供給至開關電路290。
藉此，關於非選擇區塊BLK，字元線WL與CG線CG電性分離而成為非選擇狀態。又，非選擇區塊BLK之各選擇閘極線SGD、SGS、SGC與配線USGD、USGS、USGC導通。
如圖13所示之寫入動作中之施加於各配線之電壓之時序圖般，字元線/選擇閘極線驅動器201將電壓(汲極側選擇閘極線選擇電壓)VSGD經由配線SGDI0及開關DSW0而施加於選擇串單元SU0之汲極側選擇閘極線SGD0。汲極側選擇閘極線SGD0之電壓VSGD例如為2.4V左右。字元線/選擇閘極線驅動器201將0V之電壓(汲極側選擇閘極線非選擇電壓)VSS經由配線SGDI1~SGDI3及開關DSW1~DSW3而施加於非選擇串單元SU1~SU3之汲極側選擇閘極線SGD1~SGD3。
藉此，連接於汲極側選擇閘極線SGD0之選擇閘極電晶體SGDT接通。相對於此，連接於選擇閘極線SGD1~SGD3之汲極側選擇閘極電晶體SGDT斷開。藉此，僅選擇NAND串NS經由接通狀態之選擇閘極電晶體SGDT而連接於位元線BL。
源極線/井控制電路50將電壓(源極線電壓)VSRCa以與電壓VSGD之施加實質上相同之時序施加於源極線CELSRC。
字元線/選擇閘極線驅動器201將電壓VSS施加於選擇區塊BLK內之全部源極側選擇閘極線SGS。
共用選擇閘極線驅動器221將來自電壓產生電路40之電壓VSS施加於共用選擇閘極線SGC。電壓VSS例如為0V。
藉此，源極側選擇閘極電晶體SGST及共用選擇閘極電晶體SGCT斷開。其結果為，區塊BLK內之NAND串NS與源極線SL成為非導通。
對非選擇區塊BLK之各選擇閘極線SGD、SDS、SGC例如施加電壓VSS。
字元線/選擇閘極線驅動器201於對汲極側選擇閘極線SGD0及源極線CELSRC施加電壓VSGD之後，將非選擇電壓VPASS施加於選擇區塊BLK內之非選擇字元線WL。寫入動作時之非選擇電壓VPASS例如為9V左右。
字元線/選擇閘極線驅動器201將某種大小之電壓(例如，電壓VPASS)以與非選擇電壓VPASS之施加實質上相同之時序施加於選擇字元線WL。字元線/選擇閘極線驅動器201與某種電壓之施加連續而將編程電壓VPGM施加於選擇字元線WL。編程電壓VPGM例如為20V左右。
藉由編程電壓VPGM之施加，選擇胞之閾值朝向對應於應寫入之資料之值偏移(shift)。
於將編程電壓VPGM施加於選擇字元線之後，記憶體控制器5於選擇胞(選擇頁面)執行用於驗證之讀出，且判定選擇胞之閾值。藉此，判定應寫入之資料是否寫入至選擇胞。
記憶體控制器5及快閃記憶體1重複編程電壓VPGM之施加及驗證直至選擇胞之閾值偏移為對應於應寫入之資料之值。
於記憶體控制器5判定選擇胞之閾值存在於對應於應寫入之資料之值之範圍內之情形時，快閃記憶體1之寫入動作結束。
再者，對汲極側選擇閘極線SGD及源極線CELSRC施加電壓若為對字元線施加電壓之前之時序，則對汲極側選擇閘極線SGD施加電壓之時序亦可與對源極線CELSRC施加電壓之時序不同。
如上所述，執行包含相互電性獨立之2個源極側選擇閘極線之快閃記憶體之寫入動作。
(c-2)抹除動作
參照圖14，對實施形態之三維構造NAND快閃記憶體之抹除動作之一例進行說明。再者，於本實施形態之快閃記憶體之抹除動作之說明中，省略與上述快閃記憶體之寫入動作相同之動作之說明。
如圖14所示之抹除動作中之施加於各配線之電壓之時序圖般，本實施形態之快閃記憶體之抹除動作係如下所述般執行。
記憶體控制器5基於抹除命令及位址而控制快閃記憶體之抹除動作。
記憶體控制器5控制快閃記憶體1內之各電路，且為了選擇區塊之抹除動作而驅動各配線WL、SGD、SGS、SGC。
字元線/選擇閘極線驅動器201將電壓VERA_SGD施加於選擇區塊BLK內之汲極側選擇閘極線SGD。字元線/選擇閘極線驅動器201將電壓VERA_SGS施加於選擇區塊BLK內之源極側選擇閘極線SGS。
藉此，汲極側選擇閘極電晶體SGDT、及源極側選擇閘極電晶體SGST接通。區塊BLK內之全部NAND串NS與位元線BL及源極線SL導通。
各選擇閘極線SGD、SGS之控制電壓VERA_SGD、VERA_SGS具有不會產生自選擇閘極電晶體SGDT、SGST之記憶體膜79的電子之釋出(或電洞之注入)之大小，以免因對記憶胞MC之抹除動作而導致包含記憶體膜79之選擇閘極電晶體SGDT、SGST之閾值變動。
字元線/選擇閘極線驅動器201係以與對選擇閘極線SGD、SGS之 電壓之施加實質上相同之時序將電壓VERA_WL施加於區塊BLK內之全部字元線WL。電壓VERA_WL例如為0.5V左右。
源極線/井控制電路50將抹除電壓VERA分別施加於源極線SL/源極線接點CELSRC、及井接點CPWELL/P井區域709。抹除電壓VERA例如為24V左右之電壓。
於本實施形態中，共用選擇閘極線驅動器221將電壓VERA_SGC施加於共用選擇閘極線SGC。電壓VERA_SGC係低於電壓VERA之電壓。例如，共用選擇閘極線SGC之電壓VERA_SGC高於源極側選擇閘極線SGS之電壓VERA_SGS。
藉由於基板700內形成通道，而將抹除電壓VERA經由井區域709而施加於半導體柱75。藉由字元線WL與半導體柱75之間之電位差，而將記憶體膜(電荷儲存層)79內之電子釋出至半導體柱75內。或者，藉由字元線WL與半導體柱75之間之電位差，而將半導體柱75內之電洞注入至記憶體膜79內。
抹除動作時之共用選擇閘極線SGC之電壓VERA_SGC與源極側選擇閘極線SGS之電壓VERA_SGS被獨立地控制。藉此，緩和基板700與共用選擇閘極線SGC之間之電位差、及半導體柱75之下部與共用選擇閘極線SGC之間之電位差。因此，防止基板700與共用選擇閘極線SGC(73)之間之閘極絕緣膜80之絕緣破壞。
又，抑制因記憶體膜內之電荷之變化而產生之共用選擇閘極電晶體SGCT之閾值之變動。
其結果為，確保共用選擇閘極電晶體SGCT之動作之可靠性。
再者，共用選擇閘極線SGC之電壓VERA_SGC亦可為源極側選擇閘極線之電壓VERA_SGS以下。例如，亦可於抹除動作時，對共用選擇閘極線SGC施加與電壓VERA_SGS相同之電壓。
如上所述，執行包含相互電性獨立之2個源極側選擇閘極線之快 閃記憶體之抹除動作。
(c-3)讀出動作
為了說明第1實施形態之三維構造NAND快閃記憶體之讀出動作，而參照圖15及圖16。
此處，說明選擇了選擇區塊BLK內之複數個串單元中之串單元SU0之情形時之快閃記憶體之讀出動作。
主器件600將讀出命令及位址發送至記憶體控制器5，且要求資料之讀出。
記憶體控制器5基於讀出命令而控制快閃記憶體1之動作。
記憶體控制器5基於讀出命令及位址而控制快閃記憶體1內之各電路，且驅動選擇區塊及非選擇區塊內之各配線。
於讀出動作時，記憶體控制器5及快閃記憶體1之內部控制電路9如下所述般驅動非選擇區塊。
電壓產生電路40產生施加於非選擇區塊之各種電壓。
於對應於非選擇區塊BLK之開關電路290中，根據H位準之解碼信號BLKSELn，非選擇開關UDSW、USSW、UCSW之各者接通。非選擇區塊BLK內之各選擇閘極線SGD、SGS、SGC之各者連接於各配線USGDI、USGSI、USGCI。
字元線/選擇閘極線驅動器201將來自電壓產生電路40之電壓VSRC分別經由非選擇開關UDSW、USSW而分別施加於非選擇區塊BLK之汲極側選擇閘極線SGD及區塊BLK之源極側選擇閘極線SGS。
非選擇電壓產生電路225產生非選擇電壓VSRC。如圖15之讀出動作中之各配線之電壓之時序圖所示，非選擇電壓產生電路225將非選擇電壓VSRC經由非選擇開關UCSW而施加於非選擇區塊BLK之共用選擇閘極線SGC。
源極線/井控制電路50將非選擇電壓VSRC施加於源極線SL及源極 線接點CELSRC。源極線/井控制電路50將非選擇電壓VSRC經由井配線及井接點CPWELL而施加於P型井區域709。
再者，於快閃記憶體1之讀出動作時，亦可代替非選擇電壓VSRC，而將0V之電壓VSS施加於非選擇區塊BLK之各選擇閘極線SGD、SGS、SGC。對非選擇區塊BLK之各選擇閘極線SGD、SGS、SGC施加2個電壓VSS、VSRC中之哪一電壓係由記憶體控制器5基於記憶於快閃記憶體之晶片內之ROM(Read Only Memory，唯讀記憶體)保險絲之資訊(設定參數)而決定。
記憶體控制器5及快閃記憶體1之內部控制電路9如下所述般驅動選擇區塊BLK內之各配線。
感測放大器電路30對位元線BL進行充電。電壓產生電路40產生分別施加於選擇區塊BLK內之各配線之複數個電壓。
如圖15所示，源極線/井控制電路50將電壓(源極線電壓)VSRC施加於選擇區塊BLK內之源極線SL。其結果為，將電壓VSRC施加於選擇區塊BLK內之各源極線接點CELSRC。控制電壓VSRC例如為0.5V左右。
於對應於選擇區塊BLK之開關電路290中，根據H位準之解碼信號BLKSEL，選擇開關DSW、SSW、CSW之各者接通。於選擇區塊BLK內，各選擇閘極線SGD、SGS、SGC分別連接於各配線SGDI、SGSI、SGCI。
字元線/選擇閘極線驅動器201將電壓Vss分別施加於選擇區塊BLK內之非選擇之汲極側及源極側選擇閘極線SGD1~SGD3、SGS1~SGS3。
字元線選擇閘極線驅動器201將電壓VSG經由選擇開關DSW0而施加於選擇串單元SU0之汲極側選擇閘極線SGD0。藉此，汲極側選擇閘極電晶體SGDT接通。於汲極側選擇閘極電晶體SGDT之位置，於 半導體柱75內產生通道。
字元線/選擇閘極線驅動器201將電壓VSG經由選擇開關SSW0而施加於選擇串單元SU0內之源極側選擇閘極線SGS0。藉此，所選擇之串單元SU0之源極側選擇閘極電晶體SGST接通。於源極側選擇閘極電晶體SGST之位置，於半導體柱75內產生通道。
施加於汲極側及源極側選擇閘極線SGD、SGS之電壓VSG例如為6V左右。
字元線/選擇閘極線驅動器201將非選擇電壓VREAD經由選擇開關WSW而施加於選擇區塊BLK內之非選擇字元線WL。非選擇電壓VREAD例如為7V左右。
字元線/選擇閘極線驅動器201將選擇電壓(判定電壓)VCGRV經由選擇開關WSW而施加於選擇字元線WL。選擇電壓VCGRV例如為0.5V左右。然而，選擇電壓VCGRV根據記憶胞MC可記憶之位元數而準備複數個值。
於本實施形態中，記憶體控制器5及內部控制電路9為了控制共用選擇閘極線SGC而驅動共用選擇閘極線控制電路202。共用選擇閘極線驅動器221將來自選擇電壓產生電路220(或電路40)之電壓VSGC施加於選擇區塊BLK內之共用選擇閘極線SGC。關於電壓VSGC，連接於共用選擇閘極線SGC之選擇閘極電晶體SGCT接通。藉此，電壓VSGC具有於共用選擇閘極線(選擇閘極電晶體之閘極電極)SGC下方之半導體基板700(P型井區域)內產生通道之大小。電壓VSGC例如為6V左右。
再者，施加於共用選擇閘極線SGC之電壓VSGC只要為可於基板700內形成通道900之大小，則根據共用選擇閘極電晶體SGCT之特性，亦可為與選擇串單元之汲極側/源極側選擇閘極線SGD、SGS之控制電壓VSG相同之大小，亦可為不同之大小。
藉由電壓VSGC之施加，而於選擇區塊BLK內之複數個串單元SU中，共用選擇閘極電晶體SGCT接通。
如圖16所示，當於資料讀出時對本實施形態之快閃記憶體之共用選擇閘極線SGC施加電壓之情形時，於選擇區塊BLK內，於共用選擇閘極電晶體SGCT之下方之半導體基板700內產生通道900。又，藉由接通狀態之共用選擇閘極電晶體SGCT，而於與閘極電極73對向之半導體柱75內產生通道901。
又，藉由接通狀態之選擇閘極電晶體SGDT、SGST而於半導體柱75內產生通道902、903。
於選擇串單元SU0中，藉由各選擇閘極電晶體SGDT、SGST、SGCT接通，而使選擇胞MC之通道區域(半導體柱75)與位元線BL及源極線SL導通。
非選擇串單元之汲極側及源極側選擇閘極電晶體SGDT、SGST斷開。因此，於非選擇串單元中，即便共用選擇閘極電晶體SGCT接通，源極線接點CELSRC與非選擇NAND串NS之半導體柱75之導通亦藉由斷開狀態之源極側選擇閘極電晶體SGST截止。
於選擇區塊BLK內，於複數個串單元SU連接於共用之字元線WL之情形時，將讀出電壓VCGR施加於非選擇串單元SU1~SU3之字元線WL。然而，藉由0V之電壓，非選擇串單元SU1~SU3之選擇閘極電晶體SGDT、SGST斷開。因此，非選擇串單元SU1~SU3不連接於位元線BL及源極線SL。
根據選擇電壓VCGR及選擇胞MC之閾值狀態，選擇胞MC接通或斷開。
於選擇胞MC之閾值為選擇電壓VCGR以下之情形時，選擇胞接通。藉此，位元線BL連接於基板700及源極線接點CELSRC，位元線BL進行放電。如圖16所示，選擇串單元SU0除經由因選擇串單元SU0 內之共用選擇閘極電晶體SGCT所產生之通道900以外，亦經由因非選擇串單元SU1~SU3之共用選擇閘極電晶體SGCT所產生之通道900而與複數個源極線接點CELSRC導通。因此，胞電流IR經由接通狀態之選擇胞MC而自位元線BL流向複數個源極線接點CELSRC。
於選擇胞MC之閾值大於選擇電壓VCGR之情形時，選擇胞MC斷開。藉由斷開狀態之選擇胞MC，位元線BL自基板700及源極線接點CELSRC截止，而維持位元線BL之充電狀態。
感測放大器電路30檢測位元線BL之電位(充電狀態/放電狀態)，並將其檢測結果作為選擇胞MC內之資料(選擇頁面之資料)輸出至資料鎖存電路35。
記憶體控制器5將資料鎖存電路35內之資料經由資料輸入輸出緩衝器65而讀出至記憶體控制器5內。記憶體控制器5將自快閃記憶體1讀出之資料傳送至主器件600。
如上所述，執行本實施形態之快閃記憶體中之自選擇胞MC之資料之讀出。
再者，亦可於資料讀出時，根據Z方向上之選擇字元線之位置，調整施加於共用選擇閘極線SGC之電壓VSGC之大小。
如上所述，關於相對於基板表面平行之方向上之半導體柱之尺寸(例如直徑)，位元線BL側之半導體柱之直徑小於基板側之半導體柱之直徑。因此，位於位元線側之記憶胞之胞電流之大小有可能與位於基板側之記憶胞之胞電流之大小不同。
例如，於本實施形態之快閃記憶體之資料讀出時，選擇n條字元線中之基板側之n/2條字元線WL0~WLx-1之情形時之電壓VSGCA之大小與選擇位元線側之n/2條字元線WLx~WLn-1之情形時之電壓VSGCB之大小不同。
於該電壓VSGCA、VSGCB之設定中，記憶體控制器5及快閃記 憶體1於對位元線側之字元線WLx~WLn-1之資料讀出時，將電壓VSGCA施加於共用選擇閘極線SGC。相對於此，記憶體控制器5及內部控制電路9於對相對於基板側之字元線之字元線WL0~WLx-1之讀出時，將偏移值與電壓VSGCA相加所得之電壓VSGCB施加於共用選擇閘極線SGC。再者，電壓VSGCA、VSGCB之偏移值可為正值，亦可為負值。
圖15及圖16所示之快閃記憶體之資料之讀出不僅可適用於由外部要求之資料之讀出，亦可適用於寫入動作時之驗證讀出。
如圖15及圖16所示，於本實施形態之快閃記憶體中，於非選擇串單元SU(非選擇NAND串)中，記憶胞MC之通道區域(半導體柱)75藉由斷開狀態之汲極側及源極側選擇閘極電晶體SGDT、SGST而自位元線BL、半導體基板700及源極線SL截止。因此，藉由字元線WL與通道區域(半導體柱75)之間之耦合而使記憶胞MC之通道區域之電位上升。
其結果為，即便非選擇串單元SU之共用選擇閘極電晶體SGCT接通，於字元線WL與通道區域75之間，亦不會產生電場、或產生之電場較小。
因此，本實施形態之快閃記憶體可減少非選擇串單元(NAND串)中之引線干擾之產生。
於本實施形態之快閃記憶體之選擇區塊BLK中，藉由記憶體控制器5及內部控制電路之控制而對選擇及非選擇串單元SU之共用選擇閘極線SGC施加電壓VSGC。
藉此，選擇及非選擇串單元SU之共用選擇閘極電晶體SGCT接通，於選擇區塊中之半導體基板700內之整體產生通道900。
於資料讀出時，選擇串單元SU0(選擇NAND串)中之胞電流IR不僅流入至相互相鄰之選擇串單元SU0與非選擇串單元SU1之間之源極 線接點CELSRC，而且亦經由非選擇串單元SU1~SU3下方之基板700內之通道900而流至非選擇串單元SU1~SU3間之源極線接點CELSRC。
換言之，選擇串單元SU0與區塊BLK內之全部源極線接點CELSRC導通。而且，選擇串單元SU0之胞電流於全部源極線接點CELSRC分流。
因此，於本實施形態之快閃記憶體1之區塊BLK內之複數個源極線接點CELSRC，與僅1個源極線接點CELSRC連接於選擇串單元SU0之情形相比較，流至各源極線接點CELSRC之每一者之胞電流減少。
因此，於本實施形態之快閃記憶體中，即便各源極線接點CELSRC之電阻值較高，各源極線接點CELSRC中之電壓降下亦變小。因此，本實施形態之快閃記憶體可防止如下情形：於資料讀出時，因源極線接點CELSRC之電位自設定值之偏移而使選擇胞之閘極-源極間電壓自所期望之值偏移，記憶胞之閾值分佈擴散。
其結果為，本實施形態之快閃記憶體可確保快閃記憶體之動作之可靠性。
又，根據本實施形態之快閃記憶體，供給至將分路配線LL與源極線SL連接之插頭SP之電流量減少。其結果為，本實施形態之快閃記憶體可減少如源極線接點CELSRC中之電遷移、源極線接點CELSRC/分路部之熔斷般的因過大之胞電流而產生之源極線接點CELSRC及分路部之劣化。
進而，本實施形態之快閃記憶體可藉由於源極線接點CELSRC流動之電流量之減少而擴大分路之間隔。其結果為，本實施形態之快閃記憶體可縮小快閃記憶體之晶片尺寸，從而可減少晶片成本。
如上所述，根據本實施形態，可以低成本提供可靠性較高之快閃記憶體。
(2)第2實施形態
為了說明第2實施形態之半導體記憶體(例如三維構造NAND型快閃記憶體)，而參照圖17至圖20。
如圖17所示，本實施形態之三維構造之NAND型快閃記憶體1包含複數條共用選擇閘極線SGCA、SGCB。
複數個共用選擇閘極電晶體SGCTA、SGCTB連接於複數條共用選擇閘極線SGCA、SGCB之各者。
如圖18所示，共用選擇閘極線開關單元294A包含分別對應於2條共用選擇閘極線SGCA、SGCB之2個選擇開關CSWA、CSWB。
各開關CSWA、CSWB之一端分別連接於共用選擇閘極線SGCA、SGCB。各開關CSWA、CSWB之另一端分別連接於配線SGCIA、SGCIB。開關CSWA、CSWB之控制端子連接於位址解碼器203之選擇信號線。2條配線SGCIA、SGCIB連接於共用選擇閘極線驅動器221。
開關單元294包含非選擇開關UCSWA、UCSWB。
各開關UCSWA、UCSWB之一端連接於共用選擇閘極線SGCA、SGCB。各開關UCSWA、UCSWB之另一端連接於配線USGCA及非選擇電壓產生電路225。開關UCSWA、UCSWB之控制端子連接於位址解碼器203之非選擇信號線。
此處，關於第2實施形態之快閃記憶體之構造，將圖10及圖11中之複數個導電層中之導電層73作為第1共用選擇閘極線SGCA而使用。導電層73係第1共用選擇閘極線(以下，亦稱為下側共用選擇閘極線)SGCA，並且作為共用選擇閘極電晶體SGCTA之閘極電極而於各電晶體SGCTA共同地使用。
導電層72A係作為第2共用選擇閘極線(以下，亦稱為上側共用選擇閘極線)SGCB、及第2共用選擇閘極電晶體SGCTB之閘極電極而使 用。第2共用選擇閘極線SGCB共同地連接於各區塊BLK內之複數個(全部)第2共用選擇閘極電晶體SGCTB。
第2共用選擇閘極電晶體SGCTB與第1共用選擇閘極電晶體SGCTA不同，僅於半導體柱75內具有通道區域。
第1及第2共用選擇閘極線SGCA、SGCB連接於互不相同之電源(電壓源、電源端子)。藉此，可相互獨立地控制第1及第2共用選擇閘極電晶體SGCTA、SGCTB之閘極電壓。
為了說明第2實施形態之三維構造快閃記憶體之動作，而使用圖19及圖20。
如圖19所示之抹除動作中之施加於各配線之電壓之時序圖般，於本實施形態之快閃記憶體之抹除動作中，共用選擇閘極線驅動器221將電壓VERA_SGCA施加於下側共用選擇閘極線SGCA，將電壓VERA_SGCB施加於上側共用選擇閘極線SGC1。例如，電壓VERA_SGCA高於電壓VERA_SGCB。
藉此，本實施形態之快閃記憶體可抑制抹除動作時之閘極絕緣膜80之破壞。
如圖20所示之讀出動作中之施加於各配線之電壓之時序圖般，關於本實施形態之快閃記憶體之讀出動作，對2條共用選擇閘極線SGCA、SGCB之各者相互獨立地施加電壓係與第1實施形態不同。
共用選擇閘極線驅動器221將電壓VSGCA經由接通狀態之開關CSWA而施加於下側共用選擇閘極線SGCA。共用選擇閘極線驅動器221係與電位VSGCA之施加之時序實質上同時地，將電壓VSGCB經由接通狀態之開關CSWB而施加於上側共用選擇閘極線SGCB。
例如，為了基板700內之通道之形成及胞電流之傳送，施加於共用選擇閘極線SGCA之電壓VSGA較佳為高於施加於共用選擇閘極線SGCB之電壓VSGB。
於資料讀出時，於非選擇區塊BLK中，非選擇電壓產生電路225對共用選擇閘極線SGCA、SGCB之兩者施加電壓VSRC(或電壓Vss)。
藉此，與第1實施形態同樣地，選擇NAND串NS經由基板700內之複數個通道而連接於複數個源極線接點CELSRC。
再者，本實施形態之三維構造NAND型快閃記憶體之寫入動作係與第1實施形態實質上相同之動作。然而，於本實施形態中，共用選擇閘極線驅動器221係於寫入動作時，對相互獨立地驅動之2條共用選擇閘極線SGC0、SGC1施加電壓VSS。
如上所述，根據第2實施形態，可以低成本提供可靠性較高之快閃記憶體。
(3)第3實施形態
為了說明第3實施形態之半導體記憶體(例如三維構造快閃記憶體)，而參照圖21至圖25。
如圖21所示，本實施形態之三維構造之NAND型快閃記憶體包含於每個串單元SU獨立之共用選擇閘極線SGC0、SGC1、SGC2、SGC3。
於各區塊BLK具有4個串單元SU之情形時，各區塊BLK包含4條共用選擇閘極線SGC。
共用選擇閘極電晶體SGCT0~SGCT3連接於共用選擇閘極線SGC0~SGC3之各者。各共用選擇閘極電晶體SGCT0~SGCT3可於各串單元SU0~SU3獨立地驅動。
如圖22所示，開關電路290之開關單元294包含4個選擇開關CSW。4個選擇開關CSW0~CSW3之各者對應於4條共用選擇閘極線SGC0~SGC3之各者。
各開關CSW0~CSW3之一端連接於各共用選擇閘極線SGC0~SGC3。各開關CSW0~CSW3之另一端連接於各配線SGCI0~SGCI3。 4條配線SGCI連接於共用選擇閘極線驅動器221。
開關單元294包含4個非選擇開關UCSW。各非選擇開關UCSW0~UCSW3之一端分別連接於各共用選擇閘極線SGC0~SGC3。各非選擇開關UCSW之另一端連接於配線USGCI。
共用選擇閘極線驅動器221可獨立地控制各共用選擇閘極線SGC0~SGC3。
於本實施形態中，作為各共用選擇閘極線SGC之導電層係於區塊BLK內，與源極側選擇閘極線SGS同樣地相互分離。
再者，如圖23所示，與圖13所示之例同樣地，各共用選擇閘極線SGC0~SGC3亦可包含所積層之2個導電層73、72A。於該情形時，各共用選擇閘極電晶體SGCT0~SGCT3包含基板700上之電晶體T3、及半導體柱75之側面上之電晶體T2X。
為了說明第3實施形態之三維構造NAND快閃記憶體之讀出動作，而參照圖24。
如圖24所示之抹除動作中之施加於各配線之電壓之時序圖般，例如，共用選擇閘極線驅動器221將電壓VSGC0~VSGC3經由接通狀態之開關CSW0~CSW3而以實質上同時之時序施加於相互獨立之共用選擇閘極線SGC0~SGC3。
藉此，根據本實施形態之快閃記憶體，與圖16所示之例同樣地，即便共用選擇閘極線SGC0~SGC3相互獨立，亦以選擇NAND串NS與複數條共用選擇閘極線導通之方式，於各共用選擇閘極線SGC之下方之半導體基板700內產生通道。
於本實施形態中，選擇閘極線SGC0~SGC3於各串單元SU0~SU3獨立。因此，可對各串單元SU0~SU3之選擇閘極線SGC0~SGC3之各者施加不同大小之電壓。可根據選擇串單元之基板上之位置(位址)，改變各選擇閘極線SGC之施加電壓。
例如，如圖16所示，於選擇串單元SU0之情形時，串單元SU3之共用選擇閘極電晶體SGCT3之通道基本無助於自串單元SU0之胞電流之分散及基板-源極線接點間之低電阻化。
因此，於對圖25所示之串單元SU0之NAND串NS進行之資料讀出時，施加於距串單元SU0較遠之位置之串單元SU3之選擇閘極線SGC3之電壓亦可為0V。
又，於選擇閘極線SGC於每個串單元SU獨立之情形時，根據區塊BLK內之佈局，於位於區塊BLK間之邊界側之串單元SU、及位於區塊BLK之中央側之串單元SU，施加於各選擇閘極線SGC之電壓之大小亦可不同。其原因在於：根據區塊BLK內之佈局，各串單元SU之附近之源極線接點CELSRC之個數不同，故藉由選擇閘極電晶體SGCT之驅動力之控制而調整流入至各源極線接點CELSRC之胞電流之量。
再者，關於本實施形態之三維構造NAND型快閃記憶體之寫入動作，對相互獨立之共用選擇閘極線SGC施加電壓Vss係與第1及第2實施形態不同。關於本實施形態之三維構造NAND型快閃記憶體之抹除動作，對各共用選擇閘極線SGC施加電壓VERA_SGC係與第1及第2實施形態之抹除動作不同。
如上所述，根據第3實施形態之半導體記憶體，可以低成本提供可靠性較高之快閃記憶體。
(4)第4實施形態
為了說明第4實施形態之半導體記憶體，而參照圖26。
如圖26所示，本實施形態之三維構造之NAND型快閃記憶體於每個串單元SU包含下側共用選擇閘極線SGC0A~SGC3A、及上側共用選擇閘極線SGC0B~SGC3B。
複數個下側及上側共用選擇閘極線SGC0A~SGC3A、SGC0B~SGC3B係分別獨立地被驅動。
上側共用選擇閘極電晶體SGCT0B~SGCT3B之各者連接於複數條上側共用選擇閘極線SGC0B~SGC3B之各者。於本實施形態中，區塊BLK包含8條共用選擇閘極線SGC。
關於開關電路290，共用選擇閘極開關單元294係以分別對應於4條下側共用選擇閘極線SGC0A~SGC3A、及4條上側共用選擇閘極線SGC0B~SGC3B之方式包含8個選擇開關CSW。
共用選擇閘極開關單元294係以對應於上側及下側共用選擇閘極線SGC之各者之方式包含8個非選擇開關UCSW。
於共用選擇閘極線驅動器221與開關電路290之間，以分別對應於4條上側共用選擇閘極線及4條下側選擇閘極線之方式包含8條配線SGCI。
本實施形態之快閃記憶體之動作可藉由第2實施形態(圖20及圖21)及第3實施形態(圖24及圖25)所示之動作之組合而執行。
如上所述，根據第4實施形態之快閃記憶體，可以低成本提供可靠性較高之快閃記憶體。
(5)第5實施形態
為了說明第5實施形態之半導體記憶體(例如三維構造NAND快閃記憶體)，而使用圖27及圖28。
本實施形態之快閃記憶體可調整包含記憶體膜(電荷儲存層、電荷捕獲膜)之選擇閘極電晶體SGDT、SGST、SGCT之閾值(接通電壓)。
例如，選擇閘極電晶體SGDT、SGST藉由與記憶胞MC相同之製造步驟，而實質上同時地形成於半導體柱75之側面上。因此，難以藉由對通道區域(半導體柱)之雜質之植入(implantation)而控制選擇閘極電晶體SGDT、SGST之閾值。
難以控制選擇閘極電晶體SGDT、SGST之閾值之狀態有可能會引 起對記憶胞MC進行資料之寫入時因升壓洩漏(boost leak)所致之誤寫入、對記憶胞MC進行資料之讀出時非選擇區塊/非選擇串之截止漏電流(off-leak current)之增大、及讀出範圍之降低等。
本實施形態之快閃記憶體可於主器件600及記憶體控制器5之控制下，藉由對包含記憶體膜79之選擇閘極電晶體SGDT、SGST、SGCT實施與對記憶胞MC之寫入動作及抹除動作類似之動作而調整選擇閘極電晶體SGDT、SGST、SGCT之閾值(閾值電壓)。
選擇閘極電晶體SGDT、SGST、SGCT之閾值藉由對記憶體膜(電荷捕獲膜)79之電荷注入、或自記憶體膜79之電荷釋出而變化。
例如，主器件600(或試驗裝置)於調整選擇閘極電晶體之閾值時，將選擇選擇閘極電晶體(選擇閘極線)之命令、及包含應調整閾值之選擇閘極電晶體之位址發送至儲存器件500(或快閃記憶體)。
記憶體控制器5及內部控制電路9基於位址及命令而存取於NAND串NS及選擇閘極電晶體(選擇閘極線)。記憶體控制器5及內部控制電路9對於包含閾值之調整之對象之選擇閘極電晶體之NAND串NS執行對用於電晶體之閾值調整之選擇閘極電晶體之寫入動作或抹除動作。
圖27係藉由向記憶體膜之電荷之注入(寫入動作)而調整包含記憶體膜之源極側選擇閘極電晶體之閾值電壓之情形時之快閃記憶體之各配線之電壓之時序圖。
此處，針對在圖7之快閃記憶體中對區塊BLK內之串單元SU0之選擇閘極線SGS0之選擇閘極電晶體SGST執行用於選擇閘極電晶體之閾值調整之寫入動作之情形進行說明。
於藉由向記憶體膜之電荷之注入(寫入動作)而調整選擇閘極電晶體之閾值電壓之情形時，如圖27所示，感測放大器電路30對位元線BL傳送用於選擇閘極電晶體SGS0之閾值調整之電壓。
字元線/選擇閘極線驅動器201係與記憶胞MC之寫入動作時對選 擇字元線施加編程電壓實質上同樣地，對源極側選擇閘極線SGS0經由開關電路290而施加編程電壓VPGM。
字元線/選擇閘極線驅動器201對字元線WL施加非選擇電壓VPASS。字元線/選擇閘極線驅動器201對汲極側選擇閘極線SGD0施加電壓(接通電壓)VSGD。
共用選擇閘極線驅動器221對共用選擇閘極線SGC例如施加0V。於對源極側選擇閘極線施加編程電壓時，因源極側選擇閘極線SGS0與共用選擇閘極線SGC之電位差而產生之電壓被施加於源極側選擇閘極線SGS0與共用選擇閘極線SGC之間之層間絕緣膜。為了緩和施加於該層間絕緣膜之電壓，施加於共用選擇閘極線SGC之電壓亦可為除0V以外之電壓。
於包含不調整閾值之選擇閘極電晶體之串單元(非選擇串單元)SU1~SU3中，字元線/選擇閘極線驅動器201對汲極側選擇閘極線SGD1~SGD3施加0V，對源極側選擇閘極線SGC1~SGC3施加0V。
藉由對選擇閘極線SGS0之編程電壓VPGM之施加，而對源極側選擇閘極電晶體SGST0之記憶體膜79注入電荷。
藉此，源極側選擇閘極電晶體SGST0之閾值變化。
亦可於對選擇閘極線SGS施加編程電壓之後，執行對選擇閘極電晶體SGST之驗證。藉由驗證而判定選擇閘極電晶體SGST之閾值是否偏移為目標值。
於對該選擇閘極電晶體SGST之驗證時，字元線/選擇閘極線驅動器201對選擇閘極線SGS0施加讀出電壓VCGRV。字元線/選擇閘極線驅動器201對字元線WL施加非選擇電壓VREAD。字元線/選擇閘極線驅動器201對汲極側選擇閘極線SGD0施加電壓VSG，對共用選擇閘極線SGC施加電壓VSGC。
又，於對選擇閘極電晶體之驗證時，於非選擇串單元SU1~SU3 中，字元線/選擇閘極線驅動器201對汲極側選擇閘極線SGD1~SGD3施加0V，對源極側選擇閘極線SGS1~SGS3施加0V。
記憶體控制器及內部控制電路執行1次以上編程電壓之施加及驗證直至選擇閘極電晶體SGST之閾值偏移為目標值。
如此，藉由對選擇閘極電晶體SGST之寫入動作，而調整包含記憶體膜(電荷儲存層)之選擇閘極電晶體SGST之閾值。
可藉由與由寫入動作所實現之對源極側選擇閘極電晶體SGST之閾值調整實質上相同之動作，而調整汲極側選擇閘極電晶體SGDT及共用選擇閘極電晶體SGCT之閾值。
對選擇閘極電晶體之寫入動作時所使用之各電壓VPGM、VPASS亦可與對記憶胞之寫入動作時所使用之各電壓不同。例如，關於由寫入動作所實現之共用選擇閘極電晶體SGCT之閾值調整，為了避免閘極絕緣膜80之絕緣破壞，較佳為小於汲極側/源極側選擇閘極電晶體之閾值調整所使用之寫入電壓VPGM之電壓。
選擇閘極電晶體之驗證所使用之各電壓VCGRV、VREAD、VSG、VSGC亦可與記憶胞之驗證/讀出時所使用之各電壓VCGRV、VREAD、VSG、VSGC不同。
繼而，參照圖28，針對由圖6所示之快閃記憶體執行對選擇閘極電晶體之抹除動作之情形進行說明。
於藉由自記憶體膜之電荷之釋出(抹除動作)而調整源極側選擇閘極電晶體之閾值之情形時，如圖28之快閃記憶體之各配線之電壓之時序圖般，字元線/選擇閘極線驅動器201係於記憶體控制器5及快閃記憶體1內之電路之控制下，對源極線接點(源極線)CELSRC及井接點(P型井區域)CPWELL施加抹除電壓VERA。
字元線/選擇閘極線驅動器201對汲極側選擇閘極線SGD施加電壓VERA_SGDz。字元線/選擇閘極線驅動器201對字元線WL施加電壓 VERA_WLz。字元線/選擇閘極線驅動器201對源極側選擇閘極線SGS施加電壓VERA_SGSz。
共用選擇閘極線驅動器221對共用選擇閘極線SGC施加電壓VERA_SGCz。
藉此，選擇區塊BLK內之各選擇閘極電晶體SGDT、SGST、SGCT接通。
將抹除電壓VERA施加於半導體柱75，且傳送至各電晶體之通道區域。
藉由產生於源極側選擇閘極線SGS與半導體柱(電晶體之通道區域)之間之電位差，而將選擇閘極電晶體SGST之記憶體膜79內之電子釋出至半導體柱75內。
如此，藉由對選擇閘極電晶體SGST之抹除動作，而調整包含記憶體膜(電荷儲存層)之選擇閘極電晶體SGST之閾值。
可藉由與由抹除動作所實現之對源極側選擇閘極電晶體SGST之閾值調整實質上相同之動作，而調整汲極側選擇閘極電晶體SGDT及共用選擇閘極電晶體SGCT之閾值。
再者，記憶胞之抹除動作因以區塊單位執行，故由與抹除動作類似之動作所實現之選擇閘極電晶體之閾值之調整亦以區塊單位執行。因此，對區塊BLK內之全部汲極側選擇閘極線SGD施加電壓VERA_SGDz，對區塊BLK內之全部源極側選擇閘極線SGS施加電壓VERA_SGSz。
於由自記憶體膜79之電荷之釋出(或向記憶體膜之電洞之注入)所實現之選擇閘極電晶體SGST之閾值調整時，共用選擇閘極線SGC之電壓VERA_SGCz可與記憶胞MC之抹除動作時之共用選擇閘極線SGC之電壓VERA_SGC相同，亦可不同。
於選擇閘極電晶體SGST之閾值之調整時，施加於字元線WL之電 壓VERA_WLz係以不實施對記憶胞MC之抹除動作之方式高於記憶胞MC之抹除動作時之字元線之電壓VERA_WL。再者，字元線WL之電壓VERA_WL、VERA_WLz若與抹除電壓VERA實質上相同，則不產生記憶胞MC之資料之抹除。
用於選擇閘極電晶體SGST之閾值調整之電壓VERA_SGSz低於對記憶胞MC之抹除動作時之源極側選擇閘極線SGS之電壓VERA_SGS。例如，源極側選擇閘極線SGS之電壓VERA_SGSz為0.5V左右。
再者，源極側/汲極側選擇閘極電晶體SGST、SGDT包含複數個導電層作為閘極電極，相對於此，共用選擇閘極電晶體SGCT包含1層導電層作為閘極電極。又，共用選擇閘極電晶體SGCT包含基板700上之閘極絕緣膜80。因此，為了防止共用選擇閘極電晶體SGCT之破壞，較佳為共用選擇閘極電晶體之閾值調整時之共用選擇閘極電晶體SGCT之閘極電壓小於源極側/汲極側選擇閘極電晶體SGST、SGDT之閾值調整時之選擇閘極電晶體SGST、SGDT之閘極電壓。
由抹除動作所實現之選擇閘極電晶體之閾值之調整亦可對每個串單元執行。又，亦可對實施抹除動作之選擇電晶體SGCT執行用於閾值之判定之驗證。
於本實施形態中，表示第1實施形態(圖6)所示之構成之快閃記憶體之選擇閘極電晶體之閾值之調整例。第2至第4實施形態之快閃記憶體之選擇閘極電晶體之閾值亦可藉由與圖27及圖28所示之動作實質上相同之動作而調整。
再者，共用選擇閘極電晶體SGCT包含設置於半導體基板700內之通道區域。因此，共用選擇閘極電晶體SGCT可藉由對通道區域之通道植入(channel implantation)而調整電晶體之閾值。
例如，如圖29所示之構造例般，藉由離子植入(ion implantation) 而將雜質區域790形成於閘極電極(導電層)73下方之通道區域(P井區域)內。亦可形成常接通型(空乏型)共用選擇閘極電晶體SGCT。
又，汲極側選擇閘極電晶體SGDT位於半導體柱之上端，故與記憶胞MC之製造步驟不同之製造步驟可適用於選擇閘極電晶體SGDT之形成。例如，藉由記憶體膜(電荷捕獲膜)之去除，汲極側選擇閘極電晶體SGDT之閘極絕緣膜亦可為僅包含絕緣膜791或僅包含絕緣膜793之構造。選擇閘極電晶體SGDT之閘極絕緣膜亦可由與記憶體膜79中所包含之膜不同之絕緣膜形成。
如上所述，本實施形態之快閃記憶體可藉由與對記憶胞之寫入動作或抹除動作實質上相同之動作而調整選擇閘極電晶體之閾值。
因此，根據本實施形態，可以低成本提供可靠性較高之快閃記憶體。
(6)第6實施形態
為了說明第6實施形態之半導體記憶體(例如三維構造NAND快閃記憶體)，而參照圖30及圖31。
於三維構造之NAND快閃記憶體中，積層體之底部側之加工難度高於積層體之上部側之加工難度。
因此，共用選擇閘極線SGC有可能會與源極側選擇閘極線SGS短路。
即便為如下所述般共用選擇閘極線SGC與源極側選擇閘極線SGS產生短路之情形，實施形態之快閃記憶體亦可執行由外部所要求之動作。
此處，說明第1實施形態之快閃記憶體中之共用選擇閘極線SGC與第2串單元SU1之源極側選擇閘極線SGS1短路之情形時之本實施形態之快閃記憶體之讀出動作。
再者，共用選擇閘極線SGC及源極側選擇閘極線SGS之短路係藉 由快閃記憶體之試驗步驟而檢測。於快閃記憶體之實際使用時(使用者之使用時)，記憶體控制器5(或快閃記憶體內之電路)將共用選擇閘極線SGC及源極側選擇閘極線SGS之短路辨識為不良資訊。記憶體控制器5基於不良資訊而控制快閃記憶體之動作。
例如，本實施形態之快閃記憶體係於記憶體控制器5及內部控制電路之控制下，為了緩和選擇閘極線SGC、SGS間之短路之影響，而控制源極側選擇閘極線SGS之電壓。
如圖30之讀出動作時之各配線之電壓之時序圖所示，於選擇包含未與共用選擇閘極線SGC短路之源極側選擇閘極線SGS之串單元(例如串單元SU0)之情形時，記憶體控制器5驅動快閃記憶體，並執行快閃記憶體之讀出動作。
字元線/選擇閘極線驅動器201將電壓VSG施加於選擇串單元SU0之源極側選擇閘極線SGS0。共用選擇閘極線驅動器221將電壓VSGC施加於共用選擇閘極線SGC。
再者，字元線/選擇閘極線驅動器201對非選擇串單元之源極側選擇閘極線SGS2、SGS3施加電壓Vss。
於本實施形態中，字元線/選擇閘極線驅動器201使包含與共用選擇閘極線SGC之短路之源極側選擇閘極線SGS1浮動。
藉此，可於緩和共用選擇閘極線SGC與源極側選擇閘極線SGS1之短路之影響之狀態下執行資料之讀出。
再者，於資料讀出時，不包含與共用選擇閘極線之短路之非選擇源極側選擇閘極線亦可設為浮動狀態。
又，於選擇包含與共用選擇閘極線SGC短路之源極側選擇閘極線(此處為選擇閘極線SGC1)之串單元SU1之情形時，記憶體控制器5驅動快閃記憶體1，並控制快閃記憶體1之讀出動作。
於該情形時，如圖31之讀出動作時之各配線之電壓之時序圖 般，字元線/選擇閘極線驅動器201例如與圖30之動作同樣地，使非選擇之源極側選擇閘極線SGS0~SGS3浮動、或對源極側選擇閘極線SGS0~SGS3施加電壓Vss。
字元線/選擇閘極線驅動器201將電壓VSG施加於與共用選擇閘極線SGC短路之源極側選擇閘極線SGS1。
共用選擇閘極線驅動器221將電壓VSG施加於共用選擇閘極線SGC。
藉此，包含短路之源極側選擇閘極線SGS1與共用選擇閘極線SGC成為相同之電位。
其結果為，可緩和源極側選擇閘極線SGS1與共用選擇閘極線SGC之間之短路之影響。
即便於除上述串單元SU1之源極線側選擇閘極線SGS1以外之源極側選擇閘極線SGS與共用選擇閘極線SGC短路之情形時，亦可緩和共用選擇閘極線SGC與源極側選擇閘極線SGS之間之短路之影響，執行快閃記憶體之動作。
此處，以快閃記憶體之讀出動作為例進行了說明，但於快閃記憶體之寫入動作及抹除動作時，記憶體控制器5及內部控制電路9可藉由使源極側選擇閘極線SGS為浮動狀態、或使包含短路之共用選擇閘極線SGC與源極側選擇閘極線為相同電位，而緩和配線間之短路之影響，執行各動作。
如上所述，根據第6實施形態，即便於源極側選擇閘極線與共用選擇閘極線之間產生短路，亦可緩和該短路之影響，驅動快閃記憶體。
其結果為，根據本實施形態，可提高快閃記憶體之可靠性。
(7)變化例
為了說明實施形態之快閃記憶體之變化例，而參照圖32至圖 41。
(a)變化例1
為了說明實施形態之三維構造快閃記憶體之變化例，而使用圖32至圖34。
列解碼器209之開關電路290之構成並不限定於上述例。
可將圖32至圖34所示之開關電路適用於上述各實施形態之快閃記憶體。再者，於圖32至圖34中，為了簡化圖示，而逐一圖示各配線及針對各配線之選擇/非選擇開關之各者。
如圖32之變化例，複數個區塊BLK及複數個開關電路290亦可將1個位址解碼器203共用化。
於位址解碼器203於複數個區塊BLK共有化之情形時，相互相鄰之2個區塊BLK經由互不相同之配線而連接於驅動器。
例如，複數個第偶數個區塊BLK經由開關電路290A而連接於共用之配線CGA、SGDIA、USGDIA、SGSIA、USGSIA、SGCIA、USGCIA。
例如，複數個第奇數個區塊BLK經由開關電路290B而連接於共用之配線CGB、SGDIB、USGDIB、SGSIB、USGSIB、SGCIB、USGCIB。
藉由圖32之構成，圖33之包含開關電路之快閃記憶體可削減晶片內之位址解碼器203之配置區域。
如圖33之變化例，複數個區塊BLK及複數個開關電路290亦可將共用選擇閘極線SGC之開關單元294共用化。
於非選擇區塊中，因源極側選擇閘極電晶體SGS斷開，故即便複數個區塊BLK將共用選擇閘極線SGC之開關共用化，亦基本不會產生非選擇區塊之誤動作。
於複數個區塊BLK及複數個開關電路290將開關單元294X共用化 之情形時，圖33之包含開關電路之快閃記憶體可削減晶片內之開關單元294X之配置區域。
如圖34所示，位址解碼器203及開關單元294X之兩者亦可於複數個區塊BLK及複數個開關電路290共用化。
根據圖32至圖34，可削減本實施形態之快閃記憶體之晶片尺寸，從而可減少晶片成本。
(b)變化例2
為了說明實施形態之三維構造快閃記憶體之變化例，而使用圖35至圖39。
如圖35所示，關於針對相鄰區塊之開關電路，亦可於相對於各區塊BLK相互相反側，配置開關電路290L、290R。例如，開關電路290L配置於第奇數個區塊BLK之一端側，開關電路290R配置於第偶數個區塊BLK之另一端側。
配置於相互相反側之複數個開關電路290L、290R經由各配線而連接於共用之驅動器201、221。例如，非選擇電壓產生電路(USGC電壓產生電路)225為了避免因配線長度之增大而產生之電壓下降之影響，而較佳為設置於記憶胞陣列10之一端側及另一端側之兩側。
於將相互相鄰之2個區塊BLK內之各配線引出至相互相反側之情形時，可增大各區塊BLK之開關電路290L、290R之配置空間。例如，可使區塊之排列方向上之各開關電路290L、290R之尺寸為相當於2個區塊之程度之大小。
藉此，開關電路290L、290R內之配線間距之轉換之裕度提高。
因此，本變化例之快閃記憶體即便藉由記憶體之微細化而使記憶胞陣列(區塊)內之配線間距變小，亦可於面積較大之列解碼器209內，以較大之裕度轉換配線間距。其結果為，本變化例之快閃記憶體可抑制配線間之短路、及接點與配線之短路。
圖36至圖39之各者係表示開關電路之變化例之圖。
如圖36所示之變化例，即便為開關電路290L、290R設置於區塊之一端側或另一端側之情形，1個位址解碼器203亦可於2個以上之開關電路290A、290B共用化。
如圖37所示之變化例，亦可為共用選擇閘極線開關單元294僅設置於1個開關電路290A內，且2個以上之開關電路290A、290B將該開關單元294共用化。
如圖38所示之變化例，各選擇閘極線SGD、SGS、SGC之複數個非選擇開關UDSW、USSW、USW亦可僅設置於區塊BLK之一端側。藉此，圖38之包含開關電路之快閃記憶體可削減記憶胞陣列10之另一端側之開關電路290Rz中之開關及配線之設置空間。
如圖39所示，非選擇開關UDSW、USSW、UCSW亦可排列於記憶胞陣列之一端側，且位址解碼器203及開關單元294X之兩者亦可於複數個區塊BLK及複數個開關電路290共用化。
再者，圖35至圖39之開關電路290L、290R僅字元線WL及選擇閘極線SGD、SGS、SGC之引出方向不同，本變化例之開關電路290L、290R之內部構成可適用於第1至第4實施形態(圖7、圖18、及圖22等)之開關電路中之任一者。
如上所述，圖35至圖39所示之開關電路中之任一者可適用於上述各實施形態之快閃記憶體。
圖35至圖39所示之變化例2可削減本實施形態之快閃記憶體之晶片尺寸，從而可減少晶片成本。
(c)變化例3
為了說明實施形態之三維構造快閃記憶體之變化例3，而使用圖40及圖41。
記憶胞陣列10內之井接點CPWELL及源極線接點CELSRC亦可具 有圖40或圖41所示之構造。
再者，於圖40及圖41中，將積層於基板上之複數個導電層之平面形狀簡化而進行圖示。
如圖40所示之模式性地表示記憶胞陣列內之佈局之俯視圖般，源極線接點CELSRCz設置於相互相鄰之區塊BLK間。進而，源極線接點CELSRCz包圍各區塊BLK之四方。藉此，於1個區塊BLK內，5個源極線接點CELSRC於Y方向上排列。
設置井接點CPWELL之區域(以下，稱為井接點區域)799設置於區塊BLK間。井接點CPWELL具有板狀構造。
於圖40所示之例中，井接點區域799係每隔2個區塊設置。然而，亦可根據快閃記憶體之構成，以大於2個區塊之間隔(例如每4個區塊之間隔)設置於記憶胞陣列10內。
藉由各區塊BLK之源極線接點CELSRC之個數(接點CELSRC與井區域709之連接頻度)增加，而可減少源極線SL與基板700之間之電阻。其結果為，可減少源極線SL之分路之頻度。
如圖40所示之模式性地表示記憶胞陣列內之佈局之俯視圖般，於2個區塊BLK間設置有源極線接點CELSRCx。
位於2個區塊BLK之邊界之源極線接點CELSRCx係藉由如下方式形成：於快閃記憶體之製造步驟中以包圍區塊BLK之方式形成之井接點CPWELL中的位於區塊之邊界之部分90藉由絕緣體99而與井接點CPWELL分離。
如此，包含與井接點CPWELL相同之材料之部分90作為源極線接點CELSRCx而使用。
藉由圖41所示之構造之記憶胞陣列，連接於1個區塊BLK之源極線接點CELSRC之個數增大。
圖41之記憶胞陣列10可縮小區塊BLK間之井接點區域之面積。
再者，圖40或圖41之變化例之包含記憶胞陣列之快閃記憶體亦可如圖32或圖36般位址解碼器於鄰接之2個區塊BLK共用化。又，圖40及圖41之變化例之快閃記憶體亦可如圖33或圖37般藉由共用之開關單元294X而執行共用選擇閘極線SGC之控制。
如上所述，可將圖40及圖41所示之包含源極線接點及井接點之記憶胞陣列(區塊)適用於快閃記憶體。
根據圖40及圖41所示之本實施形態之變化例，可謀求源極線-基板間之電阻之減少、及分路區域之削減。
本實施形態之快閃記憶體亦可為多值記憶體。
例如，2位元之多值快閃記憶體具有Erase位準、A位準、B位準、C位準之閾值。
多值快閃記憶體之讀出動作包含如下判定電壓。
施加於由A位準之讀出動作選擇之字元線之判定電壓例如為0V~0.55V之間。然而，A位準之判定電壓並不限定於該值，可為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、及0.5V~0.55V中之任一範圍。
施加於由B位準之讀出動作選擇之字元線之判定電壓例如為1.5V~2.3V之間。然而，B位準之判定電壓並不限定於該值，可為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、及2.1V~2.3V中之任一範圍。
施加於由C位準之讀出動作選擇之字元線之判定電壓例如為3.0V~4.0V之間。B位準之判定電壓並不限定於此，可為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、及3.6V~4.0V中之任一範圍。
再者，讀出動作之期間(tR)例如亦可為25μs~38μs、38μs~70μs、70μs~80μs中之任一期間。
多值快閃記憶體之寫入動作包含編程動作及驗證動作。
於多值快閃記憶體之寫入動作中，最初施加於編程動作時所選擇之字元線之電壓例如為13.7V~14.3V之間。該電壓並不限定於該值，例如，可為13.7V~14.0V及14.0V~14.6V中之任一範圍。
對第奇數條字元線之記憶胞執行寫入之動作之情形時之最初施加於選擇字元線之電壓亦可與對第偶數條字元線之記憶胞執行寫入動作時之最初施加於選擇字元線之電壓不同。
於編程動作為增量步脈衝程式(incremental step pulse Program，ISPP)方式之情形時，升壓之電壓例如為0.5V左右。
施加於非選擇之字元線之非選擇電壓(通路電壓)例如為6.0V~7.3V之範圍之值。然而，非選擇電壓並不限定於該值，例如，亦可為7.3V~8.4V之範圍之值，亦可為6.0V以下。
亦可根據非選擇之字元線為第奇數條字元線、抑或為第偶數條字元線，而改變所要施加之通路電壓。
寫入動作之時間(tProg)例如亦可為1700μs~1800μs、1800μs~1900μs、及1900μs~2000μs中之任一期間。
關於多值快閃記憶體之抹除動作，最初施加於形成於半導體基板之上部上且記憶胞配置於上方之井區域之電壓例如為12V~13.6V之範圍之值。該電壓並不限定於該值，例如，亦可為13.6V~14.8V、14.8V~19.0V、19.0~19.8V或19.8V~21V中之任一範圍之值。
抹除動作之時間(tErase)例如亦可為3000μs~4000μs、4000μs~5000μs、及4000μs~9000μs中之任一期間。
本實施形態之半導體記憶體並不限定於導電層(閘極電極)73隔著記憶體膜79而包圍半導體柱75之側面之構造之半導體記憶體。
例如，記憶胞陣列10亦可設置於覆蓋半導體基板70之絕緣膜(層 間絕緣膜)之上表面上之半導體層上。於該情形時，半導體柱75例如為自半導體基板70磊晶成長之半導體層。導電層73隔著記憶體膜79而覆蓋磊晶成長之半導體柱75之側面。又，記憶體膜79亦可為氧化膜。
對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出，並未意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，且可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍中。
70‧‧‧導電層
71‧‧‧導電層
72‧‧‧導電層
73‧‧‧導電層
75‧‧‧半導體柱
79‧‧‧膜
80‧‧‧閘極絕緣膜
220‧‧‧第1電壓電路
440‧‧‧第2電壓電路
700‧‧‧基板
701‧‧‧擴散層
BL‧‧‧位元線
CELSRC‧‧‧源極線接點
CRa‧‧‧通道區域
CRb‧‧‧通道區域
CSW‧‧‧開關
MC‧‧‧記憶胞
NS‧‧‧記憶體單元
SGC‧‧‧選擇閘極線
SGCT‧‧‧選擇閘極電晶體
SGD‧‧‧選擇閘極線
SGDT‧‧‧選擇閘極電晶體
SGS‧‧‧選擇閘極線
SGST‧‧‧選擇電晶體
SL‧‧‧源極線
SSW‧‧‧開關
WL‧‧‧字元線
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向

Claims (5)

  1. 一種半導體記憶體，其具備：複數個記憶體單元，其等設置於半導體基板上，且分別包含上述半導體基板上之第1選擇閘極電晶體、設置於上述第1選擇閘極電晶體上之第2選擇閘極電晶體、及設置於上述第2選擇閘極電晶體上之複數個記憶胞；位元線，其共同地連接於上述複數個記憶體單元之一端；複數條字元線，其等分別連接於上述複數個記憶胞之閘極電極；第1選擇閘極線，其共同地連接於上述複數個記憶體單元之各者之上述第1選擇閘極電晶體之閘極電極；複數條第2選擇閘極線，其等與上述複數個記憶體單元之每一者電性分離，且連接於上述第2選擇閘極電晶體之閘極電極之各者；第1電壓電路，其連接於上述第1選擇閘極線；及第2電壓電路，其連接於上述第2選擇閘極線。
  2. 如請求項1之半導體記憶體，其進而具備控制電路；上述控制電路分別使用來自上述第1及第2電壓電路之電壓，相互獨立地控制上述複數條第1選擇閘極線及上述第2選擇閘極線。
  3. 如請求項2之半導體記憶體，其中於讀出來自上述複數個記憶體單元中被選擇之記憶體單元之資料時，上述控制電路係：將上述複數個記憶體單元之各者之上述第1選擇閘極電晶體接通；且 設置於上述複數個記憶體單元之各者且連接於上述半導體基板之複數個接點與上述所選擇之記憶體單元電性連接。
  4. 如請求項3之半導體記憶體，其中上述控制電路係：將上述所選擇之記憶體單元之第2選擇閘極電晶體接通；將非選擇之記憶體單元之第2選擇閘極電晶體斷開。
  5. 如請求項2至4中任一項之半導體記憶體，其中於對上述複數個記憶體單元進行抹除動作時，上述控制電路係：對上述半導體基板施加抹除電壓；對上述第1選擇閘極線施加來自上述第1電壓電路之第1電壓；對上述複數條第2選擇閘極線施加來自上述第2電壓電路之第2電壓；且上述第2電壓與上述第1電壓不同，且低於上述抹除電壓。
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