TW201539698A - 改良至基板中之導通孔之連接之可靠性的方法及設備 - Google Patents

改良至基板中之導通孔之連接之可靠性的方法及設備 Download PDF

Info

Publication number
TW201539698A
TW201539698A TW104104114A TW104104114A TW201539698A TW 201539698 A TW201539698 A TW 201539698A TW 104104114 A TW104104114 A TW 104104114A TW 104104114 A TW104104114 A TW 104104114A TW 201539698 A TW201539698 A TW 201539698A
Authority
TW
Taiwan
Prior art keywords
substrate
recesses
interposer
metal plug
metal
Prior art date
Application number
TW104104114A
Other languages
English (en)
Other versions
TWI661526B (zh
Inventor
Long-Ching Wang
Albert Wu
Scott Wu
Original Assignee
Marvell World Trade Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Marvell World Trade Ltd filed Critical Marvell World Trade Ltd
Publication of TW201539698A publication Critical patent/TW201539698A/zh
Application granted granted Critical
Publication of TWI661526B publication Critical patent/TWI661526B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10242—Metallic cylinders
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

本揭示內容之實施例之一些提供一種半導體封裝插入器，該半導體封裝插入器包括：一基板，其具有一第一表面及一第二表面；複數個導通孔，其在該基板之該第一表面與該第二表面之間延伸，該複數個導通孔將該基板之該第一表面上之電連接件或電路電連接至該基板之該第二表面上之電連接件或電路；及金屬插頭，其至少部分填充該複數個導通孔。該基板之(i)該第一表面或(ii)該第二表面之至少一者包含在該等金屬插頭之遠端的凹陷。

Description

改良至基板中之導通孔之連接之可靠性的方法及設備 【相關申請之交叉參考】
本揭示內容主張2015年2月3日申請，題為「Method and Apparatus for Improving the Reliability of a Connection to a via in a Substrate」之美國專利申請案第14/613,218號之優先權，其主張2014年2月7日申請，題為「Structure to improve reliability of TGV」之美國臨時專利申請案第61/937,331號之優先權，該二案在此以引入的方式併入本文。
本揭示內容之實施例涉及半導體積體電路之晶片封裝技術，且更具體言之涉及包含導通孔之晶片封裝技術。
快速成長的攜帶式電子設備產品市場例如蜂巢電話、膝上型電腦及個人數位助理(PDA)是現代生活的完整方面，且其各者係在嚴格的封裝需求下由積體電路(IC)操作。積體電路具有對製造積體具有顯著影響的獨特屬性，其中積體電路必須大致小、輕重量、功能豐富，且積體電路必須以相對低的成本大量生產。例如，需要尤其良好適於小尺寸之裝置諸如小型手持裝置中之使用。
為了滿足此需求，製造商正整合更多電路功能、縮小裝置特 徵以及增加速度。由於IC產業之延伸，電子設備封裝產業面臨類似的技術及市場動態。從封裝角度言之，較小形狀因數、多個輸入/輸出信號之需求及功率管理是主要技術驅動。所有類型的複雜新產品正在開發，同時習知IC封裝及程序正持續碰到障礙。
在各種實施例中，本揭示內容提供一種半導體封裝插入器， 該半導體封裝插入器包括：一基板，其具有一第一表面及一第二表面；及複數個導通孔，其在該基板之該第一表面與該第二表面之間延伸。該複數個導通孔將該基板之該第一表面上之電連接件或電路電連接至該基板之該第二表面上之電連接件或電路。該半導體封裝插入器進一步包括至少部分填充該複數個導通孔的金屬插頭。該基板之(i)該第一表面或(ii)該第二表面之至少一者包含在該等金屬插頭之遠端處的凹陷。
在一些實施例中，一種積體電路封裝包括至少一半導體晶粒、一印刷電路板及電互連該至少一半導體晶粒及該印刷電路板之一插入器。該插入器包括：一基板，其具有一第一表面及一第二表面；及複數個導通孔，其在該基板之該第一表面與該第二表面之間延伸。該複數個導通孔將該基板之該第一表面上之電連接件或電路電連接至該基板之該第二表面上之電連接件或電路。該插入器進一步包括至少部分填充該複數個導通孔之金屬插頭。該基板之(i)該第一表面或(ii)該第二表面之至少一者包含在該等金屬插頭之遠端處的凹陷。
在一些實施例中，一種方法包括：形成從一基板之一第一表面延伸至該基板之一第二表面之一導導通孔；用一金屬至少部分填充該導通孔以形成一金屬插頭；及在該等金屬插頭之遠端處在該基板之(i)該第一表面或(ii)該第二表面之至少一者中形成凹陷。
200‧‧‧組裝程序
202‧‧‧插入器
204‧‧‧連接件
206‧‧‧第一表面
208‧‧‧連接件
210‧‧‧第二表面
212‧‧‧箭頭
214‧‧‧連接件
216‧‧‧表面
218‧‧‧IC晶粒
220‧‧‧箭頭
222‧‧‧連接件
224‧‧‧表面
226‧‧‧導通孔
300‧‧‧導通孔
302‧‧‧插入器
304‧‧‧第一表面
306‧‧‧連接件
308‧‧‧第二表面
310‧‧‧連接件
312‧‧‧UBM層
314‧‧‧UBM層
316‧‧‧凹陷
400‧‧‧端點
402‧‧‧橫向力
500‧‧‧導通孔
502‧‧‧插入器
504‧‧‧第一表面
506‧‧‧第二表面
508‧‧‧凸塊
510‧‧‧凸塊
512‧‧‧UBM層
514‧‧‧凹陷
516‧‧‧UBM層
518‧‧‧凹陷
600‧‧‧端點
602‧‧‧橫向力
700‧‧‧導通孔
702‧‧‧插入器
704‧‧‧第一表面
706‧‧‧凸塊
708‧‧‧第二表面
710‧‧‧凸塊
712‧‧‧UBM層
714‧‧‧端點
716‧‧‧凹陷
800‧‧‧端點
802‧‧‧橫向力
900‧‧‧基板
902‧‧‧表面
904‧‧‧表面
1000‧‧‧導通孔
1100‧‧‧金屬插頭
1102‧‧‧壁
1200‧‧‧凹陷
1202‧‧‧端點
1204‧‧‧表面
1300‧‧‧UBM層
1400‧‧‧凸塊
1500‧‧‧程序
1502‧‧‧方塊
1504‧‧‧方塊
在以下實施方式中，參考形成實施方式之部分的附圖，其中在各處相同數字指示相同部分，且參考係以繪示本揭示內容之原理的實施例之方式展示。應理解，可利用其他實施例且可進行結構或邏輯改變而不脫離本揭示內容之範疇。因此，以下實施方式不應以限制意義採用，且根據本揭示內容之實施例之範疇由隨附申請專利範圍及其等效物界定。
圖1係根據一些實施例之積體電路封裝的側視圖。
圖2係根據一些實施例之用於積體電路封裝之組裝程序的側視圖。
圖3係根據一些實施例之佈置在插入器中之導通孔的橫截面圖。
圖4係根據一些實施例之導通孔連接的特寫橫截面圖。
圖5係根據其他實施例之佈置在插入器中之導通孔的橫截面圖。
圖6係根據實施例之導通孔連接的特寫橫截面圖。
圖7係根據又其他實施例之佈置在插入器中之導通孔的橫截面圖。
圖8係根據實施例之導通孔連接的特寫橫截面圖。
圖9-14繪示根據一些實施例之製造導通孔連接的程序。
圖15係繪示根據實施例之製造導通孔連接之程序的流程圖。
在各種實施例中，積體電路(IC)封裝包括安裝在插入器上之IC晶粒(例如IC晶片)，該插入器可繼而附接至印刷電路板(PCB)例如，該插入器可在打線接合程序期間打線接合以將IC晶粒之輸入/輸出(I/O)電連接至PCB之外部焊盤。在一些實施方式中，PCB上之導電迹線可透過插入器而被定路徑至IC晶粒之個別引線。導電迹線可端接在接針焊盤處，其對應於插入器或IC封裝之任何其他部分的外部封裝引線。導電迹線可藉由焊接而進行電連接(例如，藉由接針焊盤)以在插入器上之接針焊盤與安裝在PCB上之其他元件之間進行電連接。
在一些實施方式中，插入器可包括具有導通孔之基板，該導通孔將基板之第一表面(其中可定位IC晶粒)上之電連接件或電路電連接至該基板之第二表面(其中可定位PCB)上之電連接件或電路。基板在導通孔端接在該基板之第一表面及/或第二表面處之位置處可包含凹陷。例如，此等凹陷可包括下沉至基板之表面平面下方的部分。此等凹陷提供相對大量的表面積用於基板與連接件組態之間之接觸，從而改良連接件組態之機械強度。
此外，導通孔處基板之凹陷可提供相對大量之結構支撐用於可用於該導通孔處之焊料凸塊或其他類型之連接。例如，佈置在凹陷處之焊料凸塊之一部分可橫向支撐在凹陷之多個側處且垂直支撐在該凹陷之底部。此與佈置在基板之扁平表面上之焊料凸塊不具有橫向結構支撐且因此 可能相對易於從該基板之表面破損(或脫離)的情況相反。
圖1係根據一些實施例之IC封裝100的側視圖。IC封裝100可包含插入器102、模組或IC晶粒104及PCB 106。插入器102可包含互連IC晶粒104之電路與PCB 106之電導通體(圖1中未繪示)。在一些實施方式中，插入器102可包括玻璃基板、環氧樹脂或塑膠材料，或諸如矽之半導體材料。詳細言之，IC晶粒104可在界面108處機械且/或電連接(例如，藉由球柵陣列焊料)至插入器102，且插入器102可在界面110處機械且/或電連接(例如，藉由球柵陣列焊料)至PCB 106。參考正交方向軸X、Y及Z(其中Z在頁面外)，界面108位於X-Z平面中。用於電連接界面108處之電路與界面110處之電路之導通體在Y方向上傳導電信號。IC晶粒104之底表面上之焊料凸塊(例如，微型凸塊)或球柵陣列(BGA)可電連接至再分佈層(RDL)、焊墊及/或界面108處之插入器102之頂表面上的其他連接件。PCB 106可電連接至RDL、焊墊及/或界面110處之插入器102之底表面上的其他連接件。例如，PCB 106之表面112可包含包括導電迹線的電路。
圖2係根據一些實施例之用於IC封裝之組裝程序200的側視圖。例如，此一IC封裝可與IC封裝100相同或與之類似。插入器202可包含第一表面206上之連接件204(例如，焊料凸塊或BGA墊)及第二表面210上之連接件208(例如焊料凸塊或BGA墊)。插入器202之連接件204可如箭頭212所指示般電結合至IC晶粒218之表面216上之連接件214(例如焊料凸塊或BGA墊)。在本文中，「電結合」包含涉及焊料凸塊、打線、焊墊、RDL、導電迹線或其任意組合的電連接。插入器202之連接件208可如箭頭220所指示般電結合至PCB 226之表面224上之連接件222(例如焊料凸塊或BGA墊)。
在一些特定實施方式中，鄰近連接件204之間之距離可為約0.25毫米至約0.4毫米，然而此範圍可例如至少部分取決於IC晶粒218中包含之引線之數量而大幅變化。類似分隔距離可應用於連接件208、214及222。插入器202可包含例如在凸塊204與凸塊208之間延伸之複數個導通孔226。
圖3係根據一些實施例之佈置在插入器302中之導通孔300的橫截面。例如，插入器302可與圖2所示之插入器202相同或與之類似。插入器302之第一表面304可包含面向諸如圖2所示之218之IC晶粒的連接件306。因此，連接件306可電連接至IC晶粒之連接件或其他電路元件。插入器302之第二表面308可包含面向諸如圖2所示之226之PCB的連接件310。因此，連接件310可電連接至PCB的連接件或其他電路元件。在下文中，儘管連接件可包括包括任何導電材料(例如，銅、金、錫等)之多種類型之連接件(例如，焊墊、RDL、或線端)之任何者，但是諸如306及310之連接件被視為包括焊料之凸塊。
例如，可包括延伸通過插入器302之銅填充孔之導通孔300端接在第一表面304及第二表面308處。如下文所述，在圖3之實例實施例中，導通孔300以第一類型之連接件組態端接在第一表面304上且以第二類型之連接件組態端接在第二表面308上。特定言之，第一類型之連接件組態包含在導通孔300之端點上與第一表面304齊平的下凸塊金屬化(UBM)層312及凸塊306。相反，第二類型之連接件組態包含在導通孔300之端點上在第二表面308下方內凹的UBM層314及凸塊310。例如，UBM層314及凸塊310之至少一部分佈置在凹陷316中。
圖4係根據一些實施例之圖3所示之第一類型之連接件組態的特寫橫截面圖。第一類型之連接件組態包含在導通孔300之端點400上與插入器302之第一表面304齊平的UBM層312及凸塊306。第一類型之連接件組態不包含凹陷，且因此，UBM層312及凸塊306在表面304上(例如，UBM層312或凸塊306之未在表面304下方之部分)。遺憾的是，第一類型之連接件組態可能易受物理衝擊，此可能使凸塊306與導通孔300脫離。例如，此物理衝擊可包括由連接至凸塊306之IC晶粒上之連接件施加的橫向力402。另一方面，第二類型之連接件組態在抵抗橫向力402上相對強。
在一些實施例中，與第二類型之連接件組態相比，可以較少成本製造第一類型之連接件組態。因此，儘管其相對低之強度，第一類型之連接件組態可用於第一表面304用於連接至IC晶粒。例如，可在可保護 結構免遭可能之物理衝擊(例如，裝運及囤積期間之粗糙處置)時之初始製造期間以相對受控之程序製造插入器-IC晶粒連接。另一方面，PCB有時可在製造可裝運至例如終端使用者、商家、或第三方製造商的插入器-IC晶粒封裝之後連接至第二表面308。因此，第二表面308上之連接件可能暴露且在連接件連接至PCB之前暫時易受機械衝擊。至少由於此原因，第二表面308上之連接件(例如凸塊310)佈置在凹陷316中之相對穩健的第二類型之連接件組態可能是合乎需要的，而不管可能之較大成本(與第一類型之連接件組態相比而言)。
圖5係根據實施例之佈置在插入器502中之導通孔500的橫截面圖。例如，圖5所示之組態5可類似於圖3所示之組態，不同之處在於包含凹陷之第二類型之連接件組態用於第一表面504及第二表面506兩者上。插入器502可與插入器202相同或與之類似。插入器502之第一表面504可包含面向諸如圖2所示之218之IC晶粒的凸塊508。因此，凸塊508可電連接至IC晶粒之連接件或其他電路元件。插入器502之第二表面506可包含面向諸如圖2所示之226之PCB的凸塊510。因此，凸塊510可電連接至PCB的連接件或其他電路元件。
例如，可包括延伸通過插入器502之銅填充孔之導通孔500端接在第一表面504及第二表面506處。在圖5之實例實施例中，導通孔500以第二類型之連接件組態(如上文圖3所引入)端接在第一表面504上及第二表面506上。特定言之，第二類型之連接件組態包含在導通孔500之端點上在第一表面504下方內凹的UBM層512及凸塊508。例如，UBM層512及凸塊508之至少一部分佈置在凹陷514中。第二表面506上之第二類型之連接件組態包含在導通孔500之端點600上在第二表面506下方內凹的UBM層516及凸塊510。例如，UBM層516及凸塊510之至少一部分佈置在凹陷518中。
圖6係根據一些實施例之圖5中(及圖3中)所示之第二類型之連接件組態的特寫橫截面圖。儘管圖6及相關討論涉及第一表面504處之連接件組態，但是討論亦應用於第二表面506處之連接件組態。第二類型之連接件組態包含在導通孔500之端點600上在插入器502之第一表 面504下方內凹的UBM層512及凸塊508。第二類型之連接件組態包含凹陷514，且因此，UBM層512及凸塊508至少部分在表面504下方。第二類型之連接件組態在抵抗物理衝擊上可相對穩健，此可否則使凸塊508與導通孔500脫離。如上所述，與無凹陷之扁平表面相比，為此穩健性之一原因在於凹陷514提供更大量的表面積用於插入器502與UBM層512之間之接觸。此物理衝擊可包括由連接至例如凸塊508之IC晶粒上之連接件施加的橫向力602。
圖7係根據各種實施例之佈置在插入器702中之導通孔700的橫截面。例如，插入器702可與插入器202相同或與之類似。插入器702之第一表面704可包含面向諸如圖2所示之218之IC晶粒的凸塊706。因此，凸塊706可電連接至IC晶粒的連接件或其他電路元件。插入器702之第二表面708可包含面向諸如圖2所示之226之PCB的凸塊710。因此，凸塊710可電連接至PCB的連接件或其他電路元件。
例如，可包括延伸通過插入器702之金屬填充(例如銅)孔之導通孔700端接在第一表面704及第二表面708處。導通孔700以第三類型之連接件組態端接在第一表面704上及第二表面708上。特定言之，第三類型之連接件組態包含佈置在導通孔700之端點714上在第一表面704之位準處或在該位準上方的UBM層712及凸塊706。UBM層712之至少一部分及凸塊706之至少一部分佈置在凹陷716中。第二表面708上之第三類型之連接件組態包含在導通孔700之端點(相對端點714)上在第二表面708下方內凹的UBM層718及凸塊720。UBM層718之至少一部分及凸塊720之至少一部分佈置在第二表面708中之凹陷716中。
圖8係根據一些實施例之圖7所示之第三類型之連接件組態的特寫橫截面。儘管圖8及相關討論涉及第一表面704處之連接件組態，但是討論亦應用於第二表面708處之連接件組態。第三類型之連接件組態包含在導通孔700之端點800上在插入器702之第一表面704下方內凹的UBM層712及凸塊706。第三類型之連接件組態包含凹陷716，且因此，UBM層712及凸塊706至少部分在表面704下方。第三類型之連接件組態在抵抗物理衝擊上相對穩健，此可否則使凸塊706與導通孔700脫離。例 如，此物理衝擊可包括由連接至例如凸塊706上之IC晶粒之連接件施加的橫向力802。
在第一表面704及第二表面708處之導通孔端接處，導通孔之金屬插頭(例如填充導通孔之金屬)可延伸超過凹陷716的表面。在下文中，導通孔之金屬插頭之部分稱為金屬突出。在一些實施方式中，導通孔700之端點800之頂部可在第一表面704上方延伸，使得金屬突出比凹陷716之深度更長。在其他實施方式中，導通孔700之端點800可與第一表面704齊平，使得金屬突出之長度與凹陷716之深度相同或與之類似。在又其他實施方式中，導通孔700之端點800可在第一表面704的下方但是在凹陷716的上方，使得金屬突出比凹陷716之深度更短。UBM層712可保形地覆蓋凹陷716之表面之至少部分及金屬突出之側部及頂部。凸塊706可保形地覆蓋金屬突出。
在一些實施方式中，雖然圖式中未繪示，但是凸塊706及/或UBM層712之部分可重疊至第一表面704上。此可為例如若與凹陷716之寬度(或直徑)相比凸塊或UBM層相對大的情況。
圖9-14繪示根據一些實施例之製造導通孔連接的程序。圖9繪示基板900之一部分，其可包括玻璃、塑膠(例如環氧樹脂或聚合物)，或諸如矽之半導體。例如，基板900可為諸如圖2所示之插入器202之插入器之一部分。基板900包含在其上將在程序中製造連接件的表面902。
在圖10，在基板900中形成導通孔1002。儘管所主張之標的未限於此，但是導通孔1000可從表面902延伸至相對表面902的第二表面(未繪示)。導通孔1000可藉由若干技術之任何者形成。例如，一些技術包含從基板900移除材料以形成導通孔1000的乾式蝕刻程序。其他技術可使用藉由燒蝕從基板900移除材料之雷射鑽孔。又其他技術可使用放電。此處，高電壓電極可分別放置在表面902及第二表面上。放電可在電極之間產生電弧。基板900在電弧附近之材料可蒸發以形成導通孔1000。
在圖11，可用金屬插頭1100至少部分填充導通孔1000。例如，僅舉若干實例而言，金屬插頭1100可包括銅、金、錫、或合金。在一些實施方式中，金屬插頭1100可覆蓋導通孔1000的壁1102，而導通孔1000 之中央部分保持無金屬。
在圖12，凹陷1200可形成在表面902中。凹陷1200可由多種技術之任何者形成。在移除基板900之材料以形成凹陷1200時，一些技術可降低表面902同時金屬插頭1100之端點1202保持不變。結果，表面902可在端點1202下方距離D處，且金屬插頭1100可在凹陷1200之表面1204上方突出達距離D加上凹陷之深度。例如，D可為數微米。然而，在其他技術中，雖然移除基板900之材料以形成凹陷1200時，但是下表面902可保持不變同時金屬插頭1100之端點1202被降低(此情形未繪示)。結果，表面902可在端點1202上方，且金屬插頭1100可在凹陷1200之表面1204上方突出達小於凹陷之深度。
用於形成凹陷1200之一些技術可包含乾式蝕刻程序，其從基板900移除材料以形成凹陷1200。此乾式蝕刻可使用微影程序以蝕刻端點1202附近的區。金屬插頭1100可耐受乾式蝕刻程序。其他技術可使用濕式蝕刻，諸如在用於包括玻璃之基板900之氫氟酸蝕刻劑的情況中。又其他技術可使用雷射燒蝕以從基板900移除材料。例如，雷射可聚焦至表面902上以具有與凹陷1200之所需寬度相同或與之相似的光束寬度。光束可至少約居中在端點1202上。端點1202附近之表面902可暴露至雷射光束達預定時間。暴露時間可至少部分判定所得凹陷1200之深度。在一些實例實施例中，凹陷1200之寬度及/或直徑可為約20微米至約120微米。
用於形成凹陷1200之又其他技術可使用放電。此處，高電壓電極可在表面902上分別放置成彼此相對靠近。放電可在電極之間產生電弧。基板900在電弧附近之材料可蒸發以形成凹陷1200。
在圖13中，可形成UBM層1300以保形地覆蓋凹陷1200之表面1204及金屬插頭1100之突出的側部及頂部。在一些實例實施例中，UBM層1300之厚度可為約4微米至約20微米。UBM層1300可例如改良焊料與基板900或與金屬插頭1100的黏性或潤濕性。UBM層1300可包括可藉由例如濺射程序塗覆之一或多層之各種金屬及合金，諸如鉻、銅、鎳、釩、鈦、金、鎢等。
在圖14，可形成凸塊1400以覆蓋端點1202且至少部分填充 凹陷1200。凸塊1400可包括例如焊料。如上所述，例如，凸塊1400可用於將金屬插頭1100連接至諸如圖2之IC晶片218之IC晶片的連接件或RDL。在此一情況下，凸塊1400可與圖2所示之凸塊204相同或與之類似。
圖15係根據實施例之繪示用於製造導通孔連接之程序1500的流程圖。例如，此一導通孔連接可與上述第一連接組態(例如，如圖4所示)、第二連接組態(例如，如圖6所示)，或第三連接組態(例如，如圖8所示)相同或與之類似。在方塊1502，將導通孔形成為從基板之第一表面延伸至基板之第二表面。參考圖10描述形成導通孔之實例。在方塊1504，用金屬至少部分填充導通孔以形成金屬插頭。參考圖11描述用金屬部分填充導通孔之實例。在方塊1506，在基板之(i)第一表面或(ii)第二表面之至少一者中在金屬插頭之遠端處形成凹陷。參考圖12描述形成此等凹陷之實例。
本描述併入使用可各指示一或多個相同或不同實施例之片語「在實施例中」或「在各個實施例中」。此外，如參考本揭示內容之實施例使用之術語「包括」、「包含」、「具有」等是同義的。
各種操作可能已以的最有助於理解所主張標的之方式依次描述為多個分散的動作或操作。然而，描述之順序不應解譯為暗示此等操作必須是順序相依。特定言之，可不以呈現順序執行此等操作。可以與所述實施例不同之順序執行所述操作。在額外實施例中，可執行各個額外操作且/或可忽略所述操作。此外，儘管插入器之各個實施例描述且繪示為具有位於插入器之兩側(或表面)的各種類型之連接件組態，但是在一些實施例中，僅插入器之一表面包含如本文所述之特定連接件組態，而相對表面可包含根據習知技術之連接件組態。
儘管已在本文繪示且描述具體實施例，但是應注意，大量替代及/或等效實施方式可替換所示且所述之具體實施例而不脫離本揭示內容之範疇。本揭示內容涵蓋逐字或遵照等同原則完全落入隨附申請專利範圍之範疇內所有製造方法、設備及物品。本申請案旨在涵蓋本文揭示之實施例之任何改動或變動。因此，顯然希望本揭示內容僅受申請專利範圍及其等效物限制。

Claims (20)

  1. 一種半導體封裝插入器，其包括：一基板，其具有一第一表面及一第二表面；複數個導通孔，其在該基板之該第一表面與該第二表面之間延伸，該複數個導通孔將該基板之該第一表面上之電連接件或電路電連接至該基板之該第二表面上之電連接件或電路；及金屬插頭，其至少部分填充該複數個導通孔，其中該基板之(i)該第一表面或(ii)該第二表面之至少一者包含在該等金屬插頭之遠端處的凹陷。
  2. 如申請專利範圍第1項之半導體封裝插入器，其中：該等金屬插頭延伸超過該基板之(i)該第一表面或(ii)該第二表面之至少一者。
  3. 如申請專利範圍第1項之半導體封裝插入器，其中：該等金屬插頭之該等遠端與該等凹陷之表面齊平。
  4. 如申請專利範圍第1項之半導體封裝插入器，其中：該等金屬插頭之該等遠端與該基板之(i)該第一表面或(ii)該第二表面之至少一者齊平。
  5. 如申請專利範圍第1項之半導體封裝插入器，其進一步包括：焊料凸塊，其至少部分填充該等凹陷。
  6. 如申請專利範圍第1項之半導體封裝插入器，其進一步包括：一下凸塊金屬化(UBM)層，其佈置在該等凹陷中。
  7. 如申請專利範圍第1項之半導體封裝插入器，其中該基板包括玻璃。
  8. 一種積體電路封裝，其包括：至少一半導體晶粒；一印刷電路板；一插入器，其電互連該至少一半導體晶粒與該印刷電路板，該插入器包括：一基板，其具有一第一表面及一第二表面；複數個導通孔，其在該基板之該第一表面與該第二表面之間延伸，該複數個導通孔將該基板之該第一表面上之電連接件或電路電連接至該基 板之該第二表面上之電連接件或電路；及金屬插頭，其至少部分填充該複數個導通孔；其中該基板之(i)該第一表面或(ii)該第二表面之至少一者包含在該等金屬插頭之遠端處的凹陷。
  9. 如申請專利範圍第8項之積體電路封裝，其中：該等金屬插頭延伸超過該基板之(i)該第一表面或(ii)該第二表面之至少一者。
  10. 如申請專利範圍第8項之積體電路封裝，其中：該等金屬插頭之該等遠端與該等凹陷之表面齊平。
  11. 如申請專利範圍第8項之積體電路封裝，其中：該等金屬插頭之該等遠端與該基板之(i)該第一表面或(ii)該第二表面之至少一者齊平。
  12. 如申請專利範圍第8項之積體電路封裝，其進一步包括：焊料凸塊，其至少部分填充該等凹陷。
  13. 如申請專利範圍第8項之積體電路封裝，其進一步包括：一下凸塊金屬化(UBM)層，其佈置在該等凹陷中。
  14. 如申請專利範圍第8項之積體電路封裝，其中該基板包括玻璃。
  15. 一種方法，其包括：形成從一基板之一第一表面延伸至該基板之一第二表面之一導通孔；用一金屬至少部分填充該導通孔以形成一金屬插頭；及在該金屬插頭之遠端處在該基板之(i)該第一表面或(ii)該第二表面之至少一者中形成凹陷。
  16. 如申請專利範圍第15項之方法，其中形成該等凹陷包括：雷射鑽孔(i)該基板及(ii)該等金屬插頭之一部分。
  17. 如申請專利範圍第15項之方法，其中形成該等凹陷包括：乾式蝕刻該基板的一部分。
  18. 如申請專利範圍第15項之方法，其進一步包括：在該等凹陷中形成一下凸塊金屬化(UBM)層。
  19. 如申請專利範圍第15項之方法，其進一步包括：形成至少部分填充該等凹陷之焊料凸塊。
  20. 如申請專利範圍第15項之方法，其中該基板包括玻璃。
TW104104114A 2014-02-07 2015-02-06 改良至基板中之導通孔之連接之可靠性的方法及設備 TWI661526B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201461937331P 2014-02-07 2014-02-07
US61/937,331 2014-02-07
US14/613,218 US9659851B2 (en) 2014-02-07 2015-02-03 Method and apparatus for improving the reliability of a connection to a via in a substrate
US14/613,218 2015-02-03

Publications (2)

Publication Number Publication Date
TW201539698A true TW201539698A (zh) 2015-10-16
TWI661526B TWI661526B (zh) 2019-06-01

Family

ID=53775578

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104104114A TWI661526B (zh) 2014-02-07 2015-02-06 改良至基板中之導通孔之連接之可靠性的方法及設備

Country Status (5)

Country Link
US (1) US9659851B2 (zh)
KR (1) KR102113751B1 (zh)
CN (1) CN106463475A (zh)
TW (1) TWI661526B (zh)
WO (1) WO2015120061A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11967549B2 (en) 2018-12-18 2024-04-23 Samsung Electronics Co., Ltd. Semiconductor package

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6492768B2 (ja) * 2015-02-27 2019-04-03 富士通株式会社 電子装置及びはんだ実装方法
TW201704177A (zh) * 2015-06-10 2017-02-01 康寧公司 蝕刻玻璃基板的方法及玻璃基板
US10276402B2 (en) * 2016-03-21 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing process thereof
US11605487B2 (en) * 2017-04-14 2023-03-14 The Diller Corporation Laminate with induction coils and charging station device comprising same
US10304765B2 (en) * 2017-06-08 2019-05-28 Advanced Semiconductor Engineering, Inc. Semiconductor device package
TWI830739B (zh) * 2018-06-11 2024-02-01 美商安芬諾股份有限公司 包含用於高速且高密度之電連接器的連接器佔位面積之印刷電路板和互連系統以及其製造方法
US11508683B2 (en) * 2019-06-17 2022-11-22 Western Digital Technologies, Inc. Semiconductor device with die bumps aligned with substrate balls
WO2021225323A1 (ko) * 2020-05-08 2021-11-11 삼성전자 주식회사 인터포저 구조 및 이를 포함하는 전자 장치
US11917793B2 (en) * 2021-01-11 2024-02-27 Cisco Technology, Inc. Localized immersion cooling enclosure
CN113438810A (zh) * 2021-05-18 2021-09-24 深圳市致趣科技有限公司 连接器制作方法、电子设备、连接器及应用

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5447871A (en) * 1993-03-05 1995-09-05 Goldstein; Edward F. Electrically conductive interconnection through a body of semiconductor material
JP2916086B2 (ja) * 1994-10-28 1999-07-05 株式会社日立製作所 電子部品の実装方法
JPH0945805A (ja) 1995-07-31 1997-02-14 Fujitsu Ltd 配線基板、半導体装置及び半導体装置を配線基板から取り外す方法並びに半導体装置の製造方法
US6833613B1 (en) 1997-12-18 2004-12-21 Micron Technology, Inc. Stacked semiconductor package having laser machined contacts
US6114240A (en) * 1997-12-18 2000-09-05 Micron Technology, Inc. Method for fabricating semiconductor components using focused laser beam
US6107109A (en) 1997-12-18 2000-08-22 Micron Technology, Inc. Method for fabricating a semiconductor interconnect with laser machined electrical paths through substrate
US6620731B1 (en) * 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
US6574863B2 (en) * 2001-04-20 2003-06-10 Phoenix Precision Technology Corporation Thin core substrate for fabricating a build-up circuit board
JP4133429B2 (ja) * 2003-02-24 2008-08-13 浜松ホトニクス株式会社 半導体装置
JP3933094B2 (ja) 2003-05-27 2007-06-20 セイコーエプソン株式会社 電子部品の実装方法
JP3821125B2 (ja) * 2003-12-18 2006-09-13 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、回路基板、電子機器
JP4706180B2 (ja) * 2003-12-22 2011-06-22 セイコーエプソン株式会社 半導体装置の製造方法
JP4439976B2 (ja) * 2004-03-31 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US7155821B1 (en) * 2004-06-30 2007-01-02 Emc Corporation Techniques for manufacturing a circuit board having a countersunk via
US7109068B2 (en) * 2004-08-31 2006-09-19 Micron Technology, Inc. Through-substrate interconnect fabrication methods
TWI234261B (en) * 2004-09-10 2005-06-11 Touch Micro System Tech Method of forming wafer backside interconnects
US8193092B2 (en) * 2007-07-31 2012-06-05 Micron Technology, Inc. Semiconductor devices including a through-substrate conductive member with an exposed end and methods of manufacturing such semiconductor devices
DE102009012643A1 (de) 2008-03-10 2009-10-01 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verbindungsstruktur und Verfahren zur Herstellung einer Verbindungsstruktur
US20090243100A1 (en) 2008-03-27 2009-10-01 Jotaro Akiyama Methods to Form a Three-Dimensionally Curved Pad in a Substrate and Integrated Circuits Incorporating such a Substrate
US8431831B2 (en) * 2008-10-08 2013-04-30 Oracle America, Inc. Bond strength and interconnection in a via
US8329578B2 (en) * 2009-03-27 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Via structure and via etching process of forming the same
CN102143654A (zh) 2010-01-29 2011-08-03 旭硝子株式会社 元件搭载用基板及其制造方法
JP5730654B2 (ja) 2010-06-24 2015-06-10 新光電気工業株式会社 配線基板及びその製造方法
JP6081044B2 (ja) * 2010-09-16 2017-02-15 富士通株式会社 パッケージ基板ユニットの製造方法
JP5640824B2 (ja) * 2011-03-04 2014-12-17 ソニー株式会社 部材取付け方法及び部材組立体
US9159699B2 (en) * 2012-11-13 2015-10-13 Delta Electronics, Inc. Interconnection structure having a via structure
US9035457B2 (en) * 2012-11-29 2015-05-19 United Microelectronics Corp. Substrate with integrated passive devices and method of manufacturing the same
US20140183744A1 (en) * 2012-12-28 2014-07-03 Texas Instruments Incorporated Package substrate with bondable traces having different lead finishes
TWI528517B (zh) * 2013-03-26 2016-04-01 威盛電子股份有限公司 線路基板、半導體封裝結構及線路基板製程
KR20150012474A (ko) * 2013-07-25 2015-02-04 삼성전기주식회사 인쇄회로기판 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11967549B2 (en) 2018-12-18 2024-04-23 Samsung Electronics Co., Ltd. Semiconductor package

Also Published As

Publication number Publication date
US20150228569A1 (en) 2015-08-13
KR20160119083A (ko) 2016-10-12
KR102113751B1 (ko) 2020-05-22
US9659851B2 (en) 2017-05-23
WO2015120061A1 (en) 2015-08-13
CN106463475A (zh) 2017-02-22
TWI661526B (zh) 2019-06-01

Similar Documents

Publication Publication Date Title
TWI661526B (zh) 改良至基板中之導通孔之連接之可靠性的方法及設備
TWI739662B (zh) 具有增大的附接角度的導電線之半導體裝置及方法
JP5532394B2 (ja) 半導体装置及び回路基板並びに電子機器
US8735737B2 (en) Substrate having leads
US10163844B2 (en) Semiconductor device having conductive bumps of varying heights
TWI466265B (zh) 積層型封裝體及其製造方法
TWI397161B (zh) 具改良熱及機械特性之焊墊之積體電路
JP2008182224A (ja) スタック・パッケージ及びスタック・パッケージの製造方法
KR20110073314A (ko) 공동 내의 솔더 상호접속 기술
US20070222053A1 (en) Semiconductor constructions having interconnect structures, methods of forming interconnect structures, and methods of forming semiconductor constructions
JP6261354B2 (ja) チップ実装構造体およびその製造方法
JP6492768B2 (ja) 電子装置及びはんだ実装方法
US20100072601A1 (en) Semiconductor device and manufacturing method of a semiconductor device
US20150235914A1 (en) Flip-chip packaging substrate, flip-chip package and fabrication methods thereof
US20120061834A1 (en) Semiconductor chip, stacked chip semiconductor package including the same, and fabricating method thereof
KR101032706B1 (ko) 반도체 패키지 및 그 제조 방법
US20070187771A1 (en) Semiconductor device and method of manufacturing the same
KR100986296B1 (ko) 반도체 패키지 및 그 제조 방법
JP2008141036A (ja) プリント基板およびその製造方法
JP2008277691A (ja) 両面実装回路基板に対する電子部品の実装構造、半導体装置、及び両面実装半導体装置の製造方法
JP2007335642A (ja) パッケージ基板
JP5967131B2 (ja) 半導体装置の製造方法
JP4696712B2 (ja) 半導体装置
WO2014024250A1 (ja) 配線基板およびその製造方法ならびに半導体装置
KR20240145210A (ko) 반도체 패키지