KR102113751B1 - 반도체 인터포저, 집적 회로 패키지 및 기판내 비아로의 연결의 신뢰성을 개선하기 위한 방법 및 장치 - Google Patents
반도체 인터포저, 집적 회로 패키지 및 기판내 비아로의 연결의 신뢰성을 개선하기 위한 방법 및 장치 Download PDFInfo
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- 239000000758 substrate Substances 0.000 title claims abstract description 81
- 238000000034 method Methods 0.000 title claims description 47
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000007373 indentation Methods 0.000 claims abstract description 69
- 229910052751 metal Inorganic materials 0.000 claims abstract description 59
- 239000002184 metal Substances 0.000 claims abstract description 59
- 229910000679 solder Inorganic materials 0.000 claims description 14
- 239000011521 glass Substances 0.000 claims description 6
- 238000001465 metallisation Methods 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000005553 drilling Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000035939 shock Effects 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- BQENMISTWGTJIJ-UHFFFAOYSA-N 2,3,3',4,5-pentachlorobiphenyl Chemical compound ClC1=CC=CC(C=2C(=C(Cl)C(Cl)=C(Cl)C=2)Cl)=C1 BQENMISTWGTJIJ-UHFFFAOYSA-N 0.000 description 5
- 238000005476 soldering Methods 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 239000011135 tin Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000002679 ablation Methods 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
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- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
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- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
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- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
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- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- H05K2201/09—Shape and layout
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Abstract
본 발명의 일부 실시예들은 제 1 표면 및 제 2 표면을 갖는 기판; 기판의 제 1 표면과 제 2 표면 사이에서 연장되는 복수개의 비아들로서, 복수개의 비아들은 기판의 제 1 표면상의 전기 커넥터들 또는 회로부를 기판의 제 2 표면상의 전기 커넥터들 또는 회로부에 전기적으로 연결하는, 비아들; 및 상기 복수개의 비아들을 적어도 부분적으로 충진하는 금속 플러그들을 포함하는 반도체 패키지 인터포저를 제공한다. 기판의 (i) 제 1 표면 또는 (ii) 제 2 표면 중 적어도 하나는 금속 플러그들의 원위 단부들에서 만입부들을 포함한다.
Description
관련 출원들에 대한 상호 참조
본 발명은 "기판내 비아로의 연결의 신뢰성을 개선하기 위한 방법 및 장치" 제목으로 2015년 2월 3일에 출원된 U.S. 특허 출원 No. 14/613,218에 대한 우선권을 주장하고, "TGV의 신뢰성을 개선하기 위한 구조" 제목으로 2014년 2월 7일에 출원된 U.S. 가특허 출원 번호. 61/937,331에 대한 우선권을 주장하고, 이들은 참조로서 본 출원에 통합된다.
기술분야
본 발명의 실시예들은 반도체 집적 회로들을 위한 칩 패키징 기술에 관한 것으로, 보다 상세하게는 비아들을 포함하는 칩 패키징 기술에 관한 것이다.
빠르게 성장하는 휴대용 전자 기기 시장들, 예를 들어, 셀룰러 폰들, 랩탑 컴퓨터들, 및 개인 디지털 보조장치들 (PDAs)은 현대 삶의 필수적인 단면들이고 각각은 엄격한 패키징 요구들을 갖는 집적 회로 (IC)에 의해 동작된다. 집적 회로들은 전반적으로 작고, 가벼운, 풍부한 기능이 있어야만 하고, 집적 회로들은 상대적으로 저 비용으로 고 볼륨으로 생산되어야 한다는 점에서 제조 통합에 상당한 영향을 갖는 고유의 속성들을 집적 회로들은 갖는다. 예를 들어, 작은 휴대용 디바이스들과 같은 사이즈에서 작은 디바이스들에서의 사용에 특별히 아주 적합한 IC 패키지들에 대한 요구가 있다.
이런 요구를 충족시키기 위해서, 제조자들은 더 많은 회로 기능들을 통합하고, 디바이스 특징부들을 줄이고, 및 속도를 증가시키고 있다. IC 산업의 확장으로서, 전자 기기들 패키징 산업은 유사한 기술적 및 시장 동력과 마주한다. 패키징 관점에서, 보다 적은 폼 팩터들, 더 많은 입력/출력 신호들을 위한 요건들, 및 전력 관리가 주요 기술 드라이버들이다. 모든 유형들의 복잡한 새로운 제품들이 개발되고 있지만, 그러나 통상의 IC 패키지들 및 프로세스들을 가지고는 장벽들이 지속적으로 도달하고 있다.
다양한 실시예들에서, 본 발명은 제 1 표면 및 제 2 표면을 갖는 기판, 및 상기 기판의 상기 제 1 표면과 상기 제 2 표면 사이에서 연장되는 복수개의 비아들을 포함하는 반도체 패키지 인터포저를 제공한다. 상기 복수개의 비아들은 상기 기판의 상기 제 1 표면상의 전기 커넥터들 또는 회로부를 상기 기판의 상기 제 2 표면상의 전기 커넥터들 또는 회로부에 전기적으로 연결한다. 상기 반도체 패키지 인터포저는 상기 복수개의 비아들을 적어도 부분적으로 충진하는 금속 플러그들을 더 포함한다. 상기 기판의 (i) 상기 제 1 표면 또는 (ii) 상기 제 2 표면 중 적어도 하나는 상기 금속 플러그들의 원위 단부들에서 만입부(depression)들을 포함한다.
일부 실시예들에서, 집적 회로 패키지는 적어도 하나의 반도체 다이, 인쇄 회로 기판, 및 상기 적어도 하나의 반도체 다이 및 상기 인쇄 회로 기판을 전기적으로 상호연결하는 인터포저를 포함한다. 상기 인터포저는 제 1 표면 및 제 2 표면을 갖는 기판, 및 상기 기판의 상기 제 1 표면과 상기 제 2 표면 사이에서 연장되는 복수개의 비아들을 포함한다. 상기 복수개의 비아들은 상기 기판의 상기 제 1 표면상의 전기 커넥터들 또는 회로부를 상기 기판의 상기 제 2 표면상의 전기 커넥터들 또는 회로부에 전기적으로 연결한다. 상기 인터포저는 상기 복수개의 비아들을 적어도 부분적으로 충진하는 금속 플러그들을 더 포함한다. 상기 기판의 (i) 상기 제 1 표면 또는 (ii) 상기 제 2 표면 중 적어도 하나는 상기 금속 플러그들의 원위 단부들에 만입부(depression)들을 포함한다.
일부 실시예들에서, 방법은 기판의 제 1 표면으로부터 상기 기판의 제 2 표면으로 연장되는 비아 홀을 형성하는 단계, 금속 플러그(metal plug)를 형성하기 위해 금속으로 상기 비아 홀을 적어도 부분적으로 충진하는 단계, 및 상기 금속 플러그들의 원위 단부들에 상기 기판의 (i) 상기 제 1 표면 또는 (ii) 상기 제 2 표면 중 적어도 하나내에 만입부(depression)들을 형성하는 단계를 포함한다.
이하의 상세한 설명에서, 본원의 일부를 형성하는 첨부 도면들에 도면번호가 제공되고 같은 번호들은 전체를 통하여 같은 부분들을 지정하고, 도면에서는 본 발명의 원리들을 예시하는 실시예들의 방식으로 도시된다. 다른 실시예들이 이용될 수 있으며 구조적 또는 논리적 변화들이 본 개시의 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 따라서, 이하의 상세한 설명은 한정하는 의미로 받아들여지지 않고, 본 발명에 따른 실시예들의 범위는 첨부된 청구항들 및 그것들의 등가물들에 의해 정의된다.
도 1 은 일부 실시예들에 따른 집적 회로 패키지의 측면도이다.
도 2 는 일부 실시예들에 따른 집적 회로 패키지를 위한 어셈블리 프로세스의 측면도이다.
도 3 은 일부 실시예들에 따른 인터포저내 배치된 비아들의 단면도이다.
도 4 는 일부 실시예들에 따른 비아 연결부의 클로즈업 단면도이다.
도 5는 다른 실시예들에 따른 인터포저내 배치된 비아들의 단면도이다.
도 6은 실시예들에 따른 비아 연결부의 클로즈업 단면도이다.
도 7은 또 다른 실시예들에 따른 인터포저내 배치된 비아들의 단면도이다.
도 8은 실시예들에 따른 비아 연결부의 클로즈업 단면도이다.
도면들 9-14는 일부 실시예들에 따른 비아 연결부 제조의 프로세스를 예시한다.
도 15는 실시예들에 따른 비아 연결부 제조의 프로세스를 예시하는 흐름도이다.
도 1 은 일부 실시예들에 따른 집적 회로 패키지의 측면도이다.
도 2 는 일부 실시예들에 따른 집적 회로 패키지를 위한 어셈블리 프로세스의 측면도이다.
도 3 은 일부 실시예들에 따른 인터포저내 배치된 비아들의 단면도이다.
도 4 는 일부 실시예들에 따른 비아 연결부의 클로즈업 단면도이다.
도 5는 다른 실시예들에 따른 인터포저내 배치된 비아들의 단면도이다.
도 6은 실시예들에 따른 비아 연결부의 클로즈업 단면도이다.
도 7은 또 다른 실시예들에 따른 인터포저내 배치된 비아들의 단면도이다.
도 8은 실시예들에 따른 비아 연결부의 클로즈업 단면도이다.
도면들 9-14는 일부 실시예들에 따른 비아 연결부 제조의 프로세스를 예시한다.
도 15는 실시예들에 따른 비아 연결부 제조의 프로세스를 예시하는 흐름도이다.
다양한 실시예들에서, 집적 회로 (IC) 패키지는 인터포저상에 마운트된 IC 다이 (예를 들어, IC 칩)를 포함하며, 인터포저는 이어서 인쇄 회로 기판 (PCB)에 부착될 수 있다. 인터포저는 예를 들어 IC 다이의 입력/출력 (I/O) 패드들을 PCB의 외부 랜드(land)들에 연결하는 와이어 본딩 프로세스 동안에 와이어 본딩될 수 있다. 일부 구현예들에서, PCB상의 전도성 트레이스(trace)들은 인터포저를 통하여 IC 다이의 개별 리드(lead)들로 라우팅될 수 있다. 전도성 트레이스들은 인터포저의 외부 패키지 리드들 또는 IC 패키지의 임의의 다른 부분에 대응하는 핀 랜드(pin land)들에서 종료될 수 있다. 전도성 트레이스들은 인터포저상의 핀 랜드들과 PCB상에 마운트된 다른 엘리먼트들 사이의 전기적 연결들을 제공하는 납땜에 의해 전기적으로 연결될 수 있다 (예를 들어, 핀 랜드들에 의해).
일부 구현예들에서, 인터포저는 기판의 제 1 표면(IC 다이가 위치될 수 있다) 상의 전기 커넥터들 또는 회로부를 기판의 제 2 표면(PCB가 위치될 수 있다)상의 전기 커넥터들 또는 회로부를 전기적으로 연결하는 비아들을 갖는 기판을 포함할 수 있다. 기판은 기판의 제 1 표면 및/또는 제 2 표면에서 비아가 종료되는 위치들에서 만입부들을 포함할 수 있다. 예를 들어, 이런 만입부들은 기판의 표면 평면 아래로 침하한 표면의 부분을 포함할 수 있다. 이런 만입부들은 기판과 커넥터 구성사이의 컨택을 위한 비교적 큰 양의 표면적을 제공하고, 그렇게 함으로써 커넥터 구성의 기계적 강도를 개선한다.
게다가, 비아에서 기판의 만입부는 솔더 범프를 위한 비교적 큰 양의 구조상의 지지 또는 비아에서 사용될 수 있는 다른 유형의 연결을 제공할 수 있다. 예를 들어, 만입부내 배치된 솔더 범프의 부분은 만입부의 바닥에서 수직으로 지지될 뿐만 아니라 만입부의 측면들에서 측면으로 지지될 수 있다. 이것은 기판의 평평한 표면상에 배치된 솔더 범프가 측면의 구조상의 지지를 갖지 않아서 기판의 표면으로부터 상대적으로 끊기거나 (또는 분리되는) 경향이 있을 수 있는 경우에 대조된다.
도 1은 일부 실시예들에 따른 IC 패키지 (100)의 측면도이다. IC 패키지 (100)는 인터포저 (102), 모듈 또는 IC 다이 (104), 및 PCB (106)를 포함할 수 있다. 인터포저 (102)는 PCB (106) 및 IC 다이 (104)의 회로부를 상호연결하는 전기적 비아들 (도 1 에 예시되지 않음)을 포함할 수 있다. 일부 구현예들에서, 인터포저 (102)는 유리 기판, 에폭시 또는 플라스틱 재료, 또는 반도체 재료 예컨대 실리콘을 포함할 수 있다. 상세하게, IC 다이 (104)는 계면 (108)에서 인터포저 (102)에 기계적으로 및/또는 전기적으로 연결될 (예를 들어, 볼 그리드 어레이의 납땜에 의해) 수 있고 인터포저 (102)는 계면 (110)에서 PCB (106)에 기계적으로 및/또는 전기적으로 연결될 (예를 들어, 볼 그리드 어레이의 납땜에 의해) 수 있다. 직교하는 방향 축들 X, Y, 및 Z (Z는 페이지로부터 나온다)에 관련하여, 계면 (108)는 X-Z 평면에 있다. 계면 (108)에서의 회로부를 계면 (110)에서의 회로부와 전기적으로 연결하기 위해 사용되는 전기적 비아들은 Y 방향에서 전기 신호들은 전도한다. IC 다이 (104)의 바닥 표면상에 솔더 범프(solder bump)들 (예를 들어, 마이크로-범프들) 또는 볼 그리드 어레이 (BGA:ball grid array)는 재분배 층 (RDL:residtribution layer), 랜딩 패드들, 및/또는 계면 (108)에서 인터포저 (102)의 상부 표면상의 다른 연결들에 전기적으로 연결될 수 있다. PCB (106)는 RDL, 랜딩 패드들, 및/또는 계면 (110)에서 인터포저 (102)의 바닥 표면상의 다른 연결들에 전기적으로 연결될 수 있다. PCB (106)의 표면 (112)은 예를 들어 전도성 트레이스들을 포함하는 회로부를 포함할 수 있다.
도 2는 일부 실시예들에 따른 IC 패키지를 위한 어셈블리 프로세스 (200)의 측면도이다. 예를 들어, 이런 IC 패키지는 IC 패키지 (100)와 동일하거나 또는 그와 유사할 수 있다. 인터포저 (202)는 제 1 표면 (206)상에 커넥터들 (204) (예를 들어, BGA의 패드들 또는 솔더 범프들) 및 제 2 표면 (210)상에 커넥터들 (208) (예를 들어, BGA의 패드들 또는 솔더 범프들)을 포함할 수 있다. 인터포저 (202)의 커넥터들 (204)은 화살표 (212)에 의해 표시된 대로, IC 다이 (218)의 표면 (216)상에 커넥터들 (214) (예를 들어, BGA의 솔더 범프들 또는 패드들)에 전기적으로 결합될 수 있다. 본 출원에, "전기적으로 결합된(electrically joined)" 은 솔더 범프들, 와이어들, 랜딩 패드들, RDL들, 전도성 트레이스들, 또는 그것의 임의 조합을 포함하는 전기적 연결을 포함한다. 인터포저 (202)의 커넥터들 (208)은 화살표 (220)에 의해 표시된 대로, PCB (226)의 표면 (224)상의 커넥터들 (222) (예를 들어, BGA의 솔더 범프들 또는 패드들)에 전기적으로 결합될 수 있다.
일부 특정 구현예들에서, 비록 이 범위는 예를들어, 적어도 부분적으로, IC 다이 (218)내 포함된 리드들의 수에 의존하여 폭넓게 변할 수 있지만, 인접한 커넥터들 (204)사이의 거리들은 약 0.25 밀리미터 내지 약 0.4 밀리미터의 범위에 이를 수 있다. 유사한 분리 거리들이 커넥터들 (208,214, 및 222)에 대하여 적용될 수 있다. 인터포저 (202)는 예를 들어 범프들 (204)과 범프들 (208) 사이에서 연장되는 복수개의 비아들 (226)을 포함할 수 있다.
도 3는 일부 실시예들에 따른 인터포저 (302)내 배치된 비아들 (300)의 단면도이다. 예를 들어, 인터포저 (302)는 도 2에 예시된 인터포저 (202)와 동일하거나 또는 그에 유사할 수 있다. 인터포저 (302)의 제 1 표면 (304)은 도 2에 예시된 (218)과 같이 IC 다이를 마주하는 커넥터들 (306)을 포함할 수 있다. 따라서, 커넥터들 (306)은 IC 다이의 커넥터들 또는 다른 회로 소자들에 전기적으로 연결될 수 있다. 인터포저 (302)의 제 2 표면 (308)은 도 2에 예시된 (226)과 같이 PCB를 마주하는 커넥터들 (310)을 포함할 수 있다. 따라서, 커넥터들 (310)은 PCB의 커넥터들 또는 다른 회로 소자들에 전기적으로 연결될 수 있다. 이하에서, 커넥터들은 임의의 전도성 재료 (예를 들어, 구리, 금, 주석, 등등)를 포함하는 임의의 많은 유형들의 커넥터들 (예를 들어, 랜딩 패드들, RDL들, 또는 와이어 단부들)을 포함할 수 있지만 (306) 및 (310)과 같은 커넥터들은 납땜을 포함하는 범프들인 것으로 간주된다.
인터포저 (302)를 통과하여 연장되는 구리-충진된(copper-filled) 홀을 포함할 수 있는 비아들 (300)은 예를 들어, 제 1 표면 (304) 및 제 2 표면 (308)에서 종료된다. 이하에서 설명될, 비아들 (300)은 도 3의 예시 실시예에서 제 1 표면 (304)상에 제 1 유형의 커넥터 구성으로 그리고 제 2 표면 (308)상에 제 2 유형의 커넥터 구성으로 종료된다. 특별히, 제 1 유형의 커넥터 구성은 제 1 표면 (304)과 수평을 이루는(flush) 비아 (300)의 종단상에 언더 범프 금속화 (UBM) 층 (312) 및 범프 (306)를 포함한다. 그에 반해서, 제 2 유형의 커넥터 구성은 제 2 표면 (308) 아래 리세스된(recessed) 비아 (300)의 종단상에 UBM 층 (314) 및 범프 (310)를 포함한다. 예를 들어, UBM 층 (314) 및 범프 (310)의 적어도 일부는 만입부 (316)내에 배치된다.
도 4는 일부 실시예들에 따른 도 3에 예시된 제 1 유형의 커넥터 구성의 클로즈업 단면도이다. 제 1 유형의 커넥터 구성은 인터포저 (302)의 제 1 표면 (304)과 수평을 이루는 비아 (300)의 종단(400)상에 UBM 층 (312) 및 범프 (306)를 포함한다. 제 1 유형의 커넥터 구성은 만입부(depression)를 포함하지 않고 따라서, UBM 층 (312) 및 범프 (306)은 표면 (304) 위에 있다 (예를 들어, UBM 층 (312) 또는 범프 (306)의 어떤 부분도 표면 (304) 아래에 있지 않다). 불행하게도, 제 1 유형의 커넥터 구성은 범프 (306)가 비아 (300)로부터 분리될 수 있는 물리적 쇼크에 취약할 수 있다. 이런 물리적 쇼크는 예를 들어 범프 (306)에 연결된 IC 다이 상의 커넥터들에 의해 인가된 측면의 힘들 (402)을 포함할 수 있다. 반면에, 제 2 유형의 커넥터 구성은 측면의 힘들 (402)에 대하여 상대적으로 강하다.
일부 실시예들에서, 제 1 유형의 커넥터 구성은 제 2 유형의 커넥터 구성에 비하여 제조하는데 비용이 덜 들 수 있다. 따라서, 그것의 상대적으로 낮은 강도에도 불구하고, 제 1 유형의 커넥터 구성은 IC 다이에 연결하기 위해 제 1 표면 (304)에 대하여 사용될 수 있다. 예를 들어, 인터포저-IC 다이 연결은 가능한 물리적 쇼크 (예를 들어, 출하(shipping) 및 비축동안에 거친 핸들링)으로부터 보호될 수 있는 최초 제조 동안에 상대적으로 제어되는 프로세스에서 제조될 수 있다. 반면에, PCB는 인터포저-IC 다이 패키지의 제조후에 제 2 표면 (308)에 연결될 수 있고, 이것이 예를 들어 엔드-유저, 벤더, 또는 제 3 제조자에 출하될 수 있다. 따라서, 제 2 표면 (308)상의 커넥터들은 커넥터들이 PCB에 연결될 때까지 얼마동안 기계적인 쇼크에 영향을 받기 쉽고 노출될 수 있다. 적어도 이 이유에 대하여, 만입부들 (316)내 배치된 제 2 표면 (308)상에 커넥터들 (예를 들어, 범프들 (310))을 갖는 상대적으로 강건한 제 2 유형의 커넥터 구성은 가능한 더 큰 비용 (제 1 유형의 커넥터 구성에 비하여)에 불구하고 바람직할 수 있다.
도 5는 실시예들에 따른 인터포저 (502)내 배치된 비아들 (500)의 단면도이다. 예를 들어, 도 5에 예시된 구성은 만입부들을 포함하는 제 2 유형의 커넥터 구성이 제 1 표면 (504) 및 제 2 표면 (506) 양쪽에서 사용되는 것을 제외하고는 도 3에 예시된 것과 유사할 수 있다. 인터포저 (502)는 인터포저 (202)와 동일하거나 또는 그에 유사할 수 있다. 인터포저 (502)의 제 1 표면 (504)은 도 2에 예시된 (218)과 같이 IC 다이를 마주하는 범프들 (508)을 포함할 수 있다. 따라서, 범프들 (508)은 IC 다이의 커넥터들 또는 다른 회로 소자들에 전기적으로 연결될 수 있다. 인터포저 (502)의 제 2 표면 (506)은 도 2에 예시된 (226)과 같이 PCB를 마주하는 범프들 (510)을 포함할 수 있다. 따라서, 범프들 (510)은 PCB의 커넥터들 또는 다른 회로 소자들에 전기적으로 연결될 수 있다.
인터포저 (502)를 통과하여 연장되는 구리-충진된 홀을 포함할 수 있는 비아들 (500)은 예를 들어, 제 1 표면 (504) 및 제 2 표면 (506)에서 종료된다. 비아들 (500)은 도 5의 예시 실시예에서 제 1 표면 (504) 위 및 제 2 표면 (506) 위에서 제 2 유형의 커넥터 구성 (도 3에 대하여 상기에서 소개된)으로 종료된다. 특별히, 제 2 유형의 커넥터 구성은 제 1 표면 (504) 아래 리세스된 비아 (500)의 종단상에 UBM 층 (512) 및 범프 (508)를 포함한다. 예를 들어, UBM 층 (512) 및 범프 (508)의 적어도 일부는 만입부 (514)내에 배치된다. 제 2 표면 (506)상의 제 2 유형의 커넥터 구성은 제 2 표면 (506) 아래 리세스된 비아 (500)의 종단(600)상에 UBM 층 (516) 및 범프 (510)를 포함한다. 예를 들어, UBM 층 (516) 및 범프 (510)의 적어도 일부는 만입부 (518)내에 배치된다.
도 6는 일부 실시예들에 따른 도 5(및 도 3에)에 예시된 제 2 유형의 커넥터 구성의 클로즈업 단면도이다. 도 6 및 관련 논의는 제 1 표면 (504)에서의 커넥터 구성에 관한 것이지만, 논의는 또한 제 2 표면 (506)에서의 커넥터 구성에 적용된다. 제 2 유형의 커넥터 구성은 인터포저 (502)의 제 1 표면 (504) 아래 리세스된 비아 (500)의 종단(600)상에 UBM 층 (512) 및 범프 (508)를 포함한다. 제 2 유형의 커넥터 구성은 만입부 (514)를 포함하여서 UBM 층 (512) 및 범프 (508)는 적어도 부분적으로 표면 (504) 아래에 있다. 다른 상황에서는 범프 (508)가 비아 (500)로부터 분리될 수 있는 물리적 쇼크에 대하여 제 2 유형의 커넥터 구성은 상대적으로 강건할 수 있다. 상기에서 언급된 바와 같이, 이 강건성에 대한 한가지 이유는 만입부 없는 평평한 표면에 비하여 인터포저 (502)와 UBM 층 (512) 사이에 컨택을 위한 더 큰 양의 표면적을 만입부 (514)가 제공한다는 것이다. 이런 물리적 쇼크는 예를 들어 범프 (508)에 연결된 IC 다이 상의 커넥터들에 의해 인가된 측면의 힘들 (602)을 포함할 수 있다.
도 7는 다양한 실시예들에 따른 인터포저(702)내 배치된 비아들 (700)의 단면도이다. 예를 들어, 인터포저 (702)는 인터포저 (202)와 동일하거나 또는 그에 유사할 수 있다. 인터포저 (702)의 제 1 표면 (704)은 도 2에 예시된 (218)과 같이 IC 다이를 마주하는 범프들 (706)을 포함할 수 있다. 따라서, 범프들 (706)은 IC 다이의 커넥터들 또는 다른 회로 소자들에 전기적으로 연결될 수 있다. 인터포저 (702)의 제 2 표면 (708)은 도 2에 예시된 (226)과 같이 PCB를 마주하는 범프들 (710)을 포함할 수 있다. 따라서, 범프들 (710)은 PCB의 커넥터들 또는 다른 회로 소자들에 전기적으로 연결될 수 있다.
인터포저 (702)를 통과하여 연장되는 금속-충진된(예를 들어, 구리) 홀을 포함할 수 있는 비아들 (700)은 예를 들어, 제 1 표면 (704) 및 제 2 표면 (708)에서 종료된다. 비아들 (700)은 제 1 표면 (704) 및 제 2 표면 (708)상에 제 3 유형의 커넥터 구성으로 종료된다. 특별히, 제 3 유형의 커넥터 구성은 제 1 표면 (704)에 또는 그 위에 있는 레벨에서 비아 (700)의 종단 (714)상에 배치된 UBM 층 (712) 및 범프 (706)를 포함한다. UBM 층 (712)의 적어도 일부 및 범프 (706)의 적어도 일부는 만입부 (716)내에 배치된다. 제 2 표면 (708)상의 제 3 유형의 커넥터 구성은 제 2 표면 (708) 아래 리세스된 비아 (700)의 종단(반대쪽에 종단(714))상에 UBM 층 (718) 및 범프 (720)를 포함한다. UBM 층 (718)의 적어도 일부 및 범프 (720)의 적어도 일부는 제 2 표면 (708)에 배치된 만입부 (716)내에 배치된다.
도 8은 일부 실시예들에 따른 도 7에 예시된 제 3 유형의 커넥터 구성의 클로즈업 단면도이다. 도 8 및 관련 논의는 제 1 표면 (704)에서의 커넥터 구성에 관한 것이지만, 논의는 또한 제 2 표면 (708)에서의 커넥터 구성에 적용된다. 제 3 유형의 커넥터 구성은 인터포저 (702)의 제 1 표면 (704) 아래 리세스된 비아 (700)의 종단(800)상에 UBM 층 (712) 및 범프 (706)를 포함한다. 제 3 유형의 커넥터 구성은 만입부 (716)를 포함하여서 UBM 층 (712) 및 범프 (706)는 적어도 부분적으로 표면 (704) 아래에 있다. 다른 상황에서는 범프 (706)가 비아 (700)로부터 분리될 수 있는 물리적 쇼크에 대하여 제 3 유형의 커넥터 구성은 상대적으로 강건할 수 있다. 이런 물리적 쇼크는 예를 들어 범프 (706)에 연결된 IC 다이 상의 커넥터들에 의해 인가된 측면의 힘들 (802)을 포함할 수 있다.
비아에서 제 1 표면 (704) 및 제 2 표면 (708)에서의 종단들은, 비아의 금속 플러그 (예를 들어, 비아 홀을 충진하는 금속)는 만입부 (716)의 표면 너머로 연장될 수 있다. 이하에서, 비아의 금속 플러그의 일부는 소위 금속 돌출부(metal protrusion)이다. 일부 구현예들에서, 비아 (700)의 종단 (800)의 상단은 제 1 표면 (704) 위로 연장될 수 있어서 금속 돌출부는 만입부 (716)의 깊이보다 더 길다. 다른 구현예들에서, 비아 (700)의 종단 (800)은 제 1 표면 (704)과 수평을 이룰 수 있어서 금속 돌출부의 길이는 만입부 (716)의 깊이에 같거나 또는 유사하다. 또 다른 구현예들에서, 비아 (700)의 종단 (800)은 제 1 표면 (704) 아래에 그러나 만입부 (716)의 표면 위에 있을 수 있어서 금속 돌출부는 만입부 (716)의 깊이보다 더 짧다. UBM 층 (712)은 금속 돌출부의 상단 및 측면들 그리고 만입부 (716)의 표면의 적어도 일부들을 등도포성으로(conformally) 커버할 수 있다. 범프 (706)는 금속 돌출부를 등도포성으로 커버할 수 있다.
일부 구현예들에서, 도면들에 예시되지 않지만, 범프 (706) 및/또는 UBM 층 (712)의 일부는 제 1 표면 (704) 위에 중첩될 수 있다. 이것은 예를 들어, 범프 또는 UBM 층이 만입부 (716)의 폭 (또는 직경)에 비하여 상대적으로 큰 경우 일 수 있다.
도면들 9-14는 일부 실시예들에 따른 비아 연결부 제조의 프로세스를 예시한다. 도 9는 유리, 플라스틱 (예를 들어, 에폭시 또는 폴리머), 또는 반도체 예컨대 실리콘을 포함할 수 있는 기판 (900)의 일부를 예시한다. 기판 (900)은 예를 들어 도 2에 예시된 인터포저 (202)와 같은 인터포저의 일부일 수 있다. 기판 (900)은 표면 (902)을 포함하고 그 위에 커넥터가 프로세스에서 제조될 것이다.
도 10에서, 비아 홀 (1002)이 기판 (900)안에 형성된다. 청구되는 내용은 그렇게 제한되지 않지만, 비아 홀 (1000)은 표면 (902)으로부터 표면 (902)에 반대쪽에 있는 제 2 표면 (예시되지 않은)으로 연장될 수 있다. 비아 홀 (1000)은 임의의 많은 기술들에 의해 형성될 수 있다. 예를 들어, 일부 기술들은 비아 홀 (1000)을 형성하기 위해 기판 (900)으로부터 재료를 제거하는 건식 에칭 프로세스를 포함한다. 다른 기술들은 어블레이션에 의해 기판 (900)으로부터 재료를 제거하는 레이저 드릴링(laser drilling)을 사용할 수 있다. 또 다른 기술들은 전기 방전을 사용할 수 있다. 여기서, 고전압 전극들이 표면 (902) 및 제 2 표면상에 별개로 배치될 수 있다. 전기 방전은 전극들 사이에서 아크(arc)를 생성할 수 있다. 아크 부근에 기판 (900)의 재료가 기화될 수 있고 비아 홀 (1000)을 형성한다.
도 11에서, 비아 홀 (1000)은 적어도 부분적으로 금속 플러그 (1100)로 충진될 수 있다. 예를 들어, 금속 플러그 (1100)는 몇가지만 예를 들자면 구리, 금, 주석, 또는 합금을 포함할 수 있다. 일부 구현예들에서, 금속 플러그 (1100)는 비아 홀 (1000)의 벽들(1102)을 커버할 수 있지만 비아 홀 (1000)의 중심 부분들은 금속 없이 유지된다.
도 12에서, 만입부 (1200)가 표면 (902)내에 형성될 수 있다. 만입부 (1200)는 임의의 많은 기술들에 의해 형성될 수 있다. 일부 기술들은, 만입부 (1200)를 형성하기 위해 기판 (900)의 재료를 제거하는 동안 표면 (902)을 낮출 수 있고 금속 플러그 (1100)의 종단 (1202)은 변화되지 않고 유지된다. 결과적으로, 표면 (902)은 거리 D 만큼 종단 (1202) 아래에 있을 수 있고, 금속 플러그 (1100)는 만입부의 깊이 더하기 거리 D 만큼 만입부 (1200)의 표면(1204) 위로 돌출할 수 있다. D는 예를 들어 몇 마이크론일 수 있다. 그러나, 다른 기술들에서, 만입부 (1200)를 형성하기 위해 기판 (900)의 재료를 제거하는 동안 표면 (902)는 변화되지 않고 유지되고 금속 플러그 (1100)의 종단 (1202)이 낮추어진다(이 상황은 예시되지 않는다). 결과적으로, 표면 (902)은 종단 (1202) 위에 있을 수 있고, 금속 플러그 (1100)는 만입부의 깊이보다 작게 만입부 (1200)의 표면(1204) 위로 돌출할 수 있다.
만입부 (1200)를 형성하기 위한 일부 기술들은 만입부 (1200)를 형성하기 위해 기판 (900)으로부터 재료를 제거하는 건식 에칭 프로세스를 포함할 수 있다. 이런 건식 에칭은 종단 (1202) 부근 영역을 에칭하기 위해 리소그래피 프로세스를 사용할 수 있다. 금속 플러그 (1100)는 건식 에칭 프로세스에 저항력이 있을 수 있다. 다른 기술들은 유리를 포함하는 기판 (900)에 대한 하이드로플루오린 산 에천트의 경우에서와 같은 습식 에칭을 사용될 수 있다. 또 다른 기술들은 기판 (900)으로부터 재료를 제거하는 레이저 어블레이션을 사용할 수 있다. 예를 들어, 레이저는 표면 (902)상에 집속될 수 있어서 만입부 (1200)의 희망하는 폭과 동일하거나 또는 비슷한 빔 폭을 갖는다. 빔은 적어도 대략 종단 (1202) 위에서 중심에 있을 수 있다. 종단 (1202) 부근에 표면 (902)은 미리 결정된 시간동안 레이저 빔에 노출될 수 있다. 노출 시간은 적어도 부분적으로 결과 만입부 (1200)의 깊이를 결정할 수 있다. 일부 대표적 실시예들에서, 만입부 (1200)의 폭 및/또는 직경은 약 20 마이크로미터 내지 약 120 마이크로미터의 범위내에 있을 수 있다.
만입부 (1200)를 형성하기 위한 또 다른 기술들은 전기 방전을 사용할 수 있다. 여기서, 고전압 전극들이 표면 (902) 상에 상대적으로 가까이 별개로 배치될 수 있다. 전기 방전은 전극들 사이에서 아크(arc)를 생성할 수 있다. 아크 부근에 기판 (900)의 재료가 기화될 수 있고 만입부(1200)을 형성한다.
도 13 에서, UBM 층 (1300)은 금속 플러그 (1100)의 돌출부의 상단 및 측면들 그리고 만입부 (1200)의 표면 (1204)을 등도포성으로 커버하도록 형성될 수 있다. 일부 대표적 실시예들에서, UBM 층 (1300)의 두께는 약 4 마이크로미터 내지 약 20 마이크로미터의 범위에 있을 수 있다. UBM 층 (1300)은 예를 들어 기판 (900)에 대한 또는 금속 플러그 (1100)에 대한 접착력 및 습윤성을 개선시킬 수 있다. UBM 층 (1300)은 예를 들어 스퍼터링 프로세스에 의해 인가될 수 있는 다양한 금속들 및 합금들, 예컨대 크롬, 구리, 니켈, 바나듐, 티타늄, 금, 텅스텐, 등등의 하나 이상의 층들을 포함할 수 있다.
도 14에서, 범프 (1400)는 종단 (1202)을 커버하도록 그리고 만입부 (1200)를 적어도 부분적으로 충진하도록 형성될 수 있다. 범프 (1400)는 예를 들어 납땜을 포함할 수 있다. 상기에서 설명된 것 처럼, 예를 들어, 범프 (1400)는 금속 플러그 (1100)를 IC 칩의 커넥터들 또는 RDL들, 예컨대 도 2의 IC 칩 (218)에 연결하기 위해 사용될 수 있다. 이런 경우에, 범프 (1400)는 도 2에 예시된 범프(204)와 동일하거나 또는 그에 유사할 수 있다.
도 15는 실시예들에 따른 비아 연결부를 제조하기 위한 프로세스 (1500)를 예시하는 흐름도이다. 예를 들어, 이런 비아 연결부는 상기에서 설명된 제 1 연결 구성 (예를 들어, 도 4에 예시된), 제 2 연결 구성 (예를 들어, 도 6에 예시된), 또는 제 3 연결 구성 (예를 들어, 도 8에 예시된)과 동일하거나 또는 그에 유사할 수 있다. 블럭 (1502)에서, 비아 홀이 기판의 제 1 표면으로부터 기판의 제 2 표면으로 연장되어 형성된다. 비아 홀 형성의 예는 도 10에 대하여 설명된다. 블럭 (1504)에서, 비아 홀은 금속 플러그를 형성하기 위해 금속으로 적어도 부분적으로 충진된다. 금속으로 비아 홀을 부분적으로 충진하는 것의 예가 도 11에 대하여 설명된다. 블럭 (1506)에서, 만입부들이 금속 플러그의 원위 단부들에서의 기판의 (i) 제 1 표면 또는 (ii) 제 2 표면 중 적어도 하나내에 형성된다. 이런 만입부들 형성의 예는 도 12에 대하여 설명된다.
설명은 어구들 "일 실시예에서," 또는 "다양한 실시예들에서"의 사용을 통합하고 이들은 하나 이상의 동일하거나 상이한 실시예들을 각각 지칭할 수 있다. 더욱이, 본 발명의 실시예들에 대하여 사용된 용어들 "포함하는(comprising)", " 포함하는(including)", "갖는(having)" 및 유사한 것은 동의어이다.
다양한 동작들은 청구된 내용을 이해하는데 가장 효율적인 방법으로 차례로 다수의 이산의 활동들 또는 동작들로 설명되었다. 그러나, 설명의 순서는 이들 동작들이 반드시 순서를 따르는 것을 의미하는 것으로 해석되지 않아야 한다. 특별히, 이들 동작들은 프리젠테이션의 순서로 수행되지 않을 수 있다. 설명된 동작들은 설명된 실시예와 상이한 순서로 수행될 수 있다. 다양한 추가의 동작들이 수행될 수 있고 및/또는 설명된 동작들은 추가의 실시예들에서 생략될 수 있다. 추가적으로, 비록 인터포저의 다양한 실시예들이 인터포저의 양쪽 측면들 (또는 표면들)에 위치된 커넥터 구성들의 다양한 유형들을 갖는 것으로 설명되고 예시되지만, 일부 실시예들에서, 인터포저의 하나의 표면 (또는 측면)만이 본 출원에서 설명된 특정 커넥터 구성을 포함하고 그러나 대향하는 표면은 종래의 기술들에 따른 커넥터 구성을 포함할 수 있다.
비록 특정 실시예들이 본 출원에서 설명되고 예시되지만, 매우 다양한 대안적인 및/또는 동등한 구현예들이 본 발명의 범위를 벗어남이 없이 설명되고 도시된 특정 실시예를 대체할 수 있다는 것에 유의한다. 본 개시는 문자 그대로 또는 균등론하에서 첨부된 청구 범위에 명확히 속하는 모든 방법, 장치, 및 물품을 포함한다. 본 출원은 본원에 개시된 실시예의 임의의 개조들 또는 변형들을 커버하도록 의도된다. 그러므로, 본 발명은 단지 청구항들 및 그 등가물들에 의해서만 제한된다는 것이 명백하게 의도된다.
Claims (20)
- 반도체 패키지 인터포저(interposer)에 있어서,
제 1 표면 및 제 2 표면을 갖는 기판과;
상기 기판의 상기 제 1 표면과 상기 제 2 표면 사이에서 연장되는 복수개의 비아(via)들 - 상기 복수개의 비아들은 상기 기판의 상기 제 1 표면상의 전기 커넥터들 또는 회로부를 상기 기판의 상기 제 2 표면상의 전기 커넥터들 또는 회로부에 전기적으로 연결하며 - 과;
상기 복수개의 비아들을 적어도 부분적으로 충진하는 금속 플러그들과;
상기 금속 플러그들의 원위 단부들에서 상기 기판의 상기 제 1 표면의 만입부(depression)들 - 상기 금속 플러그들은 (i) 상기 만입부들의 바닥을 넘어 연장되고 그리고 (ii) 상기 만입부들의 기판으로부터 분리되며 - 과; 그리고
(i) 상기 원위 단부들을 덮고 그리고 (ii) 상기 금속 플러그들의 측면들과 상기 만입부들의 측면들 사이의 상기 만입부들을 적어도 부분적으로 충진하는 솔더 범프들을 포함하고,
상기 금속 플러그들은 (i) 상기 만입부들의 상부들 및 (ii) 상기 기판의 상기 제 1 표면을 넘어 연장되는, 반도체 패키지 인터포저. - 청구항 1에 있어서,
상기 금속 플러그들은 상기 기판의 (i) 상기 제 1 표면 또는 (ii) 상기 제 2 표면 중 적어도 하나 너머로 연장되는, 반도체 패키지 인터포저. - 청구항 1에 있어서,
상기 금속 플러그들의 원위 단부들은 상기 만입부들의 표면들과 평평한, 반도체 패키지 인터포저. - 청구항 1에 있어서,
상기 금속 플러그들의 상기 원위 단부들은 상기 기판의 (i) 상기 제 1 표면 또는 (ii) 상기 제 2 표면 중 적어도 하나와 평평한, 반도체 패키지 인터포저. - 삭제
- 청구항 1에 있어서,
상기 만입부들내에 배치된 언더 범프 금속화 (UBM: under bump metallization) 층을 더 포함하는, 반도체 패키지 인터포저. - 청구항 1에 있어서, 상기 기판은 유리를 포함하는, 반도체 패키지 인터포저.
- 집적 회로 패키지에 있어서,
적어도 하나의 반도체 다이;
인쇄 회로 기판; 및
적어도 하나의 상기 반도체 다이 및 상기 인쇄 회로 기판을 전기적으로 상호연결하는 인터포저를 포함하고, 상기 인터포저는
제 1 표면 및 제 2 표면을 갖는 기판과;
상기 기판의 상기 제 1 표면과 상기 제 2 표면 사이에서 연장되는 복수개의 비아들 - 상기 복수개의 비아들은 상기 기판의 상기 제 1 표면상의 전기 커넥터들 또는 회로부를 상기 기판의 상기 제 2 표면상의 전기 커넥터들 또는 회로부에 전기적으로 연결하며 - 과;
상기 복수개의 비아들을 적어도 부분적으로 충진하는 금속 플러그들과;
상기 금속 플러그들의 원위 단부들에서 상기 기판의 상기 제 1 표면의 만입부들 - 상기 금속 플러그들은 (i) 상기 만입부들의 바닥을 넘어 연장되고 그리고 (ii) 상기 만입부들의 기판으로부터 분리되며 - 과; 그리고
(i) 상기 원위 단부들을 덮고 그리고 (ii) 상기 금속 플러그들의 측면들과 상기 만입부들의 측면들 사이의 상기 만입부들을 적어도 부분적으로 충진하는 솔더 범프들을 포함하고,
상기 금속 플러그들은 (i) 상기 만입부들의 상부들 및 (ii) 상기 기판의 상기 제 1 표면을 넘어 연장되는, 집적 회로 패키지. - 청구항 8에 있어서,
상기 금속 플러그들은 상기 기판의 (i) 상기 제 1 표면 또는 (ii) 상기 제 2 표면 중 적어도 하나 너머로 연장되는, 집적 회로 패키지. - 청구항 8에 있어서,
상기 금속 플러그들의 원위 단부들은 상기 만입부들의 표면들과 평평한, 집적 회로 패키지. - 청구항 8에 있어서,
상기 금속 플러그들의 상기 원위 단부들은 상기 기판의 (i) 상기 제 1 표면 또는 (ii) 상기 제 2 표면 중 적어도 하나와 평평한, 집적 회로 패키지. - 삭제
- 청구항 8에 있어서,
상기 만입부들내에 배치된 언더 범프 금속화 (UBM: under bump metallization) 층을 더 포함하는, 집적 회로 패키지. - 청구항 8에 있어서, 상기 기판은 유리를 포함하는, 집적 회로 패키지.
- 기판내 비아로의 연결의 신뢰성을 개선하기 위한 방법에 있어서,
기판의 제 1 표면으로부터 상기 기판의 제 2 표면으로 연장되는 비아 홀을 형성하는 단계와;
금속 플러그(metal plug)를 형성하기 위해 금속으로 상기 비아 홀을 적어도 부분적으로 충진하는 단계와; 그리고
상기 금속 플러그들의 원위 단부들에서 상기 기판의 상기 제 1 표면의 만입부들을 형성하는 단계 - 상기 금속 플러그들은 (i) 상기 만입부들의 바닥을 넘어 연장되고 그리고 (ii) 상기 만입부들의 기판으로부터 분리되며 - 와; 그리고
(i) 상기 원위 단부들을 덮고 그리고 (ii) 상기 금속 플러그들의 측면들과 상기 만입부들의 측면들 사이의 상기 만입부들을 적어도 부분적으로 충진하는 솔더 범프들을 형성하는 단계를 포함하고,
상기 금속 플러그들은 (i) 상기 만입부들의 상부들 및 (ii) 상기 기판의 상기 제 1 표면을 넘어 연장되는, 기판내 비아로의 연결의 신뢰성을 개선하기 위한 방법. - 청구항 15에 있어서, 상기 만입부들을 형성하는 단계는:
(i) 상기 기판 및 (ii) 상기 금속 플러그들의 일부를 레이저 드릴링하는 단계를 포함하는, 기판내 비아로의 연결의 신뢰성을 개선하기 위한 방법. - 청구항 15에 있어서, 상기 만입부들을 형성하는 단계는:
상기 기판의 일부를 건식 에칭하는 단계를 포함하는, 기판내 비아로의 연결의 신뢰성을 개선하기 위한 방법. - 청구항 15에 있어서,
상기 만입부들내에 배치된 언더 범프 금속화 (UBM: under bump metallization) 층을 형성하는 단계를 더 포함하는, 기판내 비아로의 연결의 신뢰성을 개선하기 위한 방법. - 삭제
- 청구항 15에 있어서, 상기 기판은 유리를 포함하는, 기판내 비아로의 연결의 신뢰성을 개선하기 위한 방법.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201461937331P | 2014-02-07 | 2014-02-07 | |
| US61/937,331 | 2014-02-07 | ||
| US14/613,218 US9659851B2 (en) | 2014-02-07 | 2015-02-03 | Method and apparatus for improving the reliability of a connection to a via in a substrate |
| US14/613,218 | 2015-02-03 | ||
| PCT/US2015/014477 WO2015120061A1 (en) | 2014-02-07 | 2015-02-04 | Method and apparatus for improving the reliability of a connection to a via in a substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160119083A KR20160119083A (ko) | 2016-10-12 |
| KR102113751B1 true KR102113751B1 (ko) | 2020-05-22 |
Family
ID=53775578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020167020813A KR102113751B1 (ko) | 2014-02-07 | 2015-02-04 | 반도체 인터포저, 집적 회로 패키지 및 기판내 비아로의 연결의 신뢰성을 개선하기 위한 방법 및 장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US9659851B2 (ko) |
| KR (1) | KR102113751B1 (ko) |
| CN (1) | CN106463475A (ko) |
| TW (1) | TWI661526B (ko) |
| WO (1) | WO2015120061A1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 2015-02-03 US US14/613,218 patent/US9659851B2/en active Active
- 2015-02-04 CN CN201580006774.8A patent/CN106463475A/zh active Pending
- 2015-02-04 KR KR1020167020813A patent/KR102113751B1/ko active IP Right Grant
- 2015-02-04 WO PCT/US2015/014477 patent/WO2015120061A1/en active Application Filing
- 2015-02-06 TW TW104104114A patent/TWI661526B/zh active
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| US9659851B2 (en) | 2017-05-23 |
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| CN106463475A (zh) | 2017-02-22 |
| TWI661526B (zh) | 2019-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |